CN112313747A - 用于非易失性存储介质的减少次数的擦除验证 - Google Patents

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Abstract

存储阵列包括存储单元的多条字线，该存储单元的多条字线可以被选择性地充电到擦除电压或禁止电压。与存储阵列相关联的控制逻辑可以分阶段执行擦除验证。在第一次擦除验证上，控制逻辑可以将擦除块或子块的字线设置为第一擦除电压。在第二次擦除验证上，控制逻辑可以触发第二擦除脉冲并且将通过的字线设置为禁止电压，并且将失败字线设置为高于第一电压的第二擦除电压。禁止已经通过的字线可以减少字线之间的阈值电压差。

Description

用于非易失性存储介质的减少次数的擦除验证
技术领域
本说明书总体上涉及非易失性存储器设备，具体而言，本说明书涉及存储设备的擦除操作。
背景技术
某些非易失性存储器设备，例如基于NAND的存储体，执行擦除以恢复再利用(reclaim)存储块。擦除之后通常是擦除验证，以确保擦除已导致存储单元被正确地擦除。如果字线擦除验证失败，则系统可以进行另一次(pass)擦除，直到所有擦除的字线均通过擦除验证。
然而，不是所有的字线都将同时通过擦除。通过擦除验证的变化可能是由于各种因素，这些因素可以包括不同的操作条件(例如，温度、电压电平)、制造中的工艺变化、使用中的差异(即，单元已经经历的写入和擦除循环的不同次数)、或其它因素、或组合。如果在其擦除块中的另一字线未能通过前一次擦除，则字线传统上将被再次擦除。因此，字线传统上要经历额外的擦除循环，直到验证了最坏情况的擦除。
通常在较高电压下执行额外次数的擦除。已经通过擦除验证的字线或子块的额外擦除增加了已经通过的字线/子块的存储单元上的擦除应力。擦除已经通过的子块导致子块的“更深”擦除，这导致用于该子块的Vt更低。编程单元将单元Vt置于编程Vt(或PV)。PV电平是固定的，因此导致较低起始Vt的较深擦除经历较大Vt移位。由于单元耦合，较大Vt移位将导致到相邻单元的较多耦合，这引起相邻单元的Vt的较大误差。
附图说明
以下描述包括对具有通过实施方式的示例给出的图示的附图的讨论。附图应当作为示例而不是限制来理解。如本文所使用的，对一个或多个示例的引用将被理解为描述包括在本发明的至少一个实施方式中的特定特征、结构或特性。本文出现的诸如“在一个示例中”或“在替代示例中”的短语提供了本发明的实施方式的示例，并且不一定全部指代相同的实施方式。然而，它们也不一定是相互排斥的。
图1A是具有存储器设备的系统的示例的框图，其中可在具有选择性字线禁止的阶段中执行擦除验证。
图1B是图1A的系统的电路结构的示例的框图。
图2是存储器设备子块架构的示例的框图。
图3是擦除电压分布的示例的图示。
图4是用于提供具有对通过的子块的禁止的擦除验证的过程的示例的流程图。
图5A是用于利用遍次(pass)分开的偶数和奇数擦除验证提供具有对通过的字线的禁止的擦除验证的过程的示例的流程图。
图5B是用于利用遍次分开的偶数和奇数字线擦除验证提供具有通过字线禁止的擦除验证的过程的示例的流程图。
图6是在针对擦除验证的不同阶段提供字线或子块禁止的系统中的电压波形的实施例的视图。
图7是其中可以实现具有字线或子块禁止的擦除验证的计算系统的示例的框图。
图8是其中可以实现具有字线或子块禁止的擦除验证的移动设备的示例的框图。
以下是某些细节和实施方式的描述，包括可以示出一些或所有示例的附图的非限制性描述，以及其它可能的实施方式。
具体实施方式
如本文所述，存储阵列包括存储单元的多条字线，该存储单元分阶段利用增大的擦除电压被擦除。与存储阵列相关联的控制逻辑可以利用多次擦除来执行擦除验证，增大每一次上的擦除电压。代替在已经通过的字线上执行擦除操作，控制逻辑可施加用于后继遍次的擦除的禁止电压以防止在通过的子块或字线上执行擦除操作。在第一次擦除验证上，控制逻辑可以将擦除块或子块设置为第一擦除电压。在第二次擦除验证上，控制逻辑可以触发第二擦除脉冲并且设置用于通过子块或者字线的禁止电压，并且设置用于失败字线的高于第一擦除电压的第二擦除电压。禁止已经通过的字线可以减少字线的阈值电压(Vt)扩展。
在一个示例中，系统向字线施加电压以擦除字线的存储单元。擦除操作可被认为是包括存储单元的擦除和用于确保实际上擦除了存储单元的擦除验证。擦除操作可以替代地被认为是将电压施加到字线以擦除存储单元，并且擦除验证可以被认为是单独的操作。完整的擦除和擦除验证可以被称为系统执行的擦除算法。
在一个示例中，以3D(三维)NAND(非AND)子块的级别执行擦除验证。子块是指可以一起激活的一组存储单元。例如，子块可以包括共享或响应于公共信号的多列3D或堆叠式存储设备。在以子块级别执行擦除验证的系统中，系统可以逐子块地来验证擦除子块。通常，如果子块之一未通过，则系统将再次经历擦除和验证。由于不是所有的子块都将同时通过擦除，控制逻辑可以在后继遍次的擦除验证上将禁止电压施加到通过的子块。一次擦除验证是指在施加擦除电压之后将擦除验证电压施加到至少一条字线以验证擦除的一个或多个操作。
在一个示例中，系统逐子块地执行擦除验证，并且在下一擦除脉冲上增加擦除电压。在一个示例中，施加擦除脉冲、验证擦除和增加擦除电压的过程将连续，直到所有子块都已经通过验证。在一个示例中，对偶数和奇数字线分别执行擦除验证。因此，擦除操作可以首先在一组字线上执行，随后在另一组上执行。
存储设备的实验已经显示平均起来增加了所有子块通过擦除验证所需的擦除脉冲的数量。例如，最初需要2个脉冲以供所有子块通过擦除验证的存储设备在100次循环之后需要3个擦除脉冲。除了所需的擦除脉冲的数量从2增加到3之外，在第一脉冲之后失败的子块的数量在100次循环之后持续增加。向通过的字线施加禁止电压可以防止越来越多的字线随着器件老化而经受擦除脉冲应力。
在一个示例中，控制擦除过程的逻辑将通过的块设置为禁止电压，以防止对那些块执行另一擦除和验证。在一个示例中，逻辑在随后的擦除和验证上将通过的块设置为高电压。施加高电压可取消选择字线，且防止其接收擦除脉冲。将电压施加到通过的字线以防止它们在通过擦除验证之后被擦除，可以减小擦除应力并减小Vt分布的扩散。
将理解，3D存储设备可具有在存储单元叠层的底部处的SGS(选择栅源极)信号线、以及在存储单元叠层的顶部处的SGD(选择栅漏极)信号线。存储单元叠层包括SGS和SGD之间的多条字线，所述多条字线由从SGD垂直穿过SGS延伸到源极的柱或沟道上的电荷来选择。在一个示例中，3D存储设备可以包括分段的SGS信号线，其有效地作为单独的SGS信号线操作以控制单独的存储单元叠层组的操作。组可以被称为子块。
SGD或SGS与源极之间的电压差或电压增量(delta)可在通道与字线的交叉处在存储单元上生成栅极诱发漏极泄漏(GIDL)电流。GIDL电流可以存在于SGS与源极具有电压差的任何存储单元叠层，不管所有存储单元叠层共享块中的公共SGS，还是利用分段SGS信号线将块划分为子块。该系统包括控制电路，其控制各种信号线上的电压。控制电路可以改变已经通过擦除验证的字线的SGD或SGS或两者上的电压。电压的改变可以减小电压增量，导致GIDL电流减小，这将引起柱的最小充电，导致对子块的弱擦除效应。
在一个示例中，禁止电压的施加是指施加到SGS线以防止柱充电的禁止电压。在一个示例中，禁止电压的施加是指施加到SGD线以防止柱充电的禁止电压。在两种情况下，没有对柱充电可防止将导致沿着被禁止的柱的字线的擦除或编程的电压差。在一个示例中，禁止电压的施加是指向字线施加禁止电压以防止特定字线具有将导致其擦除或编程的电压差。
在一个示例中，擦除将以分开的遍次擦除偶数和奇数字线。例如，擦除算法可验证每一子块的偶数字线且在验证偶数字线之后验证奇数字线，或反之亦然。利用存储单元的3D叠层，偶数和奇数字线的分开可以减少给定遍次所需的电流量。利用偶数和奇数字线分开，通过单独禁止偶数/奇数字线(取决于正在验证哪条字线)来执行禁止可以是有利的。作为更具体的示例，考虑擦除算法首先验证偶数字线(WL)，接着验证奇数WL。在第一次偶数WL擦除验证上，可以禁止所有奇数WL并且可以擦除所有偶数WL。对于在第一擦除上通过的WL，它们也将在剩余的偶数WL再次被擦除并验证的同时被禁止。在所有偶数WL已经通过擦除验证之后，控制逻辑可以设置所有偶数WL以禁止并验证奇数WL，直到它们全部通过，其中在每一次之后禁止在前一迭代上通过的奇数WL。在一个示例中，一旦所有偶数WL已经通过擦除验证，则将偶数WL设置为较高电压(如由器件的WL应力特性限定的)以然后在奇数WL上执行擦除验证。
图1A是具有存储器设备的系统的示例的框图，其中可在具有选择性字线禁止的阶段中执行擦除验证。系统102表示其中擦除验证选择性地禁止存储阵列的通过部分的存储设备。系统102可以是或被包括在固态驱动器(SSD)中。可以将系统102集成到计算设备中。
系统100包括存储器阵列110。在一个示例中，存储器阵列110表示3D NAND存储设备。在一个示例中，存储器阵列110表示3D堆叠式存储器设备。在一个示例中，存储单元116表示NAND存储单元。在一个示例中，存储单元116表示基于NOR的存储单元。
存储器阵列110包括N条字线(WL[0]到WL[N-1])。N可以是例如32、48、64或某个其它数字。一般来说，存储器阵列110的大小和叠层中的字线的数量不影响Vt(阈值电压)的扩展免于过擦除存储单元。过擦除是指对在先前迭代中已成功擦除的存储单元执行擦除操作。
在一个示例中，将存储器阵列110分成子块。示出了子块122、124、126和128，但仅应将其理解为说明性的而非限制性的。将存储器阵列分成不同子块可以包括分成任何数量的子块。擦除块是指存储器阵列110的被选择用于擦除的部分。擦除块大小通常由主机操作系统控制，其是用于存取和编程的最小单位大小。擦除块可以包括多个子块。
在一个示例中，子块是指一起存取的存储单元116的列、柱或串。通过响应公共切换信号，可以一起存取柱。切换信号可以指用于柱的门控控制。例如，各种柱可由选择栅漏极(SGD)信号线和选择栅源极(SGS)信号线控制。SGD信号线选择性地将列耦合到位线(BL)。SGS信号线选择性地将列耦合到源极线(SL)。源极线(SL)可以是集成到半导体衬底上的材料的源极层。
在一个示例中，每个子块包括M条位线(BL[0]到BL[M-1])。在一个示例中，通过使字线和位线生效(assert)，结合利用栅极选择开关118(仅在SGD上示出，但是SGS开关可以被认为包括在控制中)使能列，来寻址或选择存储器阵列110内的每个存储单元116。
如具体所示，存储器阵列110包括用于控制子块122中的列的选择的SGD[0]，用于控制子块124中的列的选择的SGD[X-1]，用于控制子块126中的列的选择的SGD[X]，以及用于控制子块128中的列的选择的SGD[Y-1]。在一个示例中，多个子块共享公共源极选择。因此，对于所示的Y条SGD信号线，仅存在Z条SGS信号线(SGS[0]到SGS[Z-1])，其中Z被理解为小于Y。在一个示例中，存储器阵列110包括与SGD信号线相同数量的SGS信号线。如所图示的，将SGD分段以提供用于不同子块的单独控制，其中每个子块一个SGD段。同样地，将SGS分段，其中一个SGS段提供对多个子块(例如，如图2中所示的4个子块，或某个其它数量的子块)的控制。
系统102包括作为列地址解码器的列解码电路(列dec)132，以根据所接收的命令确定对于特定命令使哪条或哪些位线生效。行解码电路(行dec)134表示行地址解码器，以根据所接收的命令确定对于该命令使哪条或哪些字线生效。
系统102基于从电压供应源140接收的电力来操作。电压供应源140表示在系统102内生成的一个或多个电压源或电压电平，以便为可以包括系统102的电子设备的电子部件供电。电压供应源140可生成不同电压电平，作为来自单个电压供应源的多个电压电平，或来自不同电压供应源的不同电压电平。电压供应源140可以生成多个编程电压和禁止电压。
系统102包括用以将不同电压电平施加到列叠层的不同层的电路。在一个示例中，列解码器132和行解码器134提供用以将各种电压施加到叠层的各个列和层的电路。系统102可以包括用以将电压施加到叠层的不同信号线或层的其它电路。例如，系统102可以将高或低电压电平施加到选择线(例如，SGS、SGD)、或各种WL、或字线和选择线的组合。将电压施加到选择线可确定开关是断开还是闭合，因此选择性地取消选择(断开开关)或选择(闭合开关)列。将电压施加到WL可以确定各个存储单元116是接收电荷、提供电荷、还是被切断而不进行充电。
在一个示例中，系统102包括耦合到电压供应源140的擦除验证逻辑150。擦除验证逻辑150可以向不同字线或子块的各种存储单元116提供擦除和验证控制。擦除验证逻辑150还向已经通过擦除验证的字线或子块提供禁止电压。将理解，与编程、擦除和禁止相关联的不同电压电平可取决于用于实施存储单元116的技术，且因此可在系统102的一个实施方式与另一实施方式之间不同。一般来说，电压供应源140提供足以编程、读取或禁止存储单元的电压电平。为了对存储单元进行编程，电压供应源140提供由列解码器132和行解码器134施加的电压电平，用于对各个存储单元进行充电或放电，以将内容设置为逻辑高或逻辑低。电压供应源140提供用于通过列解码器132和行解码器134读取的电压电平，以使得能够对存储单元116的值进行检测。为了禁止，电压供应源140提供由列解码器132和行解码器134施加的电压电平，以防止一条或多条字线的写入。
在存储器阵列110是NAND阵列的示例中，擦除验证逻辑150可以是NAND控制单元(NCU)的一部分。在一个示例中，NCU在诸如固态驱动器(SSD)的NAND存储设备上的微控制器中实现。系统102包括控制逻辑以实施擦除验证控制，包括将选定部分设置为禁止电压。控制逻辑可以是或包括控制擦除算法的固件。擦除算法的一个或多个部分可以在硬件控制逻辑中实现。一般来说，控制逻辑能够在后继遍次的擦除验证上针对先前通过的部分提供禁止电压作为不同电压。
在一个示例中，系统102包括具有存储器阵列110的SSD。电压供应源140的一个或多个部件可以位于SSD外部，而系统102的其它元件在SSD内。在一个示例中，电压供应源的部分向SSD提供电压，并且SSD包括SSD内的电压供应硬件，以将至少某些电压转换为更高的电平以用于编程、擦除或禁止。在一个示例中，主电源向SSD提供多个不同的电压电平，包括擦除和验证电压电平。无论电压控制是在SSD内还是在SSD外，还是在存储设备的不同实施方式中，擦除验证控制逻辑都向电压控制电路提供反馈以生成用于后续擦除脉冲的其他电压电平。
图1B是图1A的系统的电路结构的示例的框图。系统104提供了实现根据图1A的系统102的系统的示例性结构。源极线SL对于所有子块是公共的，字线(WL[0]到WL[N-1])也是公共的。在一个示例中，系统104包括子块162、164、166和168。类似于系统104，将SGD层分段。子块162由SGD[0]控制，子块164由SGD[X-1]控制，子块166由SGD[X]控制，并且子块168由SGD[Y-1]控制。在一个示例中，存储单元116形成于字线与位线的交叉点处。在一个示例中，开关118形成于SGD与位线的交叉点处以及SGS与位线的交叉点处。
也将SGS层分段，其中子块162和164由SGS[0]控制，并且子块166和168由SGS[Z-1]控制。将理解，系统104可以包括每SGS任意数量的子块，并且可以包括任意数量的SGS段。列解码器132提供控制逻辑以选择各种子块。行解码器134提供控制逻辑以将不同电压施加到SGD、SGS和WL。电压提供用于根据本文描述的任何示例实施擦除验证的擦除电压和擦除验证电压。
图2是存储器设备子块架构的示例的框图。阵列200表示3D NAND阵列结构的示例。阵列200提供了根据系统102的存储器阵列110的阵列的一个示例。阵列200示出了其中将存储器阵列细分成12个子块的示例，其中4个子块共享公共的SGS。如图所示，单个子块包括每个子块共享SGD的多条字线(未具体示出WL)。如图所示，几条SGD在组中共享SGS。SGD表示控制开关，其通过连接到位线来控制对一组存储单元的存取。SGS表示控制开关，其通过连接到源极(SRC)来控制对一组存储单元的存取。
具体而言，阵列200包括组210，其是一组子块。阵列200还包括组220和组230。可以理解，组210、220和230不必代表全部的阵列200，其可以具有附加的子块和子块组。在一个示例中，一组子块表示要一起擦除的擦除块，其中擦除验证依次逐子块地进行，直到所有子块都通过擦除验证。
在一个示例中，组210包括SGD0、SGD1、SGD2和SGD3的子块。组210的四个子块共享公共的SGS0。组220包括共享SGS1的SGD4、SGD5、SGD6和SGD7的子块。组230包括共享SGS2的SGD8、SGD9、SGD10和SGD11的子块。阵列220可被称作具有分段SGS，而不是具有用于整个阵列的公共源极栅选择。在一个示例中，如果SGD0-SGD7通过擦除验证，则在下一个擦除脉冲中，控制电路可以设置SGD0＝SGD1＝…＝SGD7＝SGS0＝SGS1＝SRC，以禁止SGD0-SGD7上的擦除脉冲。在这样的示例中，可以将SRC理解为阵列200的所有子块共用的源极层。在所提供的示例中，将不同的选择线设置为彼此相等并且等于源极的电压消除了信号线之间的电压差。没有电压差防止了不同子块中的字线被擦除。设置SGD＝SRC是指将栅极或驱动信号设置为等于SRC的电压。对于晶体管开关，将栅极设置为等于SRC防止了栅极和漏极之间的电压差，这防止了沟道形成，禁止了电流通过沟道的流动。
在一个示例中，控制逻辑可以对SGD设置禁止电压以在使用较高擦除电压脉冲的后续遍次的擦除验证上禁止子块。在一个示例中，控制逻辑可以对SGS设置禁止电压以在使用较高擦除电压脉冲的后续遍次的擦除验证上禁止一组子块。在一个示例中，控制逻辑对SGS和SGD信号线设置禁止电压。在一个示例中，控制逻辑不设置控制开关，而是对各个WL设置禁止电压以针对使用较高擦除电压脉冲的后续遍次的擦除验证而禁止它们。
图3是擦除电压分布的示例的图示。在图示300中，中心处的黑线表示擦除验证电压310。擦除验证310表示用于在给定遍次的擦除验证上执行存储单元的擦除验证的电压。通常，擦除操作在包括施加擦除电压脉冲然后执行擦除验证的循环中进行。如本文所述，系统针对后续每一次的擦除验证增加擦除电压脉冲。在一个示例中，擦除验证电压是固定的且在每一次的验证操作上施加相同的擦除验证电压。当施加擦除验证电压310没有导致放电时，子块通过擦除验证，表示单元已经全部被擦除。
图示300的右侧的实线表示子块SB0和子块SB4的状态。考虑施加第一擦除脉冲Verase1，其足够高以将用于SB0的单元的单元Vt减小到低于擦除验证310。然而，将观察到，SB4的至少一些单元不被Verase1触发，这将导致SB4的擦除验证失败，而SB0将通过擦除验证。
因此，考虑两种不同的情形。在第一种情形下，SB0已经通过了先前脉冲上的擦除验证，但是SB4没有通过或者还没有被擦除。对于后续遍次或后续脉冲，控制逻辑将擦除电压移到更高的Verase2。在此电压下，SB4将下移到低于擦除验证310，且因此将通过擦除验证。
然而，在传统情形下，擦除电压Verase2还可致使SB0下移被示为Vt移位320的某一偏移电压。Vt移位320表示将由另一次擦除SB0产生的SB0和SB4之间的Vt分布变化。因此，对于各种子块将存在Vt电压的较大分布，而不是使Vt电压值更接近。
在第二种情形下，控制逻辑在施加Verase2之前禁止SB0。深阴影虚线表示当禁止SB0时在施加Verase2之后SB0的状态。将观察到，它比由代表不禁止SB0的传统方法的Vt移位320分开的另一虚线更接近SB4的状态。
为了说明的目的，将SB4的浅虚线和SB0的深虚线示出为彼此紧邻，而在实际系统中，它们之间可能存在一些变化或移位。然而，与如发生Vt移位320相比，当在针对SB4的下一个脉冲上禁止SB0时，分布将紧密得多。Vt电压的更紧密分布导致更低的耦合电压，这导致擦除验证操作上的更小的应力。较小的擦除应力又导致提高的块可靠性。
一般来说，在SB0通过擦除验证之后不禁止SB0，SB0将移位N*Verase_Step，直到SB4的存储单元低于擦除验证310，其中，N表示SB4通过擦除验证所花费的多于SB0的脉冲的数量，并且Verase_Step表示擦除电压VeraseN的增加步长，其中，N是指示系统正在执行哪一次的擦除验证循环的整数。如果在SB0通过擦除验证之后，控制逻辑对于后续的脉冲禁止SB0(例如，通过设置SGD0＝SGS0＝SRC)，则SB0的移位非常小，如图所示。
在一个示例中，擦除电压Verase2表示比先前脉冲Verase1增加3.5V的擦除电压(Verase_step＝3.5V)。在擦除脉冲上存在3.5V的差异的情况下，禁止通过的子块可在每个边缘上将浮动栅极到浮动栅极(FG-FG)耦合减少175mv。
在一个示例中，仅设置SGD＝SRC不减弱擦除脉冲，并且应当使用不同的机制来禁止子块。在一个示例中，设置SGD＝SGS＝SRC提供了更好的禁止特性。在一个示例中，通过选择开关禁止个别字线而不是禁止子块提供改进的性能。
图4是用于提供具有对通过的子块的禁止的擦除验证的过程的示例的流程图。过程400表示由控制存储设备中的擦除操作的控制逻辑执行的过程。过程400是用于利用通过的子块禁止进行擦除验证的过程。
系统包括控制向存储单元施加电压的控制电路。在402处，当系统将执行擦除验证操作时，控制电路可将处于擦除电压的擦除脉冲施加到存储单元的块以起动擦除操作。擦除电压将触发单元的擦除，然后用擦除验证电压检查所述单元。在404处，控制擦除验证操作并且向控制电路提供控制信号的逻辑可以选择子块以进行擦除验证。在一个示例中，在406处，逻辑确定所选择的子块是否已经通过前一次的擦除验证。
在408处，如果子块还没有通过擦除验证，“否”分支，则在410处，逻辑可以执行一个或多个操作以在所选择的子块上执行擦除验证，并且记录操作的通过/失败结果。在408处，如果子块已经通过擦除验证，“是”分支，则在一个示例中，逻辑将不对该子块执行擦除验证。当执行或跳过针对所选择的子块的擦除验证时，在412处，逻辑可以确定所选择的子块是否是用于擦除验证的块的最后子块。可以在依次验证多个子块或者逻辑对多个子块依次迭代进行擦除验证的配置中进行这种确定。
在412处，如果所选子块不是最后子块，“否”分支，则在414处，逻辑增加子块编号以用于后续子块检查。应当理解，增加子块编号是选择后续子块的一种方式，但是可以替代地执行其他方法，例如根据循环或其他调度递减或选择。在选择下一子块用于擦除验证之后，在406处，逻辑可以循环返回以确定子块是否已经通过擦除验证。在412处，如果子块是最后的子块，“是”分支，则在一个示例中，在416处，逻辑然后基于所记录的结果确定对于子块的擦除验证是否已经通过。
在416处，如果子块都通过了擦除验证，“是”分支，则在418处，擦除验证完成。在416处，如果至少一个子块没有通过擦除验证，“否”分支，则在420处，逻辑确定存在擦除验证失败。在一个示例中，如果相同SGS的子块通过，则在422处，逻辑可选地将子块的SGD和SGS设置为源极电压。可根据本文中所提供的任何示例执行将子块或字线或这两者设置为禁止电压，这可以包括禁止整个子块、或柱、或个别字线、或组合。
在一个示例中，在424处，逻辑增加用于后一次的擦除和擦除验证的擦除脉冲电压。然后，在施加较高擦除电压之后，逻辑将再次循环通过擦除验证，其中通过的子块或字线被设置为禁止电压以防止那些段被再次擦除。逻辑循环回到402以施加擦除脉冲并开始擦除验证操作。
图5A是用于利用遍次分开的偶数和奇数擦除验证提供具有对通过的字线的禁止的擦除验证的过程的示例的流程图。过程500表示由控制存储设备中的擦除操作的控制逻辑执行的过程。过程500是用于在分别验证偶数和奇数字线(E/O WL)的情况下利用通过的WL禁止进行擦除验证的过程。3D NAND设备的实施方案可在垂直柱上具有相对高的电阻，这在对存储单元充电时导致较高的损耗。将擦除验证分为偶数擦除验证和奇数擦除验证可以减少生成擦除电压所需的电流。过程500是根据图4的过程400的过程的一个示例。
系统包括控制向存储单元施加电压的控制电路。当系统将执行擦除验证操作时，在502处，控制电路可将处于擦除电压的擦除脉冲施加到存储单元的块以起动擦除操作。擦除电压将触发单元的擦除，然后用擦除验证电压检查所述单元。在一个示例中，系统分开验证偶数字线与奇数字线。在504处，如果逻辑正在执行偶数字线擦除验证，“偶数”分支，则在506处，逻辑在偶数字线上执行擦除验证。在504处，如果逻辑正在执行奇数字线擦除验证，“奇数”分支，则在508处逻辑在奇数字线上执行擦除验证。虽然在任一情况下选择和擦除验证操作可以相同，但是分开执行偶数和奇数字线。在一个示例中，逐子块地检查偶数字线，接着逐子块地检查奇数字线。可以理解，偶数和奇数的顺序可以颠倒。
在510处，控制擦除验证操作并向控制电路提供控制信号的逻辑可以选择用于擦除验证的子块。在一个示例中，在512处，逻辑确定所选择的子块是否已经通过前一次的擦除验证。在514处，如果子块还没有通过擦除验证，“否”分支，则在516处，逻辑可以执行一个或多个操作以对所选择的子块执行擦除验证，并且记录操作的通过/失败结果。在514处，如果子块已经通过擦除验证，“是”分支，则在一个示例中，逻辑将不针对该子块执行擦除验证。当执行或跳过针对所选择的子块的擦除验证时，在518处，逻辑可以确定所选择的子块是否是用于擦除验证的块的最后子块。可以在依次验证多个子块或者逻辑对多个子块依次迭代进行擦除验证的配置中进行这种确定。
在518处，如果所选子块不是最后子块，“否”分支，则在520处逻辑增加子块编号以用于后续子块检查。将理解，增加子块编号是选择后续子块的一种方式，但是可以替代地执行其他方法，例如根据循环或其他调度递减或选择。在选择下一子块用于擦除验证之后，在510处，逻辑可以循环返回以确定子块是否已经通过擦除验证。在518处，如果子块是最后的子块，“是”分支，则在一个示例中，在522处逻辑然后确定偶数字线和奇数字线是否都已完成擦除验证。
在522处，如果偶数字线和奇数字线这两者没有完成擦除验证，“否”分支，则在一个示例中，逻辑返回到502以在另一字线组上执行擦除验证。因此，如果它以偶数字线开始，则它将对奇数字线执行擦除验证。如果它以奇数字线开始，则它将对偶数字线执行擦除验证。在522处，如果偶数字线和奇数字线都已经完成擦除验证，“是”分支，则在一个示例中，在524处逻辑基于所记录的结果确定对于子块的擦除验证是否已经通过。
在524处，如果子块都通过了擦除验证，“是”分支，则在526处，擦除验证完成。在524处，如果至少一个子块没有通过擦除验证，“否”分支，则在528处逻辑确定存在擦除验证失败。在一个示例中，如果相同SGS的子块通过，则在530处，逻辑可选地将子块的SGD和SGS设置为源极电压。可根据本文中所提供的任何示例执行将子块或字线或两者设置为禁止电压，这可以包括禁止整个子块、或柱、或个别字线、或组合。在一个示例中，通过字线禁止的能力可以使系统在分别执行偶数字线和奇数字线时受益。例如，系统可以分别禁止不同组的字线以执行遍次分开的偶数和奇数擦除验证。
在一个示例中，在532处，逻辑增加用于后续遍次的擦除和擦除验证的擦除脉冲电压。然后，在施加较高擦除电压之后，逻辑将再次循环通过擦除验证，其中通过的子块或字线被设置为禁止电压以防止那些段被再次擦除。逻辑循环回到502以施加擦除脉冲并开始擦除验证操作。
图5B是用于利用遍次分开的偶数和奇数字线擦除验证提供具有通过字线禁止的擦除验证的过程的示例的流程图。过程550表示由控制存储设备中的擦除操作的控制逻辑执行的过程。过程550是根据图4的过程400的过程的一个示例。
类似于过程500，在552处，系统可以施加擦除脉冲。在一个示例中，在554处，逻辑仅对偶数字线逐子块地应用擦除和擦除验证。将理解，逻辑可以颠倒顺序，首先是奇数字线，并且之后是偶数字线。在一个示例中，在556处，逻辑确定选择的子块是否已经通过前一次的擦除验证。在556处，如果子块还没有通过擦除验证，“否”分支，则在558处逻辑可以执行一个或多个操作以对所选择的子块执行擦除验证，并且记录操作的通过/失败结果。在556处，如果子块已经通过擦除验证，“是”分支，则在一个示例中逻辑将不对该子块执行擦除验证。当执行或跳过针对所选择的子块的擦除验证时，在560处，逻辑可以确定所选择的子块是否是用于擦除验证的块的最后子块。如果在560处所选择的子块不是最后子块，“否”分支，则在一个示例中，在562处，逻辑增加子块编号以用于后续擦除验证。逻辑在554处循环返回以选择后续子块。
在560处，如果所选择的子块是最后子块，“是”分支，则在一个示例中，在564处逻辑逐子块地仅对奇数字线应用擦除和擦除验证。在一个示例中，逻辑在566处确定所选择的子块的奇数字线是否已通过前一次的擦除验证。如果在566处子块还没有通过擦除验证，“否”分支，则逻辑在568处可以执行一个或多个操作以对选择的子块执行擦除验证，并且记录操作的通过/失败结果。如果在566处子块已经通过擦除验证，“是”分支，则在一个示例中，逻辑将不对该子块执行擦除验证。当执行或跳过针对所选择的子块的擦除验证时，在570处，逻辑可以确定所选择的子块是否是用于擦除验证的块的最后子块。如果在570处所选择的子块不是最后子块，“否”分支，则在一个示例中，在572处，逻辑增加子块编号以用于后续擦除验证。逻辑在564处循环返回以选择后续子块。
如果在570处所选择的子块是最后子块，“是”分支，则已检查了偶数和奇数字线两者。在一个示例中，在574处，逻辑随后基于所记录的结果确定对于子块的擦除验证是否已经通过。如果在574处子块都通过了擦除验证，“是”分支，则在576处擦除验证完成。如果在574处基于偶数或奇数遍次，至少一个子块没有通过擦除验证，“否”分支，则在578处逻辑确定存在擦除验证失败。在一个示例中，如果所有子块的所有奇数字线均通过擦除验证，则在580处逻辑将奇数字线电压设置为高。在该示例中高电压被理解为禁止字线。更一般地，可以将奇数字线设置为禁止电压。类似地，在一个示例中，如果所有子块的所有偶数字线均通过擦除验证，则在582处逻辑将偶数字线电压设置为高(或设置为禁止电压)。
在一个示例中，如果相同SGS的子块均通过，则在584处，逻辑可选地将通过的子块的SGD和SGS设置为源极电压。在一个示例中，在586处，逻辑增加用于后继遍次的擦除和擦除验证的擦除脉冲电压。然后，在施加较高擦除电压之后，逻辑将再次循环通过擦除验证，其中将通过的子块或字线设置为禁止电压以防止那些段被再次擦除。逻辑循环回到552以施加擦除脉冲且开始擦除验证操作。
图6是在针对擦除验证的不同阶段提供字线或子块禁止的系统中的电压波形的实施例的图形表示。图示600表示可存在于系统中的各种电压波形，该系统将禁止电压施加到已经通过擦除验证的存储单元；因此，在具有更高的擦除脉冲的后一次的擦除验证上，它们不会被再次擦除。
从图600中可以理解，电压波形未采用特定值来标注，但是可被理解为是相对于彼此以及相对于源极层的。因此，不同信号的低电压轨可以是源极(例如，SRC)的电压。斜升和斜降的电压的斜率不一定是代表性的，而是简单地示出电压电平改变。实际的斜升或斜降可以是某种形式的指数曲线，但是为了简单起见，将其示为直线。
SGD 610表示选择栅漏极信号，可以使其生效以将电荷施加到沟道以存取存储单元。SGD 610可通过沟道导体将柱耦合到位线。SGS 620表示源极栅选择，其可将柱耦合到源极。可以使SGS 620生效以对存储单元放电。
WL擦除630表示施加到选择用于擦除的字线的电压。对于WL擦除630的电压可被提供为用于擦除操作的脉冲。擦除验证的验证部分可以是读取存储单元或施加电压，该电压将允许系统确定在擦除之后电荷是否流出存储单元。如果在擦除之后没有电荷流动，则存储单元被适当地擦除，而如果电荷流出，则存储单元未被适当地擦除。WL禁止640表示当将擦除脉冲施加到用于擦除操作的另一字线时施加到字线以禁止该字线的电压。
图示600示出用于WL擦除630的不同擦除脉冲。在一个示例中，在一次擦除验证之后，系统增加WL擦除630上呈现的擦除电压。后续遍次将具有甚至更高的擦除电压。系统禁止已经通过擦除验证的字线。因此，WL禁止640在第一脉冲上不生效，且在后续脉冲上生效。将理解，即使WL擦除630可随着每一次而增加，但在一个示例中，擦除验证电压是不从一次到另一次改变的一致性目标电压。因此，在擦除电压的每一步增加之后可以使用相同的擦除验证电压，直到所有字线或子块均已通过擦除验证。
在一个示例中，信号具有预充电周期tPRE，其中使SGD 610生效以对柱充电。在tERASE期间，将字线充电到擦除电压，并且随后通过存取存储单元来执行验证。已经验证的字线的禁止可以根据所描述的任何示例，并且降低了比其他单元更快擦除的存储单元的擦除应力。
图7是其中可以实现具有字线或子块禁止的擦除验证的计算系统的示例的框图。系统700表示根据本文的任何示例的计算设备，并且可以是膝上型计算机、台式计算机、平板计算机、服务器、游戏或娱乐控制系统、嵌入式计算设备或其他电子设备。
在一个示例中，系统700包括存储子系统780中的擦除验证逻辑790。擦除验证逻辑790表示根据所描述的任何示例执行擦除验证操作的电路。擦除验证逻辑790使得系统700能够在后续遍次的擦除验证上禁止存储体784的通过的子块或通过的字线。擦除验证逻辑790将字线设置为擦除电压，并且禁止已经通过的字线以降低那些字线上的擦除应力。
系统700包括处理器710，其可以包括任何类型的微处理器、中央处理单元(CPU)、图形处理单元(GPU)、处理内核、或其他处理硬件或组合，以提供用于系统700的指令的处理或执行。处理器710控制系统700的整体操作，并且可以是或包括一个或多个可编程通用或专用微处理器、数字信号处理器(DSP)、可编程控制器、专用集成电路(ASIC)、可编程逻辑器件(PLD)或这些设备的组合。
在一个示例中，系统700包括耦合到处理器710的接口712，其可以表示用于需要更高带宽连接的系统部件(诸如存储器子系统720或图形接口部件740)的更高速接口或高吞吐量接口。接口712表示接口电路，其可以是独立部件或集成到处理器管芯上。接口712可以作为电路集成到处理器管芯上，或者作为部件集成到片上系统上。在存在的情况下，图形接口740与图形部件接口连接，以便向系统700的用户提供可视显示。图形接口740可以是独立部件或集成到处理器管芯或片上系统上。在一个示例中，图形接口740可以驱动向用户提供输出的高清晰度(HD)显示器。在一个示例中，显示器可以包括触摸屏显示器。在一个示例中，图形接口740基于存储在存储器730中的数据或基于由处理器710执行的操作或两者来生成显示。
存储器子系统720表示系统700的主存储器，并且为将由处理器710执行的代码或将在执行例程中使用的数据值提供存储。存储器子系统720可以包括一个或多个存储器设备730，诸如只读存储器(ROM)、闪存、诸如DRAM的一种或多种随机存取存储器(RAM)、或其他存储器设备、或这样的设备的组合。存储器730除其他之外存储和托管操作系统(OS)732，以提供用于执行系统700中的指令的软件平台。另外，应用程序734可以从存储器730在OS 732的软件平台上执行。应用程序734表示具有其自己的操作逻辑以执行一个或多个功能的程序。过程736表示向OS 732或一个或多个应用程序734或组合提供辅助功能的代理或例程。OS 732、应用程序734和过程736提供软件逻辑，以便为系统700提供功能。在一个示例中，存储器子系统720包括存储器控制器722，其是用于生成命令并将命令发到存储器730的存储器控制器。将理解，存储器控制器722可以是处理器710的物理部分或接口712的物理部分。例如，存储器控制器722可以是集成存储器控制器，其集成到具有处理器710的电路上，诸如集成到处理器管芯或片上系统上。
虽然没有具体示出，但是将理解，系统700可以包括设备之间的一个或多个总线或总线系统，诸如存储器总线、图形总线、接口总线等。总线或其它信号线可以将部件通信地或电气地耦合在一起，或者通信且电气地耦合部件。总线可以包括物理通信线、点对点连接、桥接器、适配器、控制器或其他电路或组合。总线可以包括例如系统总线、外围部件互连(PCI)总线、超传输或工业标准架构(ISA)总线、小型计算机系统接口(SCSI)总线、通用串行总线(USB)、或其它总线、或组合中的一个或多个。
在一个示例中，系统700包括接口714，其可以耦合到接口712。接口714可以是比接口712速度更低的接口。在一个示例中，接口714表示接口电路，其可以包括独立部件和集成电路。在一个示例中，多个用户接口部件或外围部件或两者耦合到接口714。网络接口750向系统700提供通过一个或多个网络与远程设备(例如，服务器或其他计算设备)通信的能力。网络接口750可以包括以太网适配器、无线互连部件、蜂窝网络互连部件、USB(通用串行总线)、或其他基于有线或无线标准的或专有的接口。网络接口750可以与远程设备交换数据，这可以包括发送存储在存储器中的数据或接收要存储在存储器中的数据。
在一个示例中，系统700包括一个或多个输入/输出(I/O)接口760。I/O接口760可以包括一个或多个接口部件，用户通过所述接口部件与系统700交互(例如，音频、字母数字、触觉/触摸或其他接口)。外围接口770可以包括上面没有具体提到的任何硬件接口。外围设备通常是指从属地连接到系统700的设备。从属连接是系统700提供在其上执行操作并且用户与其交互的软件平台或硬件平台或两者的一种连接。
在一个示例中，系统700包括以非易失性方式存储数据的存储子系统780。在一个示例中，在某些系统实施方式中，存储子系统780的至少某些部件可以与存储器子系统720的部件重叠。存储子系统780包括存储设备784，其可以是或包括用于以非易失性方式存储大量数据的任何常规介质，诸如一个或多个基于磁、固态或光的盘、或组合。存储体784以持久状态保持代码或指令和数据786(即，即使系统700的电源中断，仍保留值)。存储体784可以一般地被认为是“存储器”，尽管存储器730通常是用以向处理器710提供指令的执行或操作存储器。尽管存储体784是非易失性的，但是存储器730可以包括易失性存储器(即，如果系统700的电源中断，则数据的值或状态是不确定的)。在一个示例中，存储子系统780包括与存储体784接口连接的控制器782。在一个示例中，控制器782是接口714或处理器710的物理部分，或者可包括处理器710和接口714两者中的电路或逻辑。
电源702向系统700的部件提供电力。具体而言，电源702通常与系统702中的一个或多个电力供应源704接口连接，以向系统700的部件提供电力。在一个示例中，电力供应源704包括AC到DC(交流到直流)适配器以插入到壁装电源插座中。这种AC电力可以是可再生能源(例如，太阳能)电源702。在一个示例中，电源702包括DC电源，例如外部AC到DC转换器。在一个示例中，电源702或电力供应源704包括无线充电硬件以借助接近充电场来充电。在一个示例中，电源702可以包括内部电池或燃料电池源。
图8是其中可以实现具有字线或子块禁止的擦除验证的移动设备的示例的框图。设备800表示移动计算设备，诸如计算平板、移动电话或智能电话、可穿戴计算设备、或其他移动设备、或嵌入式计算设备。将理解，一般地示出了某些部件，并且在设备800中未示出这种设备的所有部件。
在一个示例中，系统800包括存储器子系统860中的擦除验证逻辑890，以管理被擦除的非易失性存储体的擦除验证。擦除验证逻辑890表示根据所描述的任何示例的用于执行擦除验证操作的电路。擦除验证逻辑890使得系统800能够在后续遍次的擦除验证上禁止存储器862的非易失性存储体的通过的子块或通过的字线。擦除验证逻辑890将字线设置为擦除电压，并且禁止已经通过的字线以降低那些字线上的擦除应力。
设备800包括处理器810，其执行设备800的主要处理操作。处理器810可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑器件或其他处理装置。由处理器810执行的处理操作包括在其上执行应用程序和设备功能的操作平台或操作系统的执行。处理操作包括与同人类用户或同其他设备的I/O(输入/输出)有关的操作、与电源管理有关的操作、与将设备800连接到另一设备有关的操作、或组合。处理操作还可以包括与音频I/O、显示I/O、或其它接口连接、或组合有关的操作。处理器810可以执行存储在存储器中的数据。处理器810可以写入或编辑存储在存储器中的数据。
在一个示例中，系统800包括一个或多个传感器812。传感器812表示嵌入式传感器或到外部传感器的接口、或组合。传感器812使得系统800能够监视或检测其中实现系统800的环境或设备的一个或多个状况。传感器812可以包括环境传感器(诸如温度传感器、运动检测器、光检测器、相机、化学传感器(例如，一氧化碳、二氧化碳或其他化学传感器))、压力传感器、加速度计、陀螺仪、医学或生理传感器(例如，生物传感器、心率监视器或用于检测生理属性的其他传感器)、或其他传感器、或组合。传感器812还可以包括用于生物计量系统的传感器，例如指纹识别系统、面部检测或识别系统、或检测或识别用户特征的其他系统。传感器812应当被广泛地理解，并且不限制可以与系统800一起实现的许多不同类型的传感器。在一个示例中，一个或多个传感器812经由与处理器810集成的前端电路耦合到处理器810。在一个示例中，一个或多个传感器812经由系统800的另一部件耦合到处理器810。
在一个示例中，设备800包括音频子系统820，其表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动程序、编解码器)部件。音频功能可以包括扬声器或耳机输出以及麦克风输入。用于这种功能的设备可以集成到设备800中，或者连接到设备800。在一个示例中，用户通过提供由处理器810接收和处理的音频命令来与设备800交互。
显示子系统830表示提供视觉显示以呈现给用户的硬件(例如，显示设备)和软件部件(例如，驱动程序)。在一个示例中，显示器包括用于用户与计算设备交互的触觉部件或触摸屏元件。显示子系统830包括显示接口832，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个示例中，显示接口832包括与处理器810(诸如图形处理器)分开的逻辑，以执行与显示有关的至少一些处理。在一个示例中，显示子系统830包括向用户提供输出和输入两者的触摸屏设备。在一个示例中，显示子系统830包括向用户提供输出的高清晰度(HD)或超高清(UHD)显示器。在一个示例中，显示子系统包括或驱动触摸屏显示器。在一个示例中，显示子系统830基于存储在存储器中的数据或基于由处理器810执行的操作或这两者来生成显示信息。
I/O控制器840表示与和用户的交互有关的硬件设备和软件部件。I/O控制器840可以操作以管理作为音频子系统820或显示子系统830或这两者的一部分的硬件。另外，I/O控制器840示出了用于连接到设备800的附加设备的连接点，用户可以通过该连接点与系统交互。例如，可以附接到设备800的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或用于与诸如读卡器或其他设备的特定应用一起使用的其他I/O设备。
如上所述，I/O控制器840可以与音频子系统820或显示子系统830或这两者交互。例如，通过麦克风或其他音频设备的输入可以提供用于设备800的一个或多个应用程序或功能的输入或命令。另外，代替显示输出或除了显示输出之外，还可以提供音频输出。在另一个示例中，如果显示子系统包括触摸屏，则显示设备还充当输入设备，其可以至少部分地由I/O控制器840管理。在设备800上还可以有附加的按钮或开关，以提供由I/O控制器840管理的I/O功能。
在一个示例中，I/O控制器840管理诸如加速度计、相机、光传感器或其他环境传感器、陀螺仪、全球定位系统(GPS)、或可被包括在设备800中的其他硬件、或传感器812的设备。输入可以是直接用户交互的一部分，以及向系统提供环境输入以影响其操作(诸如对噪声的过滤、调整显示以进行亮度检测、应用相机的闪光灯或其他特征)。
在一个示例中，设备800包括管理电池电力使用、电池充电以及与电力节省操作有关的特征的电源管理850。电源管理850管理来自电源852的电力，该电源向系统800的部件供电。在一个示例中，电源852包括AC到DC(交流到直流)适配器以插入到壁装电源插座中。这种AC电力可以是可再生能源(例如，太阳能、基于运动的电力)。在一个示例中，电源852仅包括DC电力，其可由诸如外部AC到DC转换器的DC电源提供。在一个示例中，电源852包括无线充电硬件以借助接近充电场进行充电。在一个示例中，电源852可以包括内部电池或燃料电池源。
存储器子系统860包括用于在设备800中存储信息的存储器设备862。存储器子系统860可以包括非易失性(如果到存储器设备的电力中断，则状态不改变)或易失性(如果到存储器设备的电力中断，则状态是不确定的)存储器设备、或组合。存储器860可以存储应用数据、用户数据、音乐、照片、文档、或其他数据、以及与系统800的应用程序和功能的执行有关的系统数据(无论是长期的还是临时的)。在一个示例中，存储器子系统860包括存储器控制器864(其也可以被认为是系统800的控制的一部分，并且可以潜在地被认为是处理器810的一部分)。存储器控制器864包括调度器，用于生成和发出命令以控制对存储器设备862的存取。
连接870包括硬件设备(例如，无线或有线连接器和通信硬件，或有线和无线硬件的组合)和软件部件(例如，驱动程序、协议栈)以使得设备800能够与外部设备通信。外部设备可以是单独的设备，诸如其他计算设备、无线接入点或基站，以及外围设备，诸如耳机、打印机或其他设备。在一个示例中，系统800与外部设备交换数据以存储在存储器中或显示在显示设备上。交换的数据可以包括要存储在存储器中的数据，或者已经存储在存储器中的数据，以读取、写入或编辑数据。
连接870可以包括多个不同类型的连接。概括地说，设备800被示为具有蜂窝连接872和无线连接874。蜂窝连接872一般是指由无线载波提供的蜂窝网络连接，例如经由GSM(全球移动通信系统)或变型或衍生物、CDMA(码分多址)或变型或衍生物、TDM(时分复用)或变型或衍生物、LTE(长期演进-也称为“4G”)或其它蜂窝服务标准来提供的蜂窝网络连接。无线连接874是指非蜂窝的无线连接，并且可以包括个人局域网(诸如蓝牙)、局域网(诸如WiFi)、或广域网(诸如WiMax)、或其他无线通信、或组合。无线通信是指通过使用调制的电磁辐射经由非固态介质来传输数据。有线通信通过固态通信介质发生。
外围连接880包括硬件接口和连接器，以及软件部件(例如，驱动程序、协议栈)以进行外围连接。将理解，设备800可以是到其他计算设备的外围设备(“到”882)，以及具有连接到它的外围设备(“从”884)。设备800通常具有“对接”连接器，以连接到其他计算设备，用于诸如管理(例如，下载、上传、改变、同步)设备800上的内容的目的。另外，对接连接器可以允许设备800连接到某些外围设备，这些外围设备允许设备800控制例如到视听或其它系统的内容输出。
除了专用对接连接器或其他专用连接硬件之外，设备800可经由常见或基于标准的连接器进行外围连接880。常见类型可包括通用串行总线(USB)连接器(其可包括多个不同硬件接口中的任一个)、包括MiniDisplayPort(MDP)的DisplayPort、高清晰度多媒体接口(HDMI)或其它类型。
通常关于本文的描述，在一个示例中，一种装置包括：存储阵列，包括存储单元的三维(3D)叠层，其中，3D叠层的信号线能够接收用于擦除操作的单独电压，包括擦除电压或禁止电压；以及控制逻辑，用于对存储阵列的擦除块执行擦除验证，包括对于第一擦除脉冲，针对3D叠层的存储单元设置第一擦除电压，以及对于第二擦除脉冲，针对在第一擦除脉冲上通过的存储单元设置禁止电压，并针对在第一擦除脉冲上失败的存储单元设置比第一电压高的第二擦除电压。
在一个示例中，擦除块包括子块，其中，将依次验证多个子块。在一个示例中，子块包括由公共SGD(选择栅漏极)信号控制的存储单元的多个3D叠层的组，并且其中，执行擦除验证包括控制逻辑用于对具有单独的SGD信号和公共SGS(选择栅源极)信号的多个子块执行擦除验证。在一个示例中，控制逻辑用于与奇数字线分开地在偶数字线上执行擦除验证。在一个示例中，控制逻辑用于针对3D叠层的SGD(选择栅漏极)信号线设置禁止电压。在一个示例中，控制逻辑用于针对3D叠层的公共SGS(选择栅源极)信号线设置禁止电压。在一个示例中，控制逻辑用于针对3D叠层的字线设置禁止电压。在一个示例中，第二擦除电压包括比第一擦除电压高3.5V的电压。在一个示例中，控制逻辑还生成具有比第二擦除电压高的第三擦除电压的第三擦除脉冲，并且对于第三擦除脉冲，针对在第一或第二擦除脉冲上通过的存储单元设置禁止电压，并且针对在第二擦除脉冲上失败的存储单元设置第三擦除电压。在一个示例中，3D叠层包括3D NAND存储单元的叠层。
通常关于本文的描述，在一个示例中，一种系统包括：电压供应源，用于生成电压；以及固态驱动器(SSD)，包括用于接收电压并生成擦除电压和禁止电压的电路；存储阵列，包括存储单元的三维(3D)叠层；以及控制逻辑，用于对存储阵列的擦除块执行擦除验证，包括对于第一擦除脉冲，针对3D叠层的存储单元设置第一擦除电压，以及对于第二擦除脉冲，针对在第一擦除脉冲上通过的存储单元设置禁止电压，并针对在第一擦除脉冲上失败的存储单元设置比第一电压高的第二擦除电压。
对于该系统，关于装置的示例也适用于该系统。在一个示例中，该系统还包括以下中的一个或多个：主机处理器设备，耦合到SSD；显示器，通信地耦合到主机处理器；网络接口，通信地耦合到主机处理器；或者为系统供电的电池。
如本文所示的流程图提供各种过程动作的序列的示例。流程图可以指示要由软件或固件例程执行的操作以及物理操作。流程图可以示出有限状态机(FSM)的状态的实施方式的示例，该有限状态机可以以硬件和/或软件实现。尽管以特定次序或顺序示出，但是除非另有说明，否则动作的顺序可以修改。因此，所示的图示应当仅被理解为示例，并且可以以不同的顺序执行过程，并且可以并行地执行一些动作。另外，可以省略一个或多个动作；因此，不是所有的实施方式都将执行所有的动作。
就本文描述各种操作或功能而言，它们可被描述或定义为软件代码、指令、配置和/或数据。内容可以是直接可执行的(“对象”或“可执行”形式)、源代码或差异代码(“增量”或“补丁”代码)。本文所描述的内容的软件内容可以经由其上存储有内容的制品来提供，或者经由操作通信接口以经由该通信接口发送数据的方法来提供。机器可读存储介质可以使机器执行所描述的功能或操作，并且包括以机器(例如，计算设备、电子系统等)可存取的形式存储信息的任何机制，诸如可记录/不可记录介质(例如，只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光存储介质、闪存设备等)。通信接口包括与硬连线、无线、光等介质中的任一个接口连接以与另一设备通信的任何机制，诸如存储器总线接口、处理器总线接口、互联网连接、盘控制器等。可以通过提供配置参数和/或发送信号来配置通信接口，以使通信接口准备提供描述软件内容的数据信号。通信接口可以经由发送到通信接口的一个或多个命令或信号来访问。
本文描述的各种部件可以是用于执行所描述的操作或功能的装置。本文描述的每个部件包括软件、硬件或其组合。这些部件可以实现为软件模块、硬件模块、专用硬件(例如，专用硬件、专用集成电路(ASIC)、数字信号处理器(DSP)等)、嵌入式控制器、硬连线电路等。
除了本文所述的内容之外，在不背离本发明的范围的情况下，可以对本发明的公开内容和实施方式进行各种修改。因此，本文的说明和示例应当以说明性而非限制性的意义来解释。本发明的范围应当仅通过参考所附权利要求书来衡量。

Claims (21)

1.一种装置，包括：
存储阵列，包括存储单元的三维(3D)叠层，其中，所述3D叠层的信号线能够接收用于擦除操作的单独电压，所述单独电压包括擦除电压或禁止电压；以及
用于对所述存储阵列的擦除块执行擦除验证的控制逻辑，包括对于第一擦除脉冲，针对所述3D叠层的存储单元设置第一擦除电压，以及对于第二擦除脉冲，针对在所述第一擦除脉冲上通过的存储单元设置所述禁止电压，并针对在所述第一擦除脉冲上失败的存储单元设置比所述第一电压高的第二擦除电压。
2.根据权利要求1所述的装置，其中，所述擦除块包括子块，其中，多个子块被依次验证。
3.根据权利要求2所述的装置，其中，所述子块包括由公共SGD(选择栅漏极)信号控制的存储单元的多个3D叠层的组，并且其中，执行所述擦除验证包括所述控制逻辑用于对具有单独的SGD信号和公共SGS(选择栅源极)信号的多个子块执行擦除验证。
4.根据权利要求1所述的装置，其中，所述控制逻辑用于与奇数字线分开地在偶数字线上执行擦除验证。
5.根据权利要求1所述的装置，其中，所述控制逻辑用于针对所述3D叠层的SGD(选择栅漏极)信号线设置所述禁止电压。
6.根据权利要求1所述的装置，其中，所述控制逻辑用于针对所述3D叠层的公共SGS(选择栅源极)信号线设置所述禁止电压。
7.根据权利要求1所述的装置，其中，所述控制逻辑用于针对所述3D叠层的字线设置所述禁止电压。
8.根据权利要求1所述的装置，其中，所述第二擦除电压包括比所述第一擦除电压高3.5V的电压。
9.根据权利要求1所述的装置，包括所述控制逻辑用于还生成具有比所述第二擦除电压高的第三擦除电压的第三擦除脉冲，并且对于所述第三擦除脉冲，针对在所述第一擦除脉冲或所述第二擦除脉冲上通过的存储单元设置所述禁止电压，并且针对在所述第二擦除脉冲上失败的存储单元设置所述第三擦除电压。
10.根据权利要求1所述的装置，其中，所述3D叠层包括3D NAND存储单元的叠层。
11.一种系统，包括：
电压供应源，用于生成电压；以及
固态驱动器(SSD)，包括：
电路，用于接收所述电压并生成擦除电压和禁止电压；
存储阵列，包括存储单元的三维(3D)叠层；以及
用于对所述存储阵列的擦除块执行擦除验证的控制逻辑，包括对于第一擦除脉冲，针对所述3D叠层的存储单元设置第一擦除电压，以及对于第二擦除脉冲，针对在所述第一擦除脉冲上通过的存储单元设置所述禁止电压，并针对在所述第一擦除脉冲上失败的存储单元设置比所述第一电压高的第二擦除电压。
12.根据权利要求11所述的系统，其中，所述擦除块包括子块，其中，多个子块被依次验证。
13.根据权利要求12所述的系统，其中，所述子块包括由公共SGD(选择栅漏极)信号控制的存储单元的多个3D叠层的组，并且其中，执行所述擦除验证包括所述控制逻辑用于对具有单独的SGD信号和公共SGS(选择栅源极)信号的多个子块执行擦除验证。
14.根据权利要求11所述的系统，其中，所述控制逻辑用于与奇数字线分开地在偶数字线上执行擦除验证。
15.根据权利要求11所述的系统，其中，所述控制逻辑用于针对所述3D叠层的SGD(选择栅漏极)信号线设置所述禁止电压。
16.根据权利要求11所述的系统，其中，所述控制逻辑用于针对所述3D叠层的公共SGS(选择栅源极)信号线设置所述禁止电压。
17.根据权利要求11所述的系统，其中，所述控制逻辑用于针对所述3D叠层的字线设置所述禁止电压。
18.根据权利要求11所述的系统，其中，所述第二擦除电压包括比所述第一擦除电压高3.5V的电压。
19.根据权利要求11所述的系统，包括所述控制逻辑用于还生成具有比所述第二擦除电压高的第三擦除电压的第三擦除脉冲，并且对于所述第三擦除脉冲，针对在所述第一擦除脉冲或所述第二擦除脉冲上通过的存储单元设置所述禁止电压，并且针对在所述第二擦除脉冲上失败的存储单元设置所述第三擦除电压。
20.根据权利要求11所述的系统，其中，所述3D叠层包括3D NAND存储单元的叠层。
21.根据权利要求11所述的系统，还包括以下中的一个或多个：
主机处理器设备，耦合到所述SSD；
显示器，通信地耦合到主机处理器；
网络接口，通信地耦合到主机处理器；或者
为所述系统供电的电池。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113409870A (zh) * 2021-06-30 2021-09-17 芯天下技术股份有限公司 一种闪存擦除方法、扇区选择电路、装置和电子设备
CN115309345A (zh) * 2022-09-30 2022-11-08 芯天下技术股份有限公司 nor flash的擦除方法、装置、设备及介质
WO2024066033A1 (en) * 2022-09-29 2024-04-04 Yangtze Memory Technologies Co., Ltd. Memory device, operating method thereof, and memory system

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10877687B2 (en) * 2018-06-29 2020-12-29 Micron Technology, Inc. Erasure of multiple blocks in memory devices
JP2020123009A (ja) * 2019-01-29 2020-08-13 キオクシア株式会社 計算装置、シミュレーション支援装置、及びプログラム
US11335412B2 (en) 2019-12-31 2022-05-17 Micron Technology, Inc. Managing sub-block erase operations in a memory sub-system
US11783893B2 (en) 2020-12-23 2023-10-10 Intel Corporation Utilizing NAND buffer for DRAM-less multilevel cell programming

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100954950B1 (ko) * 2008-05-20 2010-04-27 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 소거 방법
US7835190B2 (en) * 2008-08-12 2010-11-16 Micron Technology, Inc. Methods of erase verification for a flash memory device
US7907449B2 (en) * 2009-04-09 2011-03-15 Sandisk Corporation Two pass erase for non-volatile storage
US8493781B1 (en) * 2010-08-12 2013-07-23 Apple Inc. Interference mitigation using individual word line erasure operations
KR101736457B1 (ko) * 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
CN104051012B (zh) * 2013-03-15 2017-05-17 北京兆易创新科技股份有限公司 一种存储器擦除的方法和装置
US9558804B2 (en) * 2014-07-23 2017-01-31 Namlab Ggmbh Charge storage ferroelectric memory hybrid and erase scheme
JP5952366B2 (ja) * 2014-10-02 2016-07-13 ウィンボンド エレクトロニクス コーポレーション 高信頼性不揮発性半導体メモリ
US9778848B2 (en) * 2014-12-23 2017-10-03 Intel Corporation Method and apparatus for improving read performance of a solid state drive
US9424936B1 (en) * 2015-03-23 2016-08-23 Intel Corporation Current leakage reduction in 3D NAND memory
CN105551524B (zh) * 2015-12-15 2019-10-18 北京兆易创新科技股份有限公司 一种存储单元的擦除方法
US9852800B2 (en) * 2016-03-07 2017-12-26 Sandisk Technologies Llc Adaptive determination of program parameter using program of erase rate
KR20190057701A (ko) * 2017-11-20 2019-05-29 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113409870A (zh) * 2021-06-30 2021-09-17 芯天下技术股份有限公司 一种闪存擦除方法、扇区选择电路、装置和电子设备
WO2024066033A1 (en) * 2022-09-29 2024-04-04 Yangtze Memory Technologies Co., Ltd. Memory device, operating method thereof, and memory system
CN115309345A (zh) * 2022-09-30 2022-11-08 芯天下技术股份有限公司 nor flash的擦除方法、装置、设备及介质
CN115309345B (zh) * 2022-09-30 2022-12-13 芯天下技术股份有限公司 nor flash的擦除方法、装置、设备及介质

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