TW201705145A - 半導體記憶體裝置及其操作方法 - Google Patents

Abstract

一種半導體記憶體裝置可以包括：記憶體單元陣列，包括多個記憶體單元；週邊電路單元，適用於對記憶體單元陣列執行編程操作和驗證操作；以及控制邏輯，適用於在編程操作期間控制週邊電路單元來施加編程電壓至來自所述多個記憶體單元的選中記憶體單元，其中，編程電壓隨著編程操作被重複而增大階躍電壓，以及其中，階躍電壓隨著編程操作被重複而逐漸增大。

Description

半導體記憶體裝置及其操作方法 【相關申請案的交叉參考】

本申請要求2015年7月22日提交的申請號為10-2015-0103763的韓國專利申請的優先權，其全部公開內容通過引用整體合併於此。

本發明的各種實施例涉及一種電子裝置，更具體地，涉及一種半導體記憶體裝置及其操作方法。

半導體記憶體裝置可以主要分類成揮發性記憶體裝置和非揮發性記憶體裝置。

非揮發性記憶體裝置具有相對低的寫入和讀取速度，但是即使在電源切斷時仍可以保持儲存的資料。因此，非揮發性記憶體裝置被用來儲存無論電源如何都必須被保持的資料。非揮發性記憶體裝置的範例包括唯讀記憶體(ROM)、遮罩ROM(MROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃記憶體、相變RAM(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)和鐵電RAM(FRAM)。此外，快閃記憶體裝置可以分為反或(NOR)型快閃記憶 體裝置和反及(NAND)型快閃記憶體裝置。

快閃記憶體具有RAM的優點：可以容易地擦除數據或程式，以及具有ROM的優點：即使當電源被切斷時仍可以保持儲存的資料。快閃記憶體裝置正被廣泛用作可攜式電子裝置(諸如數位相機、個人數位助理(PDA)、MP3播放機、蜂巢式電話等)的儲存媒介。

為了進一步提升非揮發性記憶體的整合度，正積極進行研究以開發出能夠將多個數據片段儲存在單個記憶體單元中的多位元單元。這種記憶體單元被稱作多階儲存單元(Multi-level cell，MLC)。能夠在其中儲存單個數據片段的單位元(single bit)記憶體單元被稱作單階儲存單元(single level cell，SLC)。

在使用多階儲存單元的非揮發性記憶體裝置的情況下，重要的是當編程狀態的數量增大時使記憶體單元的閾值電壓分佈變窄，為了控制這，在執行編程時使用各種操作選項，諸如，雙驗證以及重新編程。

本發明的各種實施例針對一種半導體記憶體裝置，該半導體記憶體裝置具有改進的記憶體單元的閾值電壓分佈以及能夠減少編程操作期間的總體編程時間。

根據本公開的一個實施例，一種半導體記憶體裝置可以包括：記憶體單元陣列，包括多個記憶體單元；週邊電路單元，適用於對記憶體單元陣列執行編程操作和驗證操作；以及控制邏輯，適用於在編程操作期間控制週邊電路單元來將編程電壓施加至來自所述多個記憶體單元的選中記憶體單元，其中，編程電壓隨著編程操作被重複而增大階躍電壓， 以及其中，階躍電壓隨著編程操作被重複而逐漸增大。

根據本公開的另一個實施例，一種半導體記憶體裝置可以包括：記憶體單元陣列，包括多個記憶體單元；週邊電路單元，適用於對記憶體單元陣列執行編程操作、預驗證操作和主驗證操作；以及控制邏輯，適用於控制週邊電路單元：來將編程許可電壓施加至所述多個記憶體單元之中的主驗證操作失敗的一個或更多個記憶體單元的位元線，以及來將從先前編程電壓增大了階躍電壓的新編程電壓施加至主驗證操作失敗的記憶體單元，其中，編程許可電壓隨著編程操作被重複而逐漸增大確定電壓，以及其中，階躍電壓隨著編程操作被重複而逐漸增大。

根據本公開的另一個實施例，一種半導體記憶體裝置的操作方法可以包括：將編程電壓施加至記憶體單元；對記憶體單元一起執行預驗證操作和主驗證操作；當主驗證操作被確定為失敗時，將編程電壓增大第一階躍電壓，以及將連接至記憶體單元的位元線的電位增大第二階躍電壓；以及重複施加編程電壓、執行預驗證操作和主驗證操作以及增大編程電壓和位元線的電位，直到主驗證操作被確定為通過，其中，第一階躍電壓隨著施加編程電壓的次數增加而增大。

根據本公開的另一個實施例，一種半導體記憶體裝置的操作方法可以包括：將編程電壓施加至記憶體單元；對記憶體單元執行預驗證操作；當預驗證操作被確定為通過時，根據要被編程的目標編程狀態來調節連接至記憶體單元的位元線的電位位準；以及對記憶體單元執行主驗證操作。

50‧‧‧半導體記憶體裝置

100‧‧‧導體記憶體裝置

110‧‧‧憶體單元陣列

120‧‧‧位址解碼器

130‧‧‧讀寫電路

140‧‧‧控制邏輯

150‧‧‧電壓產生器

1000‧‧‧記憶體系統

1200‧‧‧控制器

1210‧‧‧隨機存取記憶體(RAM)

1220‧‧‧處理單元

1230‧‧‧主機介面

1240‧‧‧記憶體介面

1250‧‧‧錯誤校正塊

2000‧‧‧記憶體系統

2100‧‧‧半導體記憶體裝置

2200‧‧‧控制器

3000‧‧‧計算系統

3100‧‧‧中央處理單元

3200‧‧‧隨機存取記憶體(RAM)

3300‧‧‧使用者終端

3400‧‧‧電源

3500‧‧‧系統匯流排

S210‧‧‧步驟

S220‧‧‧步驟

S230‧‧‧步驟

S240‧‧‧步驟

S250‧‧‧步驟

S260‧‧‧步驟

S270‧‧‧步驟

S510‧‧‧步驟

S520‧‧‧步驟

S530‧‧‧步驟

S540‧‧‧步驟

S550‧‧‧步驟

通過參照附圖詳細描述實施例，對於本領域技術人士來說，本發明的以上的和其他的特徵和優點將變得更加明顯，在附圖中：圖1是圖示根據本公開的一個實施例的半導體記憶體裝置的方塊圖；圖2是圖示根據本公開的一個實施例的用於操作半導體記憶體裝置的方法的流程圖；圖3是圖示根據本公開的一個實施例的用於操作半導體記憶體裝置的方法的記憶體單元的示圖；圖4是圖示根據本公開的一個實施例的用於操作半導體記憶體裝置的方法的波形圖；圖5是圖示根據本公開的一個實施例的用於操作半導體記憶體裝置的方法的流程圖；圖6是根據本公開的一個實施例的記憶體單元的閾值電壓分佈圖；圖7是圖示包括圖1的半導體記憶體裝置的記憶體系統的方塊圖；圖8是圖示圖7的記憶體系統的應用範例的方塊圖；以及圖9是圖示包括參照圖8解釋的記憶體系統的計算系統的方塊圖。

在下文中，將參照附圖來更詳細地描述實施例。在本文中參照為實施例(和中間結構)的示意圖的剖視圖來描述實施例。照此，可預 期由例如製造技術和/或容限所導致的示圖形狀上的變化。因此，實施例不應當被解釋為局限於本文中示出的區域的特定形狀，而是可以包括由例如製造導致的形狀上的偏差。在附圖中，可以為了清晰而誇大層和區域的長度和大小。相同的附圖標記在附圖中表示相同的元件。

諸如“第一”和“第二”的術語可以用來描述各種元件，但它們不應當限制各種元件。那些術語僅用於區分元件與其他元件的目的。例如，在不脫離本發明的精神和範圍的情況下，第一元件可以被稱作第二元件，以及第二元件可以被稱作第一元件等。此外，“和/或”可以包括所提及的元件中的任意一個或所提及的元件的組合。

此外，“連接/接入”表示一個元件直接連接至或接入至另一個元件或者經由另一個元件來間接連接或接入。

在本說明書中，只要在句中未具體提及，則單數形式可以包括複數形式。此外，在說明書中使用的“包括/包含”表示存在或添加一個或更多個元件、步驟、操作和元件。

此外，除非另外限定，否則在本說明書中使用的所有術語(包括技術術語和科學術語)具有與相關領域的技術人士通常理解的意思相同的意思。在通常使用的詞典中定義的術語應當被解釋為具有與在相關領域的環境中解釋的意思相同的意思，以及除非在本說明書中另外清楚地限定，否則其不應當被解釋為具有理想化或過度正式的意思。

圖1是圖示根據本公開的一個實施例的半導體記憶體裝置100的方塊圖。

參見圖1，半導體記憶體裝置100包括記憶體單元陣列110、 位址解碼器120、讀寫電路130、控制邏輯140和電壓產生器150。

記憶體單元陣列110包括多個記憶塊BLK1~BLKz。多個記憶塊BLK1~BLKz經由字線WL連接至位址解碼器120。多個記憶塊BLK1~BLKz經由位元線BL1至BLm連接至讀寫電路130。記憶塊BLK1~BLKz中的每個包括多個記憶體單元。在一個實施例中，多個記憶體單元是非揮發性記憶體單元。在多個記憶體單元中，連接至同一字線的記憶體單元被定義為單個頁。即，記憶體單元陣列110包括多個頁。

此外，記憶體單元陣列110的記憶塊BLK1~BLKz中的每個包括多個單元串。

位址解碼器120、讀寫電路130和電壓產生器150作為驅動記憶體單元陣列110的週邊電路來操作。

位址解碼器120經由字線WL連接至記憶體單元陣列110。位址解碼器120被配置為在控制邏輯140的控制下操作。位址解碼器120經由半導體記憶體裝置100的內部的輸入/輸出緩衝器(未示出)來接收位址ADDR。

位址解碼器120對提供的位址ADDR之中的線位址解碼，並根據解碼的線位址而在編程操作期間將編程電壓Vpgm施加至多個記憶塊BLK1~BLKz之中的選中的一個記憶塊的選中字線以及在編程驗證操作期間將驗證電壓Vverify施加至多個記憶塊BLK1~BLKz之中的選中的一個記憶塊的選中字線。

位址解碼器120被配置為對在編程操作和編程驗證操作期間提供的位址ADDR之中的列位址解碼。位址解碼器120將解碼的列位址 (Yi)傳輸至讀寫電路130。

以頁為單位執行半導體記憶體裝置100的編程操作和編程驗證操作。此外，編程操作和編程驗證操作可以作為單頁編程操作或多頁編程操作來執行，單頁編程操作是對記憶塊中包括的多個頁中的一個頁編程，多頁編程操作是對多個頁依序地編程。

在編程操作和編程驗證操作期間提供的位址ADDR包括塊位址、線位址和列位址。位址解碼器120根據塊位址和線位址來選擇一個記憶塊和一個字線。通過位址解碼器120來對列位址解碼，以及將其提供給讀寫電路130。

位址解碼器120可以包括塊解碼器、線解碼器、列解碼器和位址緩衝器。

讀寫電路130包括多個頁緩衝器PB1至PBm。頁緩衝器PB1至PBm經由位元線BL1至BLm連接至記憶體單元陣列110。當在編程操作期間施加編程電壓時，頁緩衝器PB1至PBm中的每個根據要被編程的數據DATA來控制對應的位元線BL1至BLm的電位。例如，在要被編程的數據DATA對應於編程單元的情況下，編程許可電壓被施加至對應的位元線，以及在要被編程的數據DATA對應於擦除單元的情況下，編程禁止電壓被施加至對應的位元線。此外，在編程操作期間感測位元線BL1至BLm的電位或電流，且執行編程驗證操作。當基於驗證操作的結果而確定記憶體單元的閾值電壓已經增大至目標閾值電壓以上時，對應的位元線被施加編程禁止電壓。

此外，隨著編程操作期間施加編程電壓的次數增加，多個頁 緩衝器PB1至PBm中的每個可以逐漸增大要被施加至位元線的編程許可電壓。在這裡，當第一編程許可電壓被定義為Vb1時，第二編程許可電壓可以被定義為Vb1+a，第三編程許可電壓可以被定義為Vb1+b，以及第四編程許可電壓可以被定義為Vb1+c，其中b大於a，以及c大於b。

讀寫電路130在控制邏輯140的控制下操作。

在一個實施例中，讀寫電路130可以包括頁緩衝器(或頁暫存器)、列選擇電路等。

控制邏輯140連接至位址解碼器120、讀寫電路130和電壓產生器150。控制邏輯140經由半導體記憶體裝置100的輸入/輸出緩衝器(未示出)來接收命令CMD和控制信號CTRL。控制邏輯140被配置為回應於命令CMD和控制信號CTRL來控制半導體記憶體裝置100的總體操作。控制邏輯140控制電壓產生器150來逐漸增大編程電壓，使得隨著編程操作期間施加編程電壓的次數增加，編程電壓的階躍電壓(step voltage)逐漸增大。此外，控制邏輯140控制讀寫電路130，使得隨著施加編程電壓的次數增加，施加至位元線的編程許可電壓逐漸增大。在這裡，編程電壓Vpgm比先前的編程電壓增大階躍電壓值那麼多，以及階躍電壓值逐漸增大至Vstep、Vstep+a、Vstep+b、Vstep+c，其中b大於a，以及c大於b。在這裡，電壓a、b和c分別與編程許可電壓的增量a、b和c相同。即，期望階躍電壓值被增大編程許可電壓的增量那麼多。

此外，控制邏輯140控制位址解碼器120、讀寫電路130和電壓產生器150來使用比目標閾值電壓值小的預驗證電壓執行預驗證操作以及使用與目標閾值電壓值相同的主驗證電壓執行主驗證操作。

在控制邏輯140的控制下，電壓產生器150分別在編程操作期間和編程驗證操作期間產生編程電壓Vpgm和驗證電壓Vverify。電壓產生器150產生隨著施加編程電壓的次數增加而增大階躍電壓值那麼多的編程電壓Vpgm，以及階躍電壓值隨著施加編程電壓的次數增加而逐漸增大。

在下文中，將參照圖1至圖4而對根據本公開的一個實施例的操作半導體記憶體裝置的方法進行解釋。

將通過將記憶體單元編程至擦除狀態Er和多個編程狀態PV1至PV7的範例來解釋本公開的一個實施例。

在步驟S210處施加編程電壓

讀寫電路130暫時儲存要被編程的數據DATA，並根據儲存的數據來將位元線BL1至BLm的電位位準控制為編程許可電壓或編程禁止電壓。

電壓產生器150產生要被施加至選中字線的編程電壓Vpgm和要被施加至未選中字線的通過電壓。

位址解碼器120根據位址信號ADDR來選擇用於執行單頁編程操作的一個字線，並施加在電壓產生器150中產生的編程電壓Vpgm。這裡，施加通過電壓至剩餘的未選中字線。

在步驟S220處的預驗證操作

在步驟S210處施加編程電壓之後，在步驟S220處執行預驗證操作。使用比目標閾值電壓小的預驗證電壓PV1_pre至PV7_pre來執行預驗證操作。

電壓產生器150依序地產生要被施加至根據位址信號ADDR 而選中的字線的預驗證電壓PV1_pre至PV7_pre，以及位址解碼器120將預驗證電壓PV1_pre至PV7_pre依序地施加至選中字線。這裡，當預驗證電壓PV1_pre至PV7_pre被施加時，讀寫電路130感測位元線BL1至BLm的電位位準並執行預驗證操作。

對於作為預驗證操作的結果而被確定為通過的記憶體單元，可以藉由在後續的施加編程電壓的操作期間增大施加至位元線的編程許可電壓來改善閾值電壓分佈。這裡，當第一編程許可電壓被定義為Vb1時，第二編程許可電壓可以被定義為Vb1+a，第三編程許可電壓可以被定義為Vb1+b，以及第四編程許可電壓可以被定義為Vb1+c，其中，b大於a，以及c大於b。

在步驟230處編程電壓增大

當作為前面提到的步驟S220的預驗證操作的結果而確定選中的記憶體單元的閾值電壓小於預驗證電壓PV1_pre至PV7_pre從而確定為失敗時，增大在先前的步驟S210的編程電壓施加中使用的編程電壓Vpgm以設置增大的編程電壓Vpgm。

這裡，增大的編程電壓可以期望被設置為使得階躍電壓值隨施加編程電壓的次數增加而變得更大。例如，第二編程電壓從第一編程電壓增大了第一階躍電壓(△V)，第三編程電壓從第二編程電壓增大了第二階躍電壓(△V+a)，第四編程電壓從第三編程電壓增大了第三階躍電壓(△V+b)，以及第五編程電壓從第四編程電壓增大了第四階躍電壓(△V+c)，其中a小於b，且b小於c(a<b<c)。即，隨著施加編程電壓的次數增加，編程電壓的階躍電壓值逐漸變得更大。此外，電壓增量a、b和c與編程許 可電壓的增量相同。即，期望階躍電壓值被增大編程許可電壓的增量那麼多。

在步驟S240處的主驗證操作

當作為前面提及的步驟S220的預驗證操作的結果而確定選中記憶體單元的閾值電壓與預驗證電壓PV1_pre至PV7_pre相同或大於預驗證電壓PV1_pre至PV7_pre從而確定為通過時，在步驟S240處執行主驗證操作。

使用與目標閾值電壓相同的主驗證電壓PV1_main至PV7_main來執行主驗證操作。

電壓產生器150依序地產生要被施加至選中字線的主驗證電壓PV1_main至PV7_main，以及位址解碼器120將主驗證電壓PV1_main至PV7_main依序地施加至根據位址信號ADDR而選中的字線。這裡，當主驗證電壓PV1_main至PV7_main被施加時，讀寫電路130感測位元線BL1至BLm的電位位準並執行主驗證操作。

在一個實施例中，第N編程狀態PVN的主驗證電壓的電位位準與第N+1編程狀態PVN+1的預驗證電壓的電位位準相同。因此，第N編程狀態PVN的主驗證操作與第N+1編程狀態PVN+1的預驗證操作可以同時進行。例如，可以同時執行對第一編程狀態PV1的主驗證操作和對第二編程狀態PV2的預驗證操作，由此減少總的編程時間。

在步驟S250處根據編程電壓的施加次數的位元線電壓

當作為步驟S240的主驗證操作的結果而確定選中記憶體單元的閾值電壓小於主驗證電壓PV1_main至PV7_main從而確定為失敗時， 根據施加編程電壓的次數來設置位元線電壓。

在本公開的一個實施例中，編程電壓Vpgm增大階躍電壓值，該階躍電壓值隨著施加編程電壓的次數增加而逐漸增大。由此，閾值電壓值越高，多個編程狀態PV1至PV7的閾值電壓分佈寬度越寬。在多個編程狀態PV1至PV7的閾值電壓分佈的寬度彼此不同的情況下，第N編程狀態的主驗證電壓與第N+1編程狀態的預驗證電壓將不同，從而將不可能如在本公開的實施例中那樣同時執行預驗證操作和主驗證操作。因此，為了在編程操作期間將多個編程狀態PV1至PV7的閾值電壓分佈寬度(在圖3中示出為“A”)維持在特定水準，隨著施加編程電壓的次數增加而增大施加到位元線BL1至BLm的編程許可電壓的電位位準。由此，即使在編程電壓增大了很大程度時，記憶體單元的增大的閾值電壓值也將被保持在特定水準，由此將根據記憶體單元的編程狀態的閾值電壓分佈寬度(在圖3中示出為“A”)控制在特定水準。

在步驟S260處施加編程禁止電壓至位元線

在作為前面提及的步驟S240的主驗證操作的結果而確定選中記憶體單元的閾值電壓與主驗證電壓PV1_main至PV7_main相同或大於主驗證電壓PV1_main至PV7_main從而確定為通過時，將編程禁止電壓施加到連接至選中記憶體單元的位元線，由此防止選中記憶體單元的閾值電壓增大。

在步驟S270處確定頁位址

當確定選中頁的所有記憶體單元的主驗證操作為通過時，檢查選中頁是否是最後頁，以及當存在下一頁時，重複步驟S210至S270直到 最後頁。

使用預驗證電壓和主驗證電壓依序地重複前面提及的步驟S210至S260，預驗證電壓和主驗證電壓針對圖3中示出的每個編程狀態而改變。

在一個實施例中，隨著施加編程電壓的次數增加，被施加至單元的編程電壓的階躍電壓值的大小增大，以及被施加到連接至選中記憶體單元的位元線的編程許可電壓也逐漸增大。

當施加編程電壓的次數增加一次時，可以增大階躍電壓值的大小，以及可以增大編程許可電壓。此外，當施加編程電壓的次數增加至預定次數或更多次數時，可以增大階躍電壓值的大小一次，以及可以增大編程許可電壓一次。例如，當施加編程電壓的次數增加兩次時，可以增大階躍電壓值的大小一次，以及可以增大編程許可電壓一次，由此防止階躍電壓值和編程許可電壓的大小的過度增大。

在下文中，將參照圖1、圖5和圖6來描述根據本公開的一個實施例的操作半導體記憶體裝置的方法。

在步驟S510處施加編程電壓

讀寫電路130暫時儲存要被編程的數據DATA，以及根據儲存的數據來將位元線BL1至BLm的電位位準控制為編程許可電壓或編程禁止電壓。

電壓產生器150產生要被施加至選中字線的編程電壓Vpgm以及要被施加至未選中字線的通過電壓。

位址解碼器120根據位址信號ADDR來選擇用於執行單頁 編程操作的一個字線，以及施加在電壓產生器150中產生的編程電壓Vpgm。這裡，將通過電壓施加至未選中的剩餘字線。

在步驟S520處的預驗證操作

在步驟S510的施加編程電壓之後，在步驟S520處執行預驗證操作。使用比目標閾值電壓小的預驗證電壓PV1_pre至PV7_pre來執行預驗證操作。

電壓產生器150依序地產生要被施加至根據位址信號ADDR而選中的字線的預驗證電壓PV1_pre至PV7_pre，以及位址解碼器120將預驗證電壓PV1_pre至PV7_pre依序地施加至選中字線。這裡，當預驗證電壓(PV1_pre~PV7_pre)被施加時，讀寫電路130感測位元線BL1至BLm的電位位準並執行預驗證操作。

在步驟S530處編程電壓增大

當作為步驟S520的預驗證操作的結果而確定選中記憶體單元的閾值電壓小於預驗證電壓PV1_pre至PV7_pre從而確定為失敗時，增大在先前的步驟S510的編程電壓施加處使用的編程電壓Vpgm以設置增大的編程電壓Vpgm。

在步驟S540處根據目標編程狀態的位元線電壓

當作為前面提及的步驟S520的預驗證操作的結果而確定選中記憶體單元的閾值電壓高於預驗證電壓PV1_pre至PV7_pre從而確定為通過時，調節被施加到連接至每個記憶體單元的位元線BL1至BLm的電壓。更具體地，在預驗證操作之後的主驗證操作期間對位元線BL1至BLm預先充電，使得更高的電壓被施加至與更高目標編程狀態的記憶體單元相對應 的位元線。例如，其被設置為使得施加至要被編程為第二狀態(在圖6中示出為“PV2”)的記憶體單元的位元線的電壓比施加至要被編程為第一狀態(在圖6中示出為“PV1”)的記憶體單元的位元線的電壓高。此外，其被設置為使得施加至要被編程為第三狀態(在圖6中示出為“PV3”)的記憶體單元的位元線的電壓比施加至要被編程為第二狀態(在圖6中示出為“PV2”)的記憶體單元的位元線的電壓高。如前所述，其被設置為使得更高的電壓被施加至與更高目標編程狀態的記憶體單元相對應的位元線。這是為了透過調節位元線電壓來補償預驗證電壓與主驗證電壓之間隨著目標編程狀態的電壓分佈變得更高而變得更大的差。

雖然通過根據每個目標編程狀態調節位元線電壓的範例來解釋本公開的一個實施例，但也可以將相鄰的目標編程狀態分組，並針對每組調節單個位元線電壓。

在步驟S550處的主驗證操作

在步驟S540的位元線電壓確定之後，在步驟S550處執行主驗證操作。

使用與目標閾值電壓相同的主驗證電壓PV1_main至PV7_main執行主驗證操作。

電壓產生器150依序地產生要被施加至選中字線的主驗證電壓PV1_main至PV7_main，以及位址解碼器120將主驗證電壓PV1_main至PV7_main依序地施加至根據位址信號ADDR而選中的字線。這裡，當主驗證電壓PV1_main至PV7_main被施加時，讀寫電路130感測位元線BL1至BLm的電位位準並執行主驗證操作。

通過針對圖6中所示的編程狀態PV1至PV7中的每個交替預驗證電壓和主驗證電壓來依序地重複前述的步驟S510至S550。

在本公開的一個實施例中，第N編程狀態PVN的主驗證電壓的電位位準與第N+1編程狀態PVN+1的預驗證電壓的電位位準相同。因此，有可能同時進行第N編程狀態PVN的主驗證操作和第N+1編程狀態PVN+1的預驗證操作。例如，有可能同時執行第一編程狀態PV1的主驗證操作和第二編程狀態PV2的預驗證操作，由此減少總的編程時間。

在本公開的一個實施例中，有可能在預驗證操作之後在執行主驗證操作之前根據目標編程狀態來不同地調節位元線的電位位準，由此改善記憶體單元的閾值電壓分佈。

圖7是圖示包括圖1的半導體記憶體裝置的記憶體系統的方塊圖。

參見圖7，記憶體系統1000包括半導體記憶體裝置50和控制器1200。

半導體記憶體裝置50與參照圖1解釋的半導體記憶體裝置相同，從而將省略重複的解釋。

控制器1200連接至主機和半導體記憶體裝置50。控制器1200被配置為回應於來自主機的請求而存取半導體記憶體裝置50。例如，控制器1200被配置為控制半導體記憶體裝置50的讀取操作、寫入操作、擦除操作和背景操作。控制器1200被配置為提供半導體記憶體裝置50與主機之間的介面。控制器1200被配置為驅動用於控制半導體記憶體裝置50的韌體。

控制器1200包括隨機存取記憶體(RAM)1210、處理單元1220、主機介面1230、記憶體介面1240和錯誤校正塊1250。RAM 1210被用作處理單元1220的工作記憶體、半導體記憶體裝置50與主機之間的快取記憶體以及半導體記憶體裝置50與主機之間的緩衝記憶體中的至少一種。處理單元1220控制控制器1200的總體操作。此外，控制器1200可以在寫入操作期間暫時儲存從主機提供的程式數據。

主機介面1230包括用於執行主機與控制器1200之間的數據交換的協定。在一個實施例中，控制器1200被配置為經由各種介面協定(諸如通用串列匯流排(USB)協定、多媒體卡(MMC)協定、周邊元件互連(Peripheral Component Interconnection，PCI)協議、PCI-快速(PCI-Express，PCI-E)協定、先進技術附件(Advanced Technology Attachment，ATA)協定、串列ATA協定、平行ATA協定、小型電腦小介面(Small Computer Small Interface，SCSI)協定、增強小型磁碟介面(Enhanced Small Disk Interface，ESDI)協定以及整合式驅動電子器件(Integrated Drive Electronics，IDE)協定和/或私人協定)中的至少一種來與主機通信。

記憶體介面1240與半導體記憶體裝置50介面。例如，記憶體介面包括反或(NOR)介面或反及(NAND)介面。

錯誤校正塊1250被配置為使用錯誤校正碼(ECC)來檢測並校正從半導體記憶體裝置50提供的數據中的錯誤。處理單元1220根據錯誤校正塊1250的錯誤檢測結果來調節讀取電壓，以及控制半導體記憶體裝置50來執行重新讀取。在一個實施例中，錯誤校正塊1250可以被設置作為控制器1200的元件。

控制器1200和半導體記憶體裝置50可以被整合成至一個半導體裝置中。在一個實施例中，控制器1200和半導體記憶體裝置50被整合成至一個半導體裝置中，並形成記憶卡。例如，控制器1200和半導體記憶體裝置50被整合成至一個半導體裝置中，並形成諸如PC卡(PCMCIA，國際個人電腦記憶卡協會)、緊湊型快閃卡(CF)、智慧媒體卡(SM、SMC)、記憶棒、多媒體卡(MMC、RS-MMC、微型MMC)、SD卡(SD、迷你SD、微型SD、SDHC)和/或通用快閃記憶體儲裝置(UGS)的記憶卡。

控制器1200和半導體記憶體裝置50可以整合成至一個半導體裝置中，並形成固態驅動器(SSD)。SSD包括被配置用來將數據儲存在半導體記憶體中的儲存裝置。在記憶體系統1000被用作SSD的情況下，顯著提升了連接至記憶體系統1000的主機的操作速度。

在另一個範例中，記憶體系統1000被設置作為諸如電腦、超級行動PC(UMPC)、工作站、上網本(net-book)、個人數位助理(PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型手機、電子書、可攜式多媒體播放器(PMP)、可攜式遊戲機、導航裝置、黑匣子、數位相機、3維電視、數位錄音機、數位音訊播放器、數位圖像記錄器、數位圖像播放器、數位錄影機、數位視訊播放器、被配置用來在無線環境下收發資訊的裝置、形成家用網路的各種電子裝置中的一種、形成電腦網路的各種電子裝置中的一種、形成遠端資訊處理網路的各種電子裝置中的一種、RFID裝置和/或計算系統的電子裝置的各種元件中的一種。

在一個實施例中，可以以各種形式來封裝半導體記憶體裝置50或記憶體系統1000。例如，半導體記憶體裝置50或記憶體系統1000可 以以諸如疊層式封裝(PoP)、球格陣列(BGA)、晶片尺寸封裝(CSP)、塑料引線晶片載體(Plastic Leaded Chip Carrier，PLCC)、塑料雙列直插式封裝(PDIP)、窩伏爾封裝式晶粒(Die in Waffle Pack)、晶圓形式晶粒、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型積體電路(SOIC)、緊縮型小外型封裝(SSOP)、薄型小外型封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、晶圓級處理堆疊封裝(WSP)的方法來封裝並安裝。

圖8是圖示圖7中的記憶體系統的應用示例的方塊圖。

參見圖8，記憶體系統2000包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100包括多個半導體記憶體晶片。多個半導體記憶體晶片分成多個組。

在圖8中，圖示了多個組中的每個經由第一通道至第k通道(CH1~CHk)來與控制器2200通信。半導體記憶體晶片中的每個將以與參照圖1解釋的半導體記憶體裝置100相同的方式來配置，並相應地操作。

每個組被配置為經由一個公共通道與控制器2200通信。控制器2200以與參照圖7解釋的控制器1200相同的方式來配置，以及被配置為經由多個通道(CH1~CHk)來控制半導體記憶體裝置2100的多個記憶體晶片。

圖9是圖示包括參照圖8解釋的記憶體系統的計算系統的方塊圖。

參見圖9，計算系統3000包括中央處理單元3100、隨機存 取記憶體(RAM)3200、使用者終端3300、電源3400、系統匯流排3500和記憶體系統2000。

記憶體系統2000經由系統匯流排3500電連接至中央處理單元3100、RAM 3200、使用者介面3300和電源3400。經由使用者介面3300提供的數據或經由中央處理單元3100處理的數據被儲存在記憶體系統2000中。

在圖9中，圖示了半導體記憶體裝置2100經由控制器2200連接至系統匯流排3500。然而，半導體記憶體裝置2100可以被配置為直接連接至系統匯流排3500。這裡，控制器2200的功能可以通過中央處理單元3100和RAM 3200來執行。

圖9圖示了提供參照圖8解釋的記憶體系統2000。然而，記憶體系統2000可以用參照圖7解釋的記憶體系統1000來代替。在一個實施例中，計算系統3000可以被配置為包括參照圖8和圖7解釋的所有記憶體系統1000、2000。

根據本公開的前述實施例，有可能在施加編程電壓的次數增加時調節施加至選中記憶體單元的編程電壓的階躍電壓值的大小，以及逐漸增大連接至選中記憶體單元的位元線的電位位準，由此減少編程操作時間並改善記憶體單元的閾值電壓分佈。

在附圖和說明書中，已經公開了本發明的典型示例性實施例，雖然使用了特定的術語，但僅以一般意義和描述性意義來使用它們，而非用於限制的目的。對於本發明的範圍，將在所附申請專利範圍書中闡述。因此，對於本領域技術人士將理解的是，在不脫離由所附申請專利範 圍書所限定的本發明的精神和範圍的情況下，可以作出形式上和細節上的各種改變。

S210‧‧‧步驟

S220‧‧‧步驟

S230‧‧‧步驟

S240‧‧‧步驟

S250‧‧‧步驟

S260‧‧‧步驟

S270‧‧‧步驟

Claims (18)

1. 一種半導體記憶體裝置，包括：記憶體單元陣列，包括多個記憶體單元；週邊電路單元，適用於對記憶體單元陣列執行編程操作和驗證操作；以及控制邏輯，適用於在所述編程操作期間控制所述週邊電路單元來將編程電壓施加至所述多個記憶體單元中的選中記憶體單元，其中，所述編程電壓隨著所述編程操作被重複而增大階躍電壓，以及其中，所述階躍電壓隨著所述編程操作被重複而逐漸增大。
2. 如申請專利範圍第1項所述的裝置，其中，在所述編程操作之後的所述驗證操作期間，所述控制邏輯控制所述週邊電路單元來執行預驗證操作。
3. 如申請專利範圍第2項所述的裝置，其中，所述控制邏輯控制所述週邊電路單元來使用比所述選中記憶體單元的目標閾值電壓小的預驗證電壓執行所述預驗證操作。
4. 如申請專利範圍第2項所述的裝置，其中，當所述預驗證操作被確定為失敗時，所述控制邏輯控制所述週邊電路單元來用增大了階躍電壓的所述編程電壓來重複所述編程操作。
5. 如申請專利範圍第3項所述的裝置，其中，當所述預驗證操作被確定為通過時，所述控制邏輯控制所述週邊電路單元來使用與所述目標閾值電壓相同的主驗證電壓來執行主驗證操作。
6. 如申請專利範圍第5項所述的裝置，其中，對第N編程狀態的所述 主驗證操作的所述主驗證電壓與對第N+1編程狀態的所述預驗證操作的所述預驗證電壓相同。
7. 如申請專利範圍第6項所述的裝置，其中，同時執行對所述第N編程狀態的所述主驗證操作和對所述第N+1編程狀態的所述預驗證操作。
8. 如申請專利範圍第6項所述的裝置，其中，所述第N編程狀態的閾值電壓分佈寬度與所述第N+1編程狀態的閾值電壓分佈寬度相同。
9. 如申請專利範圍第5項所述的裝置，其中，所述控制邏輯控制所述週邊電路單元來將編程許可電壓施加到連接至所述多個記憶體單元之中的所述主驗證操作失敗的一個或更多個記憶體單元的位元線，以及其中，所述編程許可電壓隨著所述編程操作被重複而逐漸增大。
10. 如申請專利範圍第9項所述的裝置，其中，所述編程許可電壓隨著所述編程操作被重複而增大確定電壓，以及其中，所述確定電壓隨著所述編程操作被重複而逐漸增大。
11. 如申請專利範圍第10項所述的裝置，其中，所述確定電壓和所述階躍電壓隨著所述編程操作被重複而逐漸增大，以及其中，所述確定電壓的增量與所述階躍電壓的增量彼此相同。
12. 一種半導體記憶體裝置，包括：記憶體單元陣列，包括多個記憶體單元；週邊電路單元，適用於對所述記憶體單元陣列執行編程操作、預驗證 操作和主驗證操作；以及控制邏輯，適用於控制所述週邊電路單元：來將編程許可電壓施加至所述多個記憶體單元之中的所述主驗證操作失敗的一個或更多個記憶體單元的位元線，以及來將從先前編程電壓增大了階躍電壓的新編程電壓施加至所述主驗證操作失敗的所述記憶體單元，其中，編程許可電壓隨著所述編程操作被重複而逐漸增大確定電壓，以及其中，所述階躍電壓隨著所述編程操作被重複而逐漸增大。
13. 如申請專利範圍第12項所述的裝置，其中，所述控制邏輯控制所述週邊電路單元來使用比選中記憶體單元的目標閾值電壓低的預驗證電壓來執行所述預驗證操作。
14. 如申請專利範圍第12項所述的裝置，其中，當所述預驗證操作被確定為失敗時，所述控制邏輯控制所述週邊電路單元來用增大了所述階躍電壓的新編程電壓來重複所述編程操作。
15. 如申請專利範圍第13項所述的裝置，其中，當所述預驗證操作被確定為通過時，所述控制邏輯控制所述週邊電路單元來使用與所述目標閾值電壓相同的主驗證電壓來執行所述主驗證操作。
16. 如申請專利範圍第15項所述的裝置，其中，對第N編程狀態的所述主驗證操作的所述主驗證電壓與對第N+1編程狀態的所述預驗證操作的所述預驗證電壓相同。
17. 如申請專利範圍第16項所述的裝置，其中，同時執行對所述第N 編程狀態的所述主驗證操作和對所述第N+1編程狀態的所述預驗證操作。
18. 如申請專利範圍第12項所述的裝置，其中，所述確定電壓的增量與所述階躍電壓的增量彼此相同。