CN106373610A - 半导体存储器件及其操作方法 - Google Patents

Abstract

一种半导体存储器件可以包括：存储单元阵列，包括多个存储单元；外围电路单元，适用于对存储单元阵列执行编程操作和验证操作；以及控制逻辑，适用于在编程操作期间控制外围电路单元来施加编程电压至来自所述多个存储单元的选中存储单元，其中，编程电压随着编程操作被重复而增大阶跃电压，以及其中，阶跃电压随着编程操作被重复而逐渐增大。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求2015年7月22日提交的申请号为10-2015-0103763的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。

技术领域

本发明的各种实施例涉及一种电子器件，更具体地，涉及一种半导体存储器件及其操作方法。

背景技术

半导体存储器件可以主要分类成易失性存储器件和非易失性存储器件。

非易失性存储器件具有相对低的写入和读取速度，但是即使在电源切断时仍可以保持储存的数据。因此，非易失性存储器件被用来储存无论电源如何都必须被保持的数据。非易失性存储器件的示例包括只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。此外，快闪存储器件可以分为或非(NOR)型快闪存储器件和与非(NAND)型快闪存储器件。

快闪存储器具有RAM的优点：可以容易地擦除数据或程序，以及具有ROM的优点：即使当电源被切断时仍可以保持储存的数据。快闪存储器件正被广泛用作便携式电子设备(诸如数字相机、个人数字助手(PDA)、MP3播放器、蜂窝电话等)的储存介质。

为了进一步提升非易失性存储器的集成度，正积极进行研究以开发出能够将多个数据片段储存在单个存储单元中的多位单元。这种存储单元被称作多电平单元(MLC)。能够在其中储存单个数据片段的单位(single bit)存储单元被称作单电平单元(SLC)。

在使用多电平单元的非易失性存储器件的情况下，重要的是当编程状态的数量增大时使存储单元的阈值电压分布变窄，为了控制这，在执行编程时使用各种操作选项，诸如，双验证以及重新编程。

发明内容

本发明的各种实施例针对一种半导体存储器件，该半导体存储器件具有改进的存储单元的阈值电压分布以及能够减少编程操作期间的总体编程时间。

根据本公开的一个实施例，一种半导体存储器件可以包括：存储单元阵列，包括多个存储单元；外围电路单元，适用于对存储单元阵列执行编程操作和验证操作；以及控制逻辑，适用于在编程操作期间控制外围电路单元来将编程电压施加至来自所述多个存储单元的选中存储单元，其中，编程电压随着编程操作被重复而增大阶跃电压，以及其中，阶跃电压随着编程操作被重复而逐渐增大。

根据本公开的另一个实施例，一种半导体存储器件可以包括：存储单元阵列，包括多个存储单元；外围电路单元，适用于对存储单元阵列执行编程操作、预验证操作和主验证操作；以及控制逻辑，适用于控制外围电路单元：来将编程许可电压施加至所述多个存储单元之中的主验证操作失败的一个或更多个存储单元的位线，以及来将从先前编程电压增大了阶跃电压的新编程电压施加至主验证操作失败的存储单元，其中，编程许可电压随着编程操作被重复而逐渐增大确定电压，以及其中，阶跃电压随着编程操作被重复而逐渐增大。

根据本公开的另一个实施例，一种半导体存储器件的操作方法可以包括：将编程电压施加至存储单元；对存储单元一起执行预验证操作和主验证操作；当主验证操作被确定为失败时，将编程电压增大第一阶跃电压，以及将连接至存储单元的位线的电势增大第二阶跃电压；以及重复施加编程电压、执行预验证操作和主验证操作以及增大编程电压和位线的电势，直到主验证操作被确定为通过，其中，第一阶跃电压随着施加编程电压的次数增加而增大。

根据本公开的另一个实施例，一种半导体存储器件的操作方法可以包括：将编程电压施加至存储单元；对存储单元执行预验证操作；当预验证操作被确定为通过时，根据要被编程的目标编程状态来调节连接至存储单元的位线的电势电平；以及对存储单元执行主验证操作。

附图说明

通过参照附图详细描述实施例，对于本领域技术人员来说，本发明的以上的和其他的特征和优点将变得更加明显，在附图中：

图1是图示根据本公开的一个实施例的半导体存储器件的框图；

图2是图示根据本公开的一个实施例的用于操作半导体存储器件的方法的流程图；

图3是图示根据本公开的一个实施例的用于操作半导体存储器件的方法的存储单元的示图；

图4是图示根据本公开的一个实施例的用于操作半导体存储器件的方法的波形图；

图5是图示根据本公开的一个实施例的用于操作半导体存储器件的方法的流程图；

图6是根据本公开的一个实施例的存储单元的阈值电压分布图；

图7是图示包括图1的半导体存储器件的存储系统的框图；

图8是图示图7的存储系统的应用示例的框图；以及

图9是图示包括参照图8解释的存储系统的计算系统的框图。

具体实施方式

在下文中，将参照附图来更详细地描述实施例。在本文中参照为实施例(和中间结构)的示意图的剖视图来描述实施例。照此，可预期由例如制造技术和/或容限所导致的示图形状上的变化。因此，实施例不应当被解释为局限于本文中示出的区域的特定形状，而是可以包括由例如制造导致的形状上的偏差。在附图中，可以为了清晰而夸大层和区域的长度和大小。相同的附图标记在附图中表示相同的元件。

诸如“第一”和“第二”的术语可以用来描述各种组件，但它们不应当限制各种组件。那些术语仅用于区分组件与其他组件的目的。例如，在不脱离本发明的精神和范围的情况下，第一组件可以被称作第二组件，以及第二组件可以被称作第一组件等。此外，“和/或”可以包括所提及的组件中的任意一个或所提及的组件的组合。

此外，“连接/接入”表示一个元件直接连接至或接入至另一个组件或者经由另一个组件来间接连接或接入。

在本说明书中，只要在句中未具体提及，则单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”表示存在或添加一个或更多个组件、步骤、操作和元件。

此外，除非另外限定，否则在本说明书中使用的所有术语(包括技术术语和科学术语)具有与相关领域的技术人员通常理解的意思相同的意思。在通常使用的词典中定义的术语应当被解释为具有与在相关领域的环境中解释的意思相同的意思，以及除非在本说明书中另外清楚地限定，否则其不应当被解释为具有理想化或过度正式的意思。

图1是图示根据本公开的一个实施例的半导体存储器件100的框图。

参见图1，半导体存储器件100包括存储单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生器150。

存储单元阵列110包括多个存储块BLK1～BLKz。多个存储块BLK1～BLKz经由字线WL连接至地址解码器120。多个存储块BLK1～BLKz经由位线BL1至BLm连接至读写电路130。存储块BLK1～BLKz中的每个包括多个存储单元。在一个实施例中，多个存储单元是非易失性存储单元。在多个存储单元中，连接至同一字线的存储单元被定义为单个页。即，存储单元阵列110包括多个页。

此外，存储单元阵列110的存储块BLK1～BLKz中的每个包括多个单元串。

地址解码器120、读写电路130和电压发生器150作为驱动存储单元阵列110的外围电路来操作。

地址解码器120经由字线WL连接至存储单元阵列110。地址解码器120被配置为在控制逻辑140的控制下操作。地址解码器120经由半导体存储器件100的内部的输入/输出缓冲器(未示出)来接收地址ADDR。

地址解码器120对提供的地址ADDR之中的线地址解码，并根据解码的线地址而在编程操作期间将编程电压Vpgm施加至多个存储块BLK1～BLKz之中的选中的一个存储块的选中字线以及在编程验证操作期间将验证电压Vverify施加至多个存储块BLK1～BLKz之中的选中的一个存储块的选中字线。

地址解码器120被配置为对在编程操作和编程验证操作期间提供的地址ADDR之中的行地址解码。地址解码器120将解码的行地址(Yi)传输至读写电路130。

以页为单位执行半导体存储器件100的编程操作和编程验证操作。此外，编程操作和编程验证操作可以作为单页编程操作或多页编程操作来执行，单页编程操作是对存储块中包括的多个页中的一个页编程，多页编程操作是对多个页顺序地编程。

在编程操作和编程验证操作期间提供的地址ADDR包括块地址、线地址和行地址。地址解码器120根据块地址和线地址来选择一个存储块和一个字线。通过地址解码器120来对行地址解码，以及将其提供给读写电路130。

地址解码器120可以包括块解码器、线解码器、行解码器和地址缓冲器。

读写电路130包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm经由位线BL1至BLm连接至存储单元阵列110。当在编程操作期间施加编程电压时，页缓冲器PB1至PBm中的每个根据要被编程的数据DATA来控制对应的位线BL1至BLm的电势。例如，在要被编程的数据DATA对应于编程单元的情况下，编程许可电压被施加至对应的位线，以及在要被编程的数据DATA对应于擦除单元的情况下，编程禁止电压被施加至对应的位线。此外，在编程操作期间感测位线BL1至BLm的电势或电流，且执行编程验证操作。当基于验证操作的结果而确定存储单元的阈值电压已经增大至目标阈值电压以上时，对应的位线被施加编程禁止电压。

此外，随着编程操作期间施加编程电压的次数增加，多个页缓冲器PB1至PBm中的每个可以逐渐增大要被施加至位线的编程许可电压。在这里，当第一编程许可电压被定义为Vb1时，第二编程许可电压可以被定义为Vb1+a，第三编程许可电压可以被定义为Vb1+b，以及第四编程许可电压可以被定义为Vb1+c，其中b大于a，以及c大于b。

读写电路130在控制逻辑140的控制下操作。

在一个实施例中，读写电路130可以包括页缓冲器(或页寄存器)、行选择电路等。

控制逻辑140连接至地址解码器120、读写电路130和电压发生器150。控制逻辑140经由半导体存储器件100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于命令CMD和控制信号CTRL来控制半导体存储器件100的总体操作。控制逻辑140控制电压发生器150来逐渐增大编程电压，使得随着编程操作期间施加编程电压的次数增加，编程电压的阶跃电压(step voltage)逐渐增大。此外，控制逻辑140控制读写电路130，使得随着施加编程电压的次数增加，施加至位线的编程许可电压逐渐增大。在这里，编程电压Vpgm比先前的编程电压增大阶跃电压值那么多，以及阶跃电压值逐渐增大至Vstep、Vstep+a、Vstep+b、Vstep+c，其中b大于a，以及c大于b。在这里，电压a、b和c分别与编程许可电压的增量a、b和c相同。即，期望阶跃电压值被增大编程许可电压的增量那么多。

此外，控制逻辑140控制地址解码器120、读写电路130和电压发生器150来使用比目标阈值电压值小的预验证电压执行预验证操作以及使用与目标阈值电压值相同的主验证电压执行主验证操作。

在控制逻辑140的控制下，电压发生器150分别在编程操作期间和编程验证操作期间产生编程电压Vpgm和验证电压Vverify。电压发生器150产生随着施加编程电压的次数增加而增大阶跃电压值那么多的编程电压Vpgm，以及阶跃电压值随着施加编程电压的次数增加而逐渐增大。

在下文中，将参照图1至图4而对根据本公开的一个实施例的操作半导体存储器件的方法进行解释。

将通过将存储单元编程至擦除状态Er和多个编程状态PV1至PV7的示例来解释本公开的一个实施例。

在步骤S210处施加编程电压

读写电路130暂时储存要被编程的数据DATA，并根据储存的数据来将位线BL1至BLm的电势电平控制为编程许可电压或编程禁止电压。

电压发生器150产生要被施加至选中字线的编程电压Vpgm和要被施加至未选中字线的通过电压。

地址解码器120根据地址信号ADDR来选择用于执行单页编程操作的一个字线，并施加在电压发生器150中产生的编程电压Vpgm。这里，施加通过电压至剩余的未选中字线。

在步骤S220处的预验证操作

在步骤S210处施加编程电压之后，在步骤S220处执行预验证操作。使用比目标阈值电压小的预验证电压PV1_pre至PV7_pre来执行预验证操作。

电压发生器150顺序地产生要被施加至根据地址信号ADDR而选中的字线的预验证电压PV1_pre至PV7_pre，以及地址解码器120将预验证电压PV1_pre至PV7_pre顺序地施加至选中字线。这里，当预验证电压PV1_pre至PV7_pre被施加时，读写电路130感测位线BL1至BLm的电势电平并执行预验证操作。

对于作为预验证操作的结果而被确定为通过的存储单元，可以通过在后续的施加编程电压的操作期间增大施加至位线的编程许可电压来改善阈值电压分布。这里，当第一编程许可电压被定义为Vb1时，第二编程许可电压可以被定义为Vb1+a，第三编程许可电压可以被定义为Vb1+b，以及第四编程许可电压可以被定义为Vb1+c，其中，b大于a，以及c大于b。

在步骤230处编程电压增大

当作为前面提到的步骤S220的预验证操作的结果而确定选中的存储单元的阈值电压小于预验证电压PV1_pre至PV7_pre从而确定为失败时，增大在先前的步骤S210的编程电压施加中使用的编程电压Vpgm以设置增大的编程电压Vpgm。

这里，增大的编程电压可以期望被设置为使得阶跃电压值随施加编程电压的次数增加而变得更大。例如，第二编程电压从第一编程电压增大了第一阶跃电压(△V)，第三编程电压从第二编程电压增大了第二阶跃电压(△V+a)，第四编程电压从第三编程电压增大了第三阶跃电压(△V+b)，以及第五编程电压从第四编程电压增大了第四阶跃电压(△V+c)，其中a小于b，且b小于c(a＜b＜c)。即，随着施加编程电压的次数增加，编程电压的阶跃电压值逐渐变得更大。此外，电压增量a、b和c与编程许可电压的增量相同。即，期望阶跃电压值被增大编程许可电压的增量那么多。

在步骤S240处的主验证操作

当作为前面提及的步骤S220的预验证操作的结果而确定选中存储单元的阈值电压与预验证电压PV1_pre至PV7_pre相同或大于预验证电压PV1_pre至PV7_pre从而确定为通过时，在步骤S240处执行主验证操作。

使用与目标阈值电压相同的主验证电压PV1_main至PV7_main来执行主验证操作。

电压发生器150顺序地产生要被施加至选中字线的主验证电压PV1_main至PV7_main，以及地址解码器120将主验证电压PV1_main至PV7_main顺序地施加至根据地址信号ADDR而选中的字线。这里，当主验证电压PV1_main至PV7_main被施加时，读写电路130感测位线BL1至BLm的电势电平并执行主验证操作。

在一个实施例中，第N编程状态PVN的主验证电压的电势电平与第N+1编程状态PVN+1的预验证电压的电势电平相同。因此，第N编程状态PVN的主验证操作与第N+1编程状态PVN+1的预验证操作可以同时进行。例如，可以同时执行对第一编程状态PV1的主验证操作和对第二编程状态PV2的预验证操作，由此减少总的编程时间。

在步骤S250处根据编程电压的施加次数的位线电压

当作为步骤S240的主验证操作的结果而确定选中存储单元的阈值电压小于主验证电压PV1_main至PV7_main从而确定为失败时，根据施加编程电压的次数来设置位线电压。

在本公开的一个实施例中，编程电压Vpgm增大阶跃电压值，该阶跃电压值随着施加编程电压的次数增加而逐渐增大。由此，阈值电压值越高，多个编程状态PV1至PV7的阈值电压分布宽度越宽。在多个编程状态PV1至PV7的阈值电压分布的宽度彼此不同的情况下，第N编程状态的主验证电压与第N+1编程状态的预验证电压将不同，从而将不可能如在本公开的实施例中那样同时执行预验证操作和主验证操作。因此，为了在编程操作期间将多个编程状态PV1至PV7的阈值电压分布宽度(在图3中示出为“A”)维持在特定水平，随着施加编程电压的次数增加而增大施加到位线BL1至BLm的编程许可电压的电势电平。由此，即使在编程电压增大了很大程度时，存储单元的增大的阈值电压值也将被保持在特定水平，由此将根据存储单元的编程状态的阈值电压分布宽度(在图3中示出为“A”)控制在特定水平。

在步骤S260处施加编程禁止电压至位线

在作为前面提及的步骤S240的主验证操作的结果而确定选中存储单元的阈值电压与主验证电压PV1_main至PV7_main相同或大于主验证电压PV1_main至PV7_main从而确定为通过时，将编程禁止电压施加到连接至选中存储单元的位线，由此防止选中存储单元的阈值电压增大。

在步骤S270处确定页地址

当确定选中页的所有存储单元的主验证操作为通过时，检查选中页是否是最后页，以及当存在下一页时，重复步骤S210至S270直到最后页。

使用预验证电压和主验证电压顺序地重复前面提及的步骤S210至S260，预验证电压和主验证电压针对图3中示出的每个编程状态而改变。

在一个实施例中，随着施加编程电压的次数增加，被施加至单元的编程电压的阶跃电压值的大小增大，以及被施加到连接至选中存储单元的位线的编程许可电压也逐渐增大。

当施加编程电压的次数增加一次时，可以增大阶跃电压值的大小，以及可以增大编程许可电压。此外，当施加编程电压的次数增加至预定次数或更多次数时，可以增大阶跃电压值的大小一次，以及可以增大编程许可电压一次。例如，当施加编程电压的次数增加两次时，可以增大阶跃电压值的大小一次，以及可以增大编程许可电压一次，由此防止阶跃电压值和编程许可电压的大小的过度增大。

在下文中，将参照图1、图5和图6来描述根据本公开的一个实施例的操作半导体存储器件的方法。

在步骤S510处施加编程电压

读写电路130暂时储存要被编程的数据DATA，以及根据储存的数据来将位线BL1至BLm的电势电平控制为编程许可电压或编程禁止电压。

电压发生器150产生要被施加至选中字线的编程电压Vpgm以及要被施加至未选中字线的通过电压。

地址解码器120根据地址信号ADDR来选择用于执行单页编程操作的一个字线，以及施加在电压发生器150中产生的编程电压Vpgm。这里，将通过电压施加至未选中的剩余字线。

在步骤S520处的预验证操作

在步骤S510的施加编程电压之后，在步骤S520处执行预验证操作。使用比目标阈值电压小的预验证电压PV1_pre至PV7_pre来执行预验证操作。

电压发生器150顺序地产生要被施加至根据地址信号ADDR而选中的字线的预验证电压PV1_pre至PV7_pre，以及地址解码器120将预验证电压PV1_pre至PV7_pre顺序地施加至选中字线。这里，当预验证电压(PV1_pre～PV7_pre)被施加时，读写电路130感测位线BL1至BLm的电势电平并执行预验证操作。

在步骤S530处编程电压增大

当作为步骤S520的预验证操作的结果而确定选中存储单元的阈值电压小于预验证电压PV1_pre至PV7_pre从而确定为失败时，增大在先前的步骤S510的编程电压施加处使用的编程电压Vpgm以设置增大的编程电压Vpgm。

在步骤S540处根据目标编程状态的位线电压

当作为前面提及的步骤S520的预验证操作的结果而确定选中存储单元的阈值电压高于预验证电压PV1_pre至PV7_pre从而确定为通过时，调节被施加到连接至每个存储单元的位线BL1至BLm的电压。更具体地，在预验证操作之后的主验证操作期间对位线BL1至BLm预充电，使得更高的电压被施加至与更高目标编程状态的存储单元相对应的位线。例如，其被设置为使得施加至要被编程为第二状态(在图6中示出为“PV2”)的存储单元的位线的电压比施加至要被编程为第一状态(在图6中示出为“PV1”)的存储单元的位线的电压高。此外，其被设置为使得施加至要被编程为第三状态(在图6中示出为“PV3”)的存储单元的位线的电压比施加至要被编程为第二状态(在图6中示出为“PV2”)的存储单元的位线的电压高。如前所述，其被设置为使得更高的电压被施加至与更高目标编程状态的存储单元相对应的位线。这是为了通过调节位线电压来补偿预验证电压与主验证电压之间随着目标编程状态的电压分布变得更高而变得更大的差。

虽然通过根据每个目标编程状态调节位线电压的示例来解释本公开的一个实施例，但也可以将相邻的目标编程状态分组，并针对每组调节单个位线电压。

在步骤S550处的主验证操作

在步骤S540的位线电压确定之后，在步骤S550处执行主验证操作。

使用与目标阈值电压相同的主验证电压PV1_main至PV7_main执行主验证操作。

电压发生器150顺序地产生要被施加至选中字线的主验证电压PV1_main至PV7_main，以及地址解码器120将主验证电压PV1_main至PV7_main顺序地施加至根据地址信号ADDR而选中的字线。这里，当主验证电压PV1_main至PV7_main被施加时，读写电路130感测位线BL1至BLm的电势电平并执行主验证操作。

通过针对图6中所示的编程状态PV1至PV7中的每个交替预验证电压和主验证电压来顺序地重复前述的步骤S510至S550。

在本公开的一个实施例中，第N编程状态PVN的主验证电压的电势电平与第N+1编程状态PVN+1的预验证电压的电势电平相同。因此，有可能同时进行第N编程状态PVN的主验证操作和第N+1编程状态PVN+1的预验证操作。例如，有可能同时执行第一编程状态PV1的主验证操作和第二编程状态PV2的预验证操作，由此减少总的编程时间。

在本公开的一个实施例中，有可能在预验证操作之后在执行主验证操作之前根据目标编程状态来不同地调节位线的电势电平，由此改善存储单元的阈值电压分布。

图7是图示包括图1的半导体存储器件的存储系统的框图。

参见图7，存储系统1000包括半导体存储器件50和控制器1200。

半导体存储器件50与参照图1解释的半导体存储器件相同，从而将省略重复的解释。

控制器1200连接至主机和半导体存储器件50。控制器1200被配置为响应于来自主机的请求而访问半导体存储器件50。例如，控制器1200被配置为控制半导体存储器件50的读取操作、写入操作、擦除操作和后台操作。控制器1200被配置为提供半导体存储器件50与主机之间的接口。控制器1200被配置为驱动用于控制半导体存储器件50的固件。

控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。RAM 1210被用作处理单元1220的工作存储器、半导体存储器件50与主机之间的高速缓冲存储器以及半导体存储器件50与主机之间的缓冲存储器中的至少一种。处理单元1220控制控制器1200的总体操作。此外，控制器1200可以在写入操作期间暂时储存从主机提供的程序数据。

主机接口1230包括用于执行主机与控制器1200之间的数据交换的协议。在一个实施例中，控制器1200被配置为经由各种接口协议(诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议以及集成驱动电路(IDE)协议和/或私有协议)中的至少一种来与主机通信。

存储器接口1240与半导体存储器件50接口。例如，存储器接口包括或非(NOR)接口或与非(NAND)接口。

错误校正块1250被配置为使用错误校正码(ECC)来检测并校正从半导体存储器件50提供的数据中的错误。处理单元1220根据错误校正块1250的错误检测结果来调节读取电压，以及控制半导体存储器件50来执行重新读取。在一个实施例中，错误校正块1250可以被设置作为控制器1200的组件。

控制器1200和半导体存储器件50可以被集成至一个半导体器件中。在一个实施例中，控制器1200和半导体存储器件50被集成至一个半导体器件中，并形成存储卡。例如，控制器1200和半导体存储器件50被集成至一个半导体器件中，并形成诸如PC卡(PCMCIA，个人计算机存储卡国际协会)、紧凑型闪存卡(CF)、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC)、SD卡(SD、迷你SD、微型SD、SDHC)和/或通用快闪存储装置(UGS)的存储卡。

控制器1200和半导体存储器件50可以集成至一个半导体器件中，并形成固态驱动器(SSD)。SSD包括被配置用来将数据储存在半导体存储器中的储存设备。在存储系统1000被用作SSD的情况下，显著提升了连接至存储系统1000的主机的操作速度。

在另一个示例中，存储系统1000被设置作为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字相机、3维电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、被配置用来在无线环境下收发信息的设备、形成家庭网络的各种电子设备中的一种、形成计算机网络的各种电子设备中的一种、形成远程信息处理网络的各种电子设备中的一种、RFID设备和/或计算系统的电子设备的各种组件中的一种。

在一个实施例中，可以以各种形式来封装半导体存储器件50或存储系统1000。例如，半导体存储器件50或存储系统1000可以以诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)的方法来封装并安装。

图8是图示图7中的存储系统的应用示例的框图。

参见图8，存储系统2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个半导体存储芯片。多个半导体存储芯片分成多个组。

在图8中，图示了多个组中的每个经由第一通道至第k通道(CH1～CHk)来与控制器2200通信。半导体存储芯片中的每个将以与参照图1解释的半导体存储器件100相同的方式来配置，并相应地操作。

每个组被配置为经由一个公共通道与控制器2200通信。控制器2200以与参照图7解释的控制器1200相同的方式来配置，以及被配置为经由多个通道(CH1～CHk)来控制半导体存储器件2100的多个存储芯片。

图9是图示包括参照图8解释的存储系统的计算系统的框图。

参见图9，计算系统3000包括中央处理单元3100、随机存取存储器(RAM)3200、用户终端3300、电源3400、系统总线3500和存储系统2000。

存储系统2000经由系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。经由用户接口3300提供的数据或经由中央处理单元3100处理的数据被储存在存储系统2000中。

在图9中，图示了半导体存储器件2100经由控制器2200连接至系统总线3500。然而，半导体存储器件2100可以被配置为直接连接至系统总线3500。这里，控制器2200的功能可以通过中央处理单元3100和RAM 3200来执行。

图9图示了提供参照图8解释的存储系统2000。然而，存储系统2000可以用参照图7解释的存储系统1000来代替。在一个实施例中，计算系统3000可以被配置为包括参照图8和图7解释的所有存储系统1000、2000。

根据本公开的前述实施例，有可能在施加编程电压的次数增加时调节施加至选中存储单元的编程电压的阶跃电压值的大小，以及逐渐增大连接至选中存储单元的位线的电势电平，由此减少编程操作时间并改善存储单元的阈值电压分布。

在附图和说明书中，已经公开了本发明的典型示例性实施例，虽然使用了特定的术语，但仅以一般意义和描述性意义来使用它们，而非用于限制的目的。对于本发明的范围，将在所附权利要求书中阐述。因此，对于本领域技术人员人员将理解的是，在不脱离由所附权利要求书所限定的本发明的精神和范围的情况下，可以作出形式上和细节上的各种改变。

Claims (18)

1.一种半导体存储器件，包括：

存储单元阵列，包括多个存储单元；

外围电路单元，适用于对存储单元阵列执行编程操作和验证操作；以及

控制逻辑，适用于在编程操作期间控制外围电路单元来将编程电压施加至所述多个存储单元中的选中存储单元，

其中，编程电压随着编程操作被重复而增大阶跃电压，以及

其中，阶跃电压随着编程操作被重复而逐渐增大。

2.如权利要求1所述的器件，其中，在编程操作之后的验证操作期间，控制逻辑控制外围电路单元来执行预验证操作。

3.如权利要求2所述的器件，其中，控制逻辑控制外围电路单元来使用比选中存储单元的目标阈值电压小的预验证电压执行预验证操作。

4.如权利要求2所述的器件，其中，当预验证操作被确定为失败时，控制逻辑控制外围电路单元来用增大了阶跃电压的编程电压来重复编程操作。

5.如权利要求3所述的器件，其中，当预验证操作被确定为通过时，控制逻辑控制外围电路单元来使用与目标阈值电压相同的主验证电压来执行主验证操作。

6.如权利要求5所述的器件，其中，对第N编程状态的主验证操作的主验证电压与对第N+1编程状态的预验证操作的预验证电压相同。

7.如权利要求6所述的器件，其中，同时执行对第N编程状态的主验证操作和对第N+1编程状态的预验证操作。

8.如权利要求6所述的器件，其中，第N编程状态的阈值电压分布宽度与第N+1编程状态的阈值电压分布宽度相同。

9.如权利要求5所述的器件，

其中，控制逻辑控制外围电路单元来将编程许可电压施加到连接至所述多个存储单元之中的主验证操作失败的一个或更多个存储单元的位线，以及

其中，编程许可电压随着编程操作被重复而逐渐增大。

10.如权利要求9所述的器件，

其中，编程许可电压随着编程操作被重复而增大确定电压，以及

其中，确定电压随着编程操作被重复而逐渐增大。

11.如权利要求10所述的器件，

其中，确定电压和阶跃电压随着编程操作被重复而逐渐增大，以及

其中，确定电压的增量与阶跃电压的增量彼此相同。

12.一种半导体存储器件，包括：

存储单元阵列，包括多个存储单元；

外围电路单元，适用于对存储单元阵列执行编程操作、预验证操作和主验证操作；以及

控制逻辑，适用于控制外围电路单元：

来将编程许可电压施加至所述多个存储单元之中的主验证操作失败的一个或更多个存储单元的位线，以及

来将从先前编程电压增大了阶跃电压的新编程电压施加至主验证操作失败的存储单元，

其中，编程许可电压随着编程操作被重复而逐渐增大确定电压，以及

其中，阶跃电压随着编程操作被重复而逐渐增大。

13.如权利要求12所述的器件，其中，控制逻辑控制外围电路单元来使用比选中存储单元的目标阈值电压低的预验证电压来执行预验证操作。

14.如权利要求12所述的器件，其中，当预验证操作被确定为失败时，控制逻辑控制外围电路单元来用增大了阶跃电压的新编程电压来重复编程操作。

15.如权利要求13所述的器件，其中，当预验证操作被确定为通过时，控制逻辑控制外围电路单元来使用与目标阈值电压相同的主验证电压来执行主验证操作。

16.如权利要求15所述的器件，其中，对第N编程状态的主验证操作的主验证电压与对第N+1编程状态的预验证操作的预验证电压相同。

17.如权利要求16所述的器件，其中，同时执行对第N编程状态的主验证操作和对第N+1编程状态的预验证操作。

18.如权利要求12所述的器件，其中，确定电压的增量与阶跃电压的增量彼此相同。