CN109243508B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

公开了一种半导体存储器装置及其操作方法。该半导体存储器装置包括：存储器单元阵列，其包括被编程为多个编程状态的多个存储器单元；外围电路，其被配置为对存储器单元阵列执行编程操作；以及控制逻辑，其被配置为控制外围电路将所述多个编程状态划分成两个或更多个编程组并且在编程操作期间依次对所述两个或更多个编程组进行编程，其中，控制逻辑控制外围电路对所述多个存储器单元当中的要被编程为包括在同一编程组中的编程状态的存储器单元同时进行编程。

Description

半导体存储器装置及其操作方法
技术领域
本公开涉及电子装置，更具体地讲，涉及半导体存储器装置及其操作方法。
背景技术
半导体器件当中的半导体存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置具有相对低的写和读速率，但是即使在电源被阻断时也维持所存储的数据。因此，使用非易失性存储器装置以便存储不管电源如何需要维持的数据。非易失性存储器装置包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存通常被分为NOR型和NAND型。
闪存在对数据自由地编程和擦除方面优于RAM，在即使电源被阻断也可维持所存储的数据方面优于ROM。闪存被广泛用作诸如数字相机、个人数字助理(PDA)和MP3播放器的便携式电子装置的存储介质。
发明内容
为了解决与现有技术关联的上述问题而做出本公开，本公开提供了一种能够在半导体存储器装置的编程操作期间改进编程速度的半导体存储器装置及其操作方法。
本公开的示例实施方式提供了一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其包括被编程为多个编程状态的多个存储器单元；外围电路，其被配置为对存储器单元阵列执行编程操作；以及控制逻辑，其被配置为控制外围电路将所述多个编程状态划分为两个或更多个编程组并且在编程操作期间依次对所述两个或更多个编程组进行编程，其中，控制逻辑控制外围电路对所述多个存储器单元当中的要被编程为包括在同一编程组中的编程状态的存储器单元同时进行编程。
本公开的另一示例实施方式提供了一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其包括被编程为多个编程状态的多个存储器单元；外围电路，其被配置为对存储器单元阵列执行编程操作；以及控制逻辑，其被配置为控制外围电路将所述多个编程状态分组成第一编程组和第二编程组，并且控制外围电路在编程操作期间对第一编程组执行编程操作，然后对第二编程组执行编程操作。
本公开的另一示例实施方式提供了一种操作半导体存储器装置的方法，该方法包括以下步骤：从半导体器件外部接收要编程的多个数据，并且将所接收的数据存储在与存储器单元阵列的位线连接的读写电路中；将所述多个数据分组成多个编程组；对所述多个编程组当中的选定编程组执行编程操作；以及当针对选定编程组的编程操作完成时，对下一编程组执行编程操作。
根据本公开的当前示例性实施方式，在半导体器件的编程操作期间，输入数据根据编程状态被划分成两个或更多个组并且各个组被依次编程，并且与包括在各个组中的编程状态对应的存储器单元被同时编程，从而改进了编程速度。
附图说明
现在将参照附图在下文中更充分地描述示例实施方式；然而，实施方式可按照不同的形式来具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，它可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是用于描述根据本公开的示例实施方式的半导体存储器装置的框图。
图2是示出图1的存储器单元阵列的示例实施方式的框图。
图3是用于描述图1的存储器块的电路图。
图4是示出图1的控制逻辑的示例实施方式的框图。
图5是根据本公开的示例实施方式的根据编程状态的阈值电压分布的图。
图6是用于描述根据本公开的示例实施方式的编程操作期间的位线电压的图。
图7是用于描述根据本公开的示例实施方式的半导体存储器装置的编程操作方法的流程图。
图8是示出包括图1的半导体存储器装置的存储器系统的框图。
图9是示出图8的存储器系统的应用示例的框图。
图10是示出包括参照图9所描述的存储器系统的计算系统的框图。
具体实施方式
参照下面与附图一起详细描述的示例实施方式，本公开的优点和特征以及实现这些优点和特征的方法将清楚。然而，本公开不限于本文描述的示例实施方式，而是可按照各种不同的形式来实现。然而，本文所描述的示例实施方式被提供以详细描述本公开，以使得本领域技术人员可容易地实现本公开的技术精神。
贯穿本说明书和随后的权利要求书，当描述元件“联接”到另一元件时，该元件可“直接联接”到所述另一元件或者通过第三元件“电联接”到所述另一元件。贯穿本说明书和权利要求书，除非明确地相反描述，否则词语“包括”以及诸如“包含”的变型将被理解为意指包括所述的元件，但是不排除任何其它元件。
图1是示出根据本公开的半导体存储器装置的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生器或电压生成电路150。
地址解码器120、读写电路130和电压发生器150可被定义为用于对存储器单元阵列110执行诸如编程操作、擦除检查操作和读操作的一般操作的外围电路170。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过字线WLs连接到地址解码器120。多个存储器块BLK1至BLKz通过位线BL1至BLm连接到读写电路130。在示例实施方式中，多个存储器单元可以是基于电荷捕获器件的非易失性存储器单元。共同连接到同一字线的多个存储器单元可被定义为一页。存储器单元阵列110由多个页形成。
存储器单元阵列110的详细配置将稍后描述。
地址解码器120通过字线WLs连接到存储器单元阵列110。地址解码器120被配置为响应于从控制逻辑140输出的控制信号AD_signals来操作。地址解码器120通过半导体存储器装置100内的输入/输出缓冲器(未示出)来接收地址ADDR。地址解码器120在编程操作期间根据所接收的地址将编程电压Vpgm施加到字线WLs当中的选定字线并将通过电压Vpass施加到未选字线。此外，在编程验证操作期间，地址解码器120将验证电压Vverify施加到选定字线并将通过电压Vpass施加到未选字线。
此外，在包括半导体存储器装置100的编程操作、读操作和擦除操作的各种一般操作期间接收的地址ADDR包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储器块和一条字线。列地址Yi由地址解码器120解码并被提供给读写电路130。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读写电路130包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm通过位线BL1至BLm连接到存储器单元阵列110。多个页缓冲器PB1至PBm可分别在编程操作期间根据要编程的数据来调节对应位线BL1至BLm的电位电平。例如，多个页缓冲器PB1至PBm中的每一个在编程操作期间当对应存储器单元是编程禁止单元时将编程禁止电压(例如，电源电压)施加到对应位线，并且当对应存储器单元是编程单元时根据与要编程的数据对应的编程状态调节编程允许电压的电位电平并施加编程允许电压。
此外，多个页缓冲器PB1至PBm分别将位线BL1至BLm的电位电平预充电至预定电平，并且感测位线BL1至BLm的电位电平或电流量并确定编程操作通过还是失败。
读写电路130响应于从控制逻辑140输出的控制信号PB_signals来操作。
控制逻辑140连接到地址解码器120、读写电路130和电压发生器150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD、数据DATA和地址ADDR。控制逻辑140被配置为响应于命令CMD控制包括半导体存储器装置100的编程操作、读操作和擦除操作的各种一般操作。
此外，控制逻辑140可根据编程状态将与命令CMD一起输入的数据DATA分组成多个编程组，并且控制地址解码器120、读写电路130和电压生成电路150依次对各个编程组进行编程。
此外，控制逻辑140可控制读写电路130在各个编程组的编程操作期间根据编程状态调节施加到与编程组对应的位线的编程允许电压的电位电平。
控制逻辑140响应于命令CMD生成并输出用于控制地址解码器120的控制信号AD_signals、用于控制读写电路130的控制信号PB_signals以及用于控制电压生成电路150的控制信号VG_signals。
电压生成电路150响应于从控制逻辑140输出的控制信号VG_signals来操作。
电压生成电路150在编程操作期间生成并输出编程电压Vpgm和通过电压Vpass，在验证操作期间生成并输出验证电压Vverify和通过电压Vpass，并且在擦除操作期间生成并输出擦除电压Vera。
图2是示出图1的存储器单元阵列110的示例实施方式的框图。
参照图2，存储器单元阵列110包括多个存储器块BLK1至BLKz。各个存储器块具有三维结构。各个存储器块包括在基板上层叠的多个存储器单元。多个存储器单元布置在+X轴方向、+Y轴方向和+Z轴方向上。各个存储器块的结构将参照图3更详细地描述。
图3是用于描述图1的存储器块的电路图。
在图1中，示出了多个存储器块BLK1至BLKz通过位线BL1至BLm与读写电路130连接，但是在图3中，为了附图的例示和描述，代表性地示出了存储器块BLK1和存储器块BLK2。存储器块BLK1和存储器块BLK2具有共享位线BL1至BLm和公共源极线CSL的结构。
参照图3，存储器块BLK1和存储器块BLK2连接到多条位线BL1至BLm。
存储器块BLK1包括多个单元串ST1至STm。多个单元串ST1至STm分别连接在多条位线BL1至BLm与公共源极线CSL之间。多个单元串ST1至STm中的每一个包括源极选择晶体管SST、多个串联连接的存储器单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST连接到源极选择线SSL1。多个存储器单元C0至Cn分别连接到字线WLs。漏极选择晶体管DST连接到漏极选择线DSL1。公共源极线CSL连接到源极选择晶体管SST的源极侧。位线BL1至BLm中的每一条连接到对应漏极选择晶体管DST的漏极侧。
存储器块BLK2可按照与存储器块BLK1相似的结构形成。即，存储器块BLK2包括多个单元串ST1至STm，并且所述多个单元串ST1至STm分别连接在多条位线BL1至BLm与公共源极线CSL之间。多个单元串ST1至STm中的每一个包括源极选择晶体管SST、多个串联连接的存储器单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST连接到源极选择线SSL2。多个存储器单元C0至Cn分别连接到字线WLs。漏极选择晶体管DST连接到漏极选择线DSL2。公共源极线CSL连接到源极选择晶体管SST的源极侧。位线BL1至BLm中的每一条连接到对应漏极选择晶体管DST的漏极侧。
如上所述，存储器块BLK1和存储器块BLK2按照相似的结构形成，并且分别连接到存储器块BLK1和存储器块BLK2的漏极选择线DSL1和DSL2和源极选择线SSL1和SSL2可被设计为具有电隔离结构。
图4是示出图1的控制逻辑的示例实施方式的框图。
参照图4，控制逻辑140可包括ROM 141、组划分电路142和控制信号生成电路143。
用于执行半导体存储器装置的各种操作(编程操作、读操作、擦除操作等)的算法可被存储在ROM 141中。响应于从与半导体存储器装置连接的主机Host输入的命令CMD，ROM141输出内部控制信号int_CS。
组划分电路142在编程操作期间根据从外部输入的数据DATA和地址ADDR来生成并输出多个组划分信号GR_D<n:0>。组划分电路142根据与输入的数据DATA对应的编程状态将数据DATA分组成两个或更多个编程组，并且基于与各个编程组对应的数据DATA的地址ADDR生成并输出多个组划分信号GR_D<n:0>。因此，多个组划分信号GR_D<n:0>可包括对应数据的编程组和地址信息。
控制信号生成电路143响应于内部控制信号int_CS输出用于控制外围电路(图1的电压生成电路150、地址解码器120和读写电路130)的多个控制信号VG_signals、AD_signals和PB_signals。具体地讲，控制信号生成电路143响应于内部控制信号int_CS和多个组划分信号GR_D<n:0>输出控制信号PB_signals以用于控制读写电路130划分并执行与第一编程组对应的数据的编程操作以及与第二编程组对应的数据的编程操作。例如，控制信号生成电路143输出控制信号PB_signals以用于控制暂时地存储与第二编程组对应的数据的读写电路的页缓冲器在与第一编程组对应的数据的编程操作期间将编程禁止电压施加到对应位线，并且控制暂时地存储与第一编程组对应的数据的读写电路的页缓冲器在与第二编程组对应的数据的编程操作期间将编程禁止电压施加到对应位线。
图5是根据本公开的示例实施方式的根据编程状态的阈值电压分布的图。
图6是用于描述根据本公开的示例实施方式的编程操作期间的位线电压的图。
图7是用于描述根据本公开的示例实施方式的半导体存储器装置的编程操作方法的流程图。
将参照图1至图7描述根据本公开的示例实施方式的半导体存储器装置的操作方法。
在本公开的示例实施方式中，作为示例描述根据编程状态将数据定义为两个编程组并执行编程操作的情况，但是本公开不限于此。即，可将数据定义为两个或更多个编程组并且可执行编程操作。此外，在本公开的示例实施方式中，描述了四级单元(QLC)编程方案，但是本公开不限于此，本公开也适用于三级单元(TLC)编程方案和多级单元(MLC)编程方案。
当用于编程命令的命令CMD和数据DATA从半导体器件100外部输入(S710)并被控制逻辑140接收时，控制逻辑140的ROM 141根据所输入的命令CMD生成并输出内部控制信号int_CS。内部控制信号int_CS可对应于编程操作的算法。控制信号生成电路143响应于内部控制信号int_CS生成控制信号PB_signals。另外，读写电路130响应于控制信号PB_signals暂时地存储数据DATA，其中数据DATA可从读写电路130外部输入。
控制逻辑140的组划分电路142基于编程状态根据所输入的数据DATA和地址ADDR将数据分成两个组，并输出多个组划分信号GR_D<n:0>。
图5示出了根据编程状态将数据分组成两个组。参照图5，QLC编程方案可根据数据具有编程状态PV0至PV15，并且除了擦除状态PV0之外的剩余编程状态PV1至PV15被分组成第一编程组1st PGM group和第二编程组2nd PGM group。在这种情况下，一个编程组可由阈值电压分布彼此相邻的编程状态形成。此外，包括在第一编程组1st PGM group中的编程状态可具有比包括在第二编程组2nd PGM group中的编程状态的阈值电压低的阈值电压。在一个示例中，控制逻辑140可控制外围电路170将编程状态PV1至PV15分组成第一编程组1stPGM group和第二编程组2nd PGM group。
在本公开的本示例实施方式中，与编程状态PV1至PV8对应的数据可被定义为第一编程组1st PGM group，与编程状态PV9至PV15对应的数据可被定义为第二编程组2nd PGMgroup。此外，在本示例实施方式中，控制逻辑140可控制外围电路170执行首先执行的针对具有相对低的阈值电压分布的第一编程组1st PGM group的编程操作以及稍后执行的针对具有相对更高的阈值电压分布的第二编程组2nd PGM group的编程操作。
控制逻辑140的控制信号生成电路143响应于内部控制信号int_CS和多个组划分信号GR_D<n:0>生成并输出控制信号PB_signals。读写电路130响应于控制信号PG_signals在暂时存储的数据对应于第一编程组1st PGM group时施加编程允许电压，在暂时存储的数据对应于第二编程组2nd PGM group时施加编程禁止电压，其中读写电路130可执行第一编程组选择操作(S720)。换言之，读写电路130可在针对选定编程组的编程操作期间将编程禁止电压施加到与第二编程组2nd PGM group(对应于未选编程组)关联的页缓冲器所对应的位线。
在本公开的本示例实施方式中，编程组被分组成第一编程组和第二编程组，但是也可被分组成两个或更多个编程组。例如，当在QLC编程方案中将数据分组成三个编程组时，与编程状态PV1至PV5对应的数据可被分组到第一编程组，与编程状态PV6至PV10对应的数据可被分组到第二编程组，与编程状态PV11至PV15对应的数据可被分组到第三编程组。
此外，如图6所示，可根据与暂时存储的数据对应的编程状态通过位线电压VBL调节页缓冲器PB1至PBm当中的暂时地存储与第一编程组1st PGM group对应的数据的页缓冲器(S730)。换言之，读写电路130可将可与包括在第一编程组1st PGM group中的编程状态对应的多个编程允许电压分别施加到与页缓冲器对应的位线。
例如，读写电路130可将最低编程允许电压(例如，0V)施加到与对应页缓冲器对应的位线，所述对应页缓冲器可包括与作为第一编程组1st PGM group中的最高编程状态的编程状态PV8对应的数据。此外，读写电路130可将最高编程允许电压(例如，2.1V)施加到与对应页缓冲器对应的位线，所述对应页缓冲器可包括与作为第一编程组1st PGM group中的最低编程状态的编程状态PV1对应的数据。即，在编程操作期间当数据具有第一编程组1st PGMgroup中的较低编程状态时，施加到位线的编程允许电压的电位电平被调节为相对高，当数据具有第一编程组1st PGM group中的较高编程状态时，施加到位线的编程允许电压的电位电平被调节为相对低。
在这种情况下，编程允许电压可低于编程禁止电压。换言之，编程允许电压可具有低于编程禁止电压的电位电平的电位。
然后，控制逻辑140控制外围电路170执行半导体存储器装置的编程电压施加操作S740。电压生成电路150响应于控制信号VG_signals生成要施加到选定存储器块(例如，BLK1)的编程电压Vpgm和通过电压Vpass。响应于地址解码器120从控制逻辑140接收到控制信号AD_signals，地址解码器120将编程电压Vpgm施加到选定存储器块BLK1的选定字线并将通过电压Vpass施加到选定存储器块BLK1的未选字线。
在这种情况下，根据要编程的数据来调节施加到位线的编程允许电压，以使得编程有第一编程组1st PGM group中所包括的数据的存储器单元可按照均匀的编程速度编程。即，可执行编程操作以使得存储器单元被编程为编程状态PV1至PV8并且编程完成时间均匀。即，控制逻辑140可控制外围电路170同时将存储器单元编程为编程状态PV1至PV8。
在执行编程电压施加操作S740之后，控制逻辑140控制外围电路170执行编程验证操作S750。读写电路130响应于控制信号PB_signals将位线BL1至BLm的电位电平预充电至预定电平。电压生成电路150响应于从控制逻辑140接收的控制信号VG_signals生成要施加到选定存储器块(例如，BLK1)的验证电压Vverify和通过电压Vpass。地址解码器120响应于从控制逻辑140接收的控制信号AD_signals将验证电压Vverify施加到选定存储器块BLK1的选定字线并将通过电压Vpass施加到选定存储器块BLK1的未选字线。然后，读写电路130响应于控制信号PB_signals感测位线BL1至BLm的电位电平或电流量，并且确定编程操作是通过还是失败。在这种情况下，可选择性地仅对页缓冲器PB1至PBm当中暂时地存储与第一编程组1st PGM group对应的数据的页缓冲器执行编程验证操作。
当作为编程验证操作S750的结果，确定编程操作失败时，控制逻辑140控制电压生成电路150生成比在编程电压施加操作S740期间生成的编程电压高阶跃电压的新编程电压(S760)，并且控制外围电路170以使得该方法从编程电压施加操作S740重新执行。
当作为编程验证操作S750的结果，确定编程操作通过时，执行第二编程组选择操作S770。控制逻辑140的控制信号生成电路143响应于内部控制信号int_CS和多个组划分信号GR_D<n:0>生成并输出控制信号PB_signals。读写电路130响应于控制信号PB_signals在暂时存储的数据对应于第二编程组2nd PGM group时施加编程允许电压，在暂时存储的数据对应于第一编程组1st PGM group时施加编程禁止电压，以执行第二编程组选择操作。
此外，如图6所示，可根据与暂时存储的数据对应的编程状态通过位线电压VBL来调节页缓冲器PB1至PBm当中暂时存储与第二编程组2nd PGM group对应的数据的页缓冲器(S780)。换言之，读写电路130可将可与包括在第二编程组2nd PGM group中的编程状态对应的多个编程允许电压分别施加到与页缓冲器对应的位线。
例如，读写电路130可将最低编程允许电压(例如，0V)施加到与对应页缓冲器对应的位线，所述对应页缓冲器可包括与作为第二编程组2nd PGM group中的最高编程状态的编程状态PV15对应的数据。此外，读写电路130可将最高编程允许电压(例如，1.8V)施加到与对应页缓冲器对应的位线，所述对应页缓冲器可包括与作为第二编程组2nd PGM group中的最低编程状态的编程状态PV9对应的数据。即，在编程操作期间当数据具有第二编程组2ndPGM group中的较低编程状态时，施加到位线的编程允许电压的电位电平被调节为相对高，当数据具有第二编程组2nd PGM group中的较高编程状态时，施加到位线的编程允许电压的电位电平被调节为相对低。
在这种情况下，编程允许电压可低于编程禁止电压。换言之，编程允许电压可具有比编程禁止电压的电位电平低的电位。
然后，控制逻辑140控制外围电路170执行半导体存储器装置的编程电压施加操作S790。电压生成电路150响应于控制信号VG_signals生成要施加到选定存储器块(例如，BLK1)的编程电压Vpgm和通过电压Vpass。响应于地址解码器120从控制逻辑140接收到控制信号AD_signals，地址解码器120将编程电压Vpgm施加到选定存储器块BLK1的选定字线并将通过电压Vpass施加到选定存储器块BLK1的未选字线。
在这种情况下，根据要编程的数据来调节施加到位线的编程允许电压，以使得编程有第二编程组2nd PGM group中所包括的数据的存储器单元可按照均匀的编程速度进行编程。即，可执行编程操作以使得存储器单元被编程为编程状态PV9至PV15并且编程完成时间均匀。即，控制逻辑140可控制外围电路170同时将存储器单元编程为编程状态PV9至PV15。
在执行编程电压施加操作S790之后，控制逻辑140控制外围电路170执行编程验证操作S800。读写电路130响应于控制信号PB_signals将位线BL1至BLm的电位电平预充电至预定电平。电压生成电路150响应于从控制逻辑140接收的控制信号VG_signals生成要施加到选定存储器块(例如，BLK1)的验证电压Vverify和通过电压Vpass。地址解码器120响应于从控制逻辑140接收的控制信号AD_signals将验证电压Vverify施加到选定存储器块BLK1的选定字线并将通过电压Vpass施加到选定存储器块BLK1的未选字线。然后，读写电路130响应于控制信号PB_signals感测位线BL1至BLm的电位电平或电流量，并且确定编程操作是通过还是失败。在这种情况下，可选择性地仅对页缓冲器PB1至PBm当中暂时地存储与第二编程组2nd PGM group对应的数据的页缓冲器执行编程验证操作。
当作为编程验证操作S800的结果，确定编程操作失败时，控制逻辑140控制电压生成电路150生成比在编程电压施加操作S790期间生成的编程电压高阶跃电压的新编程电压(S810)，并且控制外围电路170以使得该方法从编程电压施加操作S790重新执行。
当作为编程验证操作S800的结果，确定编程操作通过时，针对选定页的编程操作终止，并对下一页执行编程操作。在针对下一页的编程操作中，可依次执行上述操作S710至S810。
如上所述，根据本公开的示例实施方式，与多个编程状态对应的数据被分组成多个编程组并且各个编程组被依次编程，并且包括在编程组中的数据被同时编程在存储器单元中，从而改进了编程操作的操作速度。
参照图8，存储器系统1000包括半导体存储器装置100和控制器1100。
半导体存储器装置100可按照参照图1所描述的相似方式来配置和操作。以下，将省略重复的描述。
控制器1100连接到主机Host和半导体存储器装置100。控制器1100被配置为响应于来自主机Host的请求访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读、写、擦除和后台操作。控制器1100被配置为提供半导体存储器装置100与主机Host之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的至少一个工作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置100与主机Host之间的缓冲存储器。处理单元1120控制控制器1100的一般操作。此外，控制器1100可暂时地存储在写操作期间从主机Host提供的编程数据。
主机接口1130包括用于在主机Host与控制器1100之间执行数据交换的协议。作为示例实施方式，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一种来与主机Host通信。
存储器接口1140与半导体存储器装置100进行接口。例如，存储器接口包括NAND接口或NOR接口。
纠错块1150被配置为利用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可控制半导体存储器装置100根据纠错块1150的错误检测结果来调节读电压，并且执行重读操作。作为示例实施方式，纠错块可作为控制器1100的构成元件来提供。
控制器1100和半导体存储器装置100可被集成到一个半导体器件中。作为示例实施方式，控制器1100和半导体存储器装置100可被集成到一个半导体器件中以配置存储卡。例如，控制器1100和非易失性存储器装置100可被集成到一个半导体器件中，以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC和MMCmicro)、SD卡(SD、miniSD、microSD和SDHC)和通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成到一个半导体器件中以配置半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置为将数据存储在半导体存储器中的存储装置。在存储器系统1000被用作SSD的情况下，连接到存储器系统1000的主机Host的操作速度显著改进。
又如，存储器系统1000作为诸如计算机、超级移动PC(UMPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏装置、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中收发信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置车联网的各种电子装置之一、RFID装置、或者配置计算系统的各种构成元件装置之一的电子装置的各种构成元件中的一个来提供。
作为示例实施方式，半导体存储器装置100或存储器系统1000可安装在各种类型的封装中。例如，半导体存储器装置100或存储器系统1000可通过诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)和晶圆级处理层叠封装(WSP)的方法来封装和嵌入。
图9是示出图8的存储器系统的应用示例的框图。
参照图9，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。所述多个半导体存储器芯片被划分成多个组。
在图9中，示出了多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可按照与参照图1所描述的半导体存储器装置100中的一个相似的方式来配置和操作。
各个组被配置为通过一个公共通道来与控制器2200通信。控制器2200按照与参照图8所描述的控制器1100相似的方式来配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图10是示出包括参照图9所描述的存储器系统的计算系统的框图。
参照图10，计算系统3000包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由中央处理单元3100处理的数据被存储在存储器系统2000中。
在图10中，示出了半导体存储器装置2100通过控制器2200连接到系统总线3500。然而，半导体存储器装置2100可被配置为直接连接到系统总线3500。在这种情况下，控制器2200的功能可由中央处理单元3100和RAM 3200执行。
在图10中，示出了提供参照图9所描述的存储器系统2000。然而，存储器系统2000可被参照图8所描述的存储器系统1000代替。作为示例实施方式，计算系统3000可被配置为包括参照图8和图9所描述的所有存储器系统1000和2000。
本公开的详细描述包括特定示例实施方式的描述，但是在不脱离本公开的范围和技术精神的情况下，在本公开的范围内可进行各种修改。因此，本公开的范围不应限于所描述的示例实施方式，而是应该由下面要描述的权利要求书以及权利要求书的等同物来限定。
相关申请的交叉引用
本申请要求2017年7月10日提交于韩国知识产权局的韩国专利申请号10-2017-0087184的优先权，其完整内容通过引用并入本文。

Claims (15)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括被编程为多个编程状态的多个存储器单元；
外围电路，该外围电路被配置为对所述存储器单元阵列执行编程操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路将所述多个编程状态划分成两个或更多个编程组，并且控制所述外围电路在所述编程操作期间依次对所述两个或更多个编程组进行编程，
其中，所述控制逻辑控制所述外围电路对所述多个存储器单元当中的要被编程为包括在同一编程组中的编程状态的存储器单元同时进行编程，并且
其中，所述控制逻辑控制所述外围电路首先对所述两个或更多个编程组当中的具有比第二编程组低的阈值电压分布的第一编程组执行编程操作，稍后对具有比所述第一编程组高的阈值电压分布的所述第二编程组执行编程操作。
2.根据权利要求1所述的半导体存储器装置，其中，所述外围电路包括与所述存储器单元阵列的位线连接的读写电路，并且
所述读写电路将多个编程允许电压施加到与所述两个或更多个编程组当中的选定编程组对应的第一位线。
3.根据权利要求2所述的半导体存储器装置，其中，所述读写电路将与包括在所述选定编程组中的编程状态对应的所述多个编程允许电压分别施加到所述第一位线。
4.根据权利要求2所述的半导体存储器装置，其中，所述读写电路将编程禁止电压施加到与不包括所述选定编程组的剩余未选编程组对应的第二位线。
5.根据权利要求4所述的半导体存储器装置，其中，所述多个编程允许电压的电位电平低于所述编程禁止电压的电位电平。
6.根据权利要求1所述的半导体存储器装置，其中，所述两个或更多个编程组中的每一个包括所述多个编程状态当中的相邻编程状态。
7.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括被编程为多个编程状态的多个存储器单元；
外围电路，该外围电路被配置为对所述存储器单元阵列执行编程操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路将所述多个编程状态分组成第一编程组和第二编程组，并且控制所述外围电路在所述编程操作期间对所述第一编程组执行编程操作，然后对所述第二编程组执行编程操作，
其中，所述控制逻辑将所述多个编程状态当中的具有低阈值电压分布并且彼此相邻的编程状态分组到所述第一编程组，并且将所述多个编程状态当中的具有比所述低阈值电压分布相对高的阈值电压分布并且彼此相邻的编程状态分组到所述第二编程组。
8.根据权利要求7所述的半导体存储器装置，其中，所述控制逻辑对所述多个存储器单元当中的要被编程为包括在所述第一编程组中的编程状态的第一存储器单元同时进行编程，并且
对所述多个存储器单元当中的要被编程为包括在所述第二编程组中的编程状态的第二存储器单元同时进行编程。
9.根据权利要求8所述的半导体存储器装置，其中，所述外围电路包括与所述存储器单元阵列的位线连接的读写电路，并且
所述读写电路将多个编程允许电压施加到与所述第一编程组和所述第二编程组当中的选定编程组对应的第一位线。
10.根据权利要求9所述的半导体存储器装置，其中，所述读写电路将与包括在所述选定编程组中的编程状态对应的所述多个编程允许电压分别施加到所述第一位线。
11.根据权利要求9所述的半导体存储器装置，其中，所述读写电路将编程禁止电压施加到与所述第一编程组和所述第二编程组当中的未选编程组对应的第二位线。
12.根据权利要求11所述的半导体存储器装置，其中，所述多个编程允许电压的电位电平低于所述编程禁止电压的电位电平。
13.根据权利要求9所述的半导体存储器装置，其中，当要编程的第一编程状态具有高于第二编程状态的阈值电压时，所述读写电路将所述多个编程允许电压当中的比施加到与所述第二编程状态对应的位线的编程允许电压低的编程允许电压施加到与所述第一编程状态对应的位线，并且
当要编程的所述第一编程状态具有低于所述第二编程状态的阈值电压时，所述读写电路将所述多个编程允许电压当中的比施加到与所述第二编程状态对应的位线的编程允许电压高的编程允许电压施加到与所述第一编程状态对应的位线。
14.一种操作半导体存储器装置的方法，该方法包括以下步骤：
从半导体器件外部接收要编程的多个数据，并且将所接收的数据存储在与存储器单元阵列的位线连接的读写电路中；
将所述多个数据分组成多个编程组；
对所述多个编程组当中的选定编程组执行编程操作；以及
当针对所述选定编程组的编程操作完成时，对下一编程组执行编程操作，
其中，将所述多个数据分组成多个编程组的步骤包括根据与所述多个数据对应的多个编程状态来将所述多个数据分组成所述多个编程组以及将具有彼此相邻的阈值电压分布的编程状态分组到一个编程组。
15.根据权利要求14所述的方法，其中，在针对所述选定编程组的编程操作期间，编程禁止电压被施加到所述位线当中的与未选编程组对应的第二位线。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200132270A (ko) * 2019-05-16 2020-11-25 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR102715392B1 (ko) * 2019-11-28 2024-10-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20210069257A (ko) * 2019-12-03 2021-06-11 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20220052161A (ko) * 2020-10-20 2022-04-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
CN112614531B (zh) * 2021-01-06 2021-11-02 长江存储科技有限责任公司 3d存储器件及其读取方法
WO2023103358A1 (zh) * 2021-12-08 2023-06-15 上海集成电路装备材料产业创新中心有限公司 编程装置、方法及新型存储器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728825B1 (en) * 1996-10-15 2004-04-27 Micron Technology, Inc. Apparatus and method for reducing programming cycles for multistate memory system
CN101447230A (zh) * 2007-08-22 2009-06-03 三星电子株式会社 用于非易失性存储器的编程方法
US8228728B1 (en) * 2009-09-14 2012-07-24 Marvell International Ltd. Programming method for multi-level cell flash for minimizing inter-cell interference
CN103632720A (zh) * 2012-08-21 2014-03-12 三星电子株式会社 非易失性存储装置和数据处理方法
CN105989883A (zh) * 2015-02-26 2016-10-05 群联电子股份有限公司 存储器编程方法、存储器存储装置与存储器控制电路单元
CN106373610A (zh) * 2015-07-22 2017-02-01 爱思开海力士有限公司 半导体存储器件及其操作方法
CN106571157A (zh) * 2016-11-07 2017-04-19 珠海泓芯科技有限公司 分组编程方法及其电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8446773B2 (en) * 2009-02-25 2013-05-21 Samsung Electronics Co., Ltd. Memory system and programming method thereof
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
DE102011056141A1 (de) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
KR20160059747A (ko) * 2014-11-19 2016-05-27 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법
TWI536386B (zh) * 2015-02-16 2016-06-01 群聯電子股份有限公司 記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728825B1 (en) * 1996-10-15 2004-04-27 Micron Technology, Inc. Apparatus and method for reducing programming cycles for multistate memory system
CN101447230A (zh) * 2007-08-22 2009-06-03 三星电子株式会社 用于非易失性存储器的编程方法
US8228728B1 (en) * 2009-09-14 2012-07-24 Marvell International Ltd. Programming method for multi-level cell flash for minimizing inter-cell interference
CN103632720A (zh) * 2012-08-21 2014-03-12 三星电子株式会社 非易失性存储装置和数据处理方法
CN105989883A (zh) * 2015-02-26 2016-10-05 群联电子股份有限公司 存储器编程方法、存储器存储装置与存储器控制电路单元
CN106373610A (zh) * 2015-07-22 2017-02-01 爱思开海力士有限公司 半导体存储器件及其操作方法
CN106571157A (zh) * 2016-11-07 2017-04-19 珠海泓芯科技有限公司 分组编程方法及其电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Optimized Cell Programming for Flash Memories With Quantizers;Minghai Qin;《 IEEE Transactions on Information Theory》;20131126;2780-2795 *

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