KR20210069257A

KR20210069257A - 메모리 장치 및 그것의 동작 방법

Info

Publication number: KR20210069257A
Application number: KR1020190158811A
Authority: KR
Inventors: 최형진
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2019-12-03
Filing date: 2019-12-03
Publication date: 2021-06-11
Also published as: CN112908388A; US20210166772A1; CN112908388B; US11056204B2

Abstract

본 기술은 메모리 장치에 관한 것으로, 본 기술에 따른 향상된 프로그램 성능을 갖는 메모리 장치는, 최상위 프로그램 상태에 대한 검증 전압을 생략함으로써 빠른 프로그램 속도를 제공하는 프로그램 동작 제어부를 포함한다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그것의 동작 방법에 관한 것이다.

스토리지 장치는 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 메모리 장치(memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.

불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 실시 예는 향상된 프로그램 성능을 갖는 메모리 장치 및 그것의 동작 방법을 제공한다.

본 발명의 실시 예에 따른 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 목표 프로그램 상태로 갖는 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법은, 상기 복수의 프로그램 상태들 중 최상위 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 적어도 하나의 프로그램 루프를 수행하는 단계 및 상기 최상위 프로그램 상태에 대응하는 하나의 프로그램 펄스를 상기 워드라인에 인가하는 단계를 포함하고, 상기 적어도 하나의 프로그램 루프는, 상기 복수의 메모리 셀들에 공통 연결된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작 및 상기 복수의 메모리 셀들의 문턱전압이 검증 전압을 초과하는지 여부를 판단하는 검증 동작을 각각 포함한다.

본 발명의 실시 예에 따른 메모리 장치는, 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 목표 프로그램 상태로 갖는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들에 공통 연결된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작 및 상기 복수의 메모리 셀들의 문턱전압이 검증 전압을 초과하는지 여부를 판단하는 검증 동작을 각각 포함하는 적어도 하나의 프로그램 루프를 수행하는 주변 회로 및 상기 복수의 프로그램 상태들 중 최상위 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 상기 적어도 하나의 프로그램 루프를 수행하고, 상기 최상위 프로그램 상태에 대응하는 하나의 프로그램 펄스를 상기 워드라인에 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.

본 발명의 실시 예에 따른 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 목표 프로그램 상태로 갖는 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법은, 상기 복수의 프로그램 상태들 중 최상위 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 적어도 하나의 프로그램 루프를 수행하는 단계, 상기 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 복수의 메모리 셀들의 문턱 전압을 검증하는 단계, 상기 검증하는 단계를 수행한 결과를 기초로, 상기 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 각각 연결된 비트라인에 인가되는 전압을 제어하는 단계 및 상기 최상위 프로그램 상태에 대응하는 하나의 프로그램 펄스를 상기 워드라인에 인가하는 단계를 포함하고, 상기 적어도 하나의 프로그램 루프는, 상기 복수의 메모리 셀들에 공통 연결된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작 및 상기 복수의 메모리 셀들의 문턱전압이 검증 전압을 초과하는지 여부를 판단하는 검증 동작을 각각 포함한다.

본 기술의 실시 예에 따르면, 향상된 프로그램 성능을 갖는 메모리 장치 및 그것의 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 다른 실시 예를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 메모리 장치의 프로그램 동작의 예시적인 실시 예를 나타내는 도면이다.
도 7은 실시 예에 따른 프로그램 동작이 수행되는 것을 설명하기 위한 도면이다.
도 8은 다른 실시 예에 따른 프로그램 동작이 수행되는 것을 설명하기 위한 도면이다.
도 9는, 도 8에서 설명한 타겟 전압 펄스(Vtp)가 인가되는 동작을 보다 상세히 설명하기 위한 도면이다.
도 10은 실시 예에 따른 경우에 향상된 프로그램 시간(TPGM)을 도식화하여 설명하는 도면이다.
도 11은, 도 2의 프로그램 동작 제어부의 동작을 설명하기 위한 블록도이다.
도 12는 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 13은 다른 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 15는 도 14의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 저장 장치(2000)를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.

스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.

스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.

메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC, 이하 MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC, 이하 TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.

실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 액세스한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

실시 예들에 따르면, 메모리 장치(100)는 프로그램 동작 제어부(131)를 포함할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 수신한 프로그램 커맨드에 응답하여 메모리 장치(100)에 포함된 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행할 수 있다. 프로그램 동작은 프로그램 루프를 포함할 수 있다. 프로그램 루프는 프로그램 전압을 인가하는 프로그램 전압 인가 동작과 검증 접압을 이용하여 프로그램 결과를 검증하는 검증 동작을 포함할 수 있다. 프로그램 동작은 메모리 셀의 문턱전압을 높이는 동작일 수 있다. 프로그램 동작은 복수의 프로그램 루프(PL)들을 반복함으로써 수행될 수 있다. 하나의 프로그램 루프는 프로그램 전압을 인가하는 프로그램 전압 인가 동작과 검증 전압을 이용하여 프로그램 결과를 검증하는 검증 동작을 포함할 수 있다. 프로그램 동작 제어부(131)는 향상된 프로그램 성능을 위해서, 프로그램 상태에 따라 프로그램 루프(PL)의 반복 횟수를 제어 할 수 있다. 본 발명의 실시 예들에 따른 메모리 장치 및 그것의 동작 방법에 따라 워드라인에 인가되는 전압이 가변되는 상세한 내용에 대해서는 후술하는 도면들을 이용하여 설명될 것이다.

메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어한다.

스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.

도 2는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.

메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.

주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 데이터 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.

주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.

어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.

어드레스 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 어드레스 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.

예를 들어, 프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.

실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 어드레스 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 연결되는 워드라인들에 접지 전압을 인가할 수 있다.

전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.

예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.

생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

실시 예에서, 동작 신호(OPSIG)는 타겟 펄스 생성 신호(TAGSIG)를 더 포함할 수 있다. 전압 생성부(122)는 타겟 펄스 생성 신호(TAGSIG)에 응답하여 타겟 전압 펄스(Vtp)를 생성할 수 있다. 생성된 타겟 전압 펄스(Vtp)는 프로그램 동작이 수행 되는 선택 워드라인에 인가되는 전압일 수 있다. 타겟 전압 펄스(Vtp)는 마지막 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀에 프로그램 동작이 수행되는 경우에 선택 워드라인에 인가되는 하나의 프로그램 펄스일 수 있다. 실시 예에 관한 상세한 내용은 후술하는 도면들을 이용하여 설명될 것이다.

페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.

구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.

리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.

소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.

컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 데이터 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 데이터 입출력 회로(125)와 데이터를 주고받을 수 있다.

데이터 입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.

센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.

실시 예에서, 센싱 회로(126)는 최상위 프로그램 상태에 인접하는 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 관한 검증 동작이 성공하였음을 나타내는 패스(PASS)신호를 제어 로직(130)에 제공할 수 있다. 그리고 센싱회로(126)로부터 수신한 패스(PASS)신호에 응답하여, 제어로직(130)은 타겟 펄스 생성 신호(TAGSIG)를 전압 생성부(122)에 제공할 수 있다. 예를 들어, 메모리 셀이 TLC인 경우를 가정한다. 센싱 회로(126)로부터 제6 프로그램 상태(P6)에 대한 검증동작이 성공함을 나타내는 패스(PASS)신호가 제어로직(130)에 입력될 수 있다. 프로그램 동작 제어부(131)는 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들을 프로그램하기 위해 전압 생성부(122)에 타겟 펄스 생성 신호(TAGSIG)를 제공할 수 있다.

제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.

도 3은 도 2의 메모리 셀 어레이의 다른 실시 예를 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.

도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.

도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

실시 예에서, 하나의 메모리 블록은 복수의 서브 블록들을 포함할 수 있다. 하나의 서브 블록은 하나의 열에 ‘U’자 형태로 배열되는 셀 스트링들을 포함할 수 있다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.

실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 5에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.

다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 5에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결되어 있다.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.

실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.

도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.

도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

실시 예에서, 하나의 메모리 블록은 복수의 서브 블록들을 포함할 수 있다. 하나의 서브 블록은 하나의 열에 ‘I’자 형태로 배열되는 셀 스트링들을 포함할 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 6의 메모리 블록(BLKb)은 도 5의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.

다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.

실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.

도 6은 메모리 장치의 프로그램 동작의 예시적인 실시 예를 나타내는 도면이다.

도 6을 참조하면, 멀티 레벨 셀(Multi Level Cell; MLC, 이하 MLC) 및 트리플 레벨 셀(Triple Level Cell; TLC, 이하 TLC)의 프로그램 동작이 도시된다. 프로그램 동작은 선택된 워드라인에 공통으로 연결되는 메모리 셀들에 데이터를 저장하는 동작일 수 있다.

보다 구체적으로, 도 6의 (a)는 프로그램 동작이 수행됨에 따라서, 하나의 메모리 셀당 2비트의 데이터를 저장하는 MLC 메모리 셀들의 문턱전압 분포를 나타내는 도면이다. 그리고 도 6의 (b)는 프로그램 동작이 수행됨에 따라서, 하나의 메모리 셀당 3비트의 데이터를 저장하는 TLC 메모리 셀들의 문턱전압 분포를 나타내는 도면이다.

도 6의 (a)를 참조하면, MLC 메모리 셀들은 각각 소거 상태(E), 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나를 목표 프로그램 상태로 가질 수 있다. 목표 프로그램 상태는 각각의 메모리 셀에 저장될 데이터에 따라서 결정될 수 있다. MLC 메모리 셀들은 프로그램 동작이 수행되기 전에 소거 상태(E)일 수 있다. 이후, 프로그램 동작이 수행됨에 따라서 MLC 메모리 셀들은 목표 프로그램 상태에 도달할 수 있다. 프로그램 동작은 하나의 워드라인에 연결된 복수의 메모리 셀들을 포함하는 페이지(page) 단위로 수행될 수 있다. 메모리 셀 어레이는 복수의 페이지들을 포함하고, 복수의 페이지 중에서 어드레스에 따라서 프로그램될 페이지가 결정될 수 있다. 해당 페이지에 대한 프로그램 동작이 종료되면, 다음 페이지에 대한 프로그램 동작이 수행될 수 있다. 프로그램 동작은 프로그램 전압 인가 동작과 검증 동작을 포함할 수 있다. 프로그램 전압 인가 동작은, 프로그램 동작이 수행되는 해당 페이지에 포함된 메모리 셀들에 공통으로 연결되어 있는 선택된 워드라인에 프로그램 전압(Vp(x))을 인가하는 동작일 수 있다. 검증 동작은, 검증 전압을 이용하여 프로그램 결과를 검증하는 동작일 수 있다. 제1 프로그램 상태(P1)를 목표 프로그램 상태로 갖는 메모리 셀들은 제1 멀티 검증 전압(Vmfy_1)에 의한 검증 동작이 패스된 메모리 셀들일 수 있다. 제2 프로그램 상태(P2)를 목표 프로그램 상태로 갖는 메모리 셀들은 제2 멀티 검증 전압(Vmfy_2)에 의한 검증 동작이 패스된 메모리 셀들일 수 있다. 제3 프로그램 상태(P3)을 목표 프로그램 상태로 갖는 메모리 셀들은 제3 멀티 검증 전압(Vmfy_3)에 의한 검증 동작이 패스된 메모리 셀들일 수 있다. 선택 워드라인에 연결된 메모리 셀들이 모두 목표 프로그램 상태에 도달하면, 선택 워드라인의 프로그램 동작이 종료된 것으로 볼 수 있다.

도 6의 (b)를 참조하면, TLC 메모리 셀들은 각각 소거 상태(E), 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나를 목표 프로그램 상태로 가질 수 있다. 프로그램 동작이 수행되는 방법은 앞서 설명한 도 6의 (a)와 유사하나, TLC 메모리 셀은 3비트의 데이터를 저장할 수 있으므로, MLC 메모리 셀의 프로그램 동작보다 생성되어야 하는 문턱전압 분포의 개수가 더 많다. 즉, 도 6을 참조하면 MLC 메모리 셀들에 대한 프로그램 동작이 종료되면 총 4개의 문턱전압 분포가 형성되지만, TLC 메모리 셀들에 대한 프로그램 동작이 종료되면 총 8개의 문턱전압 분포가 형성될 수 있다. TLC 메모리 셀은 MLC 메모리 셀보다 더 많은 데이터를 저장할 수 있으나, 더 많은 문턱전압 분포들을 형성해야 하므로 프로그램 시간(TPGM)이 더 오래 걸릴 수 있다. 실시 예에 따르면, 보다 향상된 프로그램 성능을 위해 프로그램 시간(TPGM)을 줄일 수 있다. 이하에서는 편의를 위해 TLC 메모리 셀을 가정하여 실시 예를 설명하지만, 본 실시 예가 이에 한정되는 것은 아니다. 즉, 본 실시 예가 적용되는 메모리 셀은 1비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell), 2비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell) 또는 4비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell)일 수 있다. 그밖에 더 많은 비트 수를 저장하는 메모리 셀일 수 있다.

도 7은 실시 예에 따른 프로그램 동작이 수행되는 것을 설명하기 위한 도면이다.

도 7을 참조하면, 프로그램 동작이 수행되는 메모리 셀들은 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 어느 하나를 목표 프로그램 상태로 가질 수 있다.

프로그램 동작은 메모리 셀의 문턱전압을 높이는 동작일 수 있다. 프로그램 동작은 적어도 하나의 프로그램 루프(PL)를 반복함으로써 수행될 수 있다. 하나의 프로그램 루프는 프로그램 전압을 인가하는 프로그램 전압 인가 동작과 검증 전압을 이용하여 메모리 셀의 문턱전압이 검증 전압을 초과하는지 여부를 판단하는 검증 동작을 포함할 수 있다. 프로그램 전압 인가 동작은 메모리 셀의 문턱전압을 상승시키는 동작일 수 있다. 검증 동작은 문턱전압을 판단하여 해당 메모리 셀이 목표 프로그램 상태에 도달하였는지를 확인하는 동작일 수 있다. 프로그램 루프가 반복될 때마다 선택된 워드라인에 인가되는 프로그램 전압의 크기는 미리 설정된 스텝 전압(Vstep)의 크기만큼 증가할 수 있다. 이를 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식이라고 한다.

구체적으로, 도 1을 참조하여 설명된 메모리 컨트롤러(200)가 제공한 프로그램 커맨드에 응답하여 선택된 워드라인에 연결된 메모리 셀들에 대해서 프로그램 동작이 수행될 수 있다. 프로그램 동작이 수행되기 전에 선택된 워드라인에 연결된 메모리 셀들은 소거 상태(E)일 수 있다. 그리고 프로그램 동작이 수행될수록 메모리 셀들의 문턱전압 분포가 이동할 수 있다. 즉, 소거 상태(E)로 남아 있는 메모리 셀들은 제외하고, 제1 내지 제7 프로그램 상태(P1~P7)를 목표 프로그램 상태로 갖는 메모리 셀들의 문턱전압 분포가 이동할 수 있다.

실시 예에 따른 선택된 워드라인에 프로그램 동작이 수행되는 것을 구체적으로 설명하면 다음과 같다. 목표 프로그램 상태가 제1 프로그램 상태(P1)인 메모리 셀들에 프로그램 동작이 수행되기 위해서 프로그램 루프가 수행될 수 있다. 목표 프로그램 상태가 제1 프로그램 상태(P1)인 메모리 셀들에 각각 연결된 비트라인 전압은 프로그램 허용 전압(예를 들어, 접지 전압)으로 설정될 수 있다. 선택된 워드라인에 제1 프로그램 전압(Vp1)이 인가되면, 메모리 셀이 프로그램될 수 있다. 다음으로 제1 프로그램 상태(P1)에 관한 결과를 검증하는 검증 동작이 수행될 수 있다. 검증 동작에서, 선택된 워드라인에 제1 검증 전압(Vfy_1)이 인가될 수 있다. 이에 따라 메모리 셀의 문턱전압이 검증 전압보다 큰지 여부가 센싱될 수 있다. 예를 들어, 센싱한 결과가 1을 나타내면, 메모리 셀의 문턱전압은 제1 검증 전압(Vfy_1)보다 낮음을 의미할 수 있다. 제1 프로그램 상태(P1)를 목표 프로그램 상태로 갖는 메모리 셀의 문턱전압이 제1 검증 전압(Vfy_1)보다 낮은 것으로 판단되면, 프로그램 동작이 페일(FAIL) 되었음을 나타낼 수 있다. 만약 센싱한 결과가 0을 나타내면, 메모리 셀의 문턱전압은 제1 검증 전압(Vfy_1)보다 큼을 의미할 수 있다. 제1 프로그램 상태(P1)를 목표 프로그램 상태로 갖는 메모리 셀의 문턱전압이 제1 검증 전압(Vfy_1)보다 높은 것으로 판단되면, 프로그램 동작이 패스(PASS) 되었음을 나타낼 수 있다.

검증 동작이 수행된 결과 프로그램 동작이 페일(FAIL)된 것으로 확인되면, 다음 프로그램 루프(PL)가 수행될 수 있다. 페일(FAIL)된 메모리 셀에 연결된 비트라인의 전압은 프로그램 허용 전압으로 설정될 수 있다. 그리고 다음 프로그램 루프(PL)에서는, 이전 프로그램 루프(PL)에서 인가되었던 프로그램 전압의 크기보다 스텝 전압(Vstep)만큼 증가된 프로그램 전압이 선택된 워드라인에 인가될 수 있다. 즉, ISPP 방식에서는 이전 프로그램 루프(PL)에서 인가되었던 제1 프로그램 전압(Vp1)보다 미리 설정된 크기의 스텝 전압(Vstep)의 크기만큼 증가된 제2 프로그램 전압(Vp2)이 선택된 워드라인에 인가될 수 있다. 제2 프로그램 전압(Vp2)가 인가된 후에, 다시 제1 프로그램 상태(P1)로 프로그램 되었는지를 확인하는 검증 동작이 수행될 수 있다. 이전과 동일하게 제1 검증 전압(Vfy_1)이 선택된 워드라인에 인가될 수 있다. 이에 따라 메모리 셀의 문턱전압이 센싱될 수 있다. 실시 예에 따르면, 프로그램 루프(PL)가 반복될 때마다 증가되는 프로그램 전압의 크기인 스텝 전압(Vstep)의 크기가 가변될 수도 있다. 예를 들면, 이전 프로그램 루프(PL)들에서는 1씩 증가된 프로그램 전압들이 인가되었음을 가정한다. 검증 동작을 수행한 결과 페일된 것으로 확인되면, 메모리 셀의 상태에 따라 이전 프로그램 루프(PL)들과는 다르게 1이 아닌 2가 증가된 프로그램 전압이 다음 프로그램 루프(PL)에서 선택된 워드라인에 인가될 수도 있다.

다른 실시 예에서, 하나의 프로그램 루프(PL)에 포함된 검증 동작은 둘 이상의 검증 전압을 이용할 수 있다. 즉 한번 프로그램 전압이 인가된 후에, 둘 이상의 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들을 검증할 수 있다. 예를 들어, 선택된 워드라인에 제3 프로그램 전압(Vp3)이 인가된 후, 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)에 관한 검증 동작이 수행될 수 있다. 제1 프로그램 상태(P1)에 관한 프로그램 결과를 검증하기 위해, 선택된 워드라인에 제1 검증 전압(Vfy_1)이 인가될 수 있다. 이에 따라 메모리 셀의 문턱전압이 센싱될 수 있다. 다음으로, 제2 프로그램 상태(P2)에 관한 프로그램 결과를 검증하기 위해, 선택된 워드라인에 제2 검증 전압(Vfy_2)가 인가될 수 있다. 이에 따라 메모리 셀의 문턱전압이 센싱될 수 있다. 만약 센싱한 결과가 1을 나타내면 프로그램 동작이 페일된 것으로 보고, 선택된 워드라인에 인가되는 프로그램 전압을 스텝 전압(Vstep)만큼 증가시켜서 다음 프로그램 루프(PL)가 진행될 수 있다.

검증 전압을 이용하여 프로그램 상태를 확인하는 검증 동작이 반복적으로 수행되면, 프로그램 동작에 소요되는 시간이 증가할 수 있다. TLC를 기준으로 할 때 프로그램 동작에 소요되는 시간은, 각각의 메모리 셀이 목표 프로그램 상태에 도달할 때까지 프로그램 동작이 수행되는데 소요되는 시간일 수 있다. 즉, 프로그램 동작에 소요되는 시간은 제1 프로그램 상태(P1)를 목표 프로그램 상태로 갖는 메모리 셀들에 대해서 제1 프로그램 상태(P1)가 패스로 판단될 때까지 프로그램 동작이 수행되고, 같은 방식으로 제2 프로그램 상태(P2) 내지 제7 프로그램 상태(P7)가 패스로 판단될 때까지 메모리 셀들에 프로그램 동작이 수행되는 데 걸리는 시간일 수 있다. 또는, 프로그램 동작에 소요되는 시간은 프로그램 동작을 시작한 시점부터, 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들을 프로그램 완료하는 시점까지 소요된 시간을 의미할 수 있다. 프로그램 동작이 수행되는 페이지에 대해서 제1 프로그램 상태 내지 재7 프로그램 상태(P1~P7)에 대응하는 프로그램 동작이 완료되면, 다음 페이지에 프로그램 동작이 시작될 수 있다.

프로그램 전압 인가 동작 및 검증 동작이 수행된 결과, 프로그램 동작이 패스(PASS)된 것으로 판단된 메모리 셀은 이어지는 프로그램 루프(PL)들에서는 더 이상 프로그램 되지 않아야 한다. 따라서, 다음 프로그램 루프(PL)에서 프로그램 전압이 인가되기 전에, 검증 동작이 패스(PASS)된 메모리 셀에 연결된 비트라인에는 프로그램 금지 전압(예를 들어, 전원 전압)이 인가될 수 있다. 프로그램 금지 전압이 인가된 비트라인에 연결된 메모리 셀은 워드라인에 프로그램 전압이 인가되더라도 프로그램되지 않을 것이다. 따라서 과프로그램(over-program)이 방지될 수 있다.

실시 예에 따르면, 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 프로그램 동작이 수행되는 동안에 선택된 워드라인에 인가되는 전압은 하나의 프로그램 펄스 일 수 있다. 그리고 하나의 프로그램 펄스가 인가된 후에 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 검증 동작은 생략(skip) 될 수 있다. 즉, 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 프로그램 동작은 둘 이상의 프로그램 루프가 수행되지 않고, 하나의 프로그램 펄스를 인가하는 동작만을 수행하고 종료될 수 있다. 이 때 하나의 프로그램 펄스는, 최상위 프로그램 상태에 인접하는 프로그램 상태에 대한 검증 동작이 패스되는 것에 응답하여 선택된 워드라인에 인가될 수 있다. 이하에서, 하나의 프로그램 펄스는 타겟 전압 펄스(Vtp)로 정의될 수 있다. 이하에서, 최상위 프로그램 상태는 마지막 프로그램 상태와 동일하거나 상응하는 의미일 수 있다. 예를 들어 도 6(b)를 참조하면, TLC 메모리 셀을 기준으로 최상위 프로그램 상태는 제7 프로그램 상태(P7)를 의미할 수 있다. 만약 MLC 메모리 셀이라면, 최상위 프로그램 상태는 도 6(a)의 제3 프로그램 상태(P3)를 의미할 수 있다. 한편 도 6 (b)를 참조하면, TLC 메모리 셀을 기준으로 최상위 프로그램 상태에 인접하는 프로그램 상태는 제6 프로그램 상태(P6)를 의미할 수 있다. 만약 MLC 메모리 셀이라면, 최상위 프로그램 상태에 인접하는 프로그램 상태는 도 6(a)의 제2 프로그램 상태(P2)를 의미할 수 있다.

실시 예에 따른 메모리 장치를 구체적으로 설명하면, 앞서 설명한 방식과 동일하게 제1 프로그램 상태 내지 제7 프로그램 상태(P1~P7) 중 어느 하나를 목표 프로그램 상태로 하는 메모리 셀들에 프로그램 동작이 수행될 수 있다. 그 중에서, 제1 프로그램 상태 내지 제6 프로그램 상태(P1~P6)중 어느 하나를 목표 프로그램 상태로 갖는 메모리 셀들에는 프로그램 전압 인가 동작 및 검증 동작을 각각 포함하는 프로그램 루프가 반복적으로 수행될 수 있다. 이하에서는, 제1 프로그램 상태 내지 제5 프로그램 상태(P1~P5)를 목표 프로그램 상태로 하는 메모리 셀들은 모두 검증 동작이 패스된 이후를 설명한다.

도 7을 참조하면, 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들을 프로그램할 수 있다. 구체적으로, 선택된 워드라인에 제n 프로그램 전압(Vpn)인가될 수 있다. 다음으로, 제6 검증 전압(Vfy_6) 및 제7 검증 전압(Vfy_7)을 이용하여 검증 동작이 수행될 수 있다. 또는 제6 검증 전압(Vfy_6)만을 이용하여 검증 동작이 수행될 수 있다. 검증 동작이 수행된 결과, 페일(FAIL)로 확인되면 다음 프로그램 루프(PL)가 수행될 수 있다. 모두 페일로 확인되었으므로, 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들에 각각 연결된 비트라인들에 프로그램 허용 전압이 인가될 수 있다. 또는 제6 프로그램 상태(P6)를 목표 프로그램 상태로 갖는 메모리 셀들에 각각 연결된 비트라인들에만 프로그램 허용 전압이 인가될 수 있다. 선택된 워드라인에 제m 프로그램 전압(Vpm)이 인가될 수 있다. 제m 프로그램 전압(Vpm)은 이전 프로그램 루프(PL)에서 인가된 프로그램 전압보다 스텝 전압(Vstep)만큼 증가한 레벨일 수 있다. 그리고 제6 검증 전압(Vfy_6) 및 제7 검증 전압(Vfy_7)을 이용하여 검증 동작이 수행될 수 있다. 또는 제6 검증 전압(Vfy_6)만을 이용하여 검증 동작이 수행될 수 있다. T1 시점에서, 제6 검증 전압(Vfy_6)을 이용한 검증 동작이 패스로 판단된 경우를 가정한다.

T1 시점 이후에는 제6 프로그램 상태(P6)를 목표 프로그램 상태로 갖는 메모리 셀들의 검증 동작이 패스된 상태이므로, 아직 프로그램 동작이 완료되지 않은 메모리 셀들은 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들일 수 있다.

실시 예에 따르면, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스(PASS)로 판단되면, 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 프로그램 동작에서는 프로그램 루프(PL)가 수행되지 않을 수 있다. 즉, 프로그램 루프(PL)는 프로그램 전압 인가 동작 및 검증 동작을 포함할 수 있으나, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스되면 제7 프로그램 상태(P7)에 관한 검증 동작은 생략(skip)될 수 있다. 제6 프로그램 상태(P6)에 대한 검증 동작이 패스로 판단되는 것에 응답하여, 선택된 워드라인에 타겟 전압 펄스(Vtp)가 인가되고 프로그램 동작이 종료될 수 있다. 타겟 전압 펄스(Vtp)는 마지막 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들을, 마지막 프로그램 상태에 대응하는 문턱전압 이상의 문턱전압을 갖도록 하는 하나의 프로그램 펄스일 수 있다. 이전에 인가되었던 프로그램 전압들(Vp(x))는 프로그램 루프가 하나씩 반복될 때마다 스텝 전압(Vstep)크기씩 증가되었다면, 타겟 전압 펄스(Vtp)의 크기는 이전 프로그램 루프(PL)들에서의 증가된 값보다 더 큰 증가폭을 가질 수 있다. 예시적으로, 타겟 전압 펄스(Vtp)의 크기는 이전에 프로그램 루프에서 인가된 프로그램 전압(Vpm)에 두 배의 스텝 전압(2Vstep) 크기만큼 더한 크기의 값일 수 있다. 또는 이전에 프로그램 루프에서 인가된 프로그램 전압(Vpm)에 세 배의 스텝 전압(3Vstep) 크기만큼 더한 크기의 값일 수 있다. 즉, 마지막 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 대해서 이전에 프로그램 전압(Vp(x))들보다 현저하게 큰 크기의 프로그램 전압이 선택된 워드라인에 인가될 수 있다. 마지막 프로그램 상태인 제7 프로그램 상태(P7)를 프로그램 하기 위해서 선택된 워드라인에 타겟 전압 펄스(Vtp)가 인가된 뒤에, 마지막 프로그램 상태에 관해서는 검증 동작이 생략(skip)될 수 있다. 검증 동작이 생략(skip)됨으로써 더 이상 프로그램 루프가 반복되지 않으므로, 전체 프로그램 시간이 감소될 수 있다. 즉, 프로그램 속도가 개선될 수 있다. 마지막 프로그램 상태에 관한 검증 동작이 생략(skip)되더라도, 현저하게 큰 크기의 전압인 타겟 전압 펄스(Vtp)가 인가되므로 마지막 프로그램 상태의 신뢰성을 확보할 수 있다.

실시 예에서, 제1 내지 제6 프로그램 상태(P1~P6)를 목표 프로그램 상태로 갖는 메모리 셀들에 대해서 프로그램 동작을 수행하고, 프로그램 동작이 종료될 수 있다. 마지막 프로그램 상태인 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들에 대해서는, 추가 프로그램 전압 펄스인 타겟 전압 펄스(Vtp)이 워드라인에 인가될 수 있다. 즉, 마지막 프로그램 상태인 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들에 대해서는, 추가 프로그램 전압 펄스인 타겟 전압 펄스(Vtp)이 워드라인에 1회 인가될 수 있다. 그리고 해당 워드라인에 대한 프로그램 동작이 종료될 수 있다.

실시 예에 따르면, 최상위 프로그램 상태에 인접하는 프로그램 상태의 문턱전압 분포에 속하도록 메모리 셀들에 프로그램 동작이 수행될 수 있다. 프로그램 동작은 복수의 프로그램 루프(PL)들이 반복됨으로써 수행될 수 있다. 프로그램 루프(PL)가 반복될 때마다, 프로그램 전압이 스텝 전압(Vstep)씩 증가할 수 있다. 최상위 프로그램 상태에 인접하는 프로그램 상태에 관한 검증 동작이 패스로 판단되면, 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 프로그램 동작이 수행될 수 있다. 이 때, 선택된 워드라인에는 타겟 전압 펄스(Vtp)이 인가될 수 있다. 실시 예에서, 선택된 워드라인에 인가되는 타겟 전압 펄스(Vtp)는 1회일 수 있다. 타겟 전압 펄스(Vtp)의 레벨은 최상위 프로그램 상태에 인접하는 프로그램 상태의 프로그램 루프(PL)들 중에서, 마지막 프로그램 루프(PL)에서 인가된 프로그램 전압의 크기보다 두배의 스텝 전압(2Vstep)만큼 큰 레벨일 수 있다. 즉, 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 프로그램 동작이 수행될 때, 이전 프로그램 루프에서 워드라인에 인가된 전압보다 현저하게 큰 크기의 타겟 전압 펄스(Vtp)가 선택된 워드라인에 인가될 수 있다.

도 8은 다른 실시 예에 따른 프로그램 동작이 수행되는 것을 설명하기 위한 도면이다.

도 8을 참조하면, 도 7에서 설명한 바와 유사한 방식으로 프로그램 동작이 수행될 수 있다. 따라서 도 8과 구별되는 차이점을 위주로 설명한다.

구체적으로 도 8을 참조하면, 제1 프로그램 상태(P1) 내지 제5 프로그램 상태(P5)에 대한 검증 동작이 모두 패스된 상태일 수 있다. 따라서 나머지 제6 프로그램 상태(P6) 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 대해서 프로그램 루프(PL)가 반복적으로 수행될 수 있다. T1 시점에서, 제6 검증 전압(Vfy_6)을 이용하여 검증 동작이 수행된 결과, 검증 동작이 패스로 판단된 경우를 가정한다. 제6 프로그램 상태(P6)에 대한 검증 동작이 패스로 판단되는 것에 응답하여, 제7 검증 전압(Vfy_7)을 이용한 검증 동작이 적어도 1회 수행되고, 선택된 워드라인에는 타겟 전압 펄스(Vtp)가 인가될 수 있다.

제7 검증 전압(Vfy_7)을 이용한 검증 동작을 수행한 결과, 검증 동작이 패스된 메모리 셀과 페일된 메모리 셀이 구별될 수 있다. 검증 동작이 패스된 메모리 셀의 문턱전압은 제7 검증 전압(Vfy_7)보다 높을 수 있다. 반면에 검증 동작이 페일된 메모리 셀의 문턱전압은 제7 검증 전압(Vfy_7)보다 낮을 수 있다. 실시 예에 따르면, 제7 검증 전압(Vfy_7)을 이용한 검증 동작이 페일된 메모리 셀의 문턱전압이 증가될 수 있다. 구체적으로, 제7 검증 전압(Vfy_7)을 이용한 검증 동작이 페일된 메모리 셀에 연결된 비트라인에는 프로그램 허용 전압(예를 들어, 접지 전압)이 인가되고, 선택된 워드라인에는 타겟 전압 펄스(Vtp)가 인가될 수 있다. 반면에 제7 검증 전압(Vfy_7)을 이용한 검증 동작이 패스된 메모리 셀의 문턱전압이 증가하지 않을 수 있다. 구체적으로, 제7 검증 전압(Vfy_7)을 이용한 검증 동작이 패스된 메모리 셀에 연결된 피트라인에는 프로그램 금지 전압(예를 들어, 전원 전압)이 인가될 수 있다. 따라서 선택된 워드라인에 타겟 전압 펄스(Vtp)가 인가되더라도 문턱전압이 증가하지 않을 수 있다. 실시 예에 따르면, 제7 프로그램 상태(P7)의 분포가 보다 좁은 폭으로 형성될 수 있다. 타겟 전압 펄스(Vtp)는 도 7에서 설명한 내용과 동일하거나 상응할 수 있다. 즉, 타겟 전압 펄스(Vtp)는 현저하게 큰 크기의 하나의 프로그램 펄스일 수 있다. 이전 프로그램 루프(PL)들 간에 프로그램 전압(Vp(x))이 Vstep의 크기로 증가하였다면, 타겟 전압 펄스(Vtp)는 이전 프로그램 루프(PL)에서 인가된 프로그램 전압의 크기보다 2Vstep 또는 3Vstep 만큼 증가한 크기일 수 있다. 도 8에 따르면, 마지막 프로그램 상태인 제7 프로그램 상태(P7)를 검증하는 검증 동작이 수행되지 않고 프로그램 동작이 종료될 수 있다. 즉, 마지막 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에는 프로그램 펄스가 인가되기 전에 수행되는 1회의 검증 동작만이 수행될 수 있다. 또는 프로그램 전압 인가 동작 및 검증 동작의 순서가 뒤바뀐 것으로 볼 수도 있다. 예를 들어, 제7 프로그램 상태(P7)로 메모리 셀들을 프로그램하고, 제7 프로그램 상태(P7)에 대응하는 문턱전압인 제7 검증 전압(Vfy_7)로 검증하는 것이 아니라, 먼저 제7 검증 전압(Vfy_7)로 검증 동작을 수행하고, 그 결과에 따라 추가 전압 펄스인 타겟 전압 펄스(Vtp)를 선택된 워드라인에 인가할 수 있다. 또는, 마지막 프로그램 상태에 대해서는 검증 동작이 생략(skip)될 수 있다.

도 7 및 도 8에 도시된 실시 예에 의하면, 마지막 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 프로그램 동작이 수행되기 전에 프로그램 동작이 종료될 수 있다. 그리고, 마지막 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에는 추가 전압 펄스인 타겟 전압 펄스(Vtp)만이 인가될 수 있다.

도 9는, 도 8에서 설명한 타겟 전압 펄스(Vtp)가 인가되는 동작을 보다 상세히 설명하기 위한 도면이다.

메모리 셀들은 패스트(fast) 셀 및 슬로우(slow) 셀을 포함할 수 있다. 패스트 셀의 문턱전압은 슬로우 셀의 문턱전압보다 상대적으로 더 쉽게 높아질 수 있다. 동일한 크기의 프로그램 전압이 인가되면, 패스트 셀의 문턱전압이 상대적으로 더 높아지고, 슬로우 셀의 문턱전압은 상대적으로 더 낮아질 수 있다. 즉, 메모리 셀마다 특성이 다르므로 이를 고려하여 프로그램 동작이 수행되면 더 좁은 문턱전압 분포가 생성될 수 있다. 즉, 프로그램 효율이 향상될 수 있다.

도 9를 참조하면, 제1 프로그램 상태(P1) 내지 제5 프로그램 상태(P5)들을 목표 프로그램 상태로 갖는 메모리 셀들에 대해서 검증 동작이 패스된 상황이 도시된다. 따라서 제 6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들에 대해서 프로그램 전압이 인가될 수 있다.

도 9의 (a)를 참조하면, 프로그램 전압 인가 동작 및 검증 동작을 포함하는 다수의 프로그램 루프(PL)들이 반복됨에 따라서, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스된 상태가 도시된다. 즉, 제6 검증 전압(Vfy_6)을 이용한 검증 동작이 수행된 결과, 메모리 셀이 0으로 센싱된 상태일 수 있다. 이후에, 프로그램 전압이 인가되지 않고 바로 제7 검증 전압(Vfy_7)을 이용한 검증 동작이 수행될 수 있다. 검증 동작 결과 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들 중에서 일부는 그룹A(Group A)에 속하는 것으로 센싱될 수 있다. 다른 일부는 그룹B(Group B)에 속하는 것으로 센싱될 수 있다. 예시적으로, 그룹A(Group A)에 속하는 메모리 셀들은 제7 검증 전압(Vfy_7)보다 문턱전압이 낮으므로 1로 센싱될 수 있다. 그룹B(Group B)에 속하는 메모리 셀들은 제7 검증 전압(Vfy_7)보다 문턱전압이 높으므로 0으로 센싱될 수 있다. 그룹B(Group B)에 속하는 메모리 셀들은 이미 목표 프로그램 상태인 제7 프로그램 상태(P7)에 도달하였으므로, 더 이상 프로그램 되지 않아도 된다. 반면에 그룹A(Group A)에 속하는 메모리 셀들은 아직 문턱전압이 목표 프로그램 상태인 제7 프로그램 상태(P7)에 대응하는 문턱전압보다 낮기 때문에 더 프로그램될 필요가 있다. 즉, 제7 검증 전압(Vfy_7)을 이용하여 센싱한 결과를 기초로, 타겟 전압 펄스(Vtp)가 인가될 메모리 셀들이 결정될 수 있다.

도 9의 (a)를 참조하면, 그룹A(Group A)에 속하는 메모리 셀들에만 타겟 전압 펄스(Vtp)가 인가될 수 있다. 보다 구체적으로, 그룹A(Group A)에 속하는 메모리 셀들에 연결된 비트라인들에는 프로그램 허용 전압이 인가될 수 있다. 반면에 그룹B(Group B)에 속하는 메모리 셀들에 연결된 비트라인들에는 프로그램 금지 전압이 인가될 수 있다.

도 9의 (b)는 타겟 전압 펄스(Vtp)가 인가된 후의 문턱전압 분포를 나타내는 도면이다. 전술한 바와 같이 타겟 전압 펄스(Vtp)만 인가되고, 이후로는 마지막 프로그램 상태의 패스 여부를 검증하는 검증 동작이 생략(skip)되므로 전체 프로그램 시간이 감소될 수 있다. 즉, 실시 예에 따르면 프로그램 속도가 향상될 수 있다.

도 10은 실시 예에 따른 경우에 향상된 프로그램 시간(TPGM)을 도식화하여 설명하는 도면이다.

도 10을 참조하면, 각각의 프로그램 상태에 대응하는 분포를 형성하기 위한 프로그램 시간이 도시되어 있다. 설명의 편의를 위해 TLC 메모리 셀을 기준으로 설명한다.

도 10의 (a)에 따르면 프로그램 시간은, 제1 프로그램 상태(P1)를 목표 프로그램 상태로 갖는 메모리 셀들을 프로그램 하는 시간 내지 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들을 프로그램 하는 시간을 모두 합한 값인 Ta에 대응할 수 있다. 예를 들어, 제1 프로그램 상태(P1)를 목표 프로그램 상태로 갖는 메모리 셀들을 프로그램하는 시간(P1 Program Time)은, 선택된 워드라인에 프로그램 전압이 인가되는 시간(Vp(x) Apply) 및 검증 동작이 수행되는 시간(Verify Step)을 포함할 수 있다. 나머지 프로그램 상태들을 목표 프로그램 상태들로 갖는 메모리 셀들을 프로그램 하는 시간도 마찬가지이다. 검증 동작이 페일되는 횟수가 증가하면, 그에 따라서 프로그램 전압이 인가되는 횟수도 증가할 수 있다. 즉, 검증 동작을 여러 번 수행할수록 프로그램 시간이 증가될 것이고, 프로그램 속도가 저하될 수 있다.

도 10의 (b)는 실시 예에 따른 경우의 프로그램 시간이 도시된다. 도 10의 (b)는 (a)와는 다르게, 마지막 프로그램 상태에 대한 검증 동작이 생략(skip)될 수 있다. 따라서 전체 프로그램 시간은 Tb에 대응할 수 있다. 마지막 프로그램 상태에 관해서 검증 동작이 생략(skip)될 뿐만 아니라, 선택된 워드라인에 인가되는 프로그램 펄스가 한 번 인가될 뿐이므로, 이에 따라 프로그램 시간이 감소될 수 있다. 이 때 프로그램 펄스는 한 번 인가될 수 있다. 또한, 이 때의 프로그램 펄스는 최상위 프로그램 상태로 메모리 셀의 문턱전압을 증가시키는 앞서 설명된 타겟 전압 펄스(Vtp)일 수 있다. 도 10의 (b)를 참조하면 프로그램 시간이 도 10의 (a)보다 Tc만큼 감소될 수 있다. 도 10에 따르면, (a)의 경우보다 실시 예에 따른 (b)의 경우에 더 빨리 프로그램 동작이 종료될 수 있다((b) PGM finished).

도 11은, 도 2의 프로그램 동작 제어부의 동작을 설명하기 위한 블록도이다.

도 11을 참조하면, 프로그램 동작 제어부(131)는 프로그램 패스 판단부(132), 워드라인 제어부(133) 및 비트라인 제어부(134)를 포함할 수 있다.

프로그램 동작 제어부(131)는 도 2에 도시된 센싱 회로(126)로부터 프로그램 동작의 패스 여부를 나타내는 신호를 입력 받을 수 있다. 그 중에서, 마지막 프로그램 상태 이전의 프로그램 상태에 대한 프로그램 동작의 패스 여부를 나타내는 신호에 따라서 타겟 전압 펄스(Vtp)에 관한 제어 신호들이 생성될 수 있다. TLC 메모리 셀에 프로그램 동작이 수행되는 경우를 가정한다.

구체적으로, 프로그램 패스 판단부(132)는 마지막 프로그램 상태보다 이전 프로그램 상태에 대한 프로그램 동작이 패스됨을 나타내는 신호(Pass)를 수신할 수 있다. 즉, 제6 프로그램 상태(P6)를 목표 프로그램 상태로 갖는 메모리 셀들에 대해서 프로그램 동작을 수행한 결과, 검증 동작이 패스됨을 나타내는 신호(Pass)가 프로그램 패스 판단부(132)로 입력될 수 있다. 프로그램 패스 판단부(132)는 워드라인 제어부(133) 및 비트라인 제어부(134)로 프로그램 제어 신호(PGMCONT)를 제공할 수 있다.

워드라인 제어부(133)는 프로그램 제어 신호(PGMCONT)에 응답하여, 전압 생성부로 타겟 전압 펄스 생성 신호(TAGSIG)를 제공할 수 있다. 전압 생성부는 타겟 전압 펄스 생성 신호(TAGSIG)에 응답하여 타겟 전압 펄스(Vtp)를 생성할 수 있다. 생성된 타겟 전압 펄스(Vtp)는 선택된 워드라인에 인가될 수 있다.

비트라인 제어부(134)는 프로그램 제어 신호(PGMCONT)에 응답하여, 비트라인들의 전압을 제어하는 페이지 버퍼 제어 신호들(PBSIGNALS)을 제공할 수 있다. 페이지 버퍼 제어 신호들(PBSIGNALS)에 의해서, 선택된 워드라인에 연결된 메모리 셀들 중에서 타겟 전압 펄스(Vtp)가 인가될 메모리 셀들에 연결된 비트라인들에는 프로그램 허용 전압이 인가될 수 있다. 또한, 페이지 버퍼 제어 신호들(PBSIGNALS)에 의해서, 선택된 워드라인에 연결된 메모리 셀들 중에서 타겟 전압 펄스(Vtp)가 인가되지 않을 메모리 셀들에 연결된 비트라인들에는 프로그램 허용 전압이 인가될 수 있다.

도 12는 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.

S1211단계에서, TLC 메모리 셀을 기준으로, 제1 프로그램 상태 내지 제5 프로그램 상태(P1~P5)를 목표 프로그램 상태로 갖는 메모리 셀들에 프로그램 동작이 수행될 수 있다. 각각의 프로그램 동작은 하나 이상의 프로그램 루프를 포함할 수 있다. 하나의 프로그램 루프는 프로그램 전압 인가 동작 및 검증 동작을 포함할 수 있다. 검증 동작에서 페일로 판단되면 미리 설정된 스텝 전압(Vstep)크기만큼 프로그램 전압을 증가시켜서 다음 프로그램 루프가 수행될 수 있다. 검증 동작은 검증 전압을 사용하여 메모리 셀에 저장된 데이터를 센싱하는 동작일 수 있다. 검증 동작은 복수의 검증 전압들을 이용할 수도 있다. 제1 프로그램 상태 내지 제5 프로그램 상태(P1~P5)를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 프로그램 동작이 패스되면 S1212 단계로 진행할 수 있다.

S1212단계에서, 제6 프로그램 상태(P6)를 목표 프로그램 상태로 갖는 메모리 셀들에 프로그램 전압이 인가될 수 있다. 다른 실시 예에서, 제6 프로그램 상태(P6) 또는 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들에 연결된 선택된 워드라인에 프로그램 전압이 인가될 수 있다. 프로그램 전압이 인가되는 동안에, 프로그램 전압이 인가되는 메모리 셀에 연결된 비트라인에는 프로그램 허용 전압이 인가될 수 있다.

S1213단계에서, 제6 프로그램 상태(P6)를 목표 프로그램 상태로 갖는 메모리 셀들에 검증 동작이 수행될 수 있다. 구체적으로, 제6 프로그램 상태(P6)에 대응하는 검증 전압이 선택 워드라인에 인가될 수 있다. 이에 따라 메모리 셀의 프로그램 결과가 센싱될 수 있다.

S1214단계에서, 제6 프로그램 동작의 패스여부가 판단될 수 있다. 프로그램 동작의 패스 여부는 검증 전압이 워드라인에 인가된 후, 메모리 셀을 센싱한 결과로 판단될 수 있다. 만약 센싱한 결과가 1을 나타내면 프로그램 동작이 페일된 것으로 판단될 수 있다. 반면에 센싱한 결과가 0을 나타내면 프로그램 동작이 패스된 것으로 판단될 수 있다. 프로그램 동작이 페일된 것으로 판단되면 S1215단계로 진행할 수 있다. 프로그램 동작이 패스된 것으로 판단되면 S1216단계로 진행할 수 있다.

S1215단계에서, 제6 프로그램 상태(P6)를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 프로그램 동작이 페일로 판단되면, 다음 프로그램 루프가 진행될 수 있다. 다음 프로그램 루프에서는, 이전 프로그램 루프에서 선택된 워드라인에 인가된 전압 크기보다 미리 설정된 스텝 전압(Vstep)크기만큼 증가된 프로그램 전압이 선택된 워드라인에 인가될 수 있다. 따라서 상대적으로 프로그램 효율이 낮은 메모리 셀들에 더 높은 프로그램 전압이 인가될 수 있다.

S1216단계에서, 제6 프로그램 상태(P6)를 목표 프로그램 상태로 갖는 메모리 셀들에 대한 프로그램 동작이 패스로 판단되면, 해당 페이지에 대한 프로그램 동작이 종료될 수 있다. 이후에 선택된 워드라인에 타겟 전압 펄스(Vtp)가 인가되고, 해당 페이지가 아닌 다른 페이지에 프로그램 동작이 시작 될 수 있다. 또는, 제6 프로그램 상태(P6)에 대한 프로그램 동작이 패스로 판단된 후, 선택된 워드라인에 타겟 전압 펄스(Vtp)가 인가되고 해당 페이지에 대한 프로그램 동작이 종료될 수 있다. 타겟 전압 펄스(Vtp)는 이전 프로그램 루프에서 증가된 프로그램 전압의 크기인 스텝 전압(Vstep)보다 더 큰 크기를 가질 수 있다. 예를 들어, 타겟 전압 펄스(Vtp)의 레벨은 이전 프로그램 루프에서 선택된 워드라인에 인가된 프로그램 전압보다 두배의 스텝 전압(2Vstep)크기를 더한 값일 수 있다. 또는 세배의 스텝 전압(3Vstep)크기를 더한 값일 수 있다. 즉, 타겟 전압 펄스(Vtp)는 이전에 프로그램 루프에서 인가되는 프로그램 전압보다 현저히 큰 크기를 갖는 전압 펄스일 수 있다. 타겟 전압 펄스(Vtp)가 인가될 때, 소거 상태(E), 제1 프로그램 상태 내지 제6 프로그램 상태(P1~P6)를 목표 프로그램 상태로 갖는 메모리 셀들에 연결된 비트라인들에는 프로그램 금지 전압이 인가될 수 있다. 반면에, 타겟 전압 펄스(Vtp)가 인가될 때, 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들에 연결된 비트라인들에는 프로그램 허용 전압이 인가될 수 있다. 그리고 마지막 프로그램 상태인 제7 프로그램 상태(P7)에 대한 검증 동작이 생략(skip)될 수 있다. 검증 동작이 생략(skip)되면 더이상 프로그램 루프가 진행되지 않으므로 프로그램 시간이 감소될 수 있다. 실시 예에 따른 메모리 장치는 프로그램 속도가 증가되므로 향상된 프로그램 효율을 가질 수 있다.

도 13은 다른 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.

S1311단계 내지 S1315단계는 도 12를 참조하여 설명된 S1211단계 내지 S1215단계와 동일하거나 상응하므로 중복되는 설명은 생략한다. 여기서는 도 12와 구별되는 차이점을 위주로 설명한다.

S1316단계에서, 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들에 검증 전압을 인가할 수 있다. 검증 전압의 레벨은 제7 프로그램 상태(P7)에 대응하는 문턱전압 분포에 도달여부를 확인할 수 있는 레벨일 수 있다. 예시적으로, 도 9를 참조하여 설명된 제7 검증 전압(Vfy_7)일 수 있다. 메모리 셀들의 특성은 각각 다를 수 있다. 메모리 셀들은 상대적으로 문턱전압이 쉽게 높아지는 패스트 셀과 상대적으로 문턱전압이 쉽게 높아지지 않는 슬로우 셀을 포함할 수 있다. 제6 프로그램 상태(P6)에 대한 프로그램 동작이 패스된 이후에는 제7 프로그램 상태(P7)로 프로그램될 셀들만 남아 있을 것이다. 그리고 그 중에는 이미 제7 프로그램 상태(P7)에 도달한 패스트 셀이 존재할 수 있다. 이것을 구분하기 위해서, 제7 프로그램 상태(P7)로 프로그램 하기 위한 프로그램 전압이 인가되기 전에 검증 전압을 이용한 검증 동작이 수행될 수 있다.

S1317단계에서, 제7 프로그램 상태(P7)에 대한 검증 동작의 결과 프로그램 패스 여부가 판단될 수 있다. 제7 프로그램 상태(P7)에 대한 검증 동작이 패스된 것으로 판단된 메모리 셀들에 대해서는 더이상 전압이 인가되지 않고 종료될 수 있다. 이때, 추가 검증 동작은 생략(skip)될 수 있다. 제7 프로그램 상태(P7)에 대한 검증 동작이 페일된 것으로 판단되면, S1318단계로 진행할 수 있다.

S1318 단계에서, 아직 제7 프로그램 상태(P7)에 도달하지 않은 메모리 셀들에 대해서 타겟 전압 펄스(Vtp)가 인가될 수 있다. 타겟 전압 펄스(Vtp)는 이전 프로그램 루프에서 증가된 프로그램 전압의 크기인 스텝 전압(Vstep)보다 더 큰 크기를 가질 수 있다. 예를 들어, 타겟 전압 펄스(Vtp)의 레벨은 이전 프로그램 루프에서 선택된 워드라인에 인가된 프로그램 전압보다 두배의 스텝 전압(2Vstep)크기를 더한 값일 수 있다. 또는 세배의 스텝 전압(3Vstep)크기를 더한 값일 수 있다. 즉, 타겟 전압 펄스(Vtp)는 이전에 프로그램 루프에서 인가되는 프로그램 전압보다 현저히 큰 크기를 갖는 전압 펄스일 수 있다. 타겟 전압 펄스(Vtp)가 인가될 때, 소거 상태(E), 제1 프로그램 상태 내지 제6 프로그램 상태(P1~P6), 그리고 S1317단계에서 제7 프로그램 상태(P7)에 대해서 패스로 판단된 메모리 셀들에 연결된 비트라인들에는 프로그램 금지 전압이 인가될 수 있다. 반면에, 타겟 전압 펄스(Vtp)가 인가될 때, 제7 프로그램 상태(P7)를 목표 프로그램 상태로 갖는 메모리 셀들에 연결된 비트라인들에는 프로그램 허용 전압이 인가될 수 있다. 그리고 마지막 프로그램 상태인 제7 프로그램 상태(P7)에 대한 검증 동작이 생략(skip)될 수 있다. 검증 동작이 생략(skip)되면 더이상 프로그램 루프가 진행되지 않으므로 프로그램 시간이 감소될 수 있다.

도 14는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.

도 14를 참조하면, 저장 장치(1000)는 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.

반도체 메모리 장치(1300)는 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 읽기, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.

램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.

프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트(Host)가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.

프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.

실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 저장 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 저장 장치(1000)는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 저장 장치(1000)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 15는 도 14의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.

도 15를 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 15에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 14를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 15에서, 하나의 채널에 복수의 반도체 메모리 장치들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 장치가 연결되도록 저장 장치(2000)가 변형될 수 있음이 이해될 것이다.

도 16은 도 15를 참조하여 설명된 저장 장치(2000)를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

도 16을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.

저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.

도 16에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 16에서, 도 15를 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는 도 14를 참조하여 설명된 저장 장치(1000)로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 14 및 도 15를 참조하여 설명된 저장 장치(1000, 2000)들을 모두 포함하도록 구성될 수 있다.

50: 스토리지 장치
100: 메모리 장치
131: 프로그램 동작 제어부
200: 메모리 컨트롤러

Claims

복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 목표 프로그램 상태로 갖는 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법에 있어서,
상기 복수의 프로그램 상태들 중 최상위 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 적어도 하나의 프로그램 루프를 수행하는 단계; 및
상기 최상위 프로그램 상태에 대응하는 하나의 프로그램 펄스를 워드라인에 인가하는 단계;를 포함하고,
상기 적어도 하나의 프로그램 루프는,
상기 복수의 메모리 셀들에 공통 연결된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작 및 상기 복수의 메모리 셀들의 문턱전압이 검증 전압을 초과하는지 여부를 판단하는 검증 동작을 각각 포함하는, 메모리 장치의 동작 방법.
제 1항에 있어서, 상기 프로그램 전압의 크기는,
이전 프로그램 루프에서 상기 워드라인에 인가한 프로그램 전압의 크기보다 스텝 전압만큼 증가한, 메모리 장치의 동작 방법.
제 2항에 있어서,
상기 하나의 프로그램 펄스의 크기와 상기 최상위 프로그램 상태에 인접하는 프로그램 상태에 대응하는 상기 적어도 하나의 프로그램 루프 중 마지막 프로그램 루프에서 인가된 프로그램 전압의 크기의 차이는 상기 스텝 전압의 크기보다 큰, 메모리 장치의 동작 방법.
제 1항에 있어서,
상기 최상위 프로그램 상태에 대응하는 검증 동작을 스킵(skip)하는 동작을 더 포함하는, 메모리 장치의 동작 방법.
제 1항에 있어서, 상기 인가하는 단계는,
상기 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 각각 연결된 비트라인들에는 프로그램 허용 전압을 인가하고, 상기 최상위 프로그램 상태를 제외한 나머지 프로그램 상태들을 목표 프로그램 상태로 갖는 메모리 셀들에 각각 연결된 비트라인들에는 프로그램 금지 전압을 인가하는, 메모리 장치의 동작 방법.
제 5항에 있어서,
상기 프로그램 허용 전압은 접지 전압이고, 상기 프로그램 금지 전압은 전원 전압인, 메모리 장치의 동작 방법.
제 1항에 있어서, 상기 인가하는 단계는,
상기 최상위 프로그램 상태에 인접하는 프로그램 상태에 대응한 상기 적어도 하나의 프로그램 루프 중에서, 마지막 프로그램 루프에 포함된 상기 검증 동작이 패스되는 것에 응답하여 수행하는, 메모리 장치의 동작 방법.
복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 목표 프로그램 상태로 갖는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 복수의 메모리 셀들에 공통 연결된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작 및 상기 복수의 메모리 셀들의 문턱전압이 검증 전압을 초과하는지 여부를 판단하는 검증 동작을 각각 포함하는 적어도 하나의 프로그램 루프를 수행하는 주변 회로; 및
상기 복수의 프로그램 상태들 중 최상위 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 상기 적어도 하나의 프로그램 루프를 수행하고, 상기 최상위 프로그램 상태에 대응하는 하나의 프로그램 펄스를 상기 워드라인에 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부;를 포함하는 메모리 장치.
제 8항에 있어서, 상기 프로그램 전압의 크기는,
이전 프로그램 루프에서 상기 워드라인에 인가한 프로그램 전압의 크기보다, 스텝 전압만큼 증가한, 메모리 장치.
제 9항에 있어서, 상기 프로그램 동작 제어부는,
상기 하나의 프로그램 펄스의 크기와 상기 최상위 프로그램 상태에 인접하는 프로그램 상태에 대응하는 상기 적어도 하나의 프로그램 루프 중 마지막 프로그램 루프에서 인가된 프로그램 전압의 크기의 차이가 상기 스텝 전압의 크기보다 크도록 제어하는, 메모리 장치.
제 8항에 있어서, 상기 프로그램 동작 제어부는,
상기 최상위 프로그램 상태에 대응하는 검증 동작을 생략하도록 상기 주변 회로를 제어하는, 메모리 장치.
제 8항에 있어서, 상기 프로그램 동작 제어부는,
상기 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 각각 연결된 비트라인들에는 프로그램 허용 전압을 인가하고, 상기 최상위 프로그램 상태를 제외한 나머지 프로그램 상태들을 목표 프로그램 상태로 갖는 메모리 셀들에 각각 연결된 비트라인들에는 프로그램 금지 전압을 인가하도록 상기 주변 회로를 제어하는, 메모리 장치.
제 12항에 있어서,
상기 프로그램 허용 전압은 접지 전압이고, 상기 프로그램 금지 전압은 전원 전압인, 메모리 장치.
제 8항에 있어서, 상기 프로그램 동작 제어부는,
상기 최상위 프로그램 상태에 인접하는 프로그램 상태에 대응한 상기 적어도 하나의 프로그램 루프 중에서, 마지막 프로그램 루프에 포함된 상기 검증 동작이 패스되면 상기 하나의 프로그램 펄스를 상기 워드라인에 인가하도록 상기 주변 회로를 제어하는, 메모리 장치.
복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 목표 프로그램 상태로 갖는 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법에 있어서,
상기 복수의 프로그램 상태들 중 최상위 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 적어도 하나의 프로그램 루프를 수행하는 단계;
상기 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 복수의 메모리 셀들의 문턱 전압을 검증하는 단계;
상기 검증하는 단계를 수행한 결과를 기초로, 상기 최상위 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 각각 연결된 비트라인에 인가되는 전압을 제어하는 단계; 및
상기 최상위 프로그램 상태에 대응하는 하나의 프로그램 펄스를 워드라인에 인가하는 단계;를 포함하고,
상기 적어도 하나의 프로그램 루프는,
상기 복수의 메모리 셀들에 공통 연결된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작 및 상기 복수의 메모리 셀들의 문턱전압이 검증 전압을 초과하는지 여부를 판단하는 검증 동작을 각각 포함하는, 메모리 장치의 동작 방법.
제 15항에 있어서, 상기 프로그램 전압의 크기는,
이전 프로그램 루프에서 상기 워드라인에 인가한 프로그램 전압의 크기보다 스텝 전압만큼 증가한, 메모리 장치의 동작 방법.
제 16항에 있어서,
상기 하나의 프로그램 펄스의 크기와 상기 최상위 프로그램 상태에 인접하는 프로그램 상태에 대응하는 상기 적어도 하나의 프로그램 루프 중 마지막 프로그램 루프에서 인가된 프로그램 전압의 크기의 차이는 상기 스텝 전압의 크기보다 큰, 메모리 장치의 동작 방법.
제 15항에 있어서, 상기 제어하는 단계는,
상기 최상위 프로그램 상태에 대응하는 검증 동작을 수행한 결과, 페일로 판단된 메모리 셀들에 각각 연결된 비트라인들에는 프로그램 허용 전압을 인가하고,
상기 프로그램 허용 전압은 접지 전압인, 메모리 장치의 동작 방법.
제 15항에 있어서, 상기 제어하는 단계는,
상기 최상위 프로그램 상태에 대응하는 검증 동작을 수행한 결과, 패스로 판단된 메모리 셀들에 각각 연결된 비트라인들에는 프로그램 금지 전압을 인가하고,
상기 프로그램 금지 전압은 전원 전압인, 메모리 장치의 동작 방법.
제 15항에 있어서, 상기 인가하는 단계는,
상기 최상위 프로그램 상태에 인접하는 프로그램 상태에 대응한 상기 적어도 하나의 프로그램 루프 중에서, 마지막 프로그램 루프에 포함된 상기 검증 동작이 패스되는 것에 응답하여 수행하는, 메모리 장치의 동작 방법.