CN106782655B - 半导体存储装置及其操作方法 - Google Patents

Abstract

提供了一种半导体存储装置及其操作方法，该半导体存储装置包括各自具有n个程序状态中的一个作为目标程序状态的多个存储单元，该操作方法包括：将具有第一组程序状态作为目标程序状态的第一组存储单元设置为程序允许模式；将具有第二组程序状态作为目标程序状态的第二组存储单元设置为程序禁止模式；按照程序状态的级别的升序对n个程序状态中的第i执行程序操作和程序验证操作；以及在对第i程序状态的程序验证操作成功后，将具有第i程序状态的第一组存储单元中的一个或更多个存储单元从程序允许模式改变为程序禁止模式，且将具有第(i+k)程序状态的第二组存储单元中的一个或更多个存储单元从程序禁止模式改变为程序允许模式。

Description

半导体存储装置及其操作方法

技术领域

本公开的一方面涉及一种电子设备，且更具体地，涉及一种半导体存储装置及其操作方法。

背景技术

半导体存储装置是通过使用半导体(例如，硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等)来实现的存储装置。在半导体存储装置中包括易失性存储装置和非易失性存储装置。

易失性存储装置是一种当供电受阻时消除存储的数据的存储装置。静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)被包括在易失性存储装置中。非易失性存储装置是一种当供电受阻时保持所存储的数据的存储装置。只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除且可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)被包括在非易失性存储装置中。闪存宽泛地分类为NOR类型和NAND类型。

发明内容

本发明的实施方式提供了一种表现出改进的可靠性的半导体存储装置及其操作方法。

根据本公开的一方面，提供了一种半导体存储装置的操作方法，该半导体存储装置包括多个存储单元，所述多个存储单元各自具有n个程序状态中的一个作为目标程序状态，所述操作方法包括以下步骤：将第一组存储单元设置为程序允许模式，所述第一组存储单元具有第一组程序状态作为所述目标程序状态；将第二组存储单元设置为程序禁止模式，所述第二组存储单元具有第二组程序状态作为所述目标程序状态；按照所述程序状态的级别的升序对n个程序状态中的第i程序状态执行程序操作和程序验证操作；以及在对所述第i程序状态执行的所述程序验证操作成功后，将具有所述第i程序状态的所述第一组存储单元中的一个或更多个存储单元从所述程序允许模式改变为所述程序禁止模式，并且将具有第(i+k)程序状态的所述第二组存储单元中的一个或更多个存储单元从所述程序禁止模式改变为所述程序允许模式。

根据本公开的一方面，提供了一种半导体存储装置的操作方法，该半导体存储装置包括多个存储单元，所述多个存储单元各自具有n个程序状态中的一个作为目标程序状态，所述操作方法包括以下步骤：根据第一程序模式设置、第二程序模式设置以及第三程序模式设置中的一个来执行对所述存储单元的程序操作，直至满足第一条件；根据第一程序模式设置、第二程序模式设置以及第三程序模式设置中的另一个来执行对所述存储单元的程序操作，直至满足第二条件；以及根据第一程序模式设置、第二程序模式设置以及第三程序模式设置中的剩余一个来执行对所述存储单元的程序操作。

根据本公开的一方面，提供了一种半导体存储装置，该半导体存储装置包括：多个存储单元，所述多个存储单元各自具有n个程序状态中的一个作为目标程序状态；以及外围电路，所述外围电路被配置为执行以下操作：将第一组存储单元设置为程序允许模式，所述第一组存储单元具有第一组程序状态作为所述目标程序状态；将第二组存储单元设置为程序禁止模式，所述第二组存储单元具有第二组程序状态作为所述目标程序状态；按照所述程序状态的级别的升序对n个程序状态中的第i执行程序操作和程序验证操作；以及在对第i程序状态的所述程序验证操作成功后，将具有所述第i程序状态的所述第一组存储单元中的一个或更多个存储单元从所述程序允许模式改变为所述程序禁止模式，并且将具有第(i+k)程序状态的所述第二组存储单元中的一个或更多个存储单元从所述程序禁止模式改变为所述程序允许模式。

根据本公开的一方面，提供了一种半导体存储装置，该半导体存储装置包括：多个存储单元，所述多个存储单元各自具有n个程序状态中的一个作为目标程序状态；以及外围电路，所述外围电路被配置为执行以下操作：根据第一程序模式设置、第二程序模式设置以及第三程序模式设置中的一个对所述存储单元执行程序操作，直至满足第一条件；根据第一程序模式设置、第二程序模式设置以及第三程序模式设置中的另一个对所述存储单元执行所述程序操作，直至满足第二条件；以及根据第一程序模式设置、第二程序模式设置以及第三程序模式设置中的剩余一个对所述存储单元执行所述程序操作。

附图说明

图1是例示存储系统的配置的框图。

图2是例示图1的半导体存储装置的结构的框图。

图3是例示图2的存储单元阵列的结构的示图。

图4是例示在程序操作期间施加至字线的电压及其通过干扰的示图。

图5是例示在程序操作期间与选择的字线相邻并且具有擦除状态的存储单元的阈值电压的改变的曲线图。

图6是例示在程序操作期间针对存储单元的目标程序状态施加至位线的电压的示图。

图7是例示根据本公开的实施方式的半导体存储装置的操作方法的流程图。

图8是例示根据本公开的另一实施方式的半导体存储装置的操作方法的流程图。

图9是例示根据本公开的另一实施方式的半导体存储装置的操作方法的流程图。

图10是例示当半导体存储装置根据图7的实施方式来操作时施加至位线的电压的示图。

图11是例示当半导体存储装置根据图8的实施方式来操作时施加至位线的电压的示图。

图12是例示当半导体存储装置根据图9的实施方式来操作时施加至位线的电压的示图。

图13是例示图1的存储系统的应用示例的框图。

图14是例示图12的存储系统的应用示例的框图。

图15是例示包括参照图13描述的存储系统的计算系统的框图。

具体实施方式

在以下详细描述中，针对结构和功能性描述仅示出了本发明的特定示例性实施方式。然而，本发明的范围不限于本说明书的详细描述，而是由所附权利要求书来限定，但是本领域技术人员将理解，在不脱离如权利要求书中所阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种变更。

提供实施方式以用于向本发明所属的领域中的技术人员充分公开本发明。术语“第一”、“第二”等可以被用于将类似的元件彼此区分，然而，要注意的是，这些术语并不旨在以任何方式来限制这些元件。例如，第一元件可以等同地被称为第二元件，并且第二元件可以被称为第一元件。另外，单数术语也包括复数，除非另外明确声明。

在以下详细描述中，通过例示的方式仅简单地示出和描述了本发明的特定示例性实施方式。本领域技术人员会认识到，在不脱离本发明的精神和范围的情况下，全部可以以各种不同的方式来修改所述实施方式。因此，附图和描述将被认为本质上是例示性的而非限制性的。另外，将理解的是，当元件或层被称为“在”另一元件或层“上”、“耦接至”或“联接至”另一元件或层时，它可以直接在另一元件或层上、直接耦接或联接至另一元件或层，或者可以存在介于中间的元件或层。相比之下，当元件被称为“直接在”另一元件或层“上”、“直接耦接至”或“直接联接至”另一元件或层时，不存在介于中间的元件或层。遍及全文类似的编号指代类似的元件。如本文中所使用，术语“和/或”包括一个或更多个相关联列出的项的任何和全部组合。

本文中所使用的术语仅用于描述特定实施方式的目的，且并不旨在限制本公开。还将理解的是，术语“包括”、“包含”、“含有”和“具有”在本说明书中被使用时，指定存在所述特征、整数、操作、元件和/或部件，但是并不排除存在或增加一个或更多个其他特征、整数、操作、元件、部件和/或它们的组。

除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明所属的领域中的普通技术人员通常所理解的相同的含义。还将理解的是，诸如在通常使用的词典中定义的那些的术语应被解释为具有与它们在相关技术背景下的含义一致的含义，并且将不会在理想的或过于正式的意义下被解释，除非本文中明确做如此限定。

本文中已公开了示例性实施方式，并且尽管采用了特定的结构或功能性说明，但是它们仅在一般性和描述性意义下被使用和被解释，且并不用于限制的目的。

下文中，将参照附图详细描述本发明的实施方式。

图1是例示存储系统的配置的框图。

存储系统50包括半导体存储装置100和控制器200。

半导体存储装置100可以是或包括NAND闪存、垂直NAND、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和旋转转矩随机存取存储器(STT-RAM)，这些存储器包括在半导体存储装置100中。此外，本发明的半导体存储装置100可以通过三维阵列结构来实现。除了电荷存储层被配置为绝缘层的电荷捕获闪存(CTF)之外，本发明可以被应用于电荷存储层被配置为浮栅(FG)的闪存装置。

半导体存储装置100可以包括存储单元阵列110和用于驱动该存储单元阵列110的外围电路120。存储单元阵列110可以包括多个非易失性存储单元。这些存储单元可以根据它们的可存取性和/或它们的使用目的按单元被分组。例如，存储单元可以按照一次能够存取以从其中读取数据或向其中中写入数据的页面来分组。这些页面可以按照存储块来分组。

存储单元阵列100可以包括多个存储块，并且多个存储块可以根据使用目的而被用作系统块和用户块。

外围电路120可以响应于对控制器200的控制来操作。外围电路120可以响应于对控制器200的控制并且将程序数据传送至存储单元阵列110。外围电路120可以从存储单元阵列110读取数据以及操作以删除存储单元阵列110的数据。

在各种实施方式中，半导体存储装置100的读取操作和程序操作可以以每个页面为基础而被执行。这意味着数据可能不会单独地从单个存储单元中读取或写入至单个存储单元，而是同时从形成单个页面的存储单元的组中读取或写入至该组。半导体存储装置100的删除操作可以以每个存储块为基础而被执行。这意味着存储在存储单元中的数据不能单独地一次从一个存储单元中或者按页面来擦除，而是仅同时针对形成存储块的所有存储单元来擦除。

在程序操作期间，外围电路120可以从控制器200接收表示程序操作的命令、物理地址PA和写入数据。在外围电路120中，当由物理地址PA选择一个存储块和包括在相应存储块中的一个页面时，写入数据可以被编程至所选择的页面。

在读取操作期间，外围电路120可以从控制器200接收表示读取操作的命令(下文中为读取命令)和物理块地址(PBA)。外围电路120可以从由物理块地址(PBA)选择的一个存储块和其中包括的一个页面中读取数据，并且向控制器200输出读取的数据(下文中为页面数据)。

在删除操作期间，外围电路120可以从控制器200接收表示删除操作的命令和物理块地址(PBA)。物理块地址(PBA)可以指定一个存储块。外围电路120可以删除与该物理块地址(PBA)对应的存储块的数据。

控制器200可以控制半导体存储装置100的一般性操作。控制器200可以响应于来自外部主机的请求而对半导体存储装置100进行存取。控制器200可以经由半导体存储装置100的外围电路120来控制半导体装置100的操作。

控制器200可以是任何合适的控制器。例如，如图1所示，控制器200可以包括RAM210、存储器控制单元200和纠错码电路230。

随机存取存储器(RAM)210可以根据存储器控制单元200的控制来操作，并且被用作工作存储器、缓冲存储器和高速缓存存储器。当RAM 210被用作工作存储器时，由存储器控制单元220处理的数据可以被临时存储。当RAM 220被用作缓冲存储器时，RAM 200可以被用于缓冲从主机(未示出)向半导体存储装置100或从半导体存储装置100向主机(未示出)发送的数据。

存储器控制单元220可以将从主机接收的逻辑块地址(LBA)改变为物理块地址(PBA)。例如，存储器控制单元220可以被配置为控制半导体存储装置100的读取操作、程序操作、删除操作或后台操作。存储器控制单元220可以被配置为驱动固件以控制半导体存储装置100。

存储器控制单元220可以将主机提供的逻辑块地址(LBA)通过闪存转换层(FTL)改变为物理块地址(PBA)。更详细地，闪存转换层(FTL)可以通过使用映射表来接收逻辑块地址(LBA)并且将该逻辑块地址(LBA)改变为物理块地址(PBA)。物理块地址(PBA)可以是指示存储单元阵列100的特定字线的页面编号。可以使用任何合适的映射方法。例如，映射方法可以包括存储在控制器中的可以将逻辑块地址与相应的物理块地址链接的映射表的使用。映射方法可以基于映射单元而改变。代表性的映射方法可以包括页面映射方法、块映射方法和混合映射方法。

纠错码电路(ECC)230可以是用于在从存储装置100读取或向存储装置100写入的数据中检测和纠正错误的任何合适的电路。例如，ECC 230可以生成与要被程序化的数据对应的纠错码(ECC)的奇偶性。另外，在读取操作期间，纠错码电路230可以通过使用与读取的页面数据对应的奇偶性来纠正错误。该纠错码电路230可以通过使用编码调制(例如，低密度奇偶校验(LDPC)码；Bose、Chaudhri、Hocquenghem(BCH)码；涡轮码；里德-索罗门(Reed-Solomon)码；卷积码；递归系统码(RSC)；网络编码调制(TCM)；块编码调制(BCM)和汉明码)来纠正错误。

在读取操作期间，纠错码电路230可以纠正所读取的页面数据的错误。当在所读取的页面数据中包括超过要被纠正的位数的错误位时，解码可能会失败。当在所读取的页面数据中包括等于或小于要被纠正的位数的错误位时，解码可以成功。

解码成功可以表示相应的读取命令被通过。解码失败可以表示相应的读取命令失败。当解码成功时，控制器200可以向主机输出错误被纠正的页面数据。

图2是例示图1的半导体存储装置100的结构的框图。

图3是例示图2的存储单元阵列110的结构的示图。

参照图2，半导体存储装置100可以包括存储单元阵列110和外围电路120。

参照图3，存储单元阵列110可以包括多个存储块BLK1至BLKz。

包括在存储单元阵列110中的多个存储单元可以根据使用的目的而被使用。多个块可以被分成主块和附加块，并且与存储单元的操作有关的各种设置信息可以被存储在附加块中。

参照图3，第一存储块BLK1至第z存储块BLKz可以共同地被联接到第一位线BL1至第m位线BLm。在图3中，为便于说明而例示了包括在多个存储块BLK1至BLKz当中的第一存储块BLK1中的元件，并且省略了包括在存储块BLK2至BLKz中的每一个中的元件。存储块BLK2至BLKz中的每一个可以被配置为与第一存储块BLK1相同。

第一存储块BLK1可以包括多个单元串CS1_1至CS1_m。第一单元串CS1_1至第m单元串CS1_m中的每一个可以分别被联接至第一位线BL1至第m位线BLm。

第一单元串CS1_1至第m单元串CS1_m中的每一个可以包括漏极选择晶体管DST、串联联接的多个存储单元MC1至MCn和源极选择晶体管SST。漏极选择晶体管DST可以被联接至漏极选择线DSL1。第一存储单元MC1至第n存储单元MCn可以分别被联接至第一字线WL1至第n字线WLn。源极选择晶体管SST可以被联接至源极选择线SSL1。漏极选择晶体管DST的漏极侧可以被联接至相应的位线。第一单元串CS1_1至第m单元串CS1_m的漏极选择晶体管可以分别被联接至第一位线BL1至第m位线BLm。源极选择晶体管SST的源极侧可以被联接至公共源极线CSL。作为一种实施方式，公共源极线CSL可以共同地被联接至第一至第z存储块BLK1至BLKz。

漏极选择线DSL1、第一字线WL1至第n WLn以及源极选择线SSL1可以被包括在图2的行线RL中。漏极选择线DSL1、第一字线WL1至第n WLn以及源极选择线SSL1可以通过地址解码器121控制。公共源极线CSL可以通过控制逻辑125来控制。第一位线BL1至第m位线BLm可以通过读取和写入电路123来控制。

参照图2，外围电路120可以包括地址解码器121、电压发生器122、读取和写入电路123、输入/输出缓冲器124、控制逻辑125和程序模式设置单元126。

地址解码器121可以通过行线RL被联接至存储单元阵列。地址解码器121可以被配置为响应于控制逻辑125的控制而操作。

作为一种实施方式，地址解码器121可以包括地址缓冲器、块解码器和行解码器。

地址解码器121可以通过控制逻辑125来接收地址PA。半导体存储装置100的程序操作可以按照页面为单位来执行。在程序操作期间接收的物理块地址PA可以包括块地址或行地址中的至少一个。在读取程序操作期间接收的物理块地址PA可以包括块地址或行地址中的至少一个。

地址解码器121可以被配置为在所接收的地址PA当中执行对块地址的解码。地址解码器121可以根据解码的块地址在存储块BLK1至BLKz当中选择一个存储块。

地址解码器121可以被配置为在所接收的物理块地址PA当中执行对行地址的解码，并且在所选择的存储块当中选择一个字线。一个页面可以被相应地选择。

地址解码器121可以通过根据所解码的行地址将从电压发生器122提供的电压施加至行线RL来选择所选择的存储块的一个字线。在程序操作期间，地址解码器121可以向所选择的字线施加程序脉冲，以及向未选择的字线施加低于程序脉冲的通过脉冲。在写入操作期间，地址解码器121可以向所选择的字线施加读取电压，以及向与所选择的字线相邻的未选择的字线施加第一通过电压和第二通过电压。

电压发生器122可以被配置为通过使用向半导体存储装置100提供的外部电源电压来生成多个电压。电压发生器122可以响应于控制逻辑125的控制来操作。例如，电压发生器122可以通过调整外部电源电压来生成内部电源电压。在电压发生器122中生成的内部电源电压可以被提供至地址解码器121、读取和写入电路123、输入/输出缓冲器124、控制逻辑125和程序模式设置单元126，并且被用作半导体存储装置100的操作电压。

电压发生器122可以通过使用外部电源电压和内部电源电压中的至少一个来生成多个电压。作为一种实施方式，电压发生器122可以包括接收内部电源电压的多个泵电容器，并且通过响应于控制逻辑125的控制选择性地激活多个泵电容器来生成多个电压。例如，电压发生器122可以生成施加至在读取操作期间选择的字线的读取电压以及施加至未选择的字线的通过电压。

读取和写入电路123可以通过位线BL被联接至存储单元阵列110。读取和写入电路123可以响应于控制逻辑125的控制来操作。

读取和写入电路123可以在程序验证操作期间从存储单元阵列100的所选择的页面中读取页面数据DATA，并且确定读取数据的程序操作完成。

读取和写入电路123可以响应于控制逻辑125的控制，并且控制施加至与存储单元阵列110联接的位线BL的偏置。更详细地，读取和写入电路123可以根据控制逻辑125的控制选择性地向位线BL施加程序允许电压或程序阻止电压。在各种实施方式中，读取和写入电路123可以向位线BL施加程序控制电压。

输入/输出缓冲器124可以通过数据线DL被联接至读取和写入电路123。输入/输出缓冲器124可以响应于控制逻辑125的控制来操作。输入/输出缓冲器124可以在程序操作期间从控制器200接收存储的数据DATA。

控制逻辑125可以被配置为控制半导体存储装置100的操作。控制逻辑125可以接收命令CMD和物理块地址PA。在读取操作期间，命令CMD可以是读取命令。在程序操作期间，命令CMD可以是表示程序操作的命令。在删除操作期间，命令CMD可以是表示删除操作的命令。控制逻辑125可以被配置为响应于所接收的命令CMD来控制地址解码器121、电压发生器122、读取和写入电路123和输入/输出缓冲器124以及程序模式设置单元126。

程序操作可以通过多个程序循环来执行。程序循环可以向所选择的字线施加程序电压，并且包括验证存储单元的程序状态的操作。验证程序状态的操作可以向所选择的字线施加程序验证电压、从所选择的页面读取页面数据DATA并且确定读取数据的程序是否被完成。

控制逻辑125可以根据程序验证操作的结果通过控制读取和写入电路123来确定施加至与存储单元阵列110联接的位线BL的电压。控制逻辑125可以控制读取和写入电路123以根据存储单元的程序状态选择性地向每个位线BL施加程序允许电压或程序阻止电压。

程序模式设置单元126可以根据与存储单元阵列110的字线WL联接的存储单元的目标程序状态来设置程序模式。控制逻辑125可以控制读取和写入电路123以根据程序模式设置单元126的程序状态来选择性地向每个位线BL施加程序允许电压或程序阻止电压(program prevent voltage)。

与所选择的字线联接的多个存储单元可以具有它们自身的目标程序状态。在各种实施方式中，该目标程序状态可以具有第一程序状态PV1至第n程序状态PVN。每个程序状态可以以存储单元的阈值电压为基础而被分类。具有较低程序状态作为目标程序状态的存储单元可以被程序化为具有相比具有高存储程序状态作为目标程序状态的存储单元更低的阈值电压。在本说明书中，将在一个存储单元中存储三位的TLC方法(即，N为7)的程序描述为示例，但这是为了便于说明，且并不限于通过TLC方法程序化的存储单元。

控制逻辑125在程序操作期间可以向所选择的字线WL施加程序电压，以及向未选择的字线WL施加通过电压。在控制逻辑125在程序操作期间向字线WL施加程序电压或通过电压的同时，控制逻辑125可以控制读取和写入电路123以根据程序模式设置单元126的设置状态向位线BL施加程序允许电压或程序阻止电压。

程序允许模式的存储单元可以通过将程序允许模式的存储单元联接至的位线BL而提供有程序允许电压。程序允许电压的电平可以是地电压电平0V。

程序禁止模式的存储单元可以通过将程序禁止模式的存储单元联接至的位线BL而提供有程序禁止电压(program inhibit voltage)。程序阻止电压的电平可以是电源电压电平Vcc。

根据本发明的实施方式，程序模式设置单元126可以将在包括在存储单元阵列110中的多个存储单元当中的包括在第一存储单元组中的存储单元设置为程序允许模式。程序模式设置单元126可以将在包括在存储单元阵列110中的多个存储单元当中的包括在第二存储单元组中的存储单元设置为程序禁止模式。

在各种实施方式中，第一存储单元组可以包括各自具有在“n”个程序状态PV1至PVn(即，7个程序状态PV1至PV7)的第一至第m程序状态PV1至PVm当中的目标程序状态的存储单元。第二存储单元组可以包括各自具有在“n”个程序状态PV1至PVn的第(m+1)至第n程序状态PV(m+1)至PVn当中的目标程序状态的存储单元。m值可以根据实施方式而被不同地设置。

程序模式设置单元126可以根据程序验证结果来将存储单元的程序允许模式改变为程序禁止模式。程序验证的成功可以表示存储单元的阈值电压达到它的目标程序状态。程序验证的失败可以表示存储单元的阈值电压并未达到它的目标程序状态。

在程序操作期间，当程序模式设置单元126在程序验证操作期间对作为目标程序状态的第i程序状态(1≤i≤7)的程序验证成功时，该程序模式设置单元126可以将具有第(i+k)程序状态(即，k＝3)作为它的目标程序状态的存储单元设置为程序允许模式，同时将具有第i程序状态作为目标程序状态的存储单元或验证成功的存储单元设置为程序禁止模式。

根据另一实施方式，程序模式设置单元126可以具有多个程序模式设置(即，第一程序模式设置至第三程序模式设置)。施加至位线的电压可以取决于多个程序模式设置。

第一程序模式设置至第三程序模式设置中的每一个可以针对经过程序操作的每个存储单元来限定程序允许模式和程序禁止模式，使得一个或更多个预定目标程序状态的存储单元被设置为程序允许模式，同时其它存储单元被设置为程序禁止模式。每个存储单元可以具有在“n”个程序状态PV1至PVn当中的它自身的目标程序状态。程序操作可以被执行为使得每个存储单元的阈值电压达到相应的目标程序状态。

在程序操作期间，根据第一程序模式设置至第三程序模式设置中的每一个，程序允许模式的存储单元可以通过程序允许模式的存储单元被联接至的位线BL而被提供有程序允许电压，同时程序禁止模式的存储单元可以通过程序禁止模式的存储单元被联接至的位线BL而被提供有程序禁止电压。

根据本发明的实施方式，程序模式设置单元126可以根据对预定目标程序状态的程序验证的结果而将程序操作的第一程序模式设置至第三程序模式设置从一个改变为另一个。例如，在对作为目标程序状态的第二程序状态PV2的程序验证成功后，程序模式设置单元126可以将程序操作的程序模式设置从第一程序模式改变为第二程序模式。例如，程序模式设置单元126可以在对作为目标程序状态的第四程序状态PV4的程序验证成功后，将程序操作的程序模式设置从第二程序模式改变为第三程序模式。

根据本发明的另一实施方式，程序模式设置单元126可以根据预定数量的施加的程序脉冲来将程序操作的第一程序模式设置至第三程序模式设置从一个改变为另一个。例如，当施加的程序脉冲的数量达到可施加的程序脉冲的总数量的三分之一时，程序模式设置单元126可以将程序操作的程序模式设置从第一程序模式改变为第二程序模式。例如，当施加的程序脉冲的数量达到可施加的程序脉冲的总数量的三分之二时，程序模式设置单元126可以将程序操作的程序模式设置从第二程序模式改变为第三程序模式。

下文中，将通过图4和图5来描述通过干扰。

图4是例示在程序操作期间施加至字线的电压及其通过干扰的示图。

图4可以表示包括在一个存储块中的多个存储单元串CS1至CSm。“m”个单元串CS1至CSm可以被联接至“m”个位线BL1至BLm。

第一单元串CS1至第m单元串CSm中的每一个可以包括漏极选择晶体管DST、串联联接的多个存储单元M1至Mn和源极选择晶体管SST。漏极选择晶体管DST可以被联接至漏极选择线DSL。第一存储单元M1至第n存储单元Mn中的每一个可以被联接至第一字线WL1至第n字线WLn。源极选择晶体管SST可以被联接至源极选择线SSL。漏极选择晶体管DST的漏极侧可以被联接至相应位线。第一单元串CS1至第m单元串CSm的漏极晶体管可以分别被联接至第一位线BL1至第m位线BLm。源极选择晶体管的源极侧可以被联接至公共源极线CSL。

参照图4，为执行程序而选择的字线WL是第二字线WL2。联接至第二字线WL2的多个存储单元可以构成一个页面。联接至第二字线WL的每个存储单元可以具有第一程序状态PV1、第二程序状态PV2和第七程序状态PV7作为目标程序状态。

程序电压Vpgm可以被施加至在程序操作期间选择的第二字线WL2。另外，程序验证电压Vvrfy可以被施加至根据程序操作选择的字线WL2。当程序电压Vpgm和程序验证电压Vvrfy被施加至所选择的字线WL2时，通过电压Vpass可以被施加至未选择的字线。可以通过向与所选择的字线WL2相邻的字线WL1和WL3施加每个通过电压Vpass来防止联接至未选择的字线的存储单元的阈值电压的改变。程序允许电压(例如：0V)可以被施加，使得联接至所选择的字线的存储单元可以在每个位线中被程序化。换言之，由于位线共同地被联接至第一单元串CS1至第m单元串CSm，所以在程序操作期间可以施加程序允许电压。另外，程序阻止电压可以顺序地被施加至位线，在所述位线中随着程序操作进行而完成程序化的单元被联接。在执行程序操作的同时，通过电压Vpass可以相继地被施加至与和所选择的字线WL2相邻的未选择的字线WL3和WL1联接的存储单元403。因此，通过电压Vpass可以重复地被施加至栅极，并且程序允许电压可以重复地被施加至位线，与未选择的字线WL1和WL3联接的存储单元403的阈值电压可能会增加。该现象被称为通过干扰。具体地，在与联接至位线BLm-1的所选择的字线W2相邻的存储单元404和405中(在该位线BLm-1中具有高目标程序状态的存储单元被联接)，在相对长的时间内可能会发生通过干扰，直至程序禁止电压被施加至位线。因此，与所选择的字线相邻的存储单元404和405的阈值电压可能被改变，且半导体存储装置的可靠性可能会降低。

图5是例示在程序操作期间与所选择的字线相邻并且具有擦除状态的存储单元的阈值电压的改变的曲线图。

图5例示了图4中描述的与所选择的字线相邻的存储单元404和405的通过干扰的影响。详细地，图5例示了具有与所选择的字线相邻的存储单元具有擦除状态ERS的低阈值电压的阈值电压变化。

根据图5，在早期的程序阶段，当执行将所选择的字线的存储单元程序化为第一程序状态的第一程序操作(第一PGM)和将所选择的字线的存储单元程序化为第二程序状态的第二程序操作(第二PGM)时，与所选择的字线相邻并且处于擦除状态(ERS)的存储单元的阈值电压可能会增加。

图6是例示在程序操作期间针对存储单元的目标程序状态施加至位线的电压的示图。

参照图6，程序操作可以包括程序早期阶段610、程序中期阶段620和程序后期阶段630。位线可以被联接至存储单元，这些存储单元各自具有在第一至第七程序状态PV1至PV7当中的目标程序状态。

在程序早期阶段610开始时，存储单元尚未被程序化，且因此被设置为程序允许模式PGM MODE并被提供有程序允许电压。因此，程序允许电压可以被施加至位线，具有第三程序状态PV3和第四程序状态PV4作为目标程序状态的存储单元601和具有第五程序状态PV5至第七程序状态PV7的存储单元603被联接至这些位线。因此，在与具有第三至第七程序状态PV3至PV7作为目标程序状态的存储单元601和603相邻的存储单元中可能会出现电压电平为高的通过干扰现象。

作为程序早期阶段610的结果，在对作为目标程序状态的第一和第二程序状态PV1和PV2的验证成功后，可以完成具有第一和第二程序状态PV1和PV2作为目标程序状态的存储单元的程序。因此，具有第一和第二程序状态PV1和PV2作为目标程序状态的存储单元被设置为程序禁止模式INHIBIT MODE。程序禁止电压被提供至具有第一和第二程序状态PV1和PV2作为目标程序状态的存储单元所联接至的位线。

在程序中期阶段620期间，具有第三至第七程序状态PV3至PV7的存储单元601和603保持设置为程序允许模式PGM MODE，并且再次被提供有程序允许电压。因此，在与具有第三至第七程序状态PV3至PV7作为目标程序状态的存储单元601和603相邻的存储单元中仍可能出现通过干扰现象。

作为程序中期阶段620的结果，在对作为目标程序状态的第三程序状态PV3和第四程序状态PV4的验证成功后，可以完成具有第三程序状态PV3和第四程序状态PV4作为目标程序状态的存储单元的程序。因此，具有第三程序状态PV3和第四程序状态PV4作为目标程序状态的存储单元被设置为程序禁止模式INHIBIT MODE。程序禁止电压被提供至具有第一程序状态PV1至第四程序状态PV4作为目标程序状态的存储单元所联接至的位线。

在程序后期阶段630期间，具有第五程序状态PV5至第七程序状态PV7的存储单元603保持设置为程序允许模式PGM MODE，并且仍然被提供有程序允许电压。因此，在与具有第五程序状态PV5至第七程序状态PV7作为目标程序状态的存储单元603相邻的存储单元中仍可能出现通过干扰现象。

图7是例示根据本公开的实施方式的半导体存储装置的操作方法的流程图。

参照图7，在步骤701处，半导体存储装置100可以将存储单元阵列110中的联接至所选择的字线的多个存储单元当中的第一存储单元组的存储单元设置为程序允许模式。另外，半导体存储装置100可以将存储单元阵列110中的联接至所选择的字线的多个存储单元当中的第二存储单元组的存储单元设置为程序禁止模式。如上所示例，第一存储单元组可以包括各自具有在“n”个程序状态PV1至PVn的第一至第m程序状态PV1至PVm当中的目标程序状态的存储单元。第二存储单元组可以包括各自具有在“n”个程序状态PV1至PVn的第(m+1)至第n程序状态PV(m+1)至PVn当中的目标程序状态的存储单元。作为一种实施方式，m可以为3(三)。m的值可以根据实施方式来不同地选择。

在步骤703处，半导体存储装置100可以对联接至所选择的字线的多个存储单元执行在“n”个程序状态PV1至PVn当中的程序操作。当程序脉冲被施加至在程序操作期间选择的字线时，根据程序模式设置，每个不同的电压可以被施加至与所选择的字线联接的存储单元的位线。

更详细地，程序允许电压可以被施加至程序允许模式的存储单元的位线，而程序禁止电压被施加至程序禁止模式的存储单元的位线。程序允许电压的电平可以是地电压电平(0V)。程序阻止电压的电平可以是电源电压电平(Vcc)。

在步骤705处，半导体存储装置100可以对具有第i程序状态作为目标程序状态的存储单元执行验证操作。如上所示，程序验证的成功可以表示存储单元的阈值电压达到它的目标程序状态。程序验证的失败可以表示存储单元的阈值电压并未达到它的目标程序状态。

作为步骤705的验证操作的结果，当对具有第i程序状态作为目标程序状态的存储单元的程序验证失败时，半导体存储装置可以返回至步骤703并且将程序脉冲施加至所选择的字线。使用增加步进脉冲程序ISPP方法。

作为步骤705的验证操作的结果，当对具有第i程序状态作为目标程序状态的存储单元的程序验证成功时，半导体存储装置可以进行至步骤706。

在步骤706处，半导体存储装置100可以将具有第i程序状态作为目标程序状态的存储单元或验证成功的存储单元设置为程序禁止模式。

在707阶段处，半导体存储装置100可以确定对与所选择的字线联接的存储单元的程序操作是否完成。作为确定的结果，当对与所选择的字线联接的所有存储单元的程序操作被完成时，该处理可以结束。当尚未完成对所有存储单元的程序操作时，半导体存储装置可以进行至步骤709。

在步骤709处，半导体存储装置100可以将具有第(i+k)程序状态作为目标程序状态的存储单元设置为程序允许模式。在一种实施方式中，i和k的值可以是自然数或整数。在一种实施方式中，k可以是三(3)。

步骤709可以是可选的。当不存在具有第(i+k)程序状态作为目标程序状态的存储单元时，步骤709可以被跳过。

对于具有下一程序状态的存储单元或具有第(i+1)程序状态(步骤S711)作为目标程序状态的存储单元，半导体存储装置100可以重复步骤703至711。

图10是例示当半导体存储装置根据图7的实施方式操作时施加至位线的电压的示图。

在图10中作为示例描述了在一个存储单元中存储三个数据位的TLC方法。然而，本公开的实施方式可以被应用于如上所述在一个存储单元中存储任意数量的位的方法(MLC或QLC)，并且明确指出本公开的实施方式可以不限于以TLC方法程序化的存储单元。

参照图10，半导体存储装置100可以按照升序对“n”个程序状态PV1至PVn的目标程序状态执行程序操作。

根据实施方式，当半导体存储装置100在程序验证操作期间对作为目标程序状态的第i程序状态的程序验证成功时，半导体存储装置100可以将具有第(i+k)程序状态作为它的目标程序状态的存储单元设置为程序允许模式PGM MODE，同时将具有第i程序状态作为目标程序状态的存储单元或验证成功的存储单元设置为程序禁止模式INHIBIT MODE。

初始地，半导体存储装置100可以在存储单元阵列110中的与所选择的字线联接的多个存储单元当中将第一存储单元组的存储单元设置为程序允许模式PGM MODE。另外，半导体存储装置100可以在存储单元阵列110中的与所选择的字线联接的多个存储单元当中将第二存储单元组的存储单元设置为程序禁止模式INHIBIT MODE。第一存储单元组的存储单元可以具有第一程序状态PV1至第三程序状态PV3作为目标程序状态，并且第二存储单元组的存储单元可以具有第四程序状态PV4至第七程序状态PV7作为目标程序状态。

随着程序操作继续，程序允许电压可以被施加至程序允许模式的存储单元的位线，而程序禁止电压被施加至程序禁止模式的存储单元的位线。

当对具有第i程序状态(即，第一程序状态PV1)作为目标程序状态的存储单元的程序验证成功时，半导体存储装置100可以将具有第i程序状态(即，第一程序状态PV1)作为目标程序状态的存储单元或验证成功的存储单元设置为程序禁止模式INHIBIT MODE，而半导体存储装置100可以将具有第(i+k)程序状态(第四程序状态PV4：k＝3)作为目标程序状态的存储单元设置为程序允许模式PGM MODE。

如此，随着半导体存储装置100在程序验证操作期间对作为目标程序状态的第i程序状态(即，依次为第一程序状态PV1至第三程序状态PV3)的程序验证成功，半导体存储装置100可以将具有第(i+k)程序状态(即，依次为第四至第六程序状态PV4至PV6)作为它的目标程序状态的存储单元设置为程序允许模式PGM MODE，同时将具有第i程序状态(即，依次为第一程序状态PV1至第三程序状态PV3)作为目标程序状态的存储单元或验证成功的存储单元设置为程序禁止模式INHIBIT MODE。

例如，当半导体存储装置100在程序验证操作期间对作为目标程序状态的第四程序状态PV4的程序验证成功时，半导体存储装置100可以将具有第七程序状态PV7作为它的目标程序状态的存储单元设置为程序允许模式PGM MODE，同时将具有第四程序状态PV4作为目标程序状态的存储单元或验证成功的存储单元设置为程序禁止模式INHIBIT MODE。

随着半导体存储装置100在程序验证操作期间对作为目标程序状态的第五程序状态PV5至第七程序状态PV7的程序验证成功，半导体存储装置100可以将具有第五程序状态PV5至第七程序状态PV7作为目标程序状态的存储单元或验证成功的存储单元设置为程序禁止模式INHIBIT MODE。如上所述，当不存在具有第(i+k)程序状态作为目标程序状态的存储单元时，可以跳过步骤709。

如此，在对具有低电平的程序状态(即，第i程序状态)的存储单元的程序操作期间，具有较高电平的程序状态(即，第(n+k)程序状态)作为目标程序状态的存储单元可以设置为程序禁止模式INHIBIT MODE。因此，可以降低具有较高电平的程序状态(即，第(n+k)程序状态)作为目标程序状态的存储单元的通过干扰。

图8和图9是例示根据本公开的实施方式的半导体存储装置的操作方法的流程图。

根据参照图8和图9描述的实施方式，半导体存储装置100可以具有各自限定要被施加至与所选择的字线联接的存储单元的位线的电压的多个程序模式设置(即，第一程序模式设置至第三程序模式设置)。

第一程序模式设置至第三程序模式设置中的每一个可以限定针对存储单元的目标程序状态PV1至PVn的程序模式。详细地，第一程序模式设置至第三程序模式设置中的每一个可以针对与所选择的字线联接的具有特定程序状态的存储单元的一部分来限定程序允许模式，并且针对与所选择的字线联接的具有在“n”个程序状态PV1至PVn当中的其余程序状态的存储单元的另一部分来限定程序禁止程序状态。

例如，第一程序模式设置可以将具有第一程序状态PV1至第三程序状态PV3的目标程序状态的存储单元限定为程序允许模式；并且可以将具有第四程序状态PV4至第七程序状态PV7的目标程序状态的存储单元限定为程序禁止模式。

例如，第二程序模式设置可以将具有第一程序状态PV1、第二程序状态PV2、第六程序状态PV6和第七程序状态PV7的目标程序状态的存储单元限定为程序禁止模式；并且可以将具有第三程序状态PV3至第五程序状态PV5的目标程序状态的存储单元限定为程序允许模式。

例如，第三程序模式设置可以将具有第一程序状态PV1至第四程序状态PV4的目标程序状态的存储单元限定为程序禁止模式；并且可以将具有第五程序状态PV5至第七程序状态PV7的目标程序状态的存储单元限定为程序允许模式。

程序操作可以包括分别与第一程序模式设置至第三程序模式设置对应的早期、中期和后期程序阶段。

然而，本发明的实施方式不限于以上所示例的程序模式设置。

在程序操作期间根据第一程序模式设置至第三程序模式设置中的每一个，程序允许模式的存储单元可以通过程序允许模式的存储单元所联接至的位线BL而被提供有程序允许电压，而程序禁止模式的存储单元可以通过程序禁止模式的存储单元所联接至的位线BL而被提供有程序禁止电压。

根据本发明的实施方式，程序模式设置单元126可以根据对预定目标程序状态的程序验证的结果来将程序操作的第一程序模式设置至第三程序模式设置从一个改变为另一个，如参照图8和图11所述。例如，程序模式设置单元126可以在对作为目标程序状态的第二程序状态PV2的程序验证成功后，将程序操作的程序模式设置从第一程序模式改变为第二程序模式。例如，程序模式设置单元126可以在对作为目标程序状态的第四程序状态PV4的程序验证成功后，将程序操作的程序模式设置从第二程序模式改变为第三程序模式。

参照图8，在步骤801处，半导体存储装置100可以将与所选择的字线联接的存储单元的位线的电压设置为第一程序模式设置。

在步骤803处，半导体存储装置100可以向所选择的字线施加程序脉冲并且向未选择的字线施加通过电压。半导体存储装置100可以根据第一程序模式设置向位线施加程序禁止电压和程序允许电压。根据第一程序模式设置，程序允许电压可以被施加至具有第一程序状态PV1至第三程序状态PV3的目标程序状态的存储单元的位线，并且程序禁止电压可以被施加至具有第四程序状态PV4至第七程序状态PV7的目标程序状态的存储单元的位线。

在步骤805处，半导体存储装置100可以对具有第p程序状态PVp作为目标程序状态的存储单元执行验证操作。如上所述，程序验证的成功可以表示存储单元的阈值电压达到它的目标程序状态。程序验证的失败可以表示存储单元的阈值电压并未达到它的目标程序状态。在一种实施方式中，第p程序状态PVp可以是第二程序状态PV2。

作为步骤805的验证操作的结果，当对第p程序状态PVp(例如，第二程序状态PV2)的程序验证失败时，半导体存储装置100可以利用另一程序脉冲来重复步骤803。可以使用增加步进脉冲程序ISPP方法。作为步骤805的验证操作的结果，当对第p程序状态PVp(例如，第二程序状态PV2)的程序验证成功时，半导体存储装置可以进行至步骤807。

在步骤807至811处，半导体存储装置100利用第二程序模式设置来重复参照步骤801至805描述的程序操作。

根据第二程序模式设置，程序禁止电压可以被施加至具有第一程序状态PV1、第二程序状态PV2、第六程序状态PV6和第七程序状态PV7的目标程序状态的存储单元的位线，并且程序允许电压可以被施加至具有第三程序状态PV3至第五程序状态PV5的目标程序状态的存储单元的位线。

在步骤811处，半导体存储装置100可以对具有第q程序状态PVq作为目标程序状态的存储单元执行验证操作。在一种实施方式中，第q程序状态PVq可以是第二程序状态PV4。

在步骤813至817处，半导体存储装置100利用第三程序模式设置来重复参照步骤801至805或步骤807至811描述的程序操作。

根据第三程序模式设置，程序禁止电压可以被施加至具有第一程序状态PV1至第四程序状态PV4的目标程序状态的存储单元的位线，并且程序允许电压可以被施加至具有第五程序状态PV5至第七程序状态PV7的目标程序状态的存储单元的位线。

在步骤817处，半导体存储装置100可以确定对与所选择的字线联接的存储单元的程序操作是否被完成。通过对具有最高程序状态作为目标程序状态的存储单元的程序验证来确定存储单元的程序是否被完成。当作为确定的结果程序验证失败时，半导体存储装置可以返回至步骤815，并且将程序脉冲施加至所选择的字线。可以使用增加步进脉冲程序ISPP方法。当在步骤817中作为确定的结果程序验证成功时，该程序可以完成。

图11是例示当半导体存储装置根据图8的实施方式来操作时施加至位线的电压的示图。

在图11中作为示例描述了在一个存储单元中存储三个数据位的TLC方法。然而，本公开的实施方式可以被应用于如上所述在一个存储单元中存储任意数量的位的方法(MLC或QLC)，并且明确指出本公开的实施方式可以不限于以TLC方法程序化的存储单元。

参照图11，半导体存储装置100可以根据分别与早期、中期和后期程序阶段1001至1005对应的第一程序模式设置至第三程序模式设置来执行程序操作。

在与第一程序模式设置对应的早期程序阶段1001处，程序允许电压可以被施加至具有第一程序状态PV1至第三程序状态PV3作为目标程序状态的存储单元的位线，并且程序禁止电压可以被施加至具有第四程序状态PV4至第七程序状态PV7作为目标程序状态的存储单元的位线。因此，由于程序禁止电压被施加至由具有第四程序状态PV4至第七程序状态PV7作为目标程序状态的存储单元所联接的位线，所以可以阻止彼此相邻的存储单元的通过干扰现象。

作为程序早期阶段1001的结果，在对作为目标程序状态的第一和第二程序状态PV1和PV2的验证成功后，具有第一和第二程序状态PV1和PV2作为目标程序状态的存储单元的程序可以被完成。

在与第二程序模式设置对应的中期程序阶段1003处，程序禁止电压可以被施加至具有第一程序状态PV1、第二程序状态PV2、第六程序状态PV6和第七程序状态PV7作为目标程序状态的存储单元的位线，并且程序允许电压可以被施加至具有第三程序状态PV3至第五程序状态PV5作为目标程序状态的存储单元的位线。因此，由于程序禁止电压被施加至由具有第四程序状态PV4至第七程序状态PV7作为目标程序状态的存储单元所联接的位线，所以可以阻止彼此相邻的存储单元的通过干扰现象。

作为程序中期阶段1003的结果，在对作为目标程序状态的第三程序状态PV3和第四程序状态PV4的验证成功后，可以完成具有第三程序状态PV3和第四程序状态PV4作为目标程序状态的存储单元的程序。

在与第三程序模式设置对应的后期程序阶段1005处，程序禁止电压可以被施加至具有第一程序状态PV1至第四程序状态PV4作为目标程序状态的存储单元的位线，并且程序允许电压可以被施加至具有第五程序状态PV5至第七程序状态PV7作为目标程序状态的存储单元的位线。

在图8和图11的实施方式中，当第二程序状态PV2的程序操作被完成时，半导体存储装置100可以将程序操作的程序模式设置从第一程序模式设置改变为第二程序模式设置。另外，当第四程序状态PV4的程序操作被完成时，半导体存储装置100可以将程序操作的程序模式设置从第二程序模式设置改变为第三程序模式设置。

根据本发明的另一实施方式，如参照图9和图11所述，程序模式设置单元126可以根据预定数量的施加的程序脉冲将程序操作的第一程序模式设置至第三程序模式设置从一个改变为另一个。例如，当施加的程序脉冲的数量达到第一基准数量(即，可施加的程序脉冲的总数量的三分之一)时，程序模式设置单元126可以将程序操作的程序模式设置从第一程序模式改变为第二程序模式。例如，当施加的程序脉冲的数量达到第二基准数量(即，可施加的程序脉冲的总数量的三分之二)时，程序模式设置单元126可以将程序操作的程序模式设置从第二程序模式改变为第三程序模式。

参照图9，在步骤901处，半导体存储装置100可以将与所选择的字线联接的存储单元的位线的电压设置为第一程序模式设置。

在步骤903处，半导体存储装置100可以向所选择的字线施加程序脉冲并且向未选择的字线施加通过电压。半导体存储装置100可以根据第一程序模式设置向位线施加程序禁止电压和程序允许电压。根据第一程序模式设置，程序允许电压可以被施加至具有第一程序状态PV1至第三程序状态PV3的目标程序状态的存储单元的位线，并且程序禁止电压可以被施加至具有第四程序状态PV4至第七程序状态PV7的目标程序状态的存储单元的位线。

在步骤905处，半导体存储装置100可以确定施加的程序脉冲的数量是否达到第一基准数量(即，可施加的程序脉冲的总数量的三分之一)。

作为步骤905的确定操作的结果，当施加的程序脉冲的数量并未达到第一基准数量(即，可施加的程序脉冲的总数量的三分之一)时，半导体存储装置100可以利用另一程序脉冲来重复步骤903。可以使用增加步进脉冲程序ISPP方法。作为步骤905的确定操作的结果，当施加的程序脉冲的数量达到第一基准数量(即，可施加的程序脉冲的总数量的三分之一)时，半导体存储装置可以进行至步骤907。

在步骤907至911处，半导体存储装置100利用第二程序模式设置来重复参照步骤901至905描述的程序操作。

根据第二程序模式设置，程序禁止电压可以被施加至具有第一程序状态PV1、第二程序状态PV2、第六程序状态PV6和第七程序状态PV7的目标程序状态的存储单元的位线，并且程序允许电压可以被施加至具有第三程序状态PV3至第五程序状态PV5的目标程序状态的存储单元的位线。

在步骤911处，半导体存储装置100可以确定施加的程序脉冲的数量是否达到第二基准数量(即，可施加的程序脉冲的总数量的三分之二)。

在步骤913至917处，半导体存储装置100利用第三程序模式设置来重复参照步骤901至905或步骤907至911描述的程序操作。

根据第三程序模式设置，程序禁止电压可以被施加至具有第一程序状态PV1至第四程序状态PV4的目标程序状态的存储单元的位线，并且程序允许电压可以被施加至具有第五程序状态PV5至第七程序状态PV7的目标程序状态的存储单元的位线。

在步骤917处，半导体存储装置100可以确定对与所选择的字线联接的存储单元的程序操作是否被完成。确定施加的程序脉冲的数量是否达到第三基准数量(即，可施加的程序脉冲的总数量)。当施加的程序脉冲的数量并未达到第三基准数量(即，可施加的程序脉冲的总数量)时，半导体存储装置可以返回至步骤815，并且向所选择的字线施加程序脉冲。可以使用增加步进脉冲程序ISPP方法。当施加的程序脉冲的数量达到第三基准数量(即，可施加的程序脉冲的总数量)时，该程序可以完成。

图12是例示当半导体存储装置根据图9的实施方式来操作时施加至位线的电压的示图。

在图12中作为示例描述了在一个存储单元中存储三个数据位的TLC方法。然而，本公开的实施方式可以被应用于如上所述在一个存储单元中存储任意数量的位的方法(MLC或QLC)，并且明确指出本公开的实施方式可以不限于以TLC方法程序化的存储单元。

参照图12，半导体存储装置100可以根据第一程序模式设置至第三程序模式设置来执行程序操作。

在与第一程序模式设置对应的早期程序阶段1101处，程序允许电压可以被施加至具有第一程序状态PV1至第三程序状态PV3作为目标程序状态的存储单元的位线，并且程序禁止电压可以被施加至具有第四程序状态PV4至第七程序状态PV7作为目标程序状态的存储单元的位线。因此，由于程序禁止电压被施加至由具有第四程序状态PV4至第七程序状态PV7作为目标程序状态的存储单元所联接的位线，所以可以阻止彼此相邻的存储单元的通过干扰现象。

作为程序早期阶段1101的结果，在对作为目标程序状态的第一和第二程序状态PV1和PV2的验证成功后，可以完成具有第一和第二程序状态PV1和PV2作为目标程序状态的存储单元的程序。

在与第二程序模式设置对应的中期程序阶段1103处，程序禁止电压可以被施加至具有第一程序状态PV1、第二程序状态PV2、第六程序状态PV6和第七程序状态PV7作为目标程序状态的存储单元的位线，并且程序允许电压可以被施加至具有第三程序状态PV3至第五程序状态PV5作为目标程序状态的存储单元的位线。因此，由于程序禁止电压被施加至由具有第四程序状态PV4至第七程序状态PV7作为目标程序状态的存储单元联接的位线，所以可以阻止彼此相邻的存储单元的通过干扰现象。

作为程序中期阶段1103的结果，在对作为目标程序状态的第三程序状态PV3和第四程序状态PV4的验证成功后，可以完成具有第三程序状态PV3和第四程序状态PV4作为目标程序状态的存储单元的程序。

在与第三程序模式设置对应的后期程序阶段1105处，程序禁止电压可以被施加至具有第一程序状态PV1至第四程序状态PV4作为目标程序状态的存储单元的位线，并且程序允许电压可以被施加至具有第五程序状态PV5至第七程序状态PV7作为目标程序状态的存储单元的位线。因此，由于程序禁止电压被施加至由具有第七程序状态PV7作为目标程序状态的存储单元联接的位线，所以可以阻止彼此相邻的存储单元的通过干扰现象。

在图9和图12的实施方式中，当施加的程序脉冲的数量达到第一基准数量(即，可施加的程序脉冲的总数量的三分之一)时，半导体存储装置100可以将程序操作的程序模式设置从第一程序模式设置改变为第二程序模式设置。此外，当施加的程序脉冲的数量达到第二基准数量(即，可施加的程序脉冲的总数量的三分之二)时，半导体存储装置100可以将程序操作的程序模式从第二程序模式设置改变为第三程序模式设置。

根据图9和图12的实施方式，由于半导体存储装置100根据预定的第一和第二基准值来改变程序模式设置，所以位线电压可以与程序验证操作独立地被设置。

图13是例示图1的存储系统的示例的框图。

参照图13，存储系统1000可以包括半导体存储装置1300和控制器1200。

半导体存储装置1300可以如参照图1和操作所说明地被配置，因此这里将不会重复半导体存储装置1300的描述和操作。

控制器1200可以被联接至主机和半导体存储装置1300。控制器1200可以被配置为响应于来自主机HOST的请求而对半导体存储装置1200进行存取。例如，控制器1200可以被配置为控制半导体存储装置1300的读取操作、程序操作、删除操作和后台操作。控制器1200可以被配置为在半导体存储装置1300与主机HOST之间提供接口。该控制器可以被配置为驱动固件以控制半导体存储装置1300。

控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储接口1240和纠错块1250。

RAM 1210可以被用作处理单元1220的驱动存储器、半导体存储装置1300、主机HOST之间的高速缓存存储器和半导体存储装置1300与主机HOST之间的缓冲存储器中的一个。

处理单元1220可以控制控制器1200的操作。

处理单元1220可以被配置为使从主机HOST接收的数据随机化。例如，处理单元1220可以通过使用随机化种子来使从主机HOST接收的数据随机化。所随机化的数据可以被提供至半导体存储装置1100以作为要被存储(数据，请参照图1)和编程至存储单元阵列(110，请参照图1)的数据。

处理单元1220可以被配置为在读取操作期间使从半导体装置1300接收的数据去随机化。例如，处理单元1220可以通过使用去随机化种子来使从半导体存储装置1300接收的数据去随机化。去随机化的数据可以被输出至主机HOST。

作为一种实施方式，处理单元1220可以通过驱动固件的软件来执行随机化和去随机化。

主机接口1230可以包括用于在主机HOST与控制器1200之间执行数据交换的协议。作为示例性实施方式，控制器1200可以被配置为通过例如，通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小盘接口(ESDI)协议和集成驱动电子(IDE)协议以及私有协议的协议中的一种与主机HOST通信。

存储接口1240可以与半导体存储装置50接口连接。例如，存储接口1240可以包括NAND接口或NOR接口。

纠错块1250可以通过使用纠错码(ECC)来检测和纠正从半导体存储装置50接收的数据的错误。

控制器与半导体存储装置1300可以被集成为一个半导体存储装置。作为示例性实施方式，控制器1200与半导体存储装置1300可以被集成为一个半导体存储装置并且构成存储卡。例如，控制器1200与半导体存储装置1300可以被集成为一个半导体存储装置并且构成存储卡，例如，个人计算机存储卡国际协会(PCMCIA)、紧凑式闪存(CF)卡、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMC微型)、SD卡(SD、迷你SD、微型SD、SDHC)和通用闪存装置(UFS)。

控制器1200和半导体存储装置1300可以被集成为一个半导体存储装置并且包括固态驱动器(SSD)。SSD可以包括被配置为在半导体存储装置中存储数据的存储装置。当存储系统1000被用作半导体驱动SSD时，与存储系统1000联接的主机HOST的驱动速度可以被显著提高。

作为另一示例，存储系统100可以设置为多个部件中的一个，例如，计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣、数字相机、三维电视、数字音频记录器、数字音频播放器、数字图形记录器、数字图形播放器、数字视频记录器、数字视频播放器、在无线环境中发送/接收信息的装置以及构成家庭网络的各种电子设备中的一个。

作为一种示例，半导体存储装置1300或存储系统100可以被安装在各种形状的封装件中。例如，半导体存储装置1300和存储系统100可以按照以下方法被封装和安装，例如封装件上封装件(PoP)、球删阵列(BGA)、芯片级封装件(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式外壳(PDIP)、晶片承载盘中裸片、波形中裸片、板上芯片(COB)、陶瓷双列封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、薄型四方扁平封装件(TQFP)、小型塑封集成电路(SOIC)、收缩型小外形封装件(SSOP)、薄小外形封装件(TSOP)、薄型四方扁平封装件(TQFP)、封装件中系统(SIP)、多芯片封装件(MCP)、晶片级制作封装件(WFP)、晶片级处理栈封装件(WSP))。

图14是例示图13中的存储系统1000的示例2000的框图。

参照图14，存储系统2000可以包括半导体存储装置2100和控制器2200。半导体存储装置2100可以包括多个半导体存储芯片。多个存储芯片可以被分为多个组。

在图14中，多个组中的每一个被例示为通过第一信道CH1至第k信道CHk与控制器2200通信。每个半导体存储芯片可以被配置为与参照图1描述的半导体存储装置50中的一个相同并且操作。

每个组可以被配置为通过公共信道与控制器2200通信。控制器2200可以被配置为与参照图13描述的控制器1200相同并且通过多个信道CH1至CHk来控制半导体存储装置2100的多个存储芯片。

在图14中，描述了多个半导体存储芯片被联接至一个信道。然而，要理解的是，存储系统2000可以被改变为使得一个半导体存储装置被联接至一个信道。

图15是例示包括参照图14描述的存储系统2000的计算系统3000的框图。

参照图15，计算系统3000可以包括：中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。

存储系统2000可以通过系统总线3500被电联接至中央处理单元3100、RAM 3200和用户接口3300以及电源3400。通过用户接口3300提供并且被中央处理单元3100处理的数据可以存储在存储系统2000中。

在图15中，半导体存储装置2100被例示为通过控制器2200与系统总线3500联接。然而，半导体存储装置2100可以被配置为与系统总线3500直接联接。控制器2200的功能可以通过中央处理单元3100和RAM 3200来执行。

在图15中，例示了参照图14描述的存储系统2000被提供。然而，存储系统2000可以用参照图7描述的存储系统1000来替换。作为一种实施方式，计算系统3000可以被配置为包括参照图13和图14描述的存储系统1000和2000。

根据本公开的实施方式，提供了一种具有可靠性的半导体存储装置及其操作方法。

参照附图详细描述了本公开的示例性实施方式。然而，本公开不限于这些实施方式，而是可以被实现为不同的形式。

在所描述的实施方式中，所有阶段可以被选择性地执行或省略。另外，在一种实施方式中的阶段可以不必按顺序执行，而是以其它方式被执行。而且，针对一种实施方式描述的特征或元件可以被另一实施方式采用，正如可以被相关领域的技术人员容易理解的那样。本领域技术人员将理解，在不脱离如所附权利要求书中所阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种变更。

相关申请的交叉引用

本申请要求于2015年11月23日在韩国知识产权局提交的韩国专利申请第10-2015-0163835号的优先权，通过引用将其整个公开内容整体结合于此。

Claims (10)

1.一种半导体存储装置的操作方法，该半导体存储装置包括多个存储单元，所述多个存储单元各自具有n个程序状态中的一个作为目标程序状态，其中，所述操作方法包括多个程序循环，所述操作方法包括以下步骤：

在所述多个程序循环中的第m个程序循环中，

将第一组存储单元设置为程序允许模式，所述第一组存储单元将第一组程序状态作为所述目标程序状态；

将第二组存储单元设置为程序禁止模式，所述第二组存储单元将第二组程序状态作为所述目标程序状态；以及

按照所述程序状态的级别的升序对n个程序状态中的第i程序状态执行程序操作和程序验证操作，并且

在第（m+1）个程序循环中，在对所述第i程序状态执行的所述程序验证操作成功后，

将所述第一组存储单元中的具有所述第i程序状态的一个或更多个存储单元从所述程序允许模式设置为所述程序禁止模式；以及

将所述第二组存储单元中的具有第（i+k）程序状态的一个或更多个存储单元从所述程序禁止模式设置为所述程序允许模式，

其中，所述k是大于或等于2的整数，并且所述第一组程序状态包括k个程序状态。

2.根据权利要求1所述的操作方法，其中，执行所述程序操作的步骤包括：

向所述第一组存储单元提供程序允许电压；以及

向所述第二组存储单元提供程序禁止电压。

3.根据权利要求1所述的操作方法，其中，所述设置的步骤包括：

当具有所述第i程序状态的所述存储单元的阈值电压达到所述第i程序状态时，确定对所述第i程序状态的所述程序验证操作成功。

4.一种半导体存储装置的操作方法，该半导体存储装置包括多个存储单元，所述多个存储单元各自具有n个程序状态中的一个作为目标程序状态，所述操作方法包括以下步骤：

根据第一程序模式设置、第二程序模式设置以及第三程序模式设置中的一个来执行对所述存储单元的程序操作，直至满足第一条件；

根据所述第一程序模式设置、所述第二程序模式设置以及所述第三程序模式设置中的另一个来执行对所述存储单元的程序操作，直至满足第二条件；以及

根据所述第一程序模式设置、所述第二程序模式设置以及所述第三程序模式设置中的剩余一个来执行对所述存储单元的程序操作，

其中，所述第一程序模式设置将具有第一程序状态至第三程序状态的目标程序状态的所述存储单元限定为程序允许模式，并且将具有第四程序状态至第七程序状态的目标程序状态的所述存储单元限定为程序禁止模式，

其中，所述第二程序模式设置将具有第一程序状态、第二程序状态、第六程序状态和第七程序状态的目标程序状态的所述存储单元限定为所述程序禁止模式，并且将具有第三程序状态至第五程序状态的目标程序状态的所述存储单元限定为所述程序允许模式，

其中，所述第三程序模式设置将具有第一程序状态至第四程序状态的目标程序状态的所述存储单元限定为所述程序禁止模式，并且将具有第五程序状态至第七程序状态的目标程序状态的所述存储单元限定为所述程序允许模式，

其中，所述第一条件是施加的程序脉冲的数量达到第一基准数量，并且

其中，所述第二条件是施加的程序脉冲的数量达到第二基准数量。

5.根据权利要求4所述的操作方法，其中，执行所述程序操作的步骤包括：

向所述程序允许模式的所述存储单元提供程序允许电压；以及

向程序禁止模式的所述存储单元提供程序禁止电压。

6.一种半导体存储装置，该半导体存储装置包括：

多个存储单元，所述多个存储单元各自将n个程序状态中的一个作为目标程序状态；以及

外围电路，所述外围电路用于对所述多个存储单元执行程序操作，其中，所述程序操作包括多个程序循环，

在所述多个程序循环中的第m个程序循环中，所述外围电路被配置为：

将第一组存储单元设置为程序允许模式，所述第一组存储单元将第一组程序状态作为所述目标程序状态；

将第二组存储单元设置为程序禁止模式，所述第二组存储单元将第二组程序状态作为所述目标程序状态；以及

按照所述程序状态的级别的升序对n个程序状态中的第i执行程序操作和程序验证操作，

在第（m+1）个程序循环中，在对第i程序状态的所述程序验证操作成功后，所述外围电路被配置为：

将所述第一组存储单元中的具有所述第i程序状态的一个或更多个存储单元从所述程序允许模式设置为所述程序禁止模式；以及

将所述第二组存储单元中的具有第（i+k）程序状态的一个或更多个存储单元从所述程序禁止模式设置为所述程序允许模式，

其中，所述k是大于或等于2的整数，并且所述第一组程序状态包括k个程序状态。

7.根据权利要求6所述的半导体存储装置，其中，在所述程序操作期间，所述外围电路向所述第一组存储单元提供程序允许电压，并且向所述第二组存储单元提供程序禁止电压。

8.根据权利要求6所述的半导体存储装置，其中，在所述设置期间，当具有所述第i程序状态作为所述目标程序状态的所述存储单元的阈值电压达到所述第i程序状态时，所述外围电路确定对所述第i程序状态的所述程序验证操作成功。

9.一种半导体存储装置，该半导体存储装置包括：

多个存储单元，所述多个存储单元各自将n个程序状态中的一个作为目标程序状态；以及

外围电路，所述外围电路用于执行以下操作：

根据第一程序模式设置、第二程序模式设置以及第三程序模式设置中的一个对所述存储单元执行程序操作，直至满足第一条件；

根据所述第一程序模式设置、所述第二程序模式设置以及所述第三程序模式设置中的另一个对所述存储单元执行所述程序操作，直至满足第二条件；以及

根据所述第一程序模式设置、所述第二程序模式设置以及所述第三程序模式设置中的剩余一个对所述存储单元执行所述程序操作，

其中，所述第一程序模式设置将具有第一程序状态至第三程序状态的目标程序状态的所述存储单元限定为程序允许模式，并且将具有第四程序状态至第七程序状态的目标程序状态的所述存储单元限定为程序禁止模式，

其中，所述第二程序模式设置将具有第一程序状态、第二程序状态、第六程序状态和第七程序状态的目标程序状态的所述存储单元限定为所述程序禁止模式，并且将具有第三程序状态至第五程序状态的目标程序状态的所述存储单元限定为所述程序允许模式，

其中，所述第三程序模式设置将具有第一程序状态至第四程序状态的目标程序状态的所述存储单元限定为所述程序禁止模式，并且将具有第五程序状态至第七程序状态的目标程序状态的所述存储单元限定为所述程序允许模式，

其中，所述第一条件是施加的程序脉冲的数量达到第一基准数量，并且

其中，所述第二条件是施加的程序脉冲的数量达到第二基准数量。

10.根据权利要求9所述的半导体存储装置，其中，所述外围电路向所述程序允许模式的所述存储单元提供程序允许电压，以及向所述程序禁止模式的所述存储单元提供程序禁止电压。

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