CN102270508A

CN102270508A - 编程半导体存储器件的方法

Info

Publication number: CN102270508A
Application number: CN2011100485066A
Authority: CN
Inventors: 林相吾; 朴镇寿
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2010-06-04
Filing date: 2011-03-01
Publication date: 2011-12-07
Anticipated expiration: 2031-03-01
Also published as: TWI539458B; US8570801B2; US20110299341A1; TW201145282A; KR101139107B1; CN102270508B; KR20110133258A

Abstract

一种编程半导体存储器件的方法包括下列步骤：依据将要编程的阈电压的电平来分组存储单元；通过向所述存储单元组顺序施加编程电压来编程所述存储单元组；以及编程检验所述存储单元组。

Description

编程半导体存储器件的方法

技术领域

本发明的实施例大体上涉及编程半导体存储器件的方法。

背景技术

半导体存储器操作成为用于在其内存储数据的存储库，需要时从所述存储库中撷取数据。半导体存储器通常分类为随机存取存储器(RAM)和只读存储器(ROM)。当中止电源时，RAM无法保留它们的数据，其被称为易失性存储器。另一方面，其中数据一旦存储在ROM中即使中止电源也可以维持的存储器被称为非易失性存储器。

为了提高半导体存储器件的集成密度，已经提出能够编程到多个阈电压电平的多电平单元(MLC)。相比之下，能够编程到单一阈电压电平的存储单元被称为单电平单元(SLC)。

当MLC中的阈电压电平的数目增加时，该半导体存储器件中的数据存储容量扩大。然而，即使要以特定阈电压电平编程多个存储单元，所述存储单元的阈电压也可能分布在阈电压的范围上。此外，随着集成密度的增加，MLC半导体存储器件中阈电压的相邻范围彼此变得比较靠近。

由于半导体存储器件中相邻存储单元的电容性耦合效应，在编程的同时在这样的MLC中会导致阈电压的无意变动。已经提出多种技术用于应对这些问题。

发明内容

从而，本发明的示范性实施例涉及能够减少使用MLC的半导体存储器件中相邻存储单元之间的干扰的编程方法。

在一示范性实施例中，一种编程半导体存储器件的方法可以包括：依据目标编程电压电平将存储单元分为存储单元组；通过向所述存储单元组顺序施加与所述目标编程电压电平对应的编程电压来对所述存储单元组执行编程操作。

在另一示范性实施例中，一种编程其存储单元被编程为具有第一至第三阈电压分布之一的半导体存储器件的方法包括：施加第一编程电压以编程第一存储单元组，第一存储单元组的阈电压将被移动到第一阈电压分布中；施加第二编程电压以编程第二存储单元组，第二存储单元组的阈电压将被移动到第三阈电压分布中；以及依序编程检验第一和第三存储单元组。

在另一示范性实施例中，一种编程其存储单元被编程为具有第一至第三阈电压分布之一的半导体存储器件的方法包括：施加第一编程电压以编程第一存储单元组，第一存储单元组的阈电压将被移动到第一阈电压分布中；施加第二编程电压以编程第二存储单元组，第二存储单元组的阈电压将被移动到第二阈电压分布中；施加第三编程电压以编程第三存储单元组，第三存储单元组的阈电压将被移动到第三阈电压分布中；以及依序编程检验第一至第三存储单元组。

依据本发明的示范性实施例，一种编程半导体存储器件的方法可以通过依据将要编程的阈电压的电平向所述存储单元组分别施加编程电压而在编程相邻存储单元的同时减少无意阈电压变动的比率。

这里可以通过参考以下说明书和附图进一步了解本发明的特性和优点。

附图说明

附图作为范例描述本发明而非用于限制，其中类似的引用数字指代类似的元件，其中：

图1示意性地描述依据本发明的实施例的半导体存储器件；

图2描述图1所示的页面缓冲器；

图3以图形方式显示已编程存储单元的阈电压分布；

图4显示施加到已选择字线的用于编程的电压的波形；

图5显示依据本发明的第一实施例的编程操作中的编程和检验电压的波形；

图6是描述依据第一实施例的编程后的编程-检验操作的时序图；

图7A至7D描述依据本发明的第二实施例的页面缓冲器；

图8显示依据第二实施例的编程操作中施加到已选择字线的电压的波形；以及

图9A至9C是描述用于依据第二实施例的编程操作的位线电压设置过程的时序图。

具体实施方式

以下，将参考显示一些示范性实施例的附图来更完整地描述各种示范性实施例。然而，这里公开的特定结构和功能细节只是为了描述本发明的示范性实施例。

这里使用的术语只是为了描述特定实施例而不打算限制示范性实施例。如这里使用的，单数形式“一”、“一个”和“该”意在同样包括复数形式，除非上下文另外清楚指明。将进一步理解，当在这里使用时，术语“包括”、和/或“包含”说明存在所陈述的特征、整数、步骤、操作、元件和/或组件，但是不排除存在或附加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组合。

另外，不难理解，虽然这里可以使用术语第一、第二等来描述各种元件，但是这些元件应当不受这些术语限制。这些术语只是用于将一个元件与其他元件区分开。例如，第一元件可以被称为第二元件，而且，类似地，第二元件可以被称为第一元件，而没有脱离本发明的范围。如这里使用的，术语“和/或”包括相关所列项目中的一个或多个的任何和所有组合。而且，应当理解，当一元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件或可以存在居间元件。相比之下，当一元件被称为直接“连接”或“耦接”到另一元件时，不存在居间元件。应当以类似的方式解读用于描述元件之间的关系的其他字词(例如，“在......之间”对“直接在......之间”、“相邻”对“直接相邻”等)。

为了更具体地描述示范性实施例，以下将参考附图详细描述各个方面。

图1示意性地描述依据本发明的实施例的半导体存储器件。

参考图1，半导体存储器件100包括存储单元阵列110、页面缓冲器组120、X-译码器130、电压供应电路140、输入/输出逻辑电路150、和控制逻辑电路160。

存储单元阵列110包括多个存储器块。每个存储器块BK包括多个单元串。在每个单元串中，以串联方式耦接多个存储单元。所述单元串分别耦接到它们的对应的位线BL。

存储器块BK中所包含的单元串的存储单元C0～C31串联耦接在漏极选择晶体管DST与源极选择晶体管SST之间。可以将所述存储单元C0～C31的阈电压编程为包含在4个阈电压分布之一中。

漏极选择晶体管DST的漏极耦接到位线BL。源极选择晶体管SST的源极耦接到公共源极线CSL。漏极选择晶体管DST的栅极耦接到漏极选择线DSL。源极选择晶体管SST的栅极耦接到源极选择线SSL。所述存储单元C0～C31的栅极分别耦接到字线WL0～WL31。

页面缓冲器组120包括耦接到存储单元阵列110的位线BL的页面缓冲器121。页面缓冲器121耦接到一条或多条位线，而且被驱动以将数据编程到已选择存储器单元、或从已选择存储单元读取数据。

输入/输出逻辑电路150操作以在页面缓冲器组120与一操作地与半导体存储器件100连接之外部系统(未显示)之间输入/输出数据。而且，输入/输出逻辑电路150向控制逻辑电路160提供从外部系统输入的命令、地址信息等。

X-译码器130响应于控制逻辑电路160的控制信号而使能存储单元阵列110的存储器块BK之一。为此，X-译码器130包括分别耦接到所述存储器块的块开关131。每个块开关131响应于从控制逻辑电路160提供的地址信号而使能它的对应的存储器块BK。

一旦块开关131使能存储器块BK，则已使能的存储器块BK的漏极选择线DSL、源极选择线SSL、和字线WL0～WL31与全局漏极选择线GDSL、全局源极选择线GSSL、和全局字线GWL0～GWL31电连接。

全局漏极选择线GDSL、全局源极选择线GSSL、和全局字线GWL0～GWL31供应有从电压供应电路140产生的工作电压。

电压供应电路140响应于从控制逻辑电路160提供的控制信号而产生工作电压。这些工作电压是编程电压、读取电压、检验电压、擦除电压等。

控制逻辑电路160响应于通过输入/输出逻辑电路150输入的命令而输出用于控制页面缓冲器组120、X-译码器130、输入/输出逻辑电路150、和电压供应电路140的操作的控制信号。

页面缓冲器121可以耦接到一条或多条位线。

图2描述图1所示的页面缓冲器。

参考图2，页面缓冲器121示范性地由位线连接电路122、预充电电路123、第一数据传输电路124、锁存电路125、数据转换电路126、感测电路127、第二数据传输电路128、和数据输入电路129构成。

位线连接电路122包括用于将位线BL与第一感测节点S01电连接的开关元件。依据本发明的实施例的位线连接电路122的开关元件示范性地由第一NMOS晶体管N1形成。

第一NMOS晶体管N1耦接在位线BL与第一感测节点S01之间，而且响应于感测信号PBSENSE而被导通/截止。

预充电电路123操作以将第一感测节点S01预充电至高达电源电压Vcc的电平。为此，预充电电路123示范性地包括PMOS晶体管P。

PMOS晶体管P耦接在第一感测节点S01与电源电压Vcc的输入端之间。预充电信号PRECH_N被施加到PMOS晶体管P的栅极。

第一和第二数据传输电路124和128将数据从锁存电路125传送到第一感测节点S01。第一数据传输电路124可以包括多个NMOS晶体管N2、N3、N6、N7、N10、N11、N14、和N15，而且第二数据传输电路128可以包括NMOS晶体管N18和N19。

第二NMOS晶体管N2耦接在第一感测节点S01与节点QA之间。第三NMOS晶体管N3耦接在感测节点S01与节点QA_N之间。反相第一传输信号TRANA_N被施加到第二NMOS晶体管N2的栅极。第一传输信号TRANA被施加到第三NMOS晶体管N3的栅极。

第六NMOS晶体管N6耦接在第一感测节点S01与节点QB之间。第七NMOS晶体管N7耦接在第一感测节点S01与节点QB_N之间。反相第二传输信号TRANB_N被施加到第六NMOS晶体管N6的栅极。第二传输信号TRANB被施加到第七NMOS晶体管N7的栅极。

第十NMOS晶体管N10耦接在第一感测节点S01与节点QC之间。第十一NMOS晶体管N11耦接在第一感测节点S01与节点QC_N之间。反相第三传输信号TRANC_N被施加到第十NMOS晶体管N10的栅极。第三传输信号TRANC被施加到第十一NMOS晶体管N11的栅极。

第十四NMOS晶体管N14耦接在第一感测节点S01与节点QD之间。第十五NMOS晶体管N15耦接在第一感测节点S01与节点QD_N之间。反相第四传输信号TRAND_N被施加到第十四NMOS晶体管N14的栅极。第四传输信号TRAND被施加到第十五NMOS晶体管N15的栅极。

第十八和第十九NMOS晶体管N18和N19串联耦接在第一感测节点S01与接地节点之间。第五传输信号TRANF被施加到第十八NMOS晶体管N18的栅极。第十九NMOS晶体管N19的栅极耦接到节点QD。

锁存电路125包括第一至第四锁存器L1～L4。锁存电路125中所包括的锁存器L1～L4中的每一个可以由彼此耦接的两个反相器形成。

第一锁存器L1置于节点QA与QA_N之间。第二锁存器L2置于节点QB与QB_N之间。第三锁存器L3置于节点QC与及QC_N之间。第四锁存器L4置于节点QD与QD_N之间。

数据转换电路126操作以依据第二感测节点S02的电压电平改变或保留第一至第四锁存器L1～L4的数据。数据转换电路126可以包括多个NMOS晶体管N4、N5、N8、N9、N12、N13、N16、和N17。

第四NMOS晶体管N4耦接在节点QA与第二感测节点S02之间，而且第五NMOS晶体管N5耦接在节点QA_N与第二感测节点S02之间。第一重置信号ARST被施加到第四NMOS晶体管N4的栅极。第一设置信号ASET被施加到第五NMOS晶体管N5的栅极。

第八NMOS晶体管N8耦接在节点QB与第二感测节点S02之间，而且第九NMOS晶体管N9耦接在节点QB_N与第二感测节点S02之间。第二重置信号BRST被施加到第八NMOS晶体管N8的栅极。第二设置信号BSET被施加到第九NMOS晶体管N9的栅极。

第十二NMOS晶体管N12耦接在节点QC与第二感测节点S02之间，而且第十三NMOS晶体管N13耦接在节点QC_N与第二感测节点S02之间。第三重置信号CRST被施加到第十二NMOS晶体管N12的栅极。第三设置信号CSET被施加到第十三NMOS晶体管N13的栅极。

第十六NMOS晶体管N16耦接在节点QD与第二感测节点S02之间，而且第十七NMOS晶体管N17耦接在节点QD_N与第二感测节点S02之间。第四重置信号DRST被施加到第十六NMOS晶体管N16的栅极。第四设置信号DSET被施加到第十七NMOS晶体管N17的栅极。

感测电路127的第二十NMOS晶体管N20操作以依据第一感测节点S01的电压电平将第二感测节点S02与接地节点电连接。为此，第二十NMOS晶体管N20耦接在第二感测节点S02与接地节点之间。第二十NMOS晶体管N20的栅极耦接到第一感测节点S01。

数据输入电路129可以例如只耦接到第一锁存器L1，并将通过数据线DL输入的数据存储到第一锁存器L1中。

数据输入电路129的第二十一NMOS晶体管N21耦接在节点QA与数据线DL之间。数据输入电路129的第二十二NMOS晶体管N22耦接在节点QA_N与数据线DL之间。数据信号DATA被施加到第二十一NMOS晶体管N21的栅极。反相数据信号DATA_N被施加到第二十二NMOS晶体管N22的栅极。

下面描述一示范性数据输入模式。

首先，将锁存器L1的节点QA_N初始化为‘1’。数据线DL电连接到接地节点。

然后，依据向其输入的数据改变数据信号DATA。例如，如果输入数据是‘1’，则以逻辑高电平施加数据信号DATA并以逻辑低电平施加反相数据信号DATA_N。因此，导通第二十一NMOS晶体管N21以将节点QA与接地节点电连接。在此期间，将节点QA_N保持为‘1’。

如果输入数据是‘0’，则以逻辑低电平施加数据信号DATA并以逻辑高电平施加反相数据信号DATA_N。因此，导通第二十二NMOS晶体管N22以将节点QA_N与接地节点电连接。即，将‘0’输入到节点QA_N中。

该数据输入模式是一个范例，可以结合页面缓冲器电路的构成来对其进行多种修改。

页面缓冲器121锁存将要存储到已选择存储单元中的数据，并在编程操作中将锁存数据传送到第一感测节点。

进一步，页面缓冲器121读取并存储来自已选择存储单元的数据。

从控制逻辑电路160产生被施加到页面缓冲器121的控制信号，即，PBSENSE、PRECH_N、TRANA等。

图3以图形方式显示已编程存储单元的阈电压分布。

参考图3，存储单元的阈电压借助最低有效位(LSB)和最高有效位(MSB)页编程过程离开擦除状态A。

在LSB页编程后，存储单元的阈电压继续处于擦除状态A或变成高于0V。

在MSB页编程后，处于擦除状态A的存储单元的阈电压继续处于擦除状态A或包含在阈电压分布B中。例如，已经处于擦除状态的存储单元的一部分可以仍旧维持处于擦除状态A，而剩余的存储器单元可以被编程。

通过LSB页编程而具有高于0V的阈电压的存储器单元的一部分具有较高电平的阈电压以致于包含在阈电压分布D中，而剩余的存储单元继续具有在阈电压分布C中的阈电压。

该编程模式被称为‘重编程(reprogramming)’。

LSB页编程与单电平单元的一般编程模式相同。

在MSB页编程模式中，借助第一至第三检验电压PV1、PV2和PV3以及双检验电压PV0和PV2-1来编程-检验阈电压分布B、C和D。

为了形成如图3所示的这样的阈电压分布A、B、C和D，如下依序以编程和检验电压为已选择字线供电。

图4显示施加到已选择字线的用于编程的电压的波形。

半导体存储器件100以递增步进脉冲编程(ISPP)方案操作来施加编程电压。ISPP方案是通过从预定编程起始电压起以步进电压为单位增加编程电压来实施。在施加编程电压后，连续施加检验电压到已编程存储单元用于编程检验。

参考图3和4，假定已编程LSB页，施加第一编程起始电压Vs1到已选择字线用于MSB页编程。

通过施加第一编程起始电压Vs1，提高存储单元的阈电压。阈电压在施加该第一编程起始电压Vs1的第一时间期间不太可能移动超过第二检验电压PV2。因此，仅以利用第一检验电压PV1的第一检验来实施对这样的第一编程的结果的编程检验。如果需要使阈电压分布的宽度更窄，则可以以第一双检验电压PV0来实施第一双检验。

在第一检验后，施加提高了一步进电压的编程电压到已选择字线并重新开始第一检验(S410)。

当编程电压增加至高达预定电平(Vs2)时，除了第一检验之外，还以第二检验电压PV2实施第二检验(S420)。在此期间，可允许加入利用第二双检验电压PV2-1的第二双检验。

在编程电压增加超过第三编程起始电压Vs3后，以第一至第三检验电压PV1、PV2及PV3来全部实施第一至第三检验操作。

如此，在正在向已选择字线施加编程及检验电压的同时，将耦接到已选择字线的存储单元的阈电压改变为其他分布状态或保持为它们先前的状态。

该过程中，在编程电压达到第三编程起始电压Vs3后，将要包含在阈电压分布D中的存储单元可以被视为已编程。并且，在施加第三编程起始电压Vs3时，包含在阈电压分布B和C中的一部分存储单元可以被完全编程。

这里，在正在编程将要包含在阈电压分布D中的存储单元的同时，将因电容性耦合的干扰而导致数据失真，因为包含在阈电压分布B和D中且已完成编程的存储单元被持续地供应编程电压。

为此考虑，以下面方式配置本发明的实施例用于编程。

图5显示依据本发明的第一实施例的编程操作中的编程和检验电压的波形，其是参考图2的页面缓冲器121及图3的阈电压分布图来描述。

图5所示的编程和检验电压将在MSB页编程期间施加到已选择字线(Sel WL)，对其一次施加两次编程电压。即，向已选择字线顺序施加用于将存储单元移动到阈电压分布B和C中的第一编程起始电压Vs1、以及用于将存储单元移动到阈电压分布D中的第二编程起始电压Vs2。

以下，将要编程在阈电压分布B中的存储单元被称为‘第一存储单元组’；将要编程在阈电压分布C中的存储单元被称为‘第二存储单元组’；将要编程在阈电压分布D中的存储单元被称为‘第三存储单元组’。并且，已擦除状态的存储单元(对应于阈电压分布A)被称为‘已擦除存储单元组’。

参考图5，在用于第一及第二存储单元组的第一编程起始电压Vs1后，施加用于第三存储单元组的第二编程启动电压Vs2已选择字线。

在施加用于第一及第二存储单元组的第一编程起始电压Vs1前，要禁止包含在擦除单元组和第三存储单元组中的存储单元被第一编程启动电压Vs1编程。为了此编程禁止，借助页面缓冲器121的第一至第四锁存器L1～L4实施位线设置操作。该位线设置操作将详述于后。

同时，在施加第二编程起始电压Vs2的同时，不编程擦除单元组以及第一及第二存储单元组。

在该半导体存储器件中，编程操作可以分成两种模式。

一种是提高存储单元的阈电压的编程模式，另一种是将存储单元的阈电压保持在当前状态的禁止模式。

控制逻辑电路160借助第一至第四锁存器L1～L4中所存储的数据将耦接到要被编程的存储单元的位线设置为0V，并将耦接到要被禁止编程的存储单元的位线预充电到电源电压Vcc的电平。

在ISPP方案中，在编程后实施编程-检验。在本发明的实施例中，在施加第一及第二编程起始电压Vs1及Vs2后开始编程-检验。

在此期间，在使用两个编程-检验电压的双检验中处理第一和第二存储单元组。参考图5，将第一和第二存储单元组的双检验的电压记作PV0和PV2-1。

图2所述的页面缓冲器121中，第二及第三锁存器L2及L3是用于第一及第二存储单元组的编程、编程-检验、和双编程-检验。第四锁存器L4是用于第三存储单元组的编程-检验。

参考图2至4更详细地描述依据第一实施例的编程操作。

为了编程半导体存储器件100，首先，从外部系统输入命令、地址信息、待编程的数据(以下，称为‘编程数据’)等。将这些命令、地址信息及编程数据提供到数据输入/输出逻辑电路150中。

将命令及地址信息传送到控制逻辑电路160中。将编程数据传送到页面缓冲器组120中。控制逻辑电路160利用命令及地址信息控制数据输入/输出逻辑电路150和页面缓冲器组120，以便在页面缓冲器121处锁存编程数据。

在第一实施例中，假定已经完成LSB页编程。

为了编程MSB页，将经由数据输入/输出逻辑电路150引入的MSB数据转而输入到页面缓冲器组120的第一锁存器L1中。在页面缓冲器组120的所有页面缓冲器121处锁存LSB数据后完成该MSB锁存。

参考图2，在编程的开始将第一至第四锁存器L1～L4的节点QA、QB、QC及QD初始化为‘0’。

然后，将MSB数据输入到页面缓冲器121中，其示范性地记作四位用于描述阈电压分布A、B、C及D。例如，假定将‘1010’输入到页面缓冲器121的节点QA，其意味着：‘1’被输入到耦接到已擦除存储单元组的页面缓冲器121的节点QA；‘0’被输入到耦接到第一存储单元组的页面缓冲器121的节点QA；‘1’被输入到耦接到第二存储单元组的页面缓冲器121的节点QA；而且‘0’被输入到耦接到第三存储单元组的页面缓冲器121的节点QA。

表1概述用于依据本发明的第一实施例的编程操作在页面缓冲器121的节点上所要设置的数据样式(pattern)。

[表1]

参考表1及图2，先将所述节点QA_N、QB_N、QC_N及QD_N初始化为‘1’。为了此初始化，施加预充电信号PRECH_N以将第一感测节点充电至电源电压电平。然后，产生高电平的第一至第四重置信号ARST、BRST、CRST及DRST。

如果第一感测节点S01被预充电，则第二十NMOS晶体管N20被导通以将第二感测节点S02电连接到接地节点。当施加第一至第四重置信号ARST、BRST、CRST和DRST到数据转换电路126时，第四、第八、第十二及第十六NMOS晶体管N4、N8、N12及N16全部被导通。

如果第四、第八、第十二及第十六NMOS晶体管N4、N8、N12及N16被导通，则节点QA、QB、QC及QD电连接到接地节点。因此，节点QA_N、QB_N、QC_N及QD_N被设置为‘1’。

在初始化后，将MSB数据经由数据线DL输入至第一锁存器L1。已结合图2的数据输入电路129描述数据输入的过程，所以将不做进一步详述。

依据阈电压分布A、B、C及D示范性地以‘1010’输入MSB数据。MSB数据的数据样式可以因如何定义分别对应于阈电压分布A、B、C及D的数字数据而可变。

如表1所示，如果有MSB数据的输入，则只将页面缓冲器121的节点QA_N改变为‘1010’，同时将其他节点QB_N、QC_N及QD_N保持在它们的初始状态。

为了设置数据，将数据从节点QA_N复制到节点QB_N、QC_N及QD_N。

在复制数据时，激活预充电信号PRECH_N以将第一感测节点S01预充电到电源电压Vcc的电平。为了便于描述，将预充电节点到电源电压Vcc的电平的情况表示为‘1’。另外，将电连接节点到接地节点或放电/下拉该节点的情况表示为‘1’。

如果施加第一传输信号TRANA为‘1’，则第三NMOS晶体管N3被导通以将数据从节点QA_N传送至第一感测节点S01中。如果将节点QA_N设置为‘1’，则第一感测节点S01仍然保持为‘1’。如果将节点QA_N设置为‘0’，则第一感测节点S01变成‘0’。

从而使页面缓冲器121的第一感测节点S01处于‘1010’。第二十NMOS晶体管N20在第一感测节点S01被设置为为‘1’时导通，但是在第一感测节点S01被设置为‘0’时截止。

如果响应于处于‘1’的第一感测节点S01而导通第二十NMOS晶体管N20，则第二感测节点S02导通到接地节点。相反地，如果因第一感测节点S01处于‘0’而截止第二十NMOS晶体管N20，则使第二感测节点S02处于浮置状态。

然后，将第二至第四重置信号BRST、CRST及DRST激活为‘1’。从而，将节点QB_N、QC_N及QD_N全部改变为‘1010’。当第一感测节点被设置为‘0’且使第二感测节点S02处于浮置状态时，其他节点QB_N、QC_N及QD_N似乎保持在它们的先前状态，即，‘1’。

接下来，重置节点QA_N。为了重置节点QA_N，激活预充电信号PRECH_N以使第一感测节点处于‘1’。当使第一感测节点S01处于‘1’时，第二十NMOS晶体管N20被导通以使第二感测节点S02变成‘0’。如果当使第二感测节点S02处于‘0’时以‘1’施加第一重置信号ARST，则节点QA变成‘0’且节点QA_N被重置为‘1’。

之后，从已经通过LSB页编程进行编程的存储单元加载LSB数据。将加载的数据存储在节点QA_N处。

如图3所示，LSB数据是‘1100’。该数据加载技术在本领域中是众所皆知的，所以没有做进一步描述。

借助节点QA_N上加载的LSB数据来改变节点QD_N的数据。施加预充电信号PRECH_N以将第一感测节点设置为‘1’。

施加第一传输信号TRANA以将数据从节点QA_N传送到第一感测节点S01。从而，使页面缓冲器121的第一感测节点S01处于‘1100’。并且激活第四重置信号DRST。

只有第一感测节点S01保持在‘1’才导通第二十NMOS晶体管N20。并且，只有第二十NMOS晶体管N20被导通才允许第四锁存器L4改变它的数据。

页面缓冲器121的第一感测节点S01被改变为‘1100’后，施加第四重置信号DRST以将节点QD_N从‘1010’设置为‘1110’。参考表1，节点QD_N仅当第一感测节点S01为‘1’时从‘0’改变为‘1’，否则它不改变。

接下来，使用作为节点QA_N的反相节点的节点QA来改变QB_N及QC_N的数据。

施加预充电信号PRECH_N以使得将第一感测节点S01设置为‘1’。通过施加反相第一传输信号TRANA_N，将页面缓冲器121的第一感测节点S01设置为‘0011’。

并且，通过施加第二及第三设置信号BSET及CSET，将节点QB_N及QC_N设置为‘1000’。最后，使用节点QD来改变QB_N和QC_N的数据。施加预充电信号PRECH_N以使得将第一感测节点S01设置为‘1’。通过施加反相第四传输信号TRAND_N，将页面缓冲器121的第一感测节点S01设置为‘0001’。并且，通过施加第二及第三设置信号BSET及CSET，将节点QB_N及QC_N设置为‘1001’，其可以视为与图3所的MSB数据相同。借助这样的数据设置过程，将LSB数据‘1100’输入到节点QA_N中，并将MSB数据‘1001’输入到节点QB_N中。

在编程和检验第一和第二存储单元组时使用页面缓冲器121的节点QB_N和QC_N。使用节点QA_N作为用于区分第一和第二存储单元组的标志锁存器。在第三存储单元组的编程和检验中使用页面缓冲器121的节点QD_N。

在完成如表1的数据设置后，开始以MSB数据编程。

编程的第一过程是设置位线电压。

通过设置位线电压，编程耦接到被设置为0V的位线的存储单元，同时禁止编程耦接到预充电位线的存储单元。同时，以较慢速率编程耦接到被预充电至aV的位线的存储单元(‘a’是正整数的电压值)，aV高于0V但是低于电源电压Vcc。实践中，预充电至aV的位线被耦接至这样的存储单元，其已经通过了使用第一及第二双检验电压PV0及PV2-1的编程-检验过程但是被使用检验电压PV1及PV2的编程-检验确定为失败。

该示范性实施例中，先对第一及第二存储单元组施加第一编程起始电压Vs1，然后对第三存储单元组施加第二编程起始电压Vs2。在施加第一编程起始电压Vs1的同时，必须禁止编程第三存储单元组。在施加第二编程起始电压Vs2的同时，必须禁止编程第一及第二存储单元组。同时，通常应当禁止编程已擦除单元。

为了选择性编程禁止，以下面方式设置位线。

首先，将所有位线BL预充电至‘1’。在此期间，使位线与页面缓冲器121的第一感测节点S01电性断开。

在使位线BL与第一感测节点S01电性断开的情况下，将预充电信号PRECH_N施加到页面缓冲器121以将第一感测节点S01设置为‘1’。当施加第二传输信号TRANB时，第一感测节点S01变成‘1001’。

然后，当以Vcc+Vth的电平施加感测信号PBSENSE到页面缓冲器121时，将耦接至其中第一感测节点S01处于‘1’的页面缓冲器的位线预充电至高达Vcc的电平，同时将耦接至其中第一感测节点S01处于‘0’的页面缓冲器的位线放电至0V。依据节点QB_N的状态来设置位线电压的该过程可以被称为‘第一设置’。

接下来，感测信号PBSENSE变成0V且第一感测节点S01被预充电为‘1’。然后，施加第三数据传输信号TRANC以依据节点QC_N的状态改变第一感测节点S01。

由于在编程的开始时使节点QC_N处于‘1001’，第一感测节点S01同样处于‘1001’。并且，以aV+Vth的电平施加感测信号PBSENSE。依据节点QC_N的状态来设置位线的该过程可以被称为‘第二设置’。

在第二设置后，已借助第一感测操作而处于‘1’的位线仍然保持在‘1’的状态。改变已借助第一感测操作而处于‘0’的位线的电压，以对应于第一感测节点S01的状态。

例如，如果以aV+Vth的电平施加感测信号PBSENSE，同时‘0’的位线正被电连接到处于‘1’的第一感测节点S01，则该位线被预充电至aV。但是，如果‘0’的位线正被电连接到处于‘0’的第一感测节点S01，则该位线仍然保持在‘0’。

在编程速率方面，耦接到以aV充电的位线的存储单元比耦接到处于0V的位线的存储单元晚编程。换句话说，实施第一及第二设置操作，以设置耦接至将要被双检验处理的存储单元的位线的电压。

如图5所示，当激活第一编程起始电压Vs1时，例如只对属于第一及第二存储单元组的存储单元实施编程。这在下面称为‘第一编程’。

在第一编程后，对第三存储单元组实施编程。为此，将所有位线预充电至‘1’。此时，位线BL正与第一感测节点S01断开。

在位线与第一感测节点S01断开的情况下，施加预充电信号PRECH_N以将第一感测节点S01设置为‘1’。并且，通过施加第五传输信号TRANF，第一感测节点S01变成‘1100’，以将第三存储单元组置于编程模式。

电连接到处于‘1110’的状况下的第一感测节点S01的位线BL被设置为‘1110’。用于依据节点QD_N的状态来设置位线的该过程可以被称为‘第三设置’。

同时，如果第二编程起始电压Vs2被施加到已选择字线(Sel WL)，则排除第一及第二存储单元组专门编程第三存储单元组。为了便于描述，只编程第三存储单元组可以被称为‘第二编程’。之后，每当施加编程脉冲时，从第一及第二编程起始电压Vs1及Vs2以步进电压为单位增加在第一及第二编程操作中所使用的编程电压。

通过前述操作，可以以与第三存储单元组类似的速率编程第一及第二存储单元组。结果，其减轻因第一及第二存储单元组与第三存储单元组之间的编程速率的偏差所造成的干扰的效应。依据另一实施例，也可以允许在对第一存储单元组施加编程电压后对第二及第三存储单元组施加编程电压。

在实施第一及第二编程操作后，开始第一至第三编程-检验操作。

图6是描述依据本发明的第一实施例的编程后的编程-检验操作的时序图，其是参考图5来描述。

参考图6，通过使用第一至第三检验电压PV1～PV3以及第一和第二双验电压PV0和PV2-1，依序进行编程-检验操作。

在此期间，将来自第一及第二存储单元组的检验结果存储在第二及第三锁存器L2及L3中，同时将来自第三存储单元组的检验结果存储在第四锁存器L4中。

详而言之，首先预充电位线BL。在此期间，感测信号PBSENSE的电平处于第一电压V1。在预充电位线后，将第一双检验电压PV0施加到已选择字线(Sel WL)，同时施加通过电压Vpass至未选择字线(Unsel WL)。

然后，此状况持续直到位线上有电压变化为止。在此期间，使位线与页面缓冲器121的第一感测节点S01断开。

在将第一感测节点S01预充电为‘1’后，向页面缓冲器121施加第一数据传输信号TRANA，其是用于区分第一和第二存储单元组。如果节点QA_N被设置为‘1’，则其对应于第一存储单元组。如果节点QA_N被设置为‘0’，则其对应于第二存储单元组。

对于耦接到第二存储单元组的页面缓冲器，如果在第一感测节点S01被预充电至‘1’后施加第一数据传输信号TRANA，则第一感测节点S01被改变为‘0’。因此，第二及第三锁存器L2及L3不受使用第一双检验电压PV0的编程-检验操作的影响。这是为了编程检验而在第一感测节点S01上设置电压的过程。

如果完成第一感测节点的这样的电压设置，则以第二电压V2施加感测信号PBSENSE。依据位线的电压，将第一感测节点S01放电或维持在先前的预充电状态。并且，施加第三重置信号CRST以将第一双检验电压PV0的检验结果存储至第三锁存器L3中。以下，使用第一双检验电压PV0的编程-检验操作可以被称为‘第一双检验’。

如果已经通过了编程，则将第一感测节点S01保持在高电平而不改变。因此，第三锁存器L3的节点QC_N变成‘1’。由于设置了第一感测节点S01的电压，因而耦接到第二存储单元组的页面缓冲器的节点QC_N不受双检验的影响。

在第一双检验操作后，感测信号PBSENSE的电压电平返回0V，并将该位线BL与第一感测节点S01电性断开。

将已选择字线(Sel WL)改变为第一检验电压PV1并在其上保持一段时间，直到位线电压改变为止。通过一次位线预充电实施的这样的几个检验阶段的模式可以被称为‘快速检验’。

在位线电压改变之后，将第一感测节点S01预充电至‘1’并施加第一数据传输信号TRANA到面缓冲器121。然后，施加第二重置信号BRST以将第一检验的结果存储至节点QB_N中。

在第一检验后，感测信号PBSENSE返回0V。施加第二双检验电压PV2-1到已选择字线(Sel WL)并在其上保持，直到位线电压改变为止。

之后，将第一感测节点S01预充电‘1’，并以第二电压V2的电平施加感测信号PBSENSE。在此期间，不需施加第一数据传输信号TRANA至页面缓冲器121。这是因为已经完成第一存储单元组的编程-检验而且耦接到第一存储单元组的页面缓冲器121不受第二存储单元组的编程-检验的影响。使用第二双验电压PV2-1的该编程-检验过程可以被称为‘第二双检验’。

将第二双检验的结果存储在页面缓冲器121的第三锁存器L3中。将使用第二检验电压PV2的第二检验的结果存储在页面缓冲器121的第二锁存器L2中。即便在使用第二检验电压PV2的第二检验期间，也不施加第二数据传输信号TRANA到页面缓冲器。

最后，对于使用第三检验电压PV3的第三检验，以0V施加感测信号PBSENSE。施加第三检验电压PV3到已选择字线(Sel WL)，以感测来自已编程存储单元的位线电压。

将第三检验的结果存储在页面缓冲器121的第四锁存器中。

如果在完成第一至第三检验操作以及第一及第二双检验操作后检测到已编程页为失败页，则重复第一及第二编程步骤、第一至第三检验步骤以及第一及第二双检验步骤的过程。

借助前述过程，顺序地施加编程电压到第一及第二存储单元组和施加编程电压到第三存储单元组，使得可以在编程第一及第二存储单元组的同时禁止编程第三存储单元组并在编程第三存储单元组的同时禁止编程第一及第二存储单元组。不同于上面示范性地显示的页面缓冲器(例如，图2的页面缓冲器)，甚至也可以使用其他类型的采用动态锁存器的页面缓冲器来实施相同功能，但是要部分修改控制信号。

在第二实施例中，如参考包括动态锁存器的页面缓冲器所述，顺序地施加编程电压以编程第一至第三存储单元组。

图7A至7D描述依据本发明的第二实施例的页面缓冲器。

图7A中简要显示该页面缓冲器的整个配置。图7B至7D中分别详述图7A的页面缓冲器的锁存电路。图7A至7D描述针对第二实施例所修改的半导体存储器件的部分，其中其他部分可以与第一实施例的那些部分相同。

参考图7A，包括动态锁存器的页面缓冲器121由位线连接电路710、预充电电路720、以及第一至第四锁存电路730、740、750及760构成。

位线连接电路710是提供用于将位线BL与第一感测节点S01电连接。位线连接电路710可以包括第一晶体管NM1。第一晶体管NM1耦接在位线BL与第一感测节点S01之间。施加位线连接信号BLCLAMP到第一晶体管NM1的栅极。

预充电电路720用于预充电第一感测节点S01。预充电电路720的第二晶体管NM2耦接在预充电电压VPRE的输入端与第一感测节点S01之间。施加预充电信号BLPRE到第二晶体管NM2的栅极。

第一至第四锁存电路730～760并联耦接在第一和第二感测节点S01和S02之间。结合图7B至7C来描述第一至第三锁存电路730～750。

第四锁存电路760由动态锁存器形成，其包括第三至第五晶体管NM3～NM5、以及电容器C。

第三至第四晶体管NM3～NM5串联耦接在第一感测节点S01与电源电压Vcc的输入端之间。施加第四传输信号TDPGM到第三晶体管NM3的栅极。第四晶体管NM4的栅极耦接到节点Q4。

第五晶体管NM5耦接在节点Q4与第二感测节点S02之间。施加双编程控制信号TDPGM到第五晶体管NM5的栅极。

电容器C耦接在接地节点与节点Q4之间。第四锁存电路160中所存储的数据依赖于电容器C上所充电的电压。当电容器C随着时间放电时，必须周期性地刷新第四锁存电路760。为了刷新数据，可以添加额外的锁存电路或利用第一至第三锁存电路730～750之一。

第一至第三锁存电路730～750具有彼此相同的电路组织。

参考图7B至7D，第一锁存电路730包括第六NMOS晶体管NM6及第一锁存器LT1。

第六晶体管NM6耦接于第一和第二感测节点S01和S02之间。施加第一传输信号TPV1到第六晶体管NM6的栅极。第一锁存器LT1包括第一及第二反相器I1及I2。第一锁存器LT1的节点Q1_N耦接到第二感测节点S02。

参考图7C，第二锁存电路740包括第七晶体管NM7及第二锁存器LT2。

第七晶体管NM7耦接在第一和第二感测节点S01和S02之间。施加第二传输信号TPV2到第七晶体管NM7的栅极。第二锁存器LT2包括第三及第四反相器I3及I4。第二锁存器LT2的节点Q2_N耦接到第二感测节点S02。

参考图7D，第三锁存电路750包括第八晶体管NM8及第三锁存器LT3。

第八晶体管NM8耦接在第一和第二感测节点S01和S02之间。施加第三传输信号TPV3到第八晶体管NM8的栅极。第三锁存器LT3包括第五及第六反相器I5及I6。第三锁存器LT3的节点Q3_N耦接到第二感测节点S02。

第一至第八晶体管NM1～NM8可以包括N型金属氧化物半导体(NMOS)晶体管。

借助图7B至7C所示的页面缓冲器121描述依据第二实施例的编程。

图8显示依据第二实施例的编程操作中施加到已选择字线的电压的波形。

参考图8，提供分别施加用于编程第一至第三存储单元组的编程电压来实施第二实施例。

开始编程操作，依序执行：施加编程起始电压Vst1以编程第一存储单元组；施加编程起始电压Vst2以编程第二存储单元组；以及施加编程起始电压Vst3以编程第三存储单元组。

并且，每个编程电压从每个编程起始电压起在编程电压的每个脉冲以步进电压Vsp为单位增加。

为了编程第一至第三存储单元组，页面缓冲器121的第一至第四锁存电路730～760需要以它们的初始数据来设置。

[表2]

	Q4	Q1_N	Q2_N	Q3_N	Vst1	Vst2	Vst3
								A	1	1	1	1	禁止	禁止	禁止
B	0	0	1	1	DPGM	禁止	禁止
								C	0	1	0	1	禁止	DPGM	禁止
D	1	1	1	0	禁止	禁止	编程

表2中，显示耦接到与已擦除存储单元组A以及第一至第三存储单元组B、C及D对应的存储单元的页面缓冲器121的第一至第四锁存电路730～760的初始设置数据。

表2中，‘DPGM’表示带有双检验的编程。对第一及第二存储单元组实施双检验。

为了独立地编程第一至第三存储单元组，应当在编程第一存储单元组的同时禁止编程第二及第三存储单元组。应当在编程第二存储单元组的同时禁止编程第一及第三存储单元组。并且，必须在编程第三存储单元组的同时禁止编程第一及第二存储单元组。

为了这些独立合作的编程禁止及编程操作，期望该半导体存储器件在编程前设置位线电压。

图9A至9C描述用于依据第二实施例的编程操作的位线电压设置过程的时序图，该编程操作系参考第7A至8图来描述。

图9A显示用于在编程前设置位线电压的控制信号的连续波形以及位线电压根据时间的变化。

参考图9，首先，将所有位线预充电到电源电压Vcc的电平(未显示)。

然后，以电平Vcc+Vth施加位线连接信号BLCLAMP。以电平aV+Vth施加第四传输信号TDPGM。从而，将耦接到其中节点Q4处于‘0’的页面缓冲器121的位线充电至aV。使耦接到其中节点Q4处于‘1’的另一页面缓冲器121的另一位线保持在电源电压Vcc的电平。

在将第四传输信号TDPGM变成0V后，以Vcc+Vth施加第一传输信号TPV1。

如果第一传输信号TPV1的电平处于Vcc+Vth，则耦接到其中节点Q1_N处于‘0’的页面缓冲器121的位线被改变为0V，而且耦接到其中节点Q1_N处于‘1’的页面缓冲器121的另一位线被充电至高达电源电压Vcc的电平。

例如，假定已配置属于第一存储单元组的第一存储单元Cb以及属于第二存储单元组的第二存储单元Cc。

这里，参考表2，在耦接到第一存储单元Cb的页面缓冲器121中，使节点Q4及Q1_N处于‘0’。在耦接到第二存储单元Cc的另一页面缓冲器121中，使节点Q4处于‘0’，同时使节点Q1_N处于‘1’。

在已将所有位线预充电到电源电压Vcc的电平的状况下，以电平Vcc+Vth施加位线连接信号BLCLAMP。如果以电平aV+Vth施加第四传输信号TDPGM，则耦接到第一及第二存储单元Cb及Cc的位线被充电至aV。

如果以电平Vcc+Vth施加第一传输信号TPV1，则耦接到第一存储单元Cb的位线变成‘0’，而且耦接到第二存储单元Cc的位线变成电源电压Vcc的电平。然后，如果施加编程电压Vst1，则编程第一存储单元Cb，但是禁止编程第二存储单元Cc。

在对第二存储单元组施加编程电压Vst2前，设置位线的电压以便禁止编程第一及第二存储单元组。

参考图9B，用于编程第二存储单元组的位线设置起初将所有位线预充电至高达电源电压Vcc的电平(未显示)。

然后，以电平Vcc+Vth施加位线连接信号BLCLAMP。以电平aV+Vth施加第四传输信号TDPGM。于是，将耦接到其中节点Q4处于‘0’的页面缓冲器121的位线充电至aV。

如果第二传输信号TPV2的电平处于Vcc+Vth，则耦接到其中节点Q1_N处于‘0’的页面缓冲器121的位线被改变为0V，而且耦接到其中节点Q1_N处于‘1’的页面缓冲器121的另一位线被充电至高达电源电压Vcc的电平。

在上述位线设置后，耦接至尚未完全编程的第二存储单元组的位线被设置为aV或电源电压Vcc的电平，同时耦接至剩余的存储单元组的位线被充电到电源电压Vc的电平。

因此，除了尚未完成编程的第二存储单元组之外，禁止编程剩余的存储单元组。

在对第三存储单元组施加编程电压Vst3前，如图9C所示，实施设置位线的电压。

参考图9C，在预充电所有位线到电源电压Vcc的电平后，以电平Vcc+Vth施加位线连接信号BLCLAMP及第三传输信号TPV3。据此，耦接到其中节点Q3_N处于‘0’的页面缓冲器的位线被改变为0V。将其他位线充电至高达电源电压Vcc的电平。因此，专门编程第三存储单元组。

在施加编程电压到第一至第三存储单元组后，以第一和第二双检验电压PV0及PV2-1以及第一至第三检验电压PV1～PV3顺序地实施编程-检验操作。

根据编程-检验操作，将第一及第二双检验电压PV0及PV2-1产生的结果存储在页面缓冲器121的第四锁存电路760中。将第一检验电压PV1产生的结果存储在页面缓冲器121的第一锁存电路730中。将第二检验电压PV2产生的结果存储在页面缓冲器121的第二锁存电路740中。将第三检验电压PV3产生的结果存储在页面缓冲器121的第三锁存电路750中。

在使用第一及第二双检验电压PV0及PV2-1的编程-检验中，如上面结合图7A至7D所述，期望借助第二锁存电路740的数据状态来区分第一及第二存储单元组。

依据上述示范性实施例，通过在根据阈电压分布顺序地施加编程电压之后实施检验操作来控制将要编程成具有相对高阈电压的存储单元与将要编程成具有相对低阈电压的存储单元之间的编程时间。因此，将要编程成具有相对低阈电压的存储单元更少地受到将要编程成具有相对高阈电压的存储单元的影响。

前述是用于示范性实施例的描述而不应被解读为其限制。虽然以及描述几个示范性实施例，但是本领域技术人员不难理解，在示范性实施例中可以进行许多修改而不实质脱离本发明的新颖教导和优点。从而，意欲将所有这样的修改包含在如权利要求书限定的本发明的范围内。

对相关申请的交叉引用

本申请主张2010年6月4日向韩国特许厅提交的韩国专利申请第10-2010-0052886号的优先权，在此以引用方式并入其所述的全部。

Claims

1.一种编程半导体存储器件的方法，该方法包括：

依据目标编程电压电平将存储单元分成存储单元组；

通过向所述存储单元组顺序施加与所述目标编程电压电平对应的编程电压来对所述存储单元组执行编程操作。

2.如权利要求1所述的方法，其中该编程操作依序从与最低阈电压对应的编程电压开始并以与最高阈电压对应的编程电压结束。

3.如权利要求1所述的方法，其中在向所述存储单元组之一施加编程电压的同时，阻止其他存储单元组被编程。

4.一种编程半导体存储器件的方法，该半导体存储器件的存储单元被编程为具有第一至第三阈电压分布中的一个，该方法包括：

施加第一编程电压以编程第一存储单元组，第一存储单元组的阈电压将被移动到第一阈电压分布中；

施加第二编程电压以编程第二存储单元组，第二存储单元组的阈电压将被移动到第三阈电压分布中；以及

依序编程检验第一和第二存储单元组。

5.如权利要求4所述的方法，进一步包括：在施加第一编程电压之前，设置位线电压以阻止第二存储单元组被编程。

6.如权利要求4所述的方法，进一步包括：在该第二编程电压的施加前，设置位线电压以阻止第一存储单元组被编程。

7.如权利要求4所述的方法，其中该第一存储单元组包括其阈电压将被移动到第二阈电压分布中的存储单元。

8.如权利要求4所述的方法，其中该第二存储单元组包括其阈电压将被移动到第二阈电压分布中的存储单元。

9.一种编程半导体存储器件的方法，该半导体存储器件的存储单元被编程为具有第一至第三阈电压分布中的一个，该方法包括：

施加第二编程电压以编程第二存储单元组，第二存储单元组的阈电压将被移动到第二阈电压分布中；

施加第三编程电压以编程第三存储单元组，第三存储单元组的阈电压将被移动到第三阈电压分布中；以及

依序编程检验第一至第三存储单元组。

10.如权利要求9所述的方法，进一步包括：在施加第一编程电压之前，设置位线电压以阻止第二和第三存储单元组被编程。

11.如权利要求9所述的方法，进一步包括：在施加第二编程电压之前，设置位线电压以阻止第一和第三存储单元组被编程。

12.如权利要求9所述的方法，进一步包括：在施加第三编程电压之前，设置位线电压以阻止第一和第二存储单元组被编程。