KR20140013401A - 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법 - Google Patents

메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법 Download PDF

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Abstract

본 발명의 기술적 사상에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 복수의 메모리 셀들에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들 및 상기 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여, 상기 독출된 데이터들에 대해 논리 연산을 수행하는 페이지 버퍼부를 포함한다.

Description

메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법{Memory device, memory system and method of controlling a read voltage of the memory device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 이러한 메모리 장치에 저장된 데이터를 정확하게 독출하여 메모리 장치의 신뢰성을 향상시키기 위해서는 독출 전압의 전압 레벨을 정확하게 결정하는 것이 요구된다.
본 발명의 기술적 사상이 해결하려는 과제는 독출 전압을 결정하기 위한 연산에 소요되는 시간을 감소시키면서 독출 오류로 인한 연산 오류를 방지할 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려는 과제는 독출 전압을 결정하기 위한 연산에 소요되는 시간을 감소시키면서 독출 오류로 인한 연산 오류를 방지할 수 있는 메모리 시스템을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 복수의 메모리 셀들에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들 및 상기 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여, 상기 독출된 데이터들에 대해 논리 연산을 수행하는 페이지 버퍼부를 포함한다.
일부 실시예들에 있어서, 상기 복수의 메모리 셀들은, 복수의 워드라인들 및 복수의 비트라인들이 교차하는 영역들에 각각 배치되고, 상기 페이지 버퍼부는, 상기 복수의 비트라인들에 각각 연결되는 복수의 페이지 버퍼들을 포함할 수 있다.
일부 실시예들에 있어서, 상기 복수의 페이지 버퍼들의 각각은, 상기 복수의 메모리 셀들 중 대응되는 비트라인에 연결되는 메모리 셀에 대해 상기 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들 및 상기 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여 상기 대응되는 비트라인에 대한 프리차지 여부를 결정할 수 있다.
일부 실시예들에 있어서, 상기 복수의 페이지 버퍼들의 각각은, 상기 독출 방향이 증가하는 방향인 경우, 현재 독출된 데이터가 제1 논리 레벨이면 상기 대응되는 비트라인에 대해 프리차지를 계속하고, 상기 현재 독출된 데이터가 제2 논리 레벨이면 상기 대응되는 비트라인에 대해 프리차지를 중단하며, 상기 제1 논리 레벨은 상기 메모리 셀이 오프되는 경우에 대응하고, 상기 제2 논리 레벨은 상기 메모리 셀이 온되는 경우에 대응할 수 있다.
일부 실시예들에 있어서, 상기 복수의 페이지 버퍼들의 각각은, 상기 독출 방향이 감소하는 방향인 경우, 현재 독출된 데이터가 제2 논리 레벨이면 상기 대응되는 비트라인에 대해 프리차지를 계속하고, 상기 현재 독출된 데이터가 제1 논리 레벨이면 상기 대응되는 비트라인에 대해 프리차지를 중단하며, 상기 제1 논리 레벨은 상기 메모리 셀이 오프되는 경우에 대응하고, 상기 제2 논리 레벨은 상기 메모리 셀이 온되는 경우에 대응할 수 있다.
일부 실시예들에 있어서, 상기 복수의 페이지 버퍼들의 각각은, 독출된 상기 데이터들에 대해 XOR 연산을 수행할 수 있다.
일부 실시예들에 있어서, 상기 복수의 페이지 버퍼들의 각각은, 대응되는 비트라인과 센싱 노드를 연결하는 비트라인 연결부; 상기 센싱 노드의 전압을 기초로 하여 상기 센싱 노드를 선택적으로 프리차지하는 프리차지부; 및 상기 센싱 노드와 연결되고, 상기 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들에 대해 논리 연산을 수행하는 논리 연산 수행부를 포함할 수 있다.
일부 실시예들에 있어서, 상기 프리차지부는, 상기 독출 방향이 증가하는 방향인 경우, 현재 독출된 데이터가 제1 논리 레벨이면 상기 센싱 노드에 대해 프리차지를 계속하고, 상기 현재 독출된 데이터가 제2 논리 레벨이면 프리차지를 중단하며, 상기 독출 방향이 감소하는 방향인 경우, 현재 독출된 데이터가 제2 논리 레벨이면 상기 센싱 노드에 대해 프리차지를 계속하고, 상기 현재 독출된 데이터가 제1 논리 레벨이면 상기 센싱 노드에 대해 프리차지를 중단하며, 상기 제1 논리 레벨은 상기 메모리 셀이 오프되는 경우에 대응하고, 상기 제2 논리 레벨은 상기 메모리 셀이 온되는 경우에 대응할 수 있다.
일부 실시예들에 있어서, 상기 프리차지부는, 초기 상태에서 상기 센싱 노드를 프리차지할 수 있다.
일부 실시예들에 있어서, 상기 프리차지부는, 상기 센싱 노드의 전압을 기초로 하여 상기 센싱 노드에 대한 프리차지 여부를 결정하여 프리차지 제어 신호를 생성하는 프리차지 제어부; 및 상기 프리차지 제어 신호를 기초로 하여 상기 센싱 노드를 프리차지하는 프리차지 수행부를 포함할 수 있다.
일부 실시예들에 있어서, 상기 프리차지 제어부는, 상기 센싱 노드의 전압을 래치 입력 노드에 전달하는 센싱 래치 연결부; 상기 래치 입력 노드의 전압을 래치하여 래치 출력 노드에 전달하고, 상기 래치 출력 노드의 전압을 상기 프리차지 제어 신호로서 상기 프리차지 수행부에 제공하는 센싱 래치; 및 복수의 제어 신호들을 기초로 하여 상기 센싱 래치를 제어하는 센싱 래치 제어부를 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운터를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하고, 카운팅 결과를 기초로 하여 상기 메모리 셀들에 대한 독출 전압을 제어하는 독출 전압 제어부를 더 포함할 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 메모리 시스템은 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 복수의 메모리 셀들에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들 및 상기 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여, 상기 독출된 데이터들에 대해 논리 연산을 수행하는 페이지 버퍼부를 포함한다.
일부 실시예들에 있어서, 상기 메모리 컨트롤러는, 상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하고, 카운팅 결과를 기초로 하여 상기 메모리 셀들에 대한 독출 전압을 제어하는 독출 전압 제어부를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 장치 및 메모리 시스템은 독출 전압 제어부를 포함하여, 외부 자극 및/또는 마모 등에 의해 메모리 셀들의 문턱 전압이 변경되더라도 변경된 문턱 전압에 따른 산포를 기초로 하여 독출 전압을 제어할 수 있고, 이에 따라 독출 실패율을 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치, 메모리 시스템 및 메모리 장치의 독출 전압 제어 방법은 인접한 두 전압 레벨들에서 각각 독출된 두 데이터 및 인접한 두 전압 레벨들에서의 독출 방향을 기초로 하여 논리 연산을 수행함으로써, 메모리 셀의 불안정한 동작, 파워 노이즈 또는 아날로그 레벨의 불안정 등으로 인해 발생할 수 있는 독출 오류에 의해 독출 전압을 결정하기 위한 연산에서 오류가 발생되는 것을 방지할 수 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치, 메모리 시스템 및 메모리 장치의 독출 전압 제어 방법은 인접한 두 전압 레벨들에서 각각 독출된 두 데이터 및 인접한 두 전압 레벨들에서의 독출 방향을 기초로 하여 비트라인에 대한 프리차지 중단 여부를 결정함으로써, 다음에 독출될 데이터가 예측 가능한 경우에는 더 이상 비트라인을 프리차지하지 않을 수 있고, 이에 따라, 전력 소모를 상당히 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 4는 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 5는 도 4의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다.
도 6a는 도 5의 메모리 셀이 2 비트 멀티 레벨 셀인 경우, 메모리 장치의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 6b는 도 6a의 그래프에서 메모리 셀의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 7는 도 6b에서 인접한 두 산포들을 나타낸다.
도 8은 도 7에서 인접한 두 전압 레벨들에서 데이터를 독출하는 동작을 나타낸다.
도 9은 도 7에서 제2 전압 레벨과 제3 전압 레벨 사이의 문턱 전압을 가지는 메모리 셀에 대한 독출 동작을 나타낸다.
도 10는 도 9에서 예시된 연산 오류를 제거하기 위한 방법의 일 예를 설명하기 위한 도면이다.
도 11은 도 1의 메모리 장치를 더욱 상세하게 나타내는 블록도이다.
도 12는 도 11의 페이지 버퍼를 더욱 상세하게 나타내는 블록도이다.
도 13은 도 12의 페이지 버퍼의 일 예를 나타내는 블록도이다.
도 14는 도 13의 페이지 버퍼의 일 예를 나타내는 회로도이다.
도 15a는 독출 방향이 전압 레벨이 증가하는 방향인 경우 도 11 내지 14의 페이지 버퍼의 연산 결과를 나타낸다.
도 15b는 독출 방향이 전압 레벨이 감소하는 방향인 경우 도 11 내지 14의 페이지 버퍼의 연산 결과를 나타낸다.
도 16는 도 1의 독출 전압 제어부에서 카운팅된 결과를 나타내는 그래프이다.
도 17은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 18은 도 17의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 독출 전압의 제어 방법을 나타내는 흐름도이다.
도 20은 도 19에 포함된 프리차지 여부를 판단하는 단계의 일 예를 더욱 상세하게 나타내는 흐름도이다.
도 21은 본 발명의 다른 실시예에 따른 메모리 장치의 독출 전압의 제어 방법을 나타내는 흐름도이다.
도 22는 도 21에 포함된 독출 전압을 제어하는 단계를 더욱 상세하게 나타내는 흐름도이다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(1)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10A) 및 메모리 장치(20A)를 포함할 수 있다. 메모리 컨트롤러(10A)는 ECC(error correction circuit) 처리부(11) 및 독출 전압 제어부(12)를 포함할 수 있다. 메모리 장치(20A)는 메모리 셀 어레이(21) 및 페이지 버퍼부(page buffer unit)(22)을 포함할 수 있다. 이하에서는, 메모리 컨트롤러(10A) 및 메모리 장치(20A)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 컨트롤러(10A)는 메모리 장치(20A)에 대한 제어 동작을 수행할 수 있는데, 구체적으로, 메모리 컨트롤러(10A)는 메모리 장치(20A)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20A)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 제어할 수 있다.
메모리 셀 어레이(21)는 복수의 워드 라인들(미도시)과 복수의 비트 라인들(미도시)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(21)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
페이지 버퍼부(22)는 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 독출된 데이터를 임시적으로 저장할 수 있다. 본 실시예에서, 페이지 버퍼부(22)는 복수의 페이지 버퍼들(미도시)을 포함할 수 있고, 복수의 페이지 버퍼들의 개수는 복수의 비트 라인들의 개수에 대응할 수 있다.
구체적으로, 메모리 장치(20A)에 대한 독출 동작이 수행되는 경우, 복수의 페이지 버퍼들은 복수의 메모리 셀들 중 대응되는 메모리 셀에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 및 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여, 독출된 데이터들에 대한 논리 연산을 각각 수행할 수 있다. 본 실시예에서, 복수의 페이지 버퍼들의 각각은, 서로 다른 전압 레벨들 중 인접한 두 전압 레벨들에서 각각 독출된 두 데이터들에 대해 XOR 연산을 수행할 수 있다.
ECC 처리부(11)는 메모리 장치(20A)로부터 독출된 데이터에 에러(즉, 독출 에러)가 존재하는지 체크하고 정정할 수 있다. 예를 들어, ECC 처리부(11)는 데이터를 프로그램할 때에 생성되어 저장된 패리티(parity)와 데이터를 독출할 때 생성된 패리티를 비교하여, 데이터의 에러 비트를 검출하고 검출된 에러 비트를 XOR함으로써 독출 에러를 정정할 수 있다. 이에 따라, 초기의 독출 전압에서 메모리 셀 어레이(21)에 포함된 메모리 셀로부터 데이터를 독출한 후 ECC 처리부(11)에서 독출 에러가 정정되었음에도 불구하고, 독출 실패가 발생하는 경우에 독출 전압 결정부(12)가 활성화되어 독출 전압 결정 동작을 수행할 수 있다.
독출 전압 제어부(12)는 페이지 버퍼부(22)로부터 논리 연산의 결과를 수신하고, 수신된 논리 연산의 결과를 기초로 하여 메모리 셀들에 대한 독출 전압을 제어할 수 있다. 구체적으로, 독출 전압 제어부(12)는 논리 연산의 결과를 기초로 하여, 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하고, 카운팅 결과를 기초로 하여 독출 전압의 최적 전압 레벨을 결정할 수 있다. 구체적으로, 독출 전압 제어부(12)는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수가 감소하다가 다시 증가하는 경우, 해당 지점을 독출 전압으로 결정할 수 있다.
이와 같이, 메모리 컨트롤러(10A)는 독출 전압 제어부(12)를 포함함으로써, 외부 자극 및/또는 마모(wearing) 등에 의해 메모리 셀들의 문턱 전압이 변경되더라도 변경된 문턱 전압을 기초로 하여 독출 전압의 전압 레벨을 제어할 수 있고, 이에 따라, RBER(raw bit error rate)를 개선시킬 수 있다.
도 2는 도 1의 메모리 시스템(1)에 포함된 메모리 장치(20A)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(20A)는 메모리 셀 어레이(21), 페이지 버퍼부(22), 제어 로직(control logic)(24), 전압 발생기(voltage generator)(25) 및 로우 디코더(row decoder)(26)를 포함할 수 있다.
제어 로직(24)은 메모리 컨트롤러(10A)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여 메모리 셀 어레이(21)에 데이터를 기입하거나 메모리 셀 어레이(21)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이때, 제어 로직(24)에서 출력된 각종 제어 신호는 전압 발생기(25), 로우 디코더(26) 및 페이지 버퍼부(22)에 전달될 수 있다.
전압 발생기(25)는 제어 로직(24)으로부터 수신한 제어 신호를 기초로 하여 복수의 워드 라인들(WL)을 구동하기 위한 구동 전압(VWL)을 생성할 수 있다. 구체적으로, 구동 전압(VWL)은 기입 전압(또는 프로그램 전압), 독출 전압, 소거(erase) 전압 또는 패스(pass) 전압일 수 있다.
로우 디코더(26)는 로우 어드레스를 기초로 하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(26)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다. 한편, 기입 동작 시에 로우 디코더(26)는 선택된 워드 라인에 기입 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다.
페이지 버퍼부(22)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(21)에 연결될 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼부(22)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(21)에 저장된 데이터를 출력할 수 있다. 한편, 기입 동작 시에 페이지 버퍼부(22)는 기입 드라이버로 동작하여 메모리 셀 어레이(21)에 저장하고자 하는 데이터를 입력시킬 수 있다. 다른 실시예에서, 페이지 버퍼부(22)는 복수의 데이터 라인들을 통해 데이터 입출력 회로(미도시)에 연결될 수 있다.
도 3은 도 2의 메모리 장치(20A)에 포함된 메모리 셀 어레이(21)의 일 예를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(21)는 플래시 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(21)는 a(a는 2 이상의 정수)개의 블록들(BLK0 내지 BLKa-1)을 포함하고, 각 블록들(BLK0 내지 BLKa-1)은 b(b는 2 이상의 정수)개의 페이지들(PAG0 내지 PAGb-1)을 포함하며, 각 페이지들(PAG0 내지 PAGb-1)은 c(c는 2 이상의 정수)개의 섹터들(SEC0 내지 SECc-1)을 포함할 수 있다. 도 3에서는 도시의 편의를 위해, 블록 BLK0에 대하여만 페이지들(PAG0 내지 PAGb-1) 및 섹터들(SEC0 내지 SECc-1)을 도시하였으나, 다른 블록들(BLK1 내지 BLKa-1)도 블록 BLK0와 동일한 구조를 가질 수 있다.
도 4는 도 3의 메모리 셀 어레이(21)에 포함된 메모리 블록(BLK0)의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(21)는 낸드 플래시 메모리의 메모리 셀 어레이일 수 있다. 이때, 도 3에 도시된 각 블록들(BLK0 내지 BLKa-1)은 도 4와 같이 구현될 수 있다. 도 4를 참조하면, 각 블록들(BLK0 내지 BLKa-1)은 비트 라인(BL0 내지 BLd-1) 방향으로, 8개의 메모리 셀(MC)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 각각 직렬로 연결되는 메모리 셀(MC)들의 양 끝에 연결되는, 드레인(drain) 선택 트랜지스터(Str1) 및 소스(source) 선택 트랜지스터(Str2)를 포함할 수 있다.
도 4와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0 내지 WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 4는 하나의 블록에 8개의 워드 라인들(WL0 내지 WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이(21)의 블록들(BLK0 내지 BLKa-1)은 도 4에 도시되는 메모리 셀(MC) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다. 또한, 도 1 및 도 2의 메모리 장치(20A)는 이상에서 설명된 메모리 셀 어레이(21)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 5는 도 4의 메모리 블록(BLK0)에 포함된 메모리 셀(MC)의 일 예를 나타내는 단면도이다.
도 5를 참조하면, 기판(SUB) 상에 소스(S) 및 드레인(D)이 형성되고, 소스(S)와 드레인(D)의 사이에는 채널 영역이 형성될 수 있다. 채널 영역의 상부에는 플로팅 게이트(FG)가 형성되는데, 채널 영역과 플로팅 게이트(FG)의 사이에는 터널링(tunneling) 절연층과 같은 절연층이 배치될 수 있다. 플로팅 게이트(FG)의 상부에는 컨트롤 게이트(CG)가 형성되는데, 플로팅 게이트(FG)와 컨트롤 게이트(CG)의 사이에는 블로킹(blocking) 절연층과 같은 절연층이 배치될 수 있다. 기판(SUB), 소스(S), 드레인(D) 및 컨트롤 게이트(CG)에는 메모리 셀(MC)에 대한 프로그램, 소거 및 독출 동작에 필요한 전압들이 인가될 수 있다.
플래시 메모리 장치에서는 메모리 셀(MC)의 문턱 전압(threshold voltage, Vth)의 구별에 의해 메모리 셀(MC)에 저장된 데이터가 독출될 수 있다. 이때, 메모리 셀(MC)의 문턱 전압(Vth)은 플로팅 게이트(FG)에 저장된 전자(electron)의 양에 따라 결정될 수 있다. 구체적으로, 플로팅 게이트(FG)에 저장된 전자가 많을수록 메모리 셀(MC)의 문턱 전압은 높아질 수 있다.
메모리 셀(MC)의 플로팅 게이트(FG)에 저장된 전자는 다양한 원인들에 의해 화살표 방향으로 누설(leakage)될 수 있고, 이에 따라, 메모리 셀(MC)의 문턱 전압이 변경될 수 있다. 예를 들어, 플로팅 게이트(FG)에 저장된 전자는 메모리 셀의 마모에 의해 누설될 수 있다. 구체적으로, 메모리 셀(MC)에 대한 프로그램, 소거 또는 독출와 같은 액세스 동작을 반복하면 채널 영역과 플로팅 게이트(FG) 사이의 절연막은 마모될 수 있고, 이에 따라, 플로팅 게이트(FG)에 저장된 전자가 누설될 수 있다. 또 다른 예로, 플로팅 게이트(FG)에 저장된 전자는 고온 스트레스 또는 프로그램/독출 시의 온도 차이 등에 의해 누설될 수도 있다.
도 6a는 도 5의 메모리 셀(MC)이 2 비트 멀티 레벨 셀인 경우, 메모리 장치(20A)의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 6a를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀(MC)이 2 비트로 프로그램되는 2 비트 멀티 레벨 셀인 경우에, 메모리 셀(MC)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀(MC)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제2 독출 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MC)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제3 독출 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MC)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다.
예를 들어, 제1 독출 전압(Vr1)이 메모리 셀(MC)의 컨트롤 게이트(CG)에 인가되면, 소거 상태(E)의 메모리 셀(MC)은 턴온되는 반면, 프로그램 상태(P)의 메모리 셀(MC)은 턴오프된다. 메모리 셀(MC)이 턴온되면 메모리 셀(MC)을 통해 전류가 흐르고, 메모리 셀(MC)이 턴오프되면 메모리 셀(MC)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MC)의 턴온 여부에 따라 메모리 셀(MC)에 저장된 데이터가 구별될 수 있다.
일 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '1'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '0'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 6b는 도 6a의 그래프에서 메모리 셀(MC)의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 6b를 참조하면, 소거 상태(E), 제1 내지 제3 프로그램 상태(P1, P2, P3)로 각각 프로그램된 메모리 셀들(MC)은 외부 자극 및/또는 마모 등에 의해 도 6b에 도시된 바와 같이 변경된 분포를 가질 수 있다. 도 6b에서, 빗금 친 부분에 속하는 메모리 셀들(MC)은 독출 오류가 발생할 수 있고, 이에 따라, 메모리 장치(20A)의 신뢰성이 저하될 수 있다.
예를 들어, 제1 독출 전압(Vr1)을 이용하여 메모리 장치(20A)에 대한 독출 동작을 수행할 경우, 빗금 친 부분에 속하는 메모리 셀들(MC)은 제1 프로그램 상태(P1)로 프로그램 되었음에도 불구하고, 문턱 전압(Vth)의 감소에 의해 소거 상태(E)로 판단될 수 있다. 이에 따라, 독출 동작에 오류가 발생되어 메모리 장치(20A)의 신뢰성이 저하될 수 있다.
메모리 장치(20A)로부터 데이터를 독출하는 경우 RBER은 독출 전압의 전압 레벨에 따라 달라지는데, 독출 전압의 최적 전압 레벨은 메모리 셀들(MC)의 산포 모양에 따라 결정될 수 있다. 따라서, 메모리 셀들(MC)의 산포가 변화함에 따라 메모리 장치(20A)로부터 데이터를 독출하는데 필요한 독출 전압의 최적 전압 레벨도 변경될 수 있다. 그러므로, 산포의 변화를 기초로 하여 독출 전압의 전압 레벨을 변경함으로써 독출 전압의 최적 전압 레벨을 결정하는 것이 요구된다. 이 경우, 효율적으로 독출 전압의 최적 전압 레벨을 결정하기 위해서는, 소량의 측정 데이터를 바탕으로 간단한 연산을 수행하여 연산 시간을 감소시키는 것이 요구된다.
이상에서는 도 6a 및 6b를 참조하여, 메모리 셀(MC)이 2 비트 멀티 레벨 셀인 경우를 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 도 5의 메모리 셀(MC)은 싱글 레벨 셀 또는 3 비트 이상으로 프로그램되는 멀티 레벨 셀일 수 있다. 또한, 도 1 및 도 2의 메모리 장치(20A)는 서로 다른 개수의 비트로 프로그램 되는 메모리 셀(MC)들을 포함할 수도 있다.
도 7는 도 6b에서 인접한 두 산포들(S1, S2)을 나타낸다.
도 1 및 도 7를 참조하면, 메모리 컨트롤러(10A)는 메모리 장치(20A)에 포함된 메모리 셀(MC)의 인접한 두 산포들(S1, S2)이 중첩되는 영역에 대응하는 복수의 전압 레벨들(A 내지 E)에서 각각 메모리 셀(MC)로부터 데이터를 독출할 수 있다. 이때, 복수의 전압 레벨들(A 내지 E)에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들(MC)의 개수를 카운팅(counting)함으로써, 인접한 두 산포들(S1, S2) 사이에서 독출 전압의 최적 전압 레벨을 결정할 수 있다. 이와 같이, 인접한 두 산포들 사이에서 독출 전압을 결정하는 방법을 'MES(Minimal Error Search)'라고 지칭한다.
도 8은 도 7에서 인접한 두 전압 레벨들(A, B)에서 데이터를 독출하는 동작을 나타낸다.
도 1 및 도 8을 참조하면, 제1 단계(step 1)에서, 메모리 컨트롤러(10A)는 제1 전압 레벨(A)에서 메모리 셀(MC)로부터 데이터를 독출한다. 이때, 제1 전압 레벨(A)보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제1 전압 레벨(A)보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 이와 같이, 제1 단계에서 독출된 제1 데이터(D1)는 페이지 버퍼부(22)에 임시적으로 저장될 수 있다.
제2 단계(step 2)에서, 메모리 컨트롤러(10A)는 제2 전압 레벨(B)에서 메모리 셀(MC)로부터 데이터를 독출한다. 이때, 제2 전압 레벨(B)보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제2 전압 레벨(B)보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 이와 같이, 제2 단계에서 독출된 제2 데이터(D2)는 페이지 버퍼부(22)에 임시적으로 저장될 수 있다.
제3 단계(step 3)에서, 페이지 버퍼부(22)는 제1 전압 레벨(A)에서 독출된 제1 데이터(D1)와 제2 전압 레벨(B)에서 독출된 제2 데이터(D2)에 대해 논리 연산을 수행한다. 일 실시예에서, 페이지 버퍼부(22)는 제1 데이터(D1) 및 제2 데이터(D2)에 대해 XOR 연산을 수행할 수 있다.
문턱 전압(Vth)이 제1 전압 레벨(A)보다 낮은 메모리 셀(MC)의 경우 제1 및 제2 데이터(D1, D2)의 XOR 연산 결과는 '0'이고, 문턱 전압(Vth)이 제1 전압 레벨(A)과 제2 전압 레벨(B) 사이인 메모리 셀(MC)의 경우 제1 및 제2 데이터(D1, D2)에 대한 XOR 연산 결과는 '1'이며, 문턱 전압(Vth)이 제2 전압 레벨(B)보다 높은 메모리 셀(MC)의 경우 제1 및 제2 데이터(D1, D2)에 대한 XOR 연산 결과는 '1'이다.
따라서, 제1 및 제2 데이터(D1, D2)의 XOR 연산 결과를 기초로 하여, 두 전압 레벨들(A, B)에 의해 구분되는 구획에 메모리 셀이 포함되었는지 여부를 알 수 있다. 구체적으로, XOR 연산 결과가 '1'인 구획에 메모리 셀이 포함된 것을 알 수 있다. 이와 같이, 복수의 전압 레벨들에 의해 구분되는 복수의 구획들에 각각 존재하는 메모리 셀들의 개수를 세는 방법을 이용하여 인접한 두 산포 사이의 골을 찾을 수 있고, 골에 대응되는 전압 레벨을 독출 전압의 최적 전압 레벨로 결정할 수 있다.
도 9는 도 7에서 제2 전압 레벨(B)과 제3 전압 레벨(C) 사이의 문턱 전압을 가지는 메모리 셀에 대한 독출 동작을 나타낸다.
도 9를 참조하면, 먼저 이상적인 독출 동작이 수행되는 경우에 대해 설명하기로 한다. 제1 및 제2 전압 레벨들(A, B)에서 메모리 셀(MC)로부터 데이터를 독출하는 경우, 제1 및 제2 전압 레벨들(A, B)은 메모리 셀(MC)의 문턱 전압(Vth)보다 낮으므로 메모리 셀(MC)은 '오프(off)' 상태인 것으로 판단된다. 따라서, 제1 전압 레벨(A)에서 독출된 제1 데이터(D1) 및 제2 전압 레벨(B)에서 독출된 제2 데이터(D2)는 '0'인 것으로 판단된다. 제3 내지 제5 전압 레벨들(C, D, E)에서 메모리 셀(MC)로부터 데이터를 독출하는 경우, 제3 내지 제5 전압 레벨들(C, D, E)은 메모리 셀(MC)의 문턱 전압(Vth)보다 높으므로 메모리 셀(MC)은 '온(on)' 상태인 것으로 판단된다. 따라서, 제3 전압 레벨(C)에서 독출된 제3 데이터(D3), 제4 전압 레벨(D)에서 독출된 제4 데이터(D4) 및 제5 전압 레벨(E)에서 독출된 제5 데이터(D5)는 '1'인 것으로 판단된다.
페이지 버퍼부(22)는 복수의 전압 레벨들(A 내지 E) 중 인접한 두 전압 레벨들에서 각각 독출된 두 데이터에 대해 논리 연산, 예를 들어, XOR 연산을 수행할 수 있다. 이때, 제1 및 제2 데이터(D1, D2)에 대한 XOR 결과는 '0'이고, 제2 및 제3 데이터(D2, D3)에 대한 XOR 결과는 '1'이며, 제3 및 제4 데이터(D3, D4)에 대한 XOR 결과는 '0'이고, 제4 및 제5 데이터(D4, D5)에 대한 XOR 결과는 '0'이다. 이를 기초로 하여, 독출 전압 제어부(12)는 메모리 셀(MC)이 제2 전압 레벨(B)과 제3 전압 레벨(C) 사이에 존재하는 것으로 판단할 수 있다.
다음으로, 실제 독출 동작이 수행되는 경우에 대해 설명하기로 한다. 실제 독출 동작에서는, 메모리 셀(MC)의 불안정한 동작, 또는 파워 노이즈(power noise) 및 아날로그 레벨(analog level) 등의 불안정으로 독출 과정에서 오류가 발생할 수 있다.
예를 들어, 제4 전압 레벨(D)에서 메모리 셀(MC)로부터 데이터를 독출하는 경우, 제4 전압 레벨(D)는 메모리 셀(MC)의 문턱 전압(Vth)보다 높음에도 불구하고 메모리 셀(MC)은 '오프' 상태인 것으로 판단될 수 있다. 따라서, 제4 전압 레벨(D)에서 독출된 제4 데이터(D4)는 '0'인 것으로 판단될 수 있다. 이때, 제3 및 제4 데이터(D3, D4)에 대한 XOR 결과는 '1'이고, 제4 및 제5 데이터(D4, D5)에 대한 XOR 결과도 '1'이다.
이와 같이, 메모리 셀(MC)에 대한 독출 오류는 독출된 데이터에 대한 연산 오류로 이어지게 된다. 연산 오류가 발생하면, 메모리 셀(MC)을 독출하기 위한 독출 전압의 최적 전압 레벨을 정확하게 결정할 수 없으므로, 메모리 장치(20A)의 독출 신뢰성이 상당히 저하될 수 있다.
도 10은 도 9에서 예시된 연산 오류를 제거하기 위한 방법의 일 예를 설명하기 위한 도면이다.
도 1 및 도 10을 참조하면, 제1 단계(step 1)에서, 메모리 컨트롤러(10A)는 제1 전압 레벨(A)에서 메모리 셀(MC)로부터 데이터를 독출한다. 이때, 제1 전압 레벨(A)보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제1 전압 레벨(A)보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 이와 같이, 제1 단계에서 독출된 제1 데이터(D1)는 페이지 버퍼부(22)에 임시적으로 저장될 수 있다.
제2 단계(step 2)에서, 메모리 컨트롤러(10A)는 제2 전압 레벨(B)에서 메모리 셀(MC)로부터 데이터를 n번 독출하고(여기서, n은 2이상의 자연수), n번 독출된 결과에서 '1'로 독출된 결과를 누적한다. 이상적으로는, 제2 전압 레벨(B)보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제2 전압 레벨(B)보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 이와 같이, 제2 단계에서 독출된 제2 데이터(D2)는 페이지 버퍼부(22)에 임시적으로 저장될 수 있다.
그러나, 상술한 바와 같이, 독출 과정에서 오류가 발생할 수 있는바, 제1 전압 레벨(A)과 제2 전압 레벨(B) 사이의 문턱 전압(Vth)을 가지는 메모리 셀(MC)이 제2 전압 레벨(B)에서 '0'으로 독출될 수도 있다. 따라서, 제2 전압 레벨(B)에서 독출 동작을 n번 반복적으로 수행하여, 오류를 제거할 수 있다.
제3 단계(step 3)에서, 페이지 버퍼부(22)는 제1 전압 레벨(A)에서 독출된 제1 데이터(D1)와 제2 전압 레벨(B)에서 독출된 제2 데이터(D2)에 대해 논리 연산을 수행한다. 일 실시예에서, 페이지 버퍼부(22)는 제1 데이터(D1) 및 제2 데이터(D2)에 대해 XOR 연산을 수행할 수 있다.
이와 같이, 제2 단계에서 독출 동작을 반복적으로 수행하는 경우, 독출 동작에 소요되는 시간도 길고, n번 독출된 결과를 누적하기 위한 별도의 연산이 요구되는 등 연산 시간이 길어지고, 이에 따라, 전체적으로 독출 효율이 저하될 수 있다.
도 11은 도 1의 메모리 장치(20A)를 더욱 상세하게 나타내는 블록도이다.
도 11을 참조하면, 메모리 장치(20A)는 메모리 셀 어레이(21) 및 페이지 버퍼부(22)를 포함할 수 있다.
메모리 셀 어레이(21)는 페이지(PAG)를 포함할 수 있고, 페이지(PAG)는 d개의 메모리 셀들(MC0, MC1, MC2, ..., MCd-1)을 포함할 수 있다. 도 11에서는 편의상 메모리 셀 어레이(21)에 포함된 하나의 페이지(PAG)만을 도시하였으나, 메모리 셀 어레이(21)는 복수의 페이지들을 포함할 수 있다.
페이지 버퍼부(22)는 복수의 페이지 버퍼들(PB0, PB1, PB2, ..., PBd-1)을 포함할 수 있고, 복수의 페이지 버퍼들(PB0, PB1, PB2, ..., PBd-1)은 대응되는 비트라인들(BL0, BL1, BL2, ..., BLd-1)을 통해 메모리 셀들(MC0, MC1, MC2, ..., MCd-1)과 각각 연결될 수 있다. 복수의 페이지 버퍼들(PB0, PB1, PB2, ..., PBd-1)은 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 독출된 데이터를 임시적으로 저장할 수 있다.
구체적으로, 메모리 장치(20A)에 대한 독출 동작이 수행되는 경우, 복수의 페이지 버퍼들(PB0, PB1, PB2, ..., PBd-1) 각각은 메모리 셀들(MC0, MC1, MC2, ..., MCd-1) 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 저장한다. 이어서, 복수의 페이지 버퍼들(PB0, PB1, PB2, ..., PBd-1) 각각은 저장된 데이터들 및 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여 대응되는 비트라인(BL0, BL1, BL2, ..., BLd-1)에 대한 프리차지 여부를 결정한다. 계속해서, 복수의 페이지 버퍼들(PB0, PB1, PB2, ..., PBd-1) 각각은 데이터들에 대한 논리 연산을 수행할 수 있다. 본 실시예에서, 복수의 페이지 버퍼들(PB0, PB1, PB2, ..., PBd-1) 각각은 서로 다른 전압 레벨들 중 인접한 두 전압 레벨들에서 각각 독출된 두 데이터들에 대해 XOR 연산을 수행할 수 있다.
도 12는 도 11의 페이지 버퍼(PB0)를 더욱 상세하게 나타내는 블록도이다.
도 12를 참조하면, 페이지 버퍼(PB0)는 비트라인 연결부(221), 프리차지부(222) 및 논리 연산 수행부(223)를 포함할 수 있다. 도 12는 도 11의 페이지 버퍼부(22)에 포함된 복수의 페이지 버퍼들(PB0, PB1, PB2, ..., PBd-1) 중 하나(PB0)를 도시하였으나, 다른 페이지 버퍼들(PB1, PB2, ..., PBd-1)도 도 12에 도시된 바와 유사한 구조를 가질 수 있다.
비트라인 연결부(221)는 비트라인(BL0)을 통해 메모리 셀 어레이(21)에 포함된 메모리 셀(MC0)과 센싱 노드(SN)를 선택적으로 연결시킬 수 있다. 구체적으로, 비트라인 연결부(221)는 비트라인 연결 제어 신호(BL_CON)에 의해 활성화될 수 있으며, 비트라인 연결 제어 신호(BL_CON)는 도 1의 메모리 컨트롤러(10A) 또는 도 2의 제어 로직(24)으로부터 제공될 수 있다.
프리차지부(222)는 센싱 노드(SN)의 전압을 기초로 하여 센싱 노드(SN)를 선택적으로 프리차지할 수 있다. 구체적으로, 프리차지부(222)는 초기 상태에서, 다시 말해, 독출 동작을 시작할 때에, 센싱 노드(SN)를 프리차지할 수 있다. 프리차지부(222)는 서로 다른 전압 레벨의 독출 방향이 증가하는 방향인 경우, 현재 독출된 데이터가 '오프'이면 센싱 노드(SN)에 대해 프리차지를 계속하고, 현재 독출된 데이터가 '온'되면 센싱 노드(SN)에 대해 프리차지를 중단할 수 있다. 또한, 프리차지부(222)는 서로 다른 전압 레벨의 독출 방향이 감소하는 방향인 경우, 현재 독출된 데이터가 '온'이면 센싱 노드(SN)에 대해 프리차지를 계속하고, 현재 독출된 데이터가 '오프'이면 센싱 노드(SN)에 대해 프리차지를 중단할 수 있다. 프리차지부(222)는 초기 상태에서 센싱 노드(SN)를 프리차지할 수 있다.
구체적으로, 프리차지부(222)는 프리차지 수행부(222a) 및 프리차지 제어부(222b)를 포함할 수 있다. 프리차지 제어부(222b)는 센싱 노드(SN)의 센싱 노드(SN)의 전압을 기초로 하여 센싱 노드(SN)에 대한 프리차지 여부를 결정하여 프리차지 제어 신호(PRE_CON)를 생성할 수 있다. 프리차지 수행부(222a)는 프리차지 제어 신호(PRE_CON)를 기초로 하여 센싱 노드(SN)를 프리차지할 수 있다.
논리 연산 수행부(223)는 센싱 노드(SN)와 연결될 수 있고, 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들에 대해 논리 연산을 수행할 수 있다. 본 실시예에서, 논리 연산 수행부(223)는 독출된 데이터들에 대해 XOR 연산을 수행할 수 있다.
도 13은 도 12의 페이지 버퍼(PB0a)의 일 예를 나타내는 블록도이다.
도 13을 참조하면, 페이지 버퍼(PB0a)는 비트라인 연결부(221), 프리차지부(222) 및 논리 연산 수행부(223)를 포함할 수 있고, 프리차지부(222)는 프리차지 수행부(222a) 및 프리차지 제어부(222b)를 포함할 수 있다. 본 실시예에서, 프리차지 제어부(222b)는 센싱 래치 연결부(2221), 센싱 래치(2222) 및 센싱 래치 제어부(2223)를 포함할 수 있다.
센싱 래치 연결부(2221)는 센싱 노드(SN)의 전압을 센싱 래치(2222)의 입력 단자에 선택적으로 전달할 수 있다. 구체적으로, 센싱 래치 연결부(2221)는 래치 연결 제어 신호(L_CON)에 의해 활성화될 수 있으며, 래치 연결 제어 신호(L_CON)은 도 1의 메모리 컨트롤러(10A) 또는 도 2의 제어 로직(24)으로부터 제공될 수 있다.
센싱 래치(2222)는 입력 단자의 전압을 래치하여 출력 단자에 전달하고, 출력 단자의 전압을 프리차지 제어 신호(PRE_CON)로써 프리차지 수행부(222a)에 제공할 수 있다. 이때, 센싱 래치(2222)의 입력 단자 및 출력 단자의 전압은 센싱 래치 제어부(2223)에 의해 제어될 수 있다.
센싱 래치 제어부(2223)는 센싱 노드(SN)의 전압 및 복수의 제어 신호들(미도시)을 기초로 하여 센싱 래치(2222)를 제어할 수 있다. 구체적으로, 센싱 래치 제어부(2223)는 센싱 래치(2222)의 입력 단자 및 출력 단자의 전압 레벨을 제어할 수 있다.
도 14는 도 13의 페이지 버퍼(PB0a')의 일 예를 나타내는 회로도이다.
도 14를 참조하면, 비트라인 연결부(221)는 직렬로 연결되는 제1 및 제2 엔모스 트랜지스터들(NM1, NM2)을 포함할 수 있고, 제1 엔모스 트랜지스터(NM1)의 드레인은 비트라인(BL0)에 연결되고, 제2 엔모스 트랜지스터(NM2)의 소스는 센싱 노드(SN)에 연결될 수 있다. 이때, 제1 및 제2 엔모스 트랜지스터들(NM1, NM2)은 비트라인 연결 제어 신호들(BLSLT, BLSHF)의 제어에 의해 각각 선택적으로 턴온될 수 있다. 일 실시예에서, 제1 엔모스 트랜지스터(NM1)은 소자의 손상 없이 고전압을 전달할 수 있는 고전압 트랜지스터일 수 있다.
프리차지 수행부(222a)는 제1 내지 제3 피모스 트랜지스터들(PM1, PM2, PM3) 및 제3 내지 제5 엔모스 트랜지스터들(NM3, NM4, NM5)을 포함할 수 있다. 제1 및 제2 피모스 트랜지스터들(PM1, PM2)은 전달 게이트를 구성할 수 있고, 제3 피모스 트랜지스터(PM3) 및 제3 엔모스 트랜지스터(NM3)도 전달 게이트를 구성할 수 있다. 제4 및 제5 엔모스 트랜지스터들(NM4, NM5)은 직렬로 연결될 수 있다. 제1 피모스 트랜지스터(PM1) 및 제5 엔모스 트랜지스터(NM5)의 게이트들은 센싱 래치(2222)의 출력 단자, 즉, 래치 출력 노드(LOUT)에 공통으로 연결될 수 있다.
센싱 래치 연결부(2221)는 제6 내지 제8 엔모스 트랜지스터들(NM6, NM7, NM8)을 포함할 수 있다. 제7 엔모스 트랜지스터(NM7)의 게이트는 센싱 래치(2222)의 입력 단자, 즉, 래치 입력 노드(LIN)에 연결될 수 있다.
센싱 래치(2222)는 제1 및 제2 인버터들(INV1, INV2)을 포함할 수 있고, 래치 입력 노드(LIN)의 전압을 래치하여 래치 출력 노드(LOUT)에 전달할 수 있다. 래치 입력 노드(LIN)는 제1 인버터(INV1)의 출력 단자 및 제2 인버터(INV2)의 입력 단자에 공통으로 연결되고, 래치 출력 노드(LOUT)는 제1 인버터(INV1)의 입력 단자 및 제2 인버터(INV2)의 출력 단자에 공통으로 연결될 수 있다.
센싱 래치 제어부(2223)는 제9 내지 제12 엔모스 트랜지스터들(NM9, NM10, NM11, NM12)을 포함할 수 있고, 센싱 노드(SN)의 전압 및 복수의 제어 신호들, 즉, 셋 신호(SET_S), 리셋 신호(RST_S), 리프레시 신호(REFRESH)을 기초로 하여 센싱 래치(2222)를 제어할 수 있다. 제9 엔모스 트랜지스터(NM9)는 래치 출력 노드(LOUT)와 연결되는 드레인, 셋 신호(SET_S)가 인가되는 게이트, 제10 엔모스 트랜지스터(NM10)의 소스 및 제11 엔모스 트랜지스터(NM11)의 드레인에 공통으로 연결되는 소스를 가진다. 제10 엔모스 트랜지스터(NM10)는 래치 입력 노드(LIN)에 연결되는 드레인 및 리셋 신호(RST_S)가 인가되는 게이트를 가진다. 제11 엔모스 트랜지스터(NM11)은 리프레시 신호(REFRESH)가 인가되는 게이트 및 그라운드 단자와 연결되는 소스를 가진다. 제12 엔모스 트랜지스터(NM12)는 센싱 노드(SN)와 연결되는 게이트 및 그라운드 단자와 연결되는 소스를 가진다.
본 실시예에 따르면, 래치 출력 노드(LOUT)의 전압이 논리 '0'이면, 비트라인(BL0)은 전원 전압(VDD)으로 프리차지 될 수 있으며, 래치 출력 노드(LOUT)의 전압이 논리 '1'이면, 비트라인(BL0)은 프리차지 되지 않으며 그라운드 전압(GND)을 유지할 수 있다.
초기 상태, 즉, 메모리 셀에 대한 독출 동작이 시작되는 때에, 셋 신호(SET_S) 및 리프레시 신호(REFRESH)는 논리 '1'로 활성화될 수 있고, 이에 따라, 제9 및 제11 엔모스 트랜지스터들(NM9, NM11)은 턴온될 수 있다. 따라서, 래치 출력 노드(LOUT)의 전압은 그라운드 전압이 되며, 프리차지 제어 신호(PRE_CON)는 논리 '0'이 될 수 있다(또한, SOGND, BLSHF, BLSLT, BLSETUP, BLCLAMP은 모두 논리 '1'일 수 있다). 이로써, 제1 내지 제3 엔모스 트랜지스터들(NM1, NM2, NM3) 및 제1 피모스 트랜지스터(PM1)은 턴온되어, 비트라인(BL0)은 VDD 전압으로 프리차지될 수 있다.
도 15a는 독출 방향이 전압 레벨이 증가하는 방향인 경우 도 11 내지 14의 페이지 버퍼의 연산 결과를 나타내고, 도 15b는 독출 방향이 전압 레벨이 감소하는 방향인 경우 도 11 내지 14의 페이지 버퍼의 연산 결과를 나타낸다. 이하에서는, 도 11 내지 14, 도 15a 및 도 15b를 참조하여 페이지 버퍼의 동작을 상술하기로 한다.
도 11 내지 14 및 도 15a를 참조하면, 제2 전압 레벨(B)은 제1 전압 레벨(A)보다 전압 레벨이 높을 수 있다. 제1 및 제2 전압 레벨들(A, B)에서 각각 독출된 두 데이터(D1, D2)가 '0', '0'인 경우, 프리차지 제어부(222b)는 프리차지 제어 신호(PRE_CON)의 논리 레벨을 '0'으로 생성할 수 있고, 이에 따라, 프리차지 수행부(222a)는 비트라인(BL0)에 대한 프리차지를 계속할 수 있다. 이때, 페이지 버퍼(PB0)는 독출된 데이터들인 '0'과 '0'에 대해 XOR 연산을 수행하여, 논리 연산 결과를 '0'으로 출력할 수 있다.
제1 및 제2 전압 레벨들(A, B)에서 각각 독출된 두 데이터(D1, D2)가 '0', '1'인 경우, 현재 데이터가 '1'로 독출되면, 즉, 메모리 셀이 턴온된 경우, 다시 턴오프될 수 없으므로, 프리차지 제어부(222b)는 프리차지 제어 신호(PRE_CON)의 논리 레벨을 '1'로 생성할 수 있고, 이에 따라, 프리차지 수행부(222a)가 비트라인(BL0)에 대한 프리차지를 중단할 수 있다. 이때, 페이지 버퍼(PB0)는 독출된 데이터들인 '0'과 '1'에 대해 XOR 연산을 수행하여, 논리 연산 결과를 '1'으로 출력할 수 있다. 따라서, 독출 전압 제어부(12)는 제1 및 제2 전압 레벨들(A, B) 사이에 메모리 셀이 존재하는 것으로 판단할 수 있다.
이와 같이, 비트라인(BL0)에 대한 프리차지가 중단되면, 메모리 셀에 대한 독출 결과는 '0'이 되어 메모리 셀은 턴오프된 것으로 판단된다. 따라서, 이후의 전압 레벨들에서 독출된 데이터들은 항상 '0'이 되고, 이에 따라, 페이지 버퍼(PB0)는 독출된 데이터들인 '0'과 '0'에 대해 XOR 연산을 수행하여, 논리 연산 결과를 '0'으로 출력할 수 있다. 따라서, 독출 전압 제어부(12)는 이후의 전압 레벨들 사이에 메모리 셀이 존재하지 않는 것으로 판단할 수 있다.
그러므로, 본 실시예에 따르면, 제1 및 제2 전압 레벨들(A, B)에서 각각 독출된 두 데이터(D1, D2)가 '1', '0'인 경우가 발생하는 것을 미리 방지할 수 있다. 이로써, 한번 턴온된 것으로 독출된 메모리 셀이, 이후에 메모리 셀의 불안정한 동작, 파워 노이즈 또는 아날로그 레벨의 불안정 등으로 인해 턴오프된 것으로 독출되는 오류가 발생하는 것을 방지할 수 있다.
다음으로, 도 11 내지 14 및 도 15b를 참조하면, 제2 전압 레벨(B)은 제1 전압 레벨(A)보다 전압 레벨이 낮을 수 있다. 제1 및 제2 전압 레벨들(A, B)에서 각각 독출된 두 데이터(D1, D2)가 '1', '1'인 경우, 프리차지 제어부(222b)는 프리차지 제어 신호(PRE_CON)의 논리 레벨을 '0'으로 생성할 수 있고, 이에 따라, 프리차지 수행부(222a)는 비트라인(BL0)에 대한 프리차지를 계속할 수 있다. 이때, 페이지 버퍼(PB0)는 독출된 데이터들인 '1'과 '1'에 대해 XOR 연산을 수행하여, 논리 연산 결과를 '0'으로 출력할 수 있다.
제1 및 제2 전압 레벨들(A, B)에서 각각 독출된 두 데이터(D1, D2)가 '1', '0'인 경우, 현재 데이터가 '0'로 독출되면, 즉, 메모리 셀이 턴오프된 경우, 다시 턴온될 수 없으므로, 프리차지 제어부(222b)는 프리차지 제어 신호(PRE_CON)의 논리 레벨을 '1'로 생성할 수 있고, 이에 따라, 프리차지 수행부(222a)가 비트라인(BL0)에 대한 프리차지를 중단할 수 있다. 이때, 페이지 버퍼(PB0)는 독출된 데이터들인 '1'과 '0'에 대해 XOR 연산을 수행하여, 논리 연산 결과를 '1'으로 출력할 수 있다. 따라서, 독출 전압 제어부(12)는 제1 및 제2 전압 레벨들(A, B) 사이에 메모리 셀이 존재하는 것으로 판단할 수 있다.
이와 같이, 비트라인(BL0)에 대한 프리차지가 중단되면, 메모리 셀에 대한 독출 결과는 '0'이 되어 메모리 셀은 턴오프된 것으로 판단된다. 따라서, 이후의 전압 레벨들에서 독출된 데이터들은 항상 '0'이 되고, 이에 따라, 페이지 버퍼(PB0)는 독출된 데이터들인 '0'과 '0'에 대해 XOR 연산을 수행하여, 논리 연산 결과를 '0'으로 출력할 수 있다. 따라서, 독출 전압 제어부(12)는 이후의 전압 레벨들 사이에 메모리 셀이 존재하지 않는 것으로 판단할 수 있다.
그러므로, 본 실시예에 따르면, 제1 및 제2 전압 레벨들(A, B)에서 각각 독출된 두 데이터(D1, D2)가 '0', '1'인 경우가 발생하는 것을 미리 방지할 수 있다. 이로써, 한번 턴오프된 것으로 독출된 메모리 셀이, 이후에 메모리 셀의 불안정한 동작, 파워 노이즈 또는 아날로그 레벨의 불안정 등으로 인해 턴온된 것으로 독출되는 오류가 발생하는 것을 방지할 수 있다.
도 16은 도 1의 독출 전압 제어부(12)에서 카운팅된 결과를 나타내는 그래프이다.
도 16을 참조하면, 가로축은 임계 전압(Vth)이고, 세로축은 XOR 카운트 값을 나타내며, 두 산포들(S1, S2)이 중첩되는 영역(160)을 확대한 것이다. 이때, 참조부호 '161'은 페이지 버퍼부(22)에서 독출된 데이터 및 독출 방향을 기초로 하여 논리 연산이 수행된 경우의 연산 결과를 기초로 하여 독출 전압 제어부(12)에서 카운팅된 XOR 카운트 값을 나타낸다. 참조부호 '162'는 페이지 버퍼부(22)에서 독출된 데이터만을 기초로 하여 논리 연산이 수행된 경우의 연산 결과를 기초로 하여 독출 전압 제어부(12)에서 카운팅된 XOR 카운트 값을 나타낸다. 도 16에 도시된 바와 같이, 본 실시예에 따르면, 페이지 버퍼부(22)는 독출된 데이터 및 독출 방향을 기초로 하여 논리 연산을 수행함으로써, 독출된 데이터만을 기초로 하여 논리 연산을 수행하는 경우보다 오류 발생을 감소시킬 수 있다.
독출 전압 제어부(12)는 페이지 버퍼부(22)에서 출력된 논리 연산의 결과, 예를 들어, XOR 결과 중 '1'의 개수를 카운팅할 수 있다. 상술한 바와 같이, 인접한 두 전압 레벨들에서 각각 독출된 두 데이터에 대한 XOR 결과가 '1'이면, 인접한 두 전압 레벨들 사이의 구획에 메모리 셀이 존재한다. 따라서, XOR 결과 중 '1'의 개수를 카운팅함으로써, 복수의 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅할 수 있다. 이와 같이, 카운팅된 메모리 셀들의 개수를 기초로 하여, 인접한 두 산포들 사이의 독출 전압의 최적 전압 레벨을 결정할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 메모리 시스템(2)을 개략적으로 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(2)은 메모리 컨트롤러(10B) 및 메모리 장치(20B)를 포함할 수 있다. 메모리 컨트롤러(10)는 ECC 처리부(11)를 포함할 수 있다. 메모리 장치(20A)는 메모리 셀 어레이(21), 페이지 버퍼부(22) 및 독출 전압 제어부(23)를 포함할 수 있다. 본 실시예에 따른 메모리 시스템(2)에 포함된 구성 요소들 중 일부는, 도 1의 메모리 시스템(1)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 1의 메모리 시스템(1)과 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다. 이하에서는, 도 1의 메모리 시스템(1)과 본 실시예에 따른 메모리 시스템(2)의 차이점을 중심으로 상술하기로 한다.
독출 전압 제어부(23)는 페이지 버퍼부(22)에서 출력되는 논리 연산의 결과를 기초로 하여, 메모리 셀들에 대한 독출 전압을 제어할 수 있다. 구체적으로, 독출 전압 제어부(12)는 논리 연산의 결과를 기초로 하여, 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하고, 카운팅 결과를 기초로 하여 독출 전압의 최적 전압 레벨을 결정할 수 있다.
본 실시예에 따르면, 독출 전압 제어부(23)는 메모리 장치(20B)에 포함될 수 있다. 따라서, 페이지 버퍼부(22)에서 출력되는 논리 연산의 결과가 메모리 컨트롤러(10B)에 제공되지 않아도 된다.
도 18은 도 17의 메모리 시스템(2)에 포함된 메모리 장치(20B)를 상세하게 나타내는 블록도이다.
도 18을 참조하면, 메모리 장치(20B)는 메모리 셀 어레이(21), 페이지 버퍼부(22), 독출 전압 제어부(23), 제어 로직(24'), 전압 발생기(25) 및 로우 디코더(26)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(20B)에 포함된 구성 요소들 중 일부는, 도 2의 메모리 장치(20A)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 2의 메모리 장치(20A)와 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다. 이하에서는, 도 2의 메모리 장치(20A)과 본 실시예에 따른 메모리 장치(20B)의 차이점을 중심으로 상술하기로 한다.
제어 로직(24')은 메모리 컨트롤러(10B)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여 메모리 셀 어레이(21)에 데이터를 기입하거나 메모리 셀 어레이(21)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이때, 제어 로직(24')에서 출력된 각종 제어 신호는 전압 발생기(25), 로우 디코더(26), 페이지 버퍼부(22) 및 독출 전압 제어부(23)에 전달될 수 있다.
독출 전압 제어부(23)는 페이지 버퍼부(22)와 연결될 수 있으며, 페이지 버퍼부(22)에서 출력되는 논리 연산의 결과를 기초로 하여 메모리 셀들에 대한 독출 전압을 제어할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 독출 전압의 제어 방법을 나타내는 흐름도이다.
도 19를 참조하면, 본 실시예에 따른 메모리 장치의 독출 전압의 제어 방법은 메모리 장치에 포함된 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 독출 전압을 제어하는 방법으로서, 도 1 내지 도 18에 도시된 메모리 장치 및 메모리 시스템에 관하여 이상에서 기술된 내용은 본 실시예에 따른 메모리 장치의 독출 전압의 제어 방법에도 적용된다.
S110 단계에서, 복수의 전압 레벨들을 순차적으로 적용하여 메모리 셀로부터 데이터를 각각 독출한다. 예를 들어, 메모리 컨트롤러는 복수의 전압 레벨들의 정보를 제어 신호로서 메모리 장치에 제공할 수 있고, 복수의 전압 레벨들은 메모리 장치에 포함된 메모리 셀 어레이에 연결된 워드라인에 인가됨으로써, 메모리 셀에 대한 독출 동작이 수행될 수 있다. 이때, 독출된 데이터는 메모리 장치에 포함된 페이지 버퍼부에 일시적으로 저장될 수 있다.
S120 단계에서, 독출된 데이터들 및 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여, 대응되는 비트라인에 대한 프리차지 여부를 결정한다. 예를 들어, 메모리 장치에 포함된 페이지 버퍼부는 내부에 일시적으로 저장된 데이터 및 독출 방향을 기초로 하여 대응되는 비트라인에 대한 프리차지 여부를 결정할 수 있다.
S130 단계에서, 독출된 데이터들에 대해 논리 연산을 수행한다. 예를 들어, 메모리 장치에 포함된 페이지 버퍼부는 인접한 전압 레벨들에서 각각 독출된 데이터들에 대해 XOR 연산을 수행할 수 있다.
도 20은 도 19에 포함된 프리차지 여부를 판단하는 단계(S120)의 일 예를 더욱 상세하게 나타내는 흐름도이다.
도 20을 참조하면, S1210 단계에서, 인접한 두 전압 레벨들에서의 독출 방향이 전압 레벨이 증가하는 방향인지 또는 감소하는 방향인지 판단한다. 이때, 전압 레벨이 증가하는 방향이란, 제1 전압 레벨에서 데이터를 독출한 후 제1 전압 레벨보다 높은 제2 전압 레벨에서 데이터를 독출하는 경우를 의미한다. 또한, 전압 레벨이 감소하는 방향이란, 제2 전압 레벨에서 데이터를 독출한 후 제2 전압 레벨보다 낮은 제1 전압 레벨에서 데이터를 독출하는 경우를 의미한다.
S1220 단계에서, 독출 방향이 증가하는 방향인지 판단한다. 판단 결과, 독출 방향이 증가하는 경우 S1230 단계를 수행하고, 독출 방향이 감소하는 경우 S1240 단계를 수행한다.
S1230 단계에서, 현재 독출된 데이터가 '1'인지 판단한다. 판단 결과, 현재 독출된 데이터가 '1'인 경우, 즉, 메모리 셀이 턴온된 경우, S1250 단계를 수행하고, 그렇지 않으면 S1260 단계를 수행한다.
S1240 단계에서, 현재 독출된 데이터가 '0'인지 판단한다. 판단 결과, 현재 독출된 데이터가 '0'인 경우, 즉, 메모리 셀이 턴오프된 경우, S1250 단계를 수행하고, 그렇지 않으면 S1260 단계를 수행한다.
S1250 단계에서, 비트라인에 대한 프리차지를 중단하는 것으로 결정한다.
S1260 단계에서, 비트라인에 대한 프리차지를 지속하는 것으로 결정한다.
도 21은 본 발명의 다른 실시예에 따른 메모리 장치의 독출 전압의 제어 방법을 나타내는 흐름도이다.
도 21를 참조하면, 본 실시예에 따른 메모리 장치의 독출 전압의 제어 방법은 메모리 장치에 포함된 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 독출 전압을 제어하는 방법으로서, 도 1 내지 도 18에 도시된 메모리 장치 및 메모리 시스템에 관하여 이상에서 기술된 내용은 본 실시예에 따른 메모리 장치의 독출 전압의 제어 방법에도 적용된다.
S110 단계에서, 복수의 전압 레벨들을 순차적으로 적용하여 메모리 셀로부터 데이터를 각각 독출한다. 예를 들어, 메모리 컨트롤러는 복수의 전압 레벨들의 정보를 제어 신호로서 메모리 장치에 제공할 수 있고, 복수의 전압 레벨들은 메모리 장치에 포함된 메모리 셀 어레이에 연결된 워드라인에 인가됨으로써, 메모리 셀에 대한 독출 동작이 수행될 수 있다. 이때, 독출된 데이터는 메모리 장치에 포함된 페이지 버퍼부에 일시적으로 저장될 수 있다.
S120 단계에서, 독출된 데이터들 및 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여, 대응되는 비트라인에 대한 프리차지 여부를 결정한다. 예를 들어, 메모리 장치에 포함된 페이지 버퍼부는 내부에 일시적으로 저장된 데이터 및 독출 방향을 기초로 하여 대응되는 비트라인에 대한 프리차지 여부를 결정할 수 있다.
S130 단계에서, 독출된 데이터들에 대해 논리 연산을 수행한다. 예를 들어, 메모리 장치에 포함된 페이지 버퍼부는 인접한 전압 레벨들에서 각각 독출된 데이터들에 대해 XOR 연산을 수행할 수 있다.
S140 단계에서, 논리 연산의 결과를 기초로 하여 메모리 셀들에 대한 독출 전압을 제어한다. 일 실시예에서, 독출 전압 제어부는 메모리 컨트롤러에 포함될 수 있고, 이 경우 S140 단계는 메모리 컨트롤러에서 수행될 수 있다. 다른 실시예에서, 독출 전압 제어부는 메모리 장치에 포함될 수 있고, 이 경우 S140 단계는 메모리 장치에서 수행될 수 있다.
도 22는 도 21에 포함된 독출 전압을 제어하는 단계(S140)를 더욱 상세하게 나타내는 흐름도이다.
도 22를 참조하면, S1410 단계에서, 논리 연산의 결과를 기초로 하여 복수의 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅한다. 예를 들어, 메모리 컨트롤러 또는 메모리 장치에 포함된 독출 전압 제어부는 카운터를 포함할 수 있고, 카운터는 논리 연산의 결과를 기초로 하여 복수의 구획들 각각에서 XOR 카운트 값을 계산할 수 있고, 이에 따라, 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅할 수 있다.
S1420 단계에서, 카운팅된 메모리 셀들의 개수를 기초로 하여 메모리 셀의 두 인접한 상태들의 산포들 사이의 골을 검색한다. 예를 들어, 독출 전압 제어부는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수가 감소하다가 증가하는 지점을 골로 검색할 수 있다.
S1430 단계에서, 검색된 골에 대응하는 전압 레벨을 독출 전압으로 결정한다. 예를 들어, 독출 전압 제어부는 독출 전압의 최적 전압 레벨을 검색된 골에 대응하도록 결정할 수 있다. 이로써, 간단한 연산을 통해 독출 전압의 최적 전압 레벨을 정확하게 결정할 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), RAM(1200), 입출력 장치(1300), 전원 장치(1400) 및 메모리 시스템(1, 2)을 포함할 수 있다. 한편, 도 23에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1500)를 통하여 RAM(1200), 입출력 장치(1300) 및 메모리 시스템(1, 2)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1200)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(1300)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1400)는 컴퓨팅 시스템(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 2: 메모리 시스템
10A, 10B: 메모리 컨트롤러
20A, 20B: 메모리 장치
11: ECC 처리부
12, 23: 독출 전압 제어부
21: 메모리 셀 어레이
22: 페이지 버퍼부
24, 24': 제어 로직
25: 전압 발생기
26: 로우 디코더

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들 및 상기 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여, 상기 독출된 데이터들에 대해 논리 연산을 수행하는 페이지 버퍼부를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀들은, 복수의 워드라인들 및 복수의 비트라인들이 교차하는 영역들에 각각 배치되고,
    상기 페이지 버퍼부는, 상기 복수의 비트라인들에 각각 연결되는 복수의 페이지 버퍼들을 포함하고,
    상기 복수의 페이지 버퍼들의 각각은, 상기 복수의 메모리 셀들 중 대응되는 비트라인에 연결되는 메모리 셀에 대해 상기 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들 및 상기 서로 다른 전압 레벨들에서의 독출 방향을 기초로 하여 상기 대응되는 비트라인에 대한 프리차지 여부를 결정하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 복수의 페이지 버퍼들의 각각은,
    상기 독출 방향이 증가하는 방향인 경우, 현재 독출된 데이터가 제1 논리 레벨이면 상기 대응되는 비트라인에 대해 프리차지를 계속하고, 상기 현재 독출된 데이터가 제2 논리 레벨이면 상기 대응되는 비트라인에 대해 프리차지를 중단하며,
    상기 독출 방향이 감소하는 방향인 경우, 상기 현재 독출된 데이터가 상기 제2 논리 레벨이면 상기 대응되는 비트라인에 대해 프리차지를 계속하고, 상기 현재 독출된 데이터가 상기 제1 논리 레벨이면 상기 대응되는 비트라인에 대해 프리차지를 중단하며,
    상기 제1 논리 레벨은 상기 메모리 셀이 오프되는 경우에 대응하고, 상기 제2 논리 레벨은 상기 메모리 셀이 온되는 경우에 대응하는 것을 특징으로 하는 메모리 장치.
  4. 제2항에 있어서,
    상기 복수의 페이지 버퍼들의 각각은, 독출된 상기 데이터들에 대해 XOR 연산을 수행하는 것을 특징으로 하는 메모리 장치.
  5. 제2항에 있어서,
    상기 복수의 페이지 버퍼들의 각각은,
    대응되는 비트라인과 센싱 노드를 연결하는 비트라인 연결부;
    상기 센싱 노드의 전압을 기초로 하여 상기 센싱 노드를 선택적으로 프리차지하는 프리차지부; 및
    상기 센싱 노드와 연결되고, 상기 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들에 대해 논리 연산을 수행하는 논리 연산 수행부를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 프리차지부는, 초기 상태에서 상기 센싱 노드를 프리차지하는 것을 특징으로 하는 메모리 장치.
  7. 제5항에 있어서,
    상기 프리차지부는,
    상기 센싱 노드의 전압을 기초로 하여 상기 센싱 노드에 대한 프리차지 여부를 결정하여 프리차지 제어 신호를 생성하는 프리차지 제어부; 및
    상기 프리차지 제어 신호를 기초로 하여 상기 센싱 노드를 프리차지하는 프리차지 수행부를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 프리차지 제어부는,
    상기 센싱 노드의 전압을 래치 입력 노드에 전달하는 센싱 래치 연결부;
    상기 래치 입력 노드의 전압을 래치하여 래치 출력 노드에 전달하고, 상기 래치 출력 노드의 전압을 상기 프리차지 제어 신호로서 상기 프리차지 수행부에 제공하는 센싱 래치; 및
    복수의 제어 신호들을 기초로 하여 상기 센싱 래치를 제어하는 센싱 래치 제어부를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서,
    상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운터를 더 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하고, 카운팅 결과를 기초로 하여 상기 메모리 셀들에 대한 독출 전압을 제어하는 독출 전압 제어부를 더 포함하는 것을 특징으로 하는 메모리 장치.
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