KR101635506B1

KR101635506B1 - 데이터 저장 시스템 및 그것의 읽기 방법

Info

Publication number: KR101635506B1
Application number: KR1020100028008A
Authority: KR
Inventors: 박민건; 박기태
Original assignee: 삼성전자주식회사
Priority date: 2010-03-29
Filing date: 2010-03-29
Publication date: 2016-07-04
Also published as: US8582360B2; US20140063945A1; US20110235415A1; US9159440B2; KR20110108670A

Abstract

여기에는 불 휘발성 메모리 장치로부터 데이터를 읽는 방법이 제공되며, 그러한 방법은 읽기 요청에 응답하여 상기 불 휘발성 메모리 장치로부터 읽기 요청된 데이터를 읽고; 상기 읽기 요청된 데이터의 오류가 정정 가능하지 않을 때, 서로 다른 읽기 해상도들을 갖는 적어도 두개의 연판정 읽기 동작들 중 상대적으로 낮은 레벨의 연판정 읽기 동작을 활성화시키고, 상기 상대적으로 낮은 레벨의 연판정 읽기 동작에 의해서 상기 불 휘발성 메모리 장치로부터 읽혀진 데이터에 의거하여, 상기 읽기 요청된 데이터의 오류가 정정 가능한 지의 여부를 판별하는 것을 포함한다. 상기 상대적으로 낮은 레벨의 연판정 읽기 동작 동안 상기 읽기 요청된 데이터를 읽는 동작이 생략된다.

Description

데이터 저장 시스템 및 그것의 읽기 방법{DATA STORAGE SYSTEM AND READ METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 데이터 저장 시스템에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 메모리 장치와 불 휘발성 메모리 장치로 나뉘어진다. 휘발성 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM, 플래시 메모리 등과 같은 불 휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM 및 플래시 메모리는 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.

본 발명의 목적은 읽기 성능을 향상시킬 수 있는 데이터 저장 시스템 및 그것의 읽기 방법을 제공하는 것이다.

본 발명의 일 특징은 불 휘발성 메모리 장치로부터 데이터를 읽는 방법을 제공하는 것이며, 방법은 읽기 요청에 응답하여 상기 불 휘발성 메모리 장치로부터 읽기 요청된 데이터를 읽고; 상기 읽기 요청된 데이터의 오류가 정정 가능하지 않을 때, 서로 다른 읽기 해상도들을 갖는 적어도 두개의 연판정 읽기 동작들 중 상대적으로 낮은 레벨의 연판정 읽기 동작을 활성화시키고, 상기 상대적으로 낮은 레벨의 연판정 읽기 동작에 의해서 상기 불 휘발성 메모리 장치로부터 읽혀진 데이터에 의거하여, 상기 읽기 요청된 데이터의 오류가 정정 가능한 지의 여부를 판별하는 것을 포함하며, 상기 상대적으로 낮은 레벨의 연판정 읽기 동작 동안 상기 읽기 요청된 데이터를 읽는 동작이 생략된다.

본 발명의 다른 특징은 불 휘발성 메모리와; 그리고 서로 다른 읽기 해상도들을 갖는 복수의 연판정 읽기 동작들을 수행하도록 상기 불 휘발성 메모리를 제어는 메모리 제어기를 포함하며, 외부 요청에 따라 상기 불 휘발성 메모리로부터 읽혀진 읽기-요청된 데이터의 오류가 정정 가능하지 않는 것으로 판별될 때, 상기 메모리 제어기는 상기 읽기-요청된 데이터의 오류가 정정 가능한 것으로 판별될 때까지 상기 복수의 연판정 읽기 동작들을 순차적으로 활성화시키되, 활성화되는 연판정 읽기 동작들이 마지막으로 활성화된 연판정 읽기 동작을 수행하는 데 필요한 시간 내에서 수행되도록 상기 복수의 연판정 읽기 동작들 각각의 감지 동작들의 횟수를 제한하는 데이터 저장 시스템을 제공하는 것이다.

본 발명의 예시적인 실시예들에 따르면, 데이터 저장 시스템의 프로그램 성능을 향상시키는 것이 가능하다.

도 1은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리를 개략적으로 보여주는 블록도이다.
도 3은 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 4a 내지 도 4c는 메모리 셀에 저장되는 데이터 비트들의 수에 따른 문턱 전압 분포들을 개략적으로 설명하기 위한 도면들이다.
도 5는 일반적인 2-비트 연판정 읽기 방식을 개략적으로 설명하기 위한 도면이다.
도 6은 일반적인 3-비트 연판정 읽기 방식을 개략적으로 설명하기 위한 도면이다.
도 7은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 읽기 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템에 의해서 제어되는 연판정 읽기 동작들의 순서를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 예시적인 실시예에 따른 데이터 저장 시스템의 읽기 방법을 개략적으로 보여주는 도면이다.
도 10은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 저장 시스템의 읽기 방법을 개략적으로 보여주는 도면이다.
도 11은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 및 메모리 제어기를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.

본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.

도 1은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.

도 1을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템은 하나 또는 그 보다 많은 불 휘발성 메모리들(1000)과 메모리 제어기(2000)를 포함할 것이다. 도시의 편의상, 도 1에는 단지 하나의 불 휘발성 메모리(1000)가 도시되어 있다. 저장 매체로서, 불 휘발성 메모리(1000)는 메모리 제어기(2000)의 제어에 응답하여 동작하며, 멀티-비트(또는, 멀티-레벨) 데이터를 저장하는 데 사용될 것이다. 예를 들면, 불 휘발성 메모리(1000)는 각 메모리 셀에 M-비트 데이터(M은 2 또는 그 보다 큰 정수)가 저장되도록 구성될 것이다.

메모리 제어기(2000)는 외부(예를 들면, 호스트)로부터의 요청에 응답하여 불 휘발성 메모리(1000)를 제어할 것이다. 메모리 제어기(2000)는 불 휘발성 메모리(1000)에 저장될 데이터에 의거하여 ECC 데이터(또는, ECC 패리티 데이터라 불림)를 생성하고, 불 휘발성 메모리(1000)로부터 읽혀진 데이터의 에러를 검출하고 정정하는 ECC 유니트(2100)를 포함할 것이다. ECC 유니트(2100)의 에러 정정 능력은, 예를 들면, 각 메모리 셀에 저장되는 데이터 비트들의 수에 의거하여 결정될 것이다. 그러한 에러 정정 능력은, 예를 들면, 불 휘발성 메모리(1000)의 저장 영역들(예를 들면, 메타 영역, 코드 영역, 유저 영역, 등), 불 휘발성 메모리의 웨어-레벨링 정보, 등에 따라 가변 가능하도록 결정될 수 있다. ECC 유니트(2100)는 소프트웨어, 하드웨어, 또는 소프트웨어 및 하드웨어의 조합으로 구현될 수 있다. 메모리 제어기(2000)는 불 휘발성 메모리(1000)로부터 읽혀진 데이터를 임시 저장하기 위한 버퍼 메모리(2200)를 더 포함할 것이다. 버퍼 메모리(2200)는, 또한, 외부(예를 들면, 호스트)로부터 제공되는 데이터를 임시 저장하기 위해서 사용될 것이다.

계속해서 도 1을 참조하면, 메모리 제어기(2000)는 단계적으로 변화되는 읽기 해상도 스케쥴러(stepwise varied read resolution scheduler)(2300)를 더 포함할 것이다. 이하, 단계적으로 변화되는 읽기 해상도 스케쥴러(2300)를 "스케쥴러"라 칭한다. 스케쥴러(2300)는 외부의 요청(예를 들면, 데이터 읽기 동작)에 응답하여 불 휘발성 메모리(1000)를 제어할 것이다. 예를 들면, 불 휘발성 메모리(1000)로부터 읽혀진 데이터의 에러가 정정 가능하지 않은 것으로 판별될 때, 즉, 정상 읽기 동작(또는, 경판정 읽기 동작이라 불림)에 따라 읽혀진 데이터의 에러가 정정 가능하지 않은 것으로 판별될 때, 스케쥴러(2300)는 서로 다른 읽기 해상도들(read resolutions)을 갖는 복수의 연판정 읽기 동작들 중 하나를 활성화시킬 것이다. 여기서, 연판정 읽기 동작들의 읽기 해상도들은 오름차순으로 증가할 것이다. 예를 들면, 가장 먼저 선택된 연판정 읽기 동작의 읽기 해상도가 가장 낮고, 가장 나중에 선택된 연판정 읽기 동작의 읽기 해상도가 가장 높을 것이다. 읽기 해상도의 증가는 읽기/감지 횟수의 증가를 초래한다. 특히, 비록 서로 다른 읽기 해상도들을 갖는 복수의 연판정 읽기 동작들 모두 또는 일부가 순차적으로 활성화되더라도, 본 발명에 따른 메모리 제어기(2000)는 최종적으로 선택된 연판정 읽기 동작에 필요한 읽기 시간으로 총 읽기 시간(경판정 읽기 동작 그리고/또는 연판정 읽기 동작들을 수행하는 데 걸리는 시간)을 제한할 수 있다. 이는 이후 상세히 설명될 것이다.

예시적인 실시예에 있어서, 스케쥴러(2300)는 처리 유니트, 처리 유니트에 의해서 실행되는 소프트웨어(또는, 펌웨어)를 저장하는 롬, 그리고 그와 같은 것으로 구성될 수 있다.

도 2는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리를 개략적으로 보여주는 블록도이다.

도 2를 참조하면, 불 휘발성 메모리(1000)는, 예를 들면, 낸드 플래시 메모리 장치이다. 하지만, 불 휘발성 메모리(1000)가 낸드 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 불 휘발성 메모리(1000)는 행들(워드 라인들:WL)과 열들(비트 라인들:BL)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(100)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀, 가변 저항 소자를 갖는 메모리 셀, 또는 그와 같은 것으로 구현될 수 있다. 메모리 셀 어레이(100)는 잘 알려진 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 3차원 어레이 구조라고 불림)를 갖도록 구현될 것이다. 예시적인 3차원 어레이 구조가 미국특허 공개번호 제20080/0023747호에 "SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS"라는 제목으로 그리고 미국특허 공개번호 제2008/0084729호에 "SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

행 디코더 회로(200)는 메모리 셀 어레이(100)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 전압 발생 회로(300)는 제어 로직(400)에 의해서 제어되며, 프로그램, 소거, 그리고 읽기 동작들에 필요한 전압들(예를 들면, 프로그램 전압, 패스 전압, 소거 전압, 읽기 전압, 등)을 생성하도록 구성된다. 제어 로직(400)은 불 휘발성 메모리(1000)의 전반적인 동작을 제어하도록 구성될 것이다. 제어 로직(400)은 메모리 제어기(2000)의 제어에 따라 경판정 읽기 동작(또는, 정상 읽기 동작) 또는 연판정 읽기 동작을 제어하도록 구성될 것이다. 읽기/쓰기 회로(500)는 제어 로직(400)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 쓰기 드라이버로서 동작한다. 예를 들면, 읽기 동작 동안, 읽기/쓰기 회로(500)는 선택된 행의 메모리 셀들(또는, 선택된 메모리 셀들)로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 그렇게 읽혀진 데이터는 정해진 입출력 단위로 입출력 회로(600)를 통해 외부로 제공될 것이다. 프로그램 동작 동안, 읽기/쓰기 회로(500)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 쓰기 드라이버로서 동작한다. 읽기/쓰기 회로(500)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼들을 포함한다. 메모리 셀들 각각이 멀티-비트/멀티-레벨 데이터를 저장하는 경우, 읽기/쓰기 회로(500)의 각 페이지 버퍼는 복수의 래치들을 갖도록 구성될 것이다. 또는, 읽기/쓰기 회로(500)의 각 페이지 버퍼는 제어 로직(400)의 제어에 따라 논리 기능(예를 들면, XNOR 기능)을 수행하는 복수의 래치들을 갖도록 구성될 수 있다. 입출력 회로(600)는 외부(예를 들면, 메모리 제어기(2000))와 인터페이스하도록 구성될 것이다.

도 3은 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(100)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(100)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들(예를 들면, 1KB의 비트 라인들)에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.

예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링(111)을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.

오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 공통 워드 라인에 속하고 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 공통 워드 라인에 속하고 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.

도 4a 내지 도 4c는 메모리 셀에 저장되는 데이터 비트들의 수에 따른 문턱 전압 분포들을 개략적으로 설명하기 위한 도면들이다.

하나의 메모리 셀에 2-비트 데이터(또는, 4-레벨 데이터/2-페이지 데이터)가 저장되는 경우, 도 4a에 도시된 바와 같이, 플래시 메모리 장치의 메모리 셀들 각각은 4개의 문턱 전압 분포들(10, 11, 12, 13) 중 어느 하나에 속하는 문턱 전압을 갖는다. 여기서, 문턱 전압 분포(10)는 소거된 메모리 셀들의 문턱 전압들을 포함하고, 나머지 문턱 전압 분포들(11∼13)은 프로그램된 메모리 셀들의 문턱 전압들을 포함할 것이다. 전압들(VP1, VP2, VP3)은 메모리 셀들이 문턱 전압 분포들(11∼13)로 각각 프로그램되었는 지의 여부를 판별하기 위한 검증 읽기 전압들을 나타낸다. 선택된 워드 라인의 메모리 셀들의 문턱 전압들은 4-레벨 데이터(또는, 2-페이지 데이터)가 선택된 워드 라인의 메모리 셀들에 프로그램된 후 도 4a에 도시된 바와 같이 분포될 것이다.

하나의 메모리 셀에 3-비트 데이터(또는, 8-레벨 데이터/3-페이지 데이터)가 저장되는 경우, 도 4b에 도시된 바와 같이, 메모리 셀들 각각은 8개의 문턱 전압 분포들(20∼27) 중 어느 하나에 속하는 문턱 전압을 갖는다. 문턱 전압 분포(20)는 소거된 메모리 셀들의 문턱 전압들을 포함하고, 나머지 문턱 전압 분포들(21∼27)은 프로그램된 메모리 셀들의 문턱 전압들을 포함할 것이다. 전압들(VP1∼VP7)은 메모리 셀들이 문턱 전압 분포들(21∼27)로 각각 프로그램되었는 지의 여부를 판별하기 위한 검증 읽기 전압들을 나타낸다. 선택된 워드 라인의 메모리 셀들의 문턱 전압들은 8-레벨 데이터(또는, 3-페이지 데이터)가 선택된 워드 라인의 메모리 셀들에 프로그램된 후 도 4b에 도시된 바와 같이 분포될 것이다.

하나의 메모리 셀에 4-비트 데이터(또는, 16-레벨 데이터/4-페이지 데이터)가 저장되는 경우, 도 4c에 도시된 바와 같이, 메모리 셀들 각각은 16개의 문턱 전압 분포들(30∼45) 중 어느 하나에 속하는 문턱 전압을 갖는다. 문턱 전압 분포(30)는 소거된 메모리 셀들의 문턱 전압들을 포함하고, 나머지 문턱 전압 분포들(31∼45)은 프로그램된 메모리 셀들의 문턱 전압들을 포함할 것이다. 전압들(VP1∼VP15)은 메모리 셀들이 문턱 전압 분포들(31∼45)로 각각 프로그램되었는 지의 여부를 판별하기 위한 검증 읽기 전압들을 나타낸다. 선택된 워드 라인의 메모리 셀들의 문턱 전압들은 16-레벨 데이터(또는, 4-페이지 데이터)가 선택된 워드 라인의 메모리 셀들에 프로그램된 후 도 4c에 도시된 바와 같이 분포될 것이다.

도 5는 일반적인 2-비트 연판정 읽기 방식을 개략적으로 설명하기 위한 도면이다.

도 5를 참조하면, 실선으로 도시된 2개의 상태들(Si, Si+1)은 읽기 전압(101)에 의해서 구별될 것이다. 읽기 전압(101)을 이용하여 행해지는 읽기 동작은 경판정 읽기 동작(hard decision read operation)이라 칭한다. 만약 상태들(Si, Si+1)이 점선으로 도시된 바와 같이 변화되면, 읽기 전압(101)을 이용하여 점선으로 도시된 상태들(Si, Si+1)을 구별하는 것은 어렵다. 점선으로 도시된 상태들(Si, Si+1)의 구별은 연판정 읽기 동작을 통해 행해질 수 있다. 예를 들면, 검은점(●)으로 표시된 메모리 셀의 데이터는 2-비트 연판정 읽기 동작에 의해서 판별될 수 있다. 2-비트 연판정 읽기 동작은 읽기 전압들(101, 102, 103)을 기준으로 연속적으로 행해지는 3번의 감지 동작들을 포함할 것이다. 3번의 감지 동작들을 통해 읽혀진 데이터를 엔코딩함으로써 실제 데이터(또는, 경판정 데이터)와 에러의 확률 데이터를 생성하는 것이 가능하다. 실제(경판정) 데이터는 에러의 확률 데이터에 따라 '1' 또는 '0'으로 결정될 것이다. 에러의 확률 데이터에 의거하여 실제 데이터의 값을 결정하는 것은 다양하게 구현될 수 있다.

도 5에서 설명된 바와 같이, 일반적으로, 2-비트 연판정 읽기 동작은 3번의 감지 동작들을 필요로 한다.

예시적인 실시예에 있어서, 2-비트 연판정 읽기 동작에 의해서 읽혀진 데이터를 엔코딩하는 방식이 다양하게 구현될 수 있음은 잘 이해될 것이다. 엔코딩은 제어 로직(400)의 제어에 따라 불 휘발성 메모리(1000)의 읽기/쓰기 회로(500)에 의해서 행해지거나, 메모리 제어기(2000)에 의해서 행해질 수 있다.

도 6은 일반적인 3-비트 연판정 읽기 방식을 개략적으로 설명하기 위한 도면이다.

도 6을 참조하면, 실선으로 도시된 2개의 상태들(Si, Si+1)은 읽기 전압(104)에 의해서 구별될 것이다. 읽기 전압(104)을 이용하여 행해지는 읽기 동작은 경판정 읽기 동작(hard decision read operation)이라 칭한다. 하지만, 만약 상태들(Si, Si+1)이 점선으로 도시된 바와 같이 변화되면, 읽기 전압(104)을 이용하여 점선으로 도시된 상태들(Si, Si+1)을 구별하는 것은 어렵다. 점선으로 도시된 상태들(Si, Si+1)의 구별은 연판정 읽기 동작을 통해 행해질 수 있다. 예를 들면, 검은점(●)으로 표시된 메모리 셀의 데이터는 3-비트 연판정 읽기 동작에 의해서 판별될 수 있다. 3-비트 연판정 읽기 동작은 7개의 읽기 전압들을 기준으로 행해지는 7번의 감지 동작들을 포함할 것이다. 7번의 감지 동작들을 통해 읽혀진 데이터를 엔코딩함으로써 실제 데이터와 에러의 확률 데이터가 생성될 것이다. 실제 데이터는 에러의 확률 데이터에 따라 '1' 또는 '0'으로 결정될 것이다.

도 6에서 설명된 바와 같이, 일반적으로, 3-비트 연판정 읽기 동작은 7번의 감지 동작들을 필요로 한다.

예시적인 실시예에 있어서, 3-비트 연판정 읽기 동작에 의해서 읽혀진 데이터를 엔코딩하는 방식이 다양하게 구현될 수 있음은 잘 이해될 것이다. 엔코딩은 제어 로직(400)의 제어에 따라 불 휘발성 메모리(1000)의 읽기/쓰기 회로(500)에 의해서 행해지거나, 메모리 제어기(2000)에 의해서 행해질 수 있다.

도 7은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 읽기 방법을 설명하기 위한 흐름도이고, 도 8은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템에 의해서 제어되는 연판정 읽기 동작들의 순서를 설명하기 위한 도면이다. 이하, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 읽기 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.

외부(예를 들면, 호스트)로부터 메모리 제어기(2000)로 읽기 동작이 요청되면, S100 단계에서, 메모리 제어기(2000)는 정상 읽기 동작을 수행하도록 불 휘발성 메모리(1000)를 제어할 것이다. 정상 읽기 동작에 의해서 읽혀진 데이터는 불 휘발성 메모리(1000)에서 메모리 제어기(2000)로 전송될 것이다. 그렇게 전송된 데이터는 메모리 제어기(2000)의 버퍼 메모리(2200)에 임시 저장될 것이다. 설명의 편의상, 읽혀진 데이터에 에러가 포함된다는 가정하에 데이터 저장 시스템의 읽기 방법이 설명될 것이다. 읽혀진 데이터에 에러가 포함되지 않은 경우, 버퍼 메모리(2200)에 저장된 데이터는 외부(예를 들면, 호스트)로 전송될 것이다. 읽혀진 데이터에 에러가 포함된 경우, S110 단계에서, ECC 유니트(2100)는 읽혀진 데이터의 에러가 정정 가능한 지의 여부를 판별할 것이다. 만약 그렇다면, S120 단계에서, 읽기 동작은 종료될 것이다. 즉, ECC 유니트(2100)는 에러를 정정하고, 메모리 제어기(2000)는 에러 정정된 데이터를 외부(예를 들면, 호스트)로 전송할 것이다.

읽혀진 데이터의 에러가 정정 가능하지 않은 것으로 판별되면, S130 단계에서, 메모리 제어기(2000)는 로우-레벨 연판정 읽기 동작을 수행하도록 불 휘발성 메모리(1000)를 제어할 것이다. 이러한 경우, 버퍼 메모리(2200)에 저장된 데이터 즉, 실제(경판정) 데이터는 그대로 유지될 것이다. 예시적인 실시예에 있어서, 로우-레벨 연판정 읽기 동작은 단지 2번의 감지 동작들이 수행된다는 점에서 도 5에서 설명된 2-비트 연판정 읽기 동작과 구별될 것이다. 좀 더 구체적으로 설명하면, 도 8에 도시된 바와 같이, 로우-레벨 연판정 읽기 동작은 2번의 감지 동작들(②, ③)을 포함할 것이다. 2번의 감지 동작들(②, ③)을 통해 읽혀진 데이터에 의거하여 에러의 확률 데이터(202)가 생성될 것이다. 에러의 확률 데이터(202)는 앞서 설명된 것과 같거나 다른 방식으로 생성될 수 있다. 경판정 읽기 동작에 의해서 읽혀진 경판정 데이터는 에러의 확률 데이터(202)에 따라 '1' 또는 '0'로 판별될 것이다. 2-비트 연판정 읽기 동작은 경판정 읽기 동작(또는, 정상 읽기 동작)에서 읽혀진 경판정 데이터를 이용하여 행해질 것이다. 그러한 까닭에, 경판정 데이터를 얻기 위해 행해지는 감지 동작은 생략될 것이다. 이후, S140 단계에서, 메모리 제어기(2000)는 경판정 데이터의 에러가 정정 가능한 지의 여부를 판별할 것이다. 경판정 데이터의 에러가 정정 가능한 경우, ECC 유니트(2100)는 에러를 정정하고, 메모리 제어기(2000)는 에러 정정된 데이터를 외부(예를 들면, 호스트)로 전송할 것이다. 즉, 읽기 동작이 종료될 것이다.

경판정 데이터의 에러가 정정 가능하지 않은 것으로 판별되는 경우, S150 단계에서, 메모리 제어기(2000)는 하이-레벨 연판정 읽기 동작을 수행하도록 불 휘발성 메모리(1000)를 제어할 것이다. 이러한 경우, 버퍼 메모리(2200)에 저장된 데이터 즉, 경판정 데이터(201) 및 에러의 확률 데이터(202)는 그대로 유지될 것이다. 예시적인 실시예에 있어서, 하이-레벨 연판정 읽기 동작은 단지 4번의 감지 동작들이 수행된다는 점에서 도 6에서 설명된 3-비트 연판정 읽기 동작과 구별될 것이다. 좀 더 구체적으로 설명하면, 도 8에 도시된 바와 같이, 하이-레벨 연판정 읽기 동작은 4번의 감지 동작들(④, ⑤, ⑥, ⑦)을 포함할 것이다. 4번의 감지 동작들(④, ⑤, ⑥, ⑦)을 통해 읽혀진 데이터에 의거하여 에러의 확률 데이터(203)가 생성될 것이다. 에러의 확률 데이터(203)는 앞서 설명된 것과 같거나 다른 방식으로 생성될 수 있다. 경판정 읽기 동작에 의해서 읽혀진 경판정 데이터는 2-비트 연판정 읽기 동작을 통해 얻어진 확률 데이터(202)와 3-비트 연판정 읽기 동작을 통해 얻어진 확률 데이터(203)에 따라 '1' 또는 '0'로 판별될 것이다. 3-비트 연판정 읽기 동작은 경판정 읽기 동작(또는, 정상 읽기 동작)에서 읽혀진 경판정 데이터(201) 및 2-비트 연판정 읽기 동작에서 얻어진 에러의 확률 데이터(202)를 이용하여 행해질 것이다. 그렇한 까닭에, 경판정 데이터 및 에러의 확률 데이터(202)를 얻기 위한 행해지는 감지 동작들은 생략될 것이다.

이후, S160 단계에서, 메모리 제어기(2000)는 경판정 데이터의 에러가 정정 가능한 지의 여부를 판별할 것이다. 경판정 데이터의 에러가 정정 가능한 경우, 절차는 S120 단계로 진행할 것이다. S120 단계에서, ECC 유니트(2100)는 에러를 정정하고, 메모리 제어기(2000)는 에러 정정된 데이터를 외부(예를 들면, 호스트)로 전송할 것이다. 즉, 읽기 동작이 종료될 것이다. 경판정 데이터의 에러가 정정 가능하지 않은 것으로 판별되는 경우, S170 단계에서, 호스트에 의해서 요청된 읽기 동작은 페일로 처리될 것이다.

예시적인 실시예에 있어서, 로우-레벨 및 하이-레벨 연판정 읽기 동작들과 다른 읽기 해상도들을 갖는 연판정 읽기 동작들이 추가적으로 수행될 수 있음은 잘 이해될 것이다. 추가적인 연판정 읽기 동작들 역시 이전에 수행된 실제 데이터 및 확률 데이터를 이용하여 행해질 것이다.

도 9는 본 발명의 다른 예시적인 실시예에 따른 데이터 저장 시스템의 읽기 방법을 개략적으로 보여주는 도면이다.

도 9에 도시된 읽기 방법은 아래의 차이점을 제외하면 도 7에서 설명된 것과 실질적으로 동일할 것이다. S200 단계에서, 경판정 읽기 동작이 수행될 것이다. 경판정 데이터가 정정 가능하지 않은 경우, S210 단계에서, 2-비트 연판정 읽기 동작이 수행될 것이다. 2-비트 연판정 읽기 동작은 도 5에서 설명된 것과 동일한 방식으로 수행되는 3번의 감지 동작들을 포함할 것이다. 3번의 감지 동작들을 통해 읽혀진 데이터에 의거하여 경판정 데이터 및 에러의 확률 데이터가 생성될 것이다. 에러의 확률 데이터를 이용하여 경판정 데이터의 에러를 정정할 수 없는 경우, S220 단계에서, 3-비트 연판정 읽기 동작이 수행될 것이다. 3-비트 연판정 읽기 동작은 도 7에서 설명된 하이-레벨 연판정 읽기 동작과 실질적으로 동일하게 수행될 것이다. 즉, 3-비트 연판정 읽기 동작 동안, 4번의 감지 동작들이 수행되고, 2-비트 연판정 읽기 동작을 통해 생성된 경판정 데이터 및 확률 데이터가 사용될 것이다. 경판정 데이터의 에러가 정정 가능한 경우, 읽기 동작은 종료될 것이다. 경판정 데이터의 에러가 정정 가능하지 않은 경우, 읽기 동작은 페일로 처리될 것이다.

도 10은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 저장 시스템의 읽기 방법을 개략적으로 보여주는 도면이다.

정상 읽기 동작에 의해서 읽혀진 데이터의 에러가 정정 가능하지 않은 경우, 도 10에 도시된 읽기 방법이 행해질 것이다. 먼저, S300 단계에서, 하이-레벨 연판정 읽기 동작이 선택되었는 지의 여부가 판별될 것이다. 만약 하이-레벨 연판정 읽기 동작이 선택되지 않은 것으로 판별되면, 절차는 S310 단계로 진행할 것이다. S310 단계에서는 로우-레벨 연판정 읽기 동작이 수행되며, 이는 도 5, 도 7, 또는 도 9에서 설명된 것과 동일하게 행해질 것이다. S320 단계에서, 정상 읽기 동작을 통해 읽혀진 데이터의 에러가 정정 가능한 지의 여부가 판별될 것이다. 만약 그렇다면, S330 단계에서, 로우-레벨 연판정 읽기 동작이 종료될 것이다. 만약 그렇지 않다면, 절차는 S340 단계로 진행할 것이다. S340 단계에서 연판정 옵션이 변경될 것이다. 예를 들면, 연판정 옵션은 로우-레벨 연판정 동작에서 하이-레벨 연판정 동작으로 변경될 것이다. 즉, 하이-레벨 연판정 동작이 선택될 것이다. 이후, 절차는 S300 단계로 진행할 것이다.

계속해서 도 10을 참조하면, S300 단계에서, 하이-레벨 연판정 읽기 동작이 선택되었는 지의 여부가 판별될 것이다. 하이-레벨 연판정 읽기 동작이 선택되었기 때문에, 절차는 S350 단계로 진행할 것이다. S350 단계에서는 하이-레벨 연판정 읽기 동작이 수행되며, 이는 도 6, 도 7, 또는 도 9에서 설명된 것과 동일하게 행해질 것이다. S360 단계에서, 정상 읽기 동작을 통해 읽혀진 데이터의 에러가 정정 가능한 지의 여부가 판별될 것이다. 만약 그렇다면, S370 단계에서, 하이-레벨 연판정 읽기 동작이 종료될 것이다. 만약 그렇지 않다면, S380 단계에서, 읽기 동작은 페일로 처리될 것이다.

예시적인 실시예에 있어서, 연판정 읽기 동작이 개시되기 이전에 경판정 읽기 동작을 위한 새로운 읽기 전압을 결정하는 동작이 행해질 수 있다. 예를 들면, 도 7에서 S110 및 S130 단계들 사이에 그리고 도 9에서 S210 단계 이전에 새로운 읽기 전압을 결정하는 동작이 행해질 수 있다. 새로운 읽기 전압을 결정하는 방법이 미국특허번호 제7542350호에 "METHODS OF RESTORING DATA IN FLASH MEMORY DEVICES AND RELATED FLASH MEMORY DEVICE MEMORY SYSTEMS"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 및 메모리 제어기를 포함한 컴퓨팅 시스템이 도 11에 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템은 버스(3001)에 전기적으로 연결된 마이크로프로세서(3100), 사용자 인터페이스(3200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(3300), 메모리 제어기(3400), 그리고 저장 매체로서 불 휘발성 메모리(3500)를 포함한다. 불 휘발성 메모리(3500)는 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다. 불 휘발성 메모리(3500)는 앞서 설명된 읽기 방법에 따라 메모리 제어기(3400)에 의해서 제어되며, 그것에 대한 설명은 그러므로 생략될 것이다. 불 휘발성 메모리(3500)에는 마이크로프로세서(3100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(3400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(3600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(3400)와 불 휘발성 메모리는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 반도체 드라이브/디스크(Solid State Drive/Disk: SSD)를 구성할 수 있다.

본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

본 발명의 다른 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.

전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

1000: 불 휘발성 메모리
2000: 메모리 제어기

Claims

불 휘발성 메모리 시스템을 읽는 방법에 있어서:
상기 불 휘발성 메모리 시스템의 메모리 셀에 제 1 읽기 전압을 인가하여 상기 메모리 셀을 읽는 것 및 제 1 에러 정정 동작을 수행하는 것을 포함하는 읽기 단계;
상기 메모리 셀에 제 1 읽기 전압 세트를 인가하여 상기 메모리 셀을 읽는 것 및 상기 읽기 단계의 결과에 따라 상기 제 1 에러 정정 동작을 통해 오류가 정정 가능하지 않을 경우 제 2 에러 정정 동작을 수행하는 것을 포함하는 제 1 연판정 읽기 단계; 그리고
상기 메모리 셀에 상기 제 1 읽기 전압 세트에 포함된 전압들을 포함하지 않는 제 2 읽기 전압 세트를 인가하여 상기 메모리 셀을 읽는 것 및 상기 제 1 연판정 읽기 단계의 결과에 따라 상기 제 2 에러 정정 동작을 통해 오류가 정정 가능하지 않을 경우 제 3 에러 정정 동작을 수행하는 것을 포함하는 제 2 연판정 읽기 단계를 포함하되,
상기 제 2 연판정 읽기 단계는 상기 제 1 연판정 읽기 단계의 결과를 이용하여 수행되고,
상기 제 1 읽기 전압 세트는 상기 제 1 읽기 전압보다 낮은 제 2 읽기 전압 및 상기 제 1 읽기 전압보다 높은 제 3 읽기 전압을 포함하고, 그리고
상기 제 2 읽기 전압 세트는 상기 제 1 및 제 2 읽기 전압들 사이 또는 상기 제 1 및 제 3 읽기 전압들 사이의 레벨을 가지는 읽기 전압을 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 제 2 읽기 전압 세트는 제 4 내지 제 7 읽기 전압들을 포함하고,
상기 제 4 읽기 전압은 상기 제 2 읽기 전압보다 낮은 레벨을 가지고, 상기 제 5 읽기 전압은 상기 제 2 읽기 전압과 상기 제 1 읽기 전압 사이의 레벨을 가지고, 상기 제 6 읽기 전압은 상기 제 1 읽기 전압과 상기 제 3 읽기 전압 사이의 레벨을 가지고, 그리고 상기 제 7 읽기 전압은 상기 제 3 읽기 전압보다 높은 레벨을 가지는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 제 1 및 제 2 연판정 읽기 단계는 상기 메모리 셀을 읽는 것과 동시에 상기 불 휘발성 메모리 시스템의 선택된 페이지의 메모리 셀들을 읽는 것을 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 제 1 연판정 읽기 단계는 2-비트 연판정 읽기 동작이고, 상기 제 2 연판장 읽기 단계는 3-비트 연판정 읽기 동작인 것을 특징으로 하는 방법.
불 휘발성 메모리 시스템을 읽는 방법에 있어서:
상기 불 휘발성 메모리 시스템의 메모리 셀을 읽는 것 및 제 1 에러 정정 동작을 수행하는 것을 포함하는 읽기 단계;
서로 다른 해상도를 가지는 적어도 두 연판정 읽기 동작들 중 낮은 레벨의 연판정 읽기 동작을 활성화하여 상기 메모리 셀을 읽는 것 및 상기 읽기 단계의 결과에 따라 상기 제 1 에러 정정 동작을 통해 오류가 정정 가능하지 않을 경우 제 2 에러 정정 동작을 수행하는 것을 포함하는 제 1 연판정 읽기 단계; 그리고
상기 적어도 두 연판정 읽기 동작들 중 높은 레벨의 연판정 읽기 동작을 활성화하여 상기 메모리 셀을 읽는 것 및 상기 제 1 연판정 읽기 단계의 결과에 따라 상기 제 2 에러 정정 동작을 통해 오류가 정정 가능하지 않을 경우 제 3 에러 정정 동작을 수행하는 것을 포함하는 제 2 연판정 읽기 단계를 포함하되,
상기 제 1 연판정 읽기 단계는 상기 읽기 단계의 결과를 이용하여 수행되고, 그리고
상기 제 2 연판정 읽기 단계는 상기 제 1 연판정 읽기 단계의 결과를 이용하여 수행되는 것을 특징으로 하는 방법.
제 5 항에 있어서,
상기 낮은 레벨의 연판정 읽기 동작은 2-비트 연판정 읽기 동작이고, 그리고 상기 높은 레벨의 연판정 읽기 동작은 3-비트 연판정 읽기 동작인 것을 특징으로 하는 방법.
제 6 항에 있어서,
상기 읽기 단계는 상기 메모리 셀에 제 1 읽기 전압을 인가하여 수행되는 것을 특징으로 하는 방법.
제 7 항에 있어서,
상기 2-비트 연판정 읽기 동작은 상기 메모리 셀에 제 2 읽기 전압 및 제 3 읽기 전압을 인가하여 두 번의 센싱 동작들을 통하여 수행되고,
상기 제 2 읽기 전압은 상기 제 1 읽기 전압보다 낮고, 그리고 상기 제 3 읽기 전압은 상기 제 1 읽기 전압보다 높은 것을 특징으로 하는 방법.
제 8 항에 있어서,
상기 3-비트 연판정 읽기 동작은 상기 메모리 셀에 제 4 내지 제 7 읽기 전압들을 인가하여 네 번의 센싱 동작들을 통하여 수행되고,
상기 제 4 읽기 전압은 상기 제 2 읽기 전압보다 낮은 레벨을 가지고, 상기 제 5 읽기 전압은 상기 제 2 읽기 전압과 상기 제 1 읽기 전압 사이의 레벨을 가지고, 상기 제 6 읽기 전압은 상기 제 1 읽기 전압과 상기 제 3 읽기 전압 사이의 레벨을 가지고, 그리고 상기 제 7 읽기 전압은 상기 제 3 읽기 전압보다 높은 레벨을 가지는 것을 특징으로 하는 방법.
복수의 메모리 셀들을 포함하는 불 휘발성 메모리 장치; 그리고
경판정 읽기 단계, 제 1 연판정 읽기 단계, 및 제 2 연판정 읽기 단계를 수행하도록 상기 불 휘발성 메모리 장치를 제어하는 컨트롤러를 포함하되,
상기 경판정 읽기 단계는 상기 복수의 메모리 셀들 중 제 1 메모리 셀에 제 1 읽기 전압을 인가하여 상기 제 1 메모리 셀을 읽는 것 및 제 1 에러 정정 동작을 포함하고,
상기 제 1 연판정 읽기 단계는 상기 제 1 메모리 셀에 제 1 읽기 전압 세트를 인가하여 상기 제 1 메모리 셀을 읽는 것 및 상기 경판정 읽기 단계의 결과에 따라 상기 제 1 에러 정정 동작을 통해 오류가 정정 가능하지 않을 경우 제 2 에러 정정 동작을 수행하는 것을 포함하고,
상기 제 2 연판정 읽기 단계는 상기 제 1 메모리 셀에 상기 제 1 읽기 전압 세트에 포함된 전압들을 포함하지 않는 제 2 읽기 전압 세트를 인가하여 상기 제 1 메모리 셀을 읽는 것 및 상기 제 1 연판정 읽기 단계의 결과에 따라 상기 제 2 에러 정정 동작을 통해 오류가 정정 가능하지 않을 경우 제 3 에러 정정 동작을 수행하는 것을 포함하고,
상기 제 1 연판정 읽기 단계는 상기 경판정 읽기 단계의 결과를 이용하여 수행되고,
상기 제 2 연판정 읽기 단계는 상기 제 1 연판정 읽기 단계의 결과를 이용하여 수행되고,
상기 제 1 읽기 전압 세트는 상기 제 1 읽기 전압, 상기 제 1 읽기 전압보다 낮은 제 2 읽기 전압, 그리고 상기 제 1 읽기 전압보다 높은 제 3 읽기 전압을 포함하고, 그리고
상기 제 2 읽기 전압 세트는 상기 제 1 및 제 2 읽기 전압들 사이 또는 상기 제 1 및 제 3 읽기 전압들 사이의 레벨을 가지는 읽기 전압을 포함하는 것을 특징으로 하는 불 휘발성 메모리 시스템.