KR20210128704A - 컨트롤러 및 컨트롤러의 동작 방법 - Google Patents

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강순영
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Abstract

메모리 장치를 제어하는 컨트롤러는, 제1 소프트 리드 전압들을 사용하여 제1 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 프로세서; 및 상기 제1 소프트 리드 동작에 따른 제1 소프트 리드 데이터에 기초하여 제1 소프트 디시전 디코딩 동작을 수행하는 ECC(Error Correction Code)를 포함하고, 상기 프로세서는 상기 제1 소프트 디시전 디코딩의 실패 여부에 따라, 상기 제1 리드 데이터에 기초하여 결정된 제2 소프트 리드 전압들 중 상기 제1 소프트 리드 전압들과 중복되지 않는 추가 리드 전압으로 제2 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 ECC는 상기 제1 소프트 리드 데이터 및 상기 제2 소프트 리드 동작에 따른 제2 소프트 리드 데이터에 기초하여 제2 소프트 디시전 디코딩 동작을 수행한다.

Description

컨트롤러 및 컨트롤러의 동작 방법{CONTROLLER AND OPERATION METHOD THEREOF}
본 발명은 메모리 장치를 제어하는 컨트롤러 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 분포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 분포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 분포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 분포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 분포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 분포들이 중첩됨에 따라, 읽힌 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 논리 상태 및 소거 상태를 나타내는 문턱 전압 분포 그래프이다.
도 2는 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 논리 상태 및 소거 상태를 나타내는 문턱 전압 분포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면, 23, 즉, 8 개의 문턱 전압 분포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 분포를 형성한다. TLC의 경우, 도면에 도시된 바와 같이 8개의 문턱 전압의 분포(P1 to P8)가 형성된다. 도 1은 이상적인 분포도로 상태 분포가 하나도 겹치지 아니하고, 각 문턱 전압의 분포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 분포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 분포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 2에 도시된 바와 같이 각 상태(P1 to P8)의 문턱 전압 분포가 변하고, 인접한 문턱 전압의 분포가 서로 중첩될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 기술이 요구된다.
본 발명의 실시 예는 메모리 셀에 저장된 데이터를 정확하고 신속하게 리드할 수 있는 컨트롤러 및 메모리 시스템을 제공하는 것을 목적으로 한다.
본 발명의 실시 예에 따르면, 메모리 장치를 제어하는 컨트롤러는 제1 소프트 리드 전압들을 사용하여 제1 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 프로세서; 및 상기 제1 소프트 리드 동작에 따른 제1 소프트 리드 데이터에 기초하여 제1 소프트 디시전 디코딩 동작을 수행하는 ECC(Error Correction Code)를 포함하고, 상기 프로세서는 상기 제1 소프트 디시전 디코딩의 실패 여부에 따라, 상기 제1 리드 데이터에 기초하여 결정된 제2 소프트 리드 전압들 중 상기 제1 소프트 리드 전압들과 중복되지 않는 추가 리드 전압으로 제2 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 ECC는 상기 제1 소프트 리드 데이터 및 상기 제2 소프트 리드 동작에 따른 제2 소프트 리드 데이터에 기초하여 제2 소프트 디시전 디코딩 동작을 수행한다.
본 발명의 실시 예에 따르면, 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 제1 소프트 리드 전압들을 사용하여 제1 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계; 상기 제1 소프트 리드 동작에 따른 제1 소프트 리드 데이터에 기초하여 제1 소프트 디시전 디코딩 동작을 수행하는 단계; 상기 제1 소프트 디시전 디코딩의 실패 여부에 따라, 상기 제1 리드 데이터에 기초하여 결정된 제2 소프트 리드 전압들 중 상기 제1 소프트 리드 전압들과 중복되지 않는 추가 리드 전압으로 제2 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계; 및 상기 제1 소프트 리드 데이터 및 상기 제2 소프트 리드 동작에 따른 제2 소프트 리드 데이터에 기초하여 제2 소프트 디시전 디코딩 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예는 메모리 셀에 저장된 데이터를 정확하고 신속하게 리드할 수 있는 컨트롤러 및 메모리 시스템을 제공할 수 있다.
도 1은 각각 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 논리 상태 및 소거 상태를 나타내는 문턱 전압 분포 그래프이다.
도 2는 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 논리 상태 및 소거 상태를 나타내는 문턱 전압 분포 그래프이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4b는 도 4a에 도시된 메모리 블록을 나타내는 블록도이다.
도 5는 기준 리드 전압을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 6은 소프트 리드 전압을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 7a 내지 도 7g는 제1 소프트 리드 전압들에 따른 신뢰도 값을 설명하기 위한 문턱 전압 분포도이다.
도 8은 제2 소프트 리드 전압을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 9는 본 발명의 제1 실시 예에 따른 컨트롤러의 동작을 나타낸다.
도 10은 본 발명의 제2 실시 예에 따른 컨트롤러의 동작을 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4b는 도 4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 3, 도 4a 및 도 4b를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(100)는 에러 비트를 정정하는 ECC(130)를 포함할 수 있다. ECC(130)는 ECC 인코더(131) 및 ECC 디코더 (133)를 포함할 수 있다.
ECC 인코더(131)는 반도체 메모리 장치(1200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
ECC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 디코더 (133)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더 (133)는 LDPC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC(130)는 에러 비트의 수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
실시 예에 따라, ECC(130)는 LDPC(low density parity check) 코드를 사용하여 에러 정정을 할 수 있다. ECC(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다. 여기에서 LDPC 코드는 이진 LDPC 코드 및 비이진 LDPC 코드를 포함한다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 메모리 시스템(100)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4a를 참조하면, 메모리 컨트롤러(100)는 메모리(110), 프로세서(120), ECC(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
메모리 인터페이스(150)는 메모리 컨트롤러(100)가 호스트로부터의 요청에 응답하여 반도체 메모리 장치(200)를 제어하도록, 메모리 컨트롤러(100)와 반도체 메모리 장치(200) 간의 인터페이싱을 위한 메모리/스토리지(storage) 인터페이스로서의 역할을 할 수 있다. 반도체 메모리 장치(200)가 플래시 메모리, 특히 NAND 플래시 메모리인 경우, 메모리 인터페이스(150)는 반도체 메모리 장치(200)를 위한 제어 신호를 생성하고, 프로세서(120)의 제어 하에 반도체 메모리 장치(200)로 제공되는 데이터를 처리할 수 있다. 메모리 인터페이스(150)는 메모리 컨트롤러(100)와 반도체 메모리 장치(200) 사이의 커맨드 및 데이터를 처리하기 위한 인터페이스, 예컨대 NAND 플래시 인터페이스로서 동작할 수 있다.
프로세서(120)는 반도체 메모리 시스템(100)의 전체적인 동작을 제어할 수 있다. 프로세서(120)는 반도체 메모리 시스템(100)의 전반적인 동작을 제어하기 위해 펌웨어를 구동할 수 있다. 상기 펌웨어는 플래시 변환 계층(FTL: Flash Translation Layer)로 불릴 수 있다. 그리고, 프로세서(120)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
예를 들어, 프로세서(120)는 호스트로부터 수신된 커맨드에 대응하는 커맨드 동작을 수행할 수 있다. 프로세서(120)는 호스트로부터 수신된 커맨드에 대응하는 커맨드 동작으로서 포그라운드 동작(foreground operation)을 수행할 수 있다. 예를 들어, 프로세서(120)는 호스트로부터의 라이트 커맨드에 응하여 반도체 메모리 장치(200)의 프로그램 동작을 제어하고, 리드 커맨드에 응하여 반도체 메모리 장치(200)의 리드 동작을 제어할 수 있다.
메모리(110)는 반도체 메모리 시스템(100) 및 메모리 컨트롤러(100)의 동작 메모리로서의 역할을 수행할 수 있으며, 반도체 메모리 시스템(100) 및 메모리 컨트롤러(100)의 구동을 위한 데이터를 저장할 수 있다. 메모리 컨트롤러(100)는 호스트로부터의 요청에 응하여 반도체 메모리 장치(200)가 리드, 프로그램, 이레이즈 동작을 수행하도록 반도체 메모리 장치(200)를 제어할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200)로부터 독출되는 데이터를 호스트로 제공할 수 있으며, 호스트로부터 제공되는 데이터를 반도체 메모리 장치(200)에 저장할 수 있다. 메모리(110)는 메모리 컨트롤러(100)와 반도체 메모리 장치(200)가 이러한 동작을 수행하는 데 필요한 데이터를 저장할 수 있다.
메모리(110)는 휘발성 메모리로 구현될 수 있다. 예컨대, 메모리(110)는 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 메모리(110)는 메모리 컨트롤러(100) 내부 또는 외부에 배치될 수 있다. 도 1은 메모리 컨트롤러(100) 내부에 배치된 메모리(110)를 예시한다. 일 실시예에서, 메모리(110)는 메모리(110)와 메모리 컨트롤러(100) 사이의 데이터를 입출력하는 메모리 인터페이스를 갖는 외부 휘발성 메모리 장치로 구현될 수 있다.
ECC(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 도 4a는 상기 ECC(130)가 상기 ECC 인코더(131)와 ECC 디코더 (133)를 모두 포함하는 실시 예를 도시하고 있으나, 실질적으로 상기 ECC 인코더(131)와 ECC 디코더 (133)는 상호 별개의 구성으로 구현될 수도 있다.
본 발명의 실시 예에 따르면, 프로그램 동작에서, 상기 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 ECC(130)가 오리지널 데이터(original data)에 대하여 LDPC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 상기 ECC(130)가 LDPC 디코딩을 수행하게 된다.
상기 ECC(130)는 상기 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 디코딩함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급 회로(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽힌 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽힌 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
상기 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 하드 리드 동작과 소프트 리드 동작을 포함할 수 있다.
상기 하드 리드 동작은 기준 리드 전압으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 상기 기준 리드 전압은 복수의 논리 상태들 중 인접한 두 개의 논리 상태를 구분하기 위한 전압이다.
상기 소프트 리드 동작은 상기 기준 리드 전압과 다른 레벨을 가지는 소프트 리드 전압들로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 상기 하드 리드 전압들을 이용하여 리드된 메모리 셀들에서, 상기 소프트 리드 전압들을 이용하여 추가적으로 상기 소프트 리드 동작이 수행될 수 있다. 상기 소프트 리드 전압들로 리드된 데이터에 의하여 하드 리드 전압들을 이용하여 리드된 데이터에 신뢰도 값이 부가될 수 있다.
도 5는 기준 리드 전압을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
프로세서(120)는 문턱 전압 분포를 정확히 알 수 없으나, 각 논리 상태들의 평균 문턱 전압을 추정할 수 있다. 각 논리 상태들의 평균 문턱 전압은 다양한 방법에 의해 결정될 수 있다.
예를 들어, 프로세서(120)는 메모리 셀들의 각 논리 상태들의 평균 문턱 전압을 추정하기 위해 가우시안 모델링(Gaussian Modeling) 기법을 사용할 수 있다. 프로세서(120)는 메모리 셀들로 리드 전압들을 인가함으로써 메모리 셀들로부터 리드된 데이터에 기초하여, 상기 리드 전압들에 의해 구분된 문턱 전압 구간들에 각각 대응하는 구간 셀 개수를 산출할 수 있다. 프로세서(120)는 상기 산출된 구간 셀 개수 및 가우시안 분포 함수에 기초하여 문턱 전압 분포들의 평균 문턱 전압들을 추정할 수 있다. 프로세서(120)는 상기 평균 문턱 전압들에 기초하여 반도체 메모리 장치(200)에 저장된 데이터를 리드하기 위한 최적의 제1 기준 리드 전압들(Vref11 to Vref17)을 추정할 수 있다. 예를 들어, 프로세서(120)는 인접한 두 논리 상태의 평균 문턱 전압들의 사이 값을 기준 리드 전압으로 결정할 수 있다. 8개의 논리 상태를 갖는 TLC 메모리 셀의 경우 7개의 제1 기준 리드 전압들(Vref11 내지 Vref17)이 결정될 수 있다.
제1 기준 리드 전압들(Vref11 to Vref17)은 각각 서로 인접한 두 논리 상태를 구분할 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 논리 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 논리 상태(P3)를 가지는 것으로 판단될 수 있다.
그러나 제2 논리 상태(P2)와 제3 논리 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)이 인가되면, 메모리 셀이 제3 논리 상태(P3)를 갖도록 프로그램되었더라도 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 분포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다. ECC 디코더(133)는 포함된 에러 비트의 수가 정정 가능한 에러 비트 한계치 이상 발생하면 상기 리드된 데이터에 대한 에러 정정 디코딩에 실패할 수 있다.
프로세서(120)는 상기 기준 리드 전압과는 다른 소프트 리드 전압들을 활용하여 소프트 리드 동작을 수행할 수 있다. ECC 디코더(133)는 상기 소프트 리드 동작으로 리드된 소프트 리드 데이터에 기초하여 리드된 데이터에 신뢰도 값을 부가하고, 상기 신뢰도 값을 사용하여 소프트 디시전 디코딩을 수행할 수 있다.
도 6은 소프트 리드 전압을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 6은 논리 상태 A(PA) 및 논리 상태 B(PB) 사이의 제1 기준 리드 전압(Vref1)과 제1 기준 리드 전압(Vref1) 주변의 제1 소프트 리드 전압들(V11 내지 V16)을 예시한다.
논리 상태 A(PA) 및 논리 상태 B(PB)는 도 5를 참조하여 설명된 논리 상태들 중 임의의 인접한 두 논리 상태를 나타낸다. 그리고, 제1 기준 리드 전압(Vref1)은 도 5를 참조하여 설명된 제1 기준 리드 전압들(Vref11 내지 Vref17) 중 어느 하나일 수 있다.
도 6의 예에서, 제1 소프트 리드 전압들(V11 내지 V16)은 제1 기준 리드 전압(Vref1)으로부터 정해진 오프셋을 가질 수 있다. 그리고, 인접한 제1 소프트 리드 전압들끼리는 서로 동일한 전압 간격을 가질 수 있다.
ECC 디코더(133)는 제1 소프트 리드 전압들(V11 내지 V16) 중 적어도 일부를 사용하여 리드된 데이터에 기초하여 반도체 메모리 장치(200)로부터 리드된 데이터에 신뢰도 값을 부가할 수 있다. 예를 들어, 상기 신뢰도 값은 로그 우도비(log likelihood ratio; LLR)일 수 있다. ECC 디코더(133)는 상기 신뢰도 값을 이용하여 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
프로세서(120)가 제1 소프트 리드 전압들(V11 내지 V16) 중 더 많은 리드 전압을 사용하여 반도체 메모리 장치(200)의 리드 동작을 제어할수록 ECC 디코더(133)는 반도체 메모리 장치(200)로부터 리드된 데이터에 더 정교한 신뢰도 값을 부가할 수 있다.
도 7a 내지 도 7g는 제1 소프트 리드 전압들에 따른 신뢰도 값을 설명하기 위한 문턱 전압 분포도이다.
도 7a는 제1 기준 리드 전압(Vref1)을 예시한다. 프로세서(120)는 제1 기준 리드 전압(Vref1)을 인가하도록 반도체 메모리 장치(200)를 제어함으로써 서로 인접한 논리 상태 A(PA)와 논리 상태 B(PB)를 구분할 수 있다. 논리 상태 A(PA)와 논리 상태 B(PB)가 중첩되어 있는 구간에서는 논리 상태가 잘못 구분될 수 있다. 프로세서(120)는 제1 기준 리드 전압(Vref1)에 의해 리드된 데이터가 얼마나 믿을 만한 데이터인지 알 수 없다.
메모리 셀의 문턱 전압이 제1 기준 리드 전압(Vref1)에 가까울수록 해당 메모리 셀로부터 리드된 데이터의 신뢰도가 낮을 수 있다. 제1 기준 리드 전압(Vref1) 주변에서 논리 상태 A(PA) 및 논리 상태 B(PB)가 중첩될 수 있기 때문이다. 따라서, 프로세서(120)는 제1 소프트 리드 전압들(V11 내지 V16)을 사용하여 문턱 전압이 제1 기준 리드 전압(Vref1)에 얼마나 가까운지 판단할 수 있다. ECC 디코더(133)는 문턱 전압이 제1 기준 리드 전압(Vref1)에 가까운 메모리 셀일수록 낮은 신뢰도 값을 부가할 수 있다.
도 7b는 제1 기준 리드 전압(Vref1)과 제11 소프트 리드 전압(V11)을 예시한다.
ECC 디코더(133)는 제11 소프트 리드 전압(V11)을 사용하여 리드된 데이터에 기초하여 제1 기준 리드 전압(Vref1)에 의해 리드된 값에 신뢰도 값을 부여할 수 있다.
프로세서(120)는 두 개의 리드 전압을 사용하여 리드된 데이터에 따라 메모리 셀들이 가질 수 있는 문턱 전압을 세 개의 문턱 전압 구간으로 구분할 수 있다. 예를 들어, 프로세서(120)가 제1 기준 리드 전압(Vref1) 및 제11 소프트 리드 전압(V11)을 인가했을 때, 문턱 전압이 제11 소프트 리드 전압(V11) 미만인 메모리 셀은 모두 온(on) 상태, 예를 들어 '11'로 리드될 수 있다. 문턱 전압이 제11 소프트 리드 전압(V11) 이상 제1 기준 리드 전압(Vref1) 미만인 메모리 셀은 예를 들어 '01'으로 리드될 수 있으며, 문턱 전압이 제1 기준 리드 전압(Vref1) 이상인 메모리 셀은 예를 들어 '00'으로 리드될 수 있다. 본 명세서에서는 리드 전압을 인가함에 따라 구분되는 문턱 전압 구간을 빈 라벨(bin label)로 지칭한다.
ECC 디코더(133)는 각 메모리 셀들이 어떤 빈 라벨에 속하는지에 따라 각 메모리 셀들에 신뢰도 값을 부여할 수 있다. ECC 디코더(133)는 제1 기준 리드 전압(Vref1)에 가까운 빈 라벨에 속하는 메모리 셀들에 낮은 신뢰도를 부여할 수 있다. 도 7b의 예에서, 프로세서(120)는 '11'로 리드되는 메모리 셀에 '-3'의 신뢰도 값을, '01'로 리드되는 메모리 셀에 '-1'의 신뢰도 값을, '00'으로 리드되는 메모리 셀에 '3'의 신뢰도 값을 부여할 수 있다. 신뢰도 값이 음의 방향으로 클수록 논리 상태 A(PA)일 확률이 높고, 신뢰도 값이 양의 방향으로 클수록 논리 상태 B(PB)일 확률이 높을 수 있다. 신뢰도 값이 '0'에 가까울수록 논리 상태 A 또는 논리 상태 B일 확률이 낮을 수 있다.
도 7c 내지 도 7g는 도 7b보다 많은 수의 제1 소프트 리드 전압을 사용했을 때의 메모리 셀들의 신뢰도 값을 나타낸다. 도 7g의 예에서, 6개의 제1 소프트 리드 전압들(V11 내지 V16)을 사용하여 데이터가 리드되는 경우 메모리 셀들이 7개의 빈 라벨로 구분되고, 각 메모리 셀에 7개의 신뢰도 값 중 어느 하나의 신뢰도 값이 부여될 수 있다.
도 7c 내지 도 7g를 참조하면, 더 많은 수의 리드 전압을 사용하여 리드 동작을 수행할수록 ECC 디코더(133)는 더욱 정교한 신뢰도 값을 얻을 수 있다. ECC 디코더(133)는 정교한 신뢰도 값을 사용할수록 제1 소프트 디시전 디코딩을 성공적으로 수행할 수 있다.
ECC 디코더(133)가 제1 소프트 리드 전압들(V11 내지 V16)에 기초하여 획득된 제1 소프트 리드 데이터를 활용하여 제1 소프트 디시전 디코딩을 수행하더라도 데이터의 에러 정정에 실패할 수 있다. ECC 디코더(133)가 제1 소프트 디시전 디코딩에 의한 에러 정정에 실패하면, 프로세서(120)는 상기 제1 소프트 리드 데이터에 기초하여 제2 소프트 리드 전압을 결정할 수 있다.
도 8은 제2 소프트 리드 전압을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
프로세서(120)는 제1 소프트 리드 데이터에 기초하여 제2 기준 리드 전압(Vref2)을 결정할 수 있다. 그리고, 제2 기준 리드 전압(Vref2)으로부터 정해진 오프셋을 갖는 제2 소프트 리드 전압들(V21 내지 V26)을 결정할 수 있다.
프로세서(120)는 제1 소프트 리드 데이터에 기초하여 리드된 각 메모리 셀이 어느 빈 라벨에 속하는지 판단할 수 있다. 프로세서(120)는 빈 라벨별로 몇 개의 메모리 셀들이 속하는지 판단할 수 있다. 프로세서(120)는 가장 적은 개수의 메모리 셀들이 속하는 빈 라벨의 중심 문턱 전압을 제2 기준 리드 전압(Vref2)으로 결정할 수 있다.
프로세서(120)는 제2 기준 리드 전압(Vref2)에 기초하여 제2 소프트 리드 전압들(V21 내지 V26)을 결정할 때, 제1 소프트 리드 전압들(V11 내지 V16)을 결정할 때와 동일한 오프셋을 사용할 수 있다.
ECC 디코더(133)는 제2 소프트 리드 전압들(V21 내지 V26)을 사용하여 리드된 데이터에 기초하여 리드된 데이터에 신뢰도 값을 부가하고, 상기 신뢰도 값을 사용하여 제2 소프트 디시전 디코딩을 수행할 수 있다. ECC 디코더(133)는 제1 소프트 디시전 디코딩에 실패한 데이터라도 제2 소프트 디시전 디코딩을 수행함으로써 성공적으로 복구할 수 있다. 만약 프로세서(120)가 ECC 디코더(133)의 제2 소프트 디시전 디코딩 동작을 위해 모든 제2 소프트 리드 전압들에 대해 제2 소프트 리드 동작을 수행한다면 리드된 데이터의 에러 복구에 소요되는 시간이 길어질 수 있다.
프로세서(120)가 도 8을 참조하여 설명된 바와 같이 제2 소프트 리드 전압들(V21 내지 V26)을 결정한다면, 제2 소프트 리드 전압들(V21 내지 V26) 중 적어도 일부는 제1 소프트 리드 전압들(V11 내지 V16)과 중복될 수 있다. 본 명세서에서는 제2 소프트 리드 전압들(V21 내지 V26) 중 제1 소프트 리드 전압들(V11 내지 V16)과 중복되는 전압을 중복 리드 전압으로 지칭한다. 그리고, 제2 소프트 리드 전압들(V21 내지 V26) 중 제1 소프트 리드 전압들(V11 내지 V16)과 중복되지 않는 전압을 추가 리드 전압으로 지칭한다. 도 8의 예에서, 제21 내지 제25 소프트 리드 전압들(V21 내지 V25)은 중복 리드 전압이고, 제26 소프트 리드 전압(V26)은 추가 리드 전압이다.
본 발명의 실시 예에 따르면, 프로세서(120)는 제2 소프트 리드 전압들 중 추가 리드 전압을 사용하여 제2 소프트 리드 동작을 수행하고, 제2 소프트 리드 데이터를 획득할 수 있다. 프로세서(120)는 제2 소프트 리드 전압들 중 중복 리드 전압에 대해서는 제2 소프트 리드 동작을 수행하지 않을 수 있다.
ECC 디코더(133)는 중복 리드 전압에 대한 리드 데이터를 제1 소프트 리드 데이터로부터 획득할 수 있다. ECC 디코더(133)는 제1 소프트 리드 데이터 및 제2 소프트 리드 데이터에 기초하여 제2 소프트 리드 전압들에 대한 리드 동작 결과를 획득할 수 있다. ECC 디코더(133)는 상기 리드 동작 결과에 기초하여 메모리 셀별 빈 라벨을 결정할 수 있으며, ECC 디코더(133)는 상기 빈 라벨에 기초하여 메모리 셀별 신뢰도 값을 결정할 수 있다. 도 8을 참조하면, 6개의 제2 소프트 리드 전압들(V21 내지 V26)에 기초하여 메모리 셀들이 7개의 빈 라벨로 구분되고, 각 메모리 셀에 7개의 신뢰도 값 중 어느 하나의 신뢰도 값이 부여될 수 있다. ECC 디코더(133)는 상기 신뢰도 값에 기초하여 제2 소프트 디시전 디코딩을 수행할 수 있다.
본 발명의 실시 예에 따르면, 제2 소프트 디시전 디코딩을 수행하기 위해 중복 리드 전압에 대한 리드 동작이 생략될 수 있다. 도 8을 참조하면, 6개의 제2 소프트 리드 전압들(V21 내지 V26) 중 추가 리드 전압은 최대 2개에 불과하다. 예를 들어, 제1 소프트 리드 데이터에 따라 제12 및 제16 소프트 리드 전압(V12 및 V16) 사이의 빈 라벨이 가장 적은 메모리 셀들을 포함할 때 혹은 제15 및 제11 소프트 리드 전압(V15 및 V16) 사이의 빈 라벨이 가장 적은 메모리 셀들을 포함할 때 추가 리드 전압이 2개가 될 수 있다. 에러 정정 디코딩 연산에 소요되는 시간은 리드 동작에 소요되는 시간에 비해 무시할 수 있을 정도로 짧다. 따라서, 본 발명의 실시 예에 따르면 제2 소프트 디시전 디코딩을 수행하는 데 소요되는 시간이 1/3이상 단축될 수 있다. 따라서, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)로부터 리드된 데이터의 에러 복구에 소요되는 시간을 절약할 수 있다.
도 9는 본 발명의 제1 실시 예에 따른 메모리 컨트롤러(100)의 동작을 나타낸다.
단계 S902에서, 프로세서(120)는 제1 소프트 리드 전압들을 사용하여 제1 소프트 리드 동작을 수행하도록 반도체 메모리 장치(200)를 제어할 수 있다.
실시 예에 따라, 프로세서(120)는 단계 S902를 수행하기 위해 가우시안 모델링 기법을 사용하여 인접한 논리 상태들을 구분하기 위한 제1 기준 전압들을 결정할 수 있다. 그리고, 프로세서(120)는 상기 제1 기준 전압들 각각으로부터 정해진 오프셋을 갖는 복수의 제1 소프트 리드 전압들을 결정할 수 있다.
반도체 메모리 장치(200)의 제어 회로(220)는 프로세서(120)로부터의 커맨드에 응하여 전압 공급 회로(230)가 제1 소프트 리드 전압들을 생성하도록 제어할 수 있다. 전압 전달부(240)는 전압 공급 회로(230)로부터 생성된 제1 소프트 리드 전압들을 선택된 워드 라인에 인가할 수 있다. 읽기/쓰기 회로(250)는 상기 제1 소프트 리드 전압들 각각과 메모리 셀의 문턱 전압에 따라 페이지 버퍼에 버퍼링된 데이터를 제1 소프트 리드 데이터로서 메모리(110)로 출력할 수 있다.
단계 S904에서, ECC 디코더(133)는 제1 소프트 리드 데이터를 사용하여 제1 소프트 디시전 디코딩을 수행할 수 있다.
예를 들어, ECC 디코더(133)는 메모리(110)에 저장된 제1 소프트 리드 데이터의 빈 라벨에 기초하여 메모리 셀별로 신뢰도 값을 부여할 수 있다. ECC 디코더(133)는 상기 신뢰도 값에 기초하여 LDPC 디코딩을 수행할 수 있다.
단계 S906에서, ECC 디코더(133)는 제1 소프트 디시전 디코딩의 성공 여부를 판단할 수 있다.
예를 들어, ECC 디코더(133)는 제1 소프트 디시전 디코딩된 데이터와 패리티 체크 행렬의 연산 결과가 영행렬인 경우 제1 소프트 디시전 디코딩이 성공한 것으로 판단할 수 있다.
제1 소프트 디시전 디코딩이 성공한 것으로 판단되면(단계 S906에서, "YES"), 단계 S914에서 프로세서(120)는 리드 동작이 성공한 것으로 판단할 수 있다. 프로세서(120)는 제1 소프트 디시전 디코딩에 의해 복구된 데이터를 메모리 컨트롤러(100) 외부로 출력하거나, 프로세서(120) 내부에서 사용할 수 있다.
제1 소프트 디시전 디코딩이 실패한 것으로 판단되면(단계 S906에서, "NO"), 단계 S908에서 프로세서(120)는 추가 리드 전압들을 사용하여 제2 소프트 리드 동작을 수행하도록 반도체 메모리 장치(200)를 제어할 수 있다.
프로세서(120)는 단계 S908을 수행하기 위해 제1 소프트 리드 데이터에 기초하여 제2 기준 전압들을 결정할 수 있다. 프로세서(120)는 제2 기준 전압들 각각으로부터 정해진 오프셋을 갖는 복수의 제2 소프트 리드 전압들을 결정할 수 있다. 프로세서(120)는 제2 소프트 리드 전압들 중 제1 리드 전압들과 중복되지 않는, 추가 리드 전압들을 결정할 수 있다.
반도체 메모리 장치(200)의 제어 회로(220)는 프로세서(120)로부터의 커맨드에 응하여 전압 공급 회로(230)가 추가 리드 전압들을 생성하도록 제어할 수 있다. 전압 전달부(240)는 전압 공급 회로(230)로부터 생성된 추가 리드 전압들을 선택된 워드 라인에 인가할 수 있다. 읽기/쓰기 회로(250)는 상기 추가 리드 전압들 각각과 메모리 셀의 문턱 전압에 따라 페이지 버퍼에 버퍼링된 데이터를 제2 소프트 리드 데이터로서 메모리(110)로 출력할 수 있다.
단계 S910에서, ECC 디코더(133)는 제1 및 제2 소프트 리드 데이터를 사용하여 제2 소프트 디시전 디코딩을 수행할 수 있다.
ECC 디코더(133)는 중복 리드 전압에 대한 리드 동작 결과는 제1 소프트 리드 데이터로부터 획득하고, 추가 리드 전압에 대한 리드 동작 결과는 제2 소프트 리드 데이터로부터 획득할 수 있다. 따라서, ECC 디코더(133)는 제1 및 제2 소프트 리드 데이터를 사용하면 제2 소프트 리드 전압들에 대한 리드 동작 결과를 획득할 수 있다. ECC 디코더(133)는 상기 리드 동작 결과에 기초하여 메모리 셀별 빈 라벨을 결정하고, 상기 결정된 빈 라벨에 기초하여 메모리 셀별 신뢰도 값을 부여할 수 있다. ECC 디코더(133)는 상기 메모리 셀별 신뢰도 값에 기초하여 제2 소프트 디시전 디코딩을 수행할 수 있다.
단계 S912에서, ECC 디코더(133)는 제2 소프트 디시전 디코딩의 성공 여부를 판단할 수 있다.
예를 들어, ECC 디코더(133)는 제2 소프트 디시전 디코딩된 데이터와 패리티 체크 행렬의 연산 결과가 영행렬인 경우 제2 소프트 디시전 디코딩이 성공한 것으로 판단할 수 있다.
제2 소프트 디시전 디코딩이 성공한 것으로 판단된 경우(단계 S912에서, "YES"), 단계 S914에서 ECC 디코더(133)는 리드 동작이 성공한 것으로 판단할 수 있다. 프로세서(120)는 제2 소프트 디시전 디코딩에 의해 복구된 데이터를 메모리 컨트롤러(100) 외부로 출력하거나, 프로세서(120) 내부에서 사용할 수 있다.
제2 소프트 디시전 디코딩이 실패한 것으로 판단된 경우(단계 S912에서, "NO"), 단계 S916에서 ECC 디코더(133)는 리드 동작이 실패한 것으로 판단할 수 있다. 예를 들어, 프로세서(120)는 ECC 디코더(133)의 판단에 따라 외부로 리드 실패 신호를 제공할 수 있다.
본 발명의 실시 예에 따르면 메모리 컨트롤러(100)는 중복 리드 전압에 대한 리드 동작을 생략함으로써 제2 소프트 디시전 디코딩을 수행하는 데 소요되는 시간을 단축할 수 있다. 따라서, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)로부터 리드된 데이터를 정확하고 신속하게 복구할 수 있으므로, 반도체 메모리 시스템(100)의 성능을 향상시킬 수 있다.
도 10은 본 발명의 제2 실시 예에 따른 메모리 컨트롤러(100)의 동작을 나타낸다.
단계 S1002에서, 프로세서(120)는 제1 기준 전압을 사용하여 제1 하드 리드 동작을 수행하도록 반도체 메모리 장치(200)를 제어할 수 있다. 반도체 메모리 장치(200)는 제1 하드 리드 동작을 수행하고 제1 하드 리드 데이터를 메모리(110)로 출력할 수 있다.
실시 예에 따라, 프로세서(120)는 단계 S1002를 수행하기 위해 가우시안 모델링 기법을 사용하여 제1 기준 전압들을 결정할 수 있다.
단계 S1004에서, ECC 디코더(133)는 제1 하드 리드 데이터를 사용하여 제1 하드 디시전 디코딩을 수행할 수 있다. 예를 들어, 제1 하드 디시전 디코딩은 LDPC 디코딩일 수 있다.
단계 S1006에서, ECC 디코더(133)는 제1 하드 디시전 디코딩의 성공 여부를 판단할 수 있다. 예를 들어, ECC 디코더(133)는 제1 하드 디시전 디코딩된 데이터와 패리티 체크 행렬의 연산 결과가 영행렬인 경우 제1 하드 디시전 디코딩이 성공한 것으로 판단할 수 있다.
제1 하드 디시전 디코딩이 성공한 것으로 판단되면(단계 S1006에서, "YES"), 단계 S1026에서 프로세서(120)는 리드 동작이 성공한 것으로 판단할 수 있다. 프로세서(120)는 제1 하드 디시전 디코딩에 의해 복구된 데이터를 메모리 컨트롤러(100) 외부로 출력하거나, 프로세서(120) 내부에서 사용할 수 있다.
제1 하드 디시전 디코딩이 실패한 것으로 판단되면(단계 S1006에서, "NO"), 프로세서(120)는 단계 S1008 내지 단계 S1016에서 제1 소프트 디시전 디코딩을 수행할 수 있다. 프로세서는 제1 소프트 디시전 디코딩이 성공할 때까지 혹은 모든 제1 소프트 리드 전압들을 사용할 때까지 단계 S1010 내지 단계 S1016의 동작을 반복 수행하면서, 매 반복마다 하나씩의 소프트 리드 전압을 사용하여 리드 동작을 수행할 수 있다.
단계 S1008에서 프로세서(120)는 변수 i를 초기화하고, 단계 S1010에서 i번째 소프트 리드 전압을 사용하여 제1 소프트 리드 동작을 수행하도록 반도체 메모리 장치(200)를 제어할 수 있다.
예를 들어, 프로세서(120)는 제1 소프트 리드 동작을 수행하기 위해 도 6을 참조하여 설명된 제11 소프트 리드 전압(V11)부터 사용될 수 있도록 변수 i를 초기화할 수 있다. 그리고 프로세서(120)는 제11 소프트 리드 전압(V11)에 기초하여 제1 소프트 리드 동작을 수행하도록 반도체 메모리 장치(200)를 제어할 수 있다. 반도체 메모리 장치(200)는 제1 소프트 리드 동작을 수행하고 제1 소프트 리드 데이터를 메모리(110)로 출력할 수 있다.
단계 S1012에서, ECC 디코더(133)는 제1 소프트 리드 데이터를 사용하여 제1 소프트 디시전 디코딩을 수행할 수 있다.
예를 들어, ECC 디코더(133)는 현재까지의 제1 소프트 리드 데이터에 기초하여 결정된 메모리 셀별 빈 라벨에 따라 하드 리드 동작에 의해 리드된 데이터에 신뢰도 값을 부가할 수 있다.
단계 S1014에서, ECC 디코더(133)는 제1 소프트 디시전 디코딩의 성공 여부를 판단할 수 있다.
예를 들어, ECC 디코더(133)는 제1 소프트 디시전 디코딩된 데이터와 패리티 체크 행렬의 연산 결과가 영행렬인 경우 제1 소프트 디시전 디코딩이 성공한 것으로 판단할 수 있다.
제1 소프트 디시전 디코딩이 성공한 것으로 판단되면(단계 S1014에서, "YES"), 단계 S1026에서 프로세서(120)는 리드 동작이 성공한 것으로 판단할 수 있다. 프로세서(120)는 제1 소프트 디시전 디코딩에 의해 복구된 데이터를 메모리 컨트롤러(100) 외부로 출력하거나, 프로세서(120) 내부에서 사용할 수 있다.
제1 소프트 디시전 디코딩이 실패한 것으로 판단되면(단계 S1014에서, "NO"), 단계 S1016에서 프로세서(120)는 변수 i가 최댓값을 갖는지 판단할 수 있다. 변수 i가 최댓값을 갖는 것은 모든 제1 소프트 리드 전압들에 대해 제1 소프트 리드 동작이 수행된 것을 나타낸다. 예를 들어, 변수 i가 도 6을 참조하여 설명된 제16 소프트 리드 전압(V16)을 가리키는 경우 최댓값을 갖는 것으로 판단할 수 있다.
변수 i가 최댓값을 갖지 않으면(단계 S1016에서, "NO"), 프로세서(120)는 단계 S1018에서 변수 i를 1 증가시킬 수 있다. 단계 S1010 내지 단계 S1016의 반복에서 프로세서(120)는 다음 제1 소프트 리드 전압으로 반도체 메모리 장치(200)의 리드 동작을 제어하고, ECC 디코더(133)는 지금까지의 제1 소프트 리드 데이터에 기초하여 제1 소프트 디시전 디코딩을 수행할 수 있다. 도 7a 내지 도 7g를 참조하여 설명된 바와 같이, 매 반복마다 신뢰도 값이 점점 정교해지면서 ECC 디코더(133)가 이전 제1 소프트 디시전 디코딩에 실패했더라도 이후 제1 소프트 디시전 디코딩에는 성공할 수 있다.
변수 i가 최댓값을 가지면(단계 S1016에서, "YES"), 프로세서(120)는 제1 소프트 디시전 디코딩이 최종 실패한 것으로 판단하고, 단계 S1020에서 추가 리드 전압들을 사용하여 제2 소프트 리드 동작을 수행하도록 반도체 메모리 장치(200)를 제어할 수 있다.
단계 S1020 내지 단계 S1028은 도 9를 참조하여 설명된 단계 S908 내지 단계 S916과 동일할 수 있다. 즉, 프로세서(120)는 제1 소프트 디시전 디코딩에 실패하여 제2 소프트 디시전 디코딩을 수행할 때는 추가 리드 전압에 대한 리드 동작만을 수행하도록 반도체 메모리 장치(200)를 제어할 수 있다. ECC 디코더(133)는 메모리(110)에 저장된 제1 소프트 리드 데이터와 제2 소프트 리드 데이터에 기초하여 제2 소프트 리드 전압들에 대한 제2 소프트 디시전 디코딩 동작을 수행할 수 있다. 따라서, 메모리 컨트롤러(100)는 중복 리드 전압에 대한 리드 동작을 생략함으로써 제2 소프트 디시전 디코딩을 수행하는 데 소요되는 시간을 단축하고, 반도체 메모리 시스템(100)의 성능을 향상시킬 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.
10: 반도체 메모리 시스템
100: 메모리 컨트롤러
130: ECC
200: 반도체 메모리 장치

Claims (15)

  1. 메모리 장치를 제어하는 컨트롤러에 있어서,
    제1 소프트 리드 전압들을 사용하여 제1 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 프로세서; 및
    상기 제1 소프트 리드 동작에 따른 제1 소프트 리드 데이터에 기초하여 제1 소프트 디시전 디코딩 동작을 수행하는 ECC(Error Correction Code)를 포함하고,
    상기 프로세서는
    상기 제1 소프트 디시전 디코딩의 실패 여부에 따라, 상기 제1 소프트 리드 데이터에 기초하여 결정된 제2 소프트 리드 전압들 중 상기 제1 소프트 리드 전압들과 중복되지 않는 추가 리드 전압으로 제2 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하고,
    상기 ECC는
    상기 제1 소프트 리드 데이터 및 상기 제2 소프트 리드 동작에 따른 제2 소프트 리드 데이터에 기초하여 제2 소프트 디시전 디코딩 동작을 수행하는
    컨트롤러.
  2. 제1항에 있어서,
    상기 프로세서는
    상기 제1 소프트 리드 전압들을 제1 기준 리드 전압으로부터 정해진 오프셋을 갖는 전압들로 결정하는
    컨트롤러.
  3. 제2항에 있어서,
    상기 프로세서는
    상기 제1 기준 리드 전압을 가우시안 모델링(Gaussian Modeling)에 기초하여 인접한 두 논리 상태의 평균 문턱 전압의 사이 값으로 결정하는
    컨트롤러.
  4. 제3항에 있어서,
    상기 프로세서는
    제1 기준 전압을 사용하여 제1 하드 리드 동작을 수행하도록 상기 메모리 장치를 제어하고,
    상기 ECC는
    상기 제1 소프트 디시전 디코딩을 수행하기 전에 상기 제1 하드 리드 동작에 따른 제1 하드 리드 데이터에 기초하여 제1 하드 디시전 디코딩을 수행하는
    컨트롤러.
  5. 제2항에 있어서,
    상기 프로세서는
    상기 제2 소프트 리드 전압들을 제2 기준 리드 전압으로부터 상기 정해진 오프셋을 갖는 전압들로 결정하는
    컨트롤러.
  6. 제5항에 있어서,
    상기 프로세서는
    상기 제2 기준 리드 전압을 상기 제1 소프트 리드 전압에 따라 결정된 빈 라벨들 중 가장 적은 메모리 셀들이 속한 빈 라벨의 중심 문턱 전압으로 결정하는
    컨트롤러.
  7. 제1항에 있어서,
    상기 프로세서는
    상기 제1 소프트 리드 전압들 중 어느 하나의 전압을 사용하여 제1 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 제1 동작을 수행하고,
    상기 ECC는
    현재까지의 제1 소프트 리드 동작에 따른 제1 소프트 리드 데이터에 기초하여 제1 소프트 디시전 디코딩 동작을 수행하는 제2 동작을 수행하고,
    상기 프로세서 및 ECC는 제1 소프트 디시전 디코딩이 성공할 때까지 혹은 정해진 반복횟수에 도달할 때까지 상기 제1 및 제2 동작을 반복 수행하는
    컨트롤러.
  8. 제1항에 있어서,
    상기 컨트롤러는
    상기 제1 소프트 리드 데이터 및 제2 소프트 리드 데이터를 저장하는 메모리를 더 포함하는
    컨트롤러.
  9. 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    제1 소프트 리드 전압들을 사용하여 제1 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계;
    상기 제1 소프트 리드 동작에 따른 제1 소프트 리드 데이터에 기초하여 제1 소프트 디시전 디코딩 동작을 수행하는 단계;
    상기 제1 소프트 디시전 디코딩의 실패 여부에 따라, 상기 제1 소프트 리드 데이터에 기초하여 결정된 제2 소프트 리드 전압들 중 상기 제1 소프트 리드 전압들과 중복되지 않는 추가 리드 전압으로 제2 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계; 및
    상기 제1 소프트 리드 데이터 및 상기 제2 소프트 리드 동작에 따른 제2 소프트 리드 데이터에 기초하여 제2 소프트 디시전 디코딩 동작을 수행하는 단계
    를 포함하는 동작 방법.
  10. 제9항에 있어서,
    상기 제1 소프트 리드 전압들을 제1 기준 리드 전압으로부터 정해진 오프셋을 갖는 전압들로 결정하는 단계
    를 더 포함하는 동작 방법.
  11. 제10항에 있어서,
    상기 제1 기준 리드 전압을 가우시안 모델링(Gaussian Modeling)에 기초하여 인접한 두 논리 상태의 평균 문턱 전압의 사이 값으로 결정하는 단계
    를 더 포함하는 동작 방법.
  12. 제11항에 있어서,
    제1 기준 전압을 사용하여 제1 하드 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계; 및
    상기 제1 소프트 디시전 디코딩을 수행하기 전에 상기 제1 하드 리드 동작에 따른 제1 하드 리드 데이터에 기초하여 제1 하드 디시전 디코딩을 수행하는 단계
    를 더 포함하는 동작 방법.
  13. 제10항에 있어서,
    상기 제2 소프트 리드 전압들을 제2 기준 리드 전압으로부터 상기 정해진 오프셋을 갖는 전압들로 결정하는 단계
    를 더 포함하는 동작 방법.
  14. 제13항에 있어서,
    상기 제2 기준 리드 전압을 상기 제1 소프트 리드 전압에 따라 결정된 빈 라벨들 중 가장 적은 메모리 셀들이 속한 빈 라벨의 중심 문턱 전압으로 결정하는 단계
    를 더 포함하는 동작 방법.
  15. 제9항에 있어서,
    제1 소프트 리드 전압들을 사용하여 제1 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계는
    상기 제1 소프트 리드 전압들 중 어느 하나의 전압을 사용하여 제1 소프트 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 제1 단계를 포함하고,
    상기 제1 소프트 리드 동작에 따른 제1 소프트 리드 데이터에 기초하여 제1 소프트 디시전 디코딩 동작을 수행하는 단계는
    현재까지의 제1 소프트 리드 동작에 따른 제1 소프트 리드 데이터에 기초하여 제1 소프트 디시전 디코딩 동작을 수행하는 제2 단계를 포함하고;
    상기 컨트롤러의 동작 방법은
    제1 소프트 디시전 디코딩이 성공할 때까지 혹은 정해진 반복횟수에 도달할 때까지 상기 제1 및 제2 동작을 반복 수행하는 단계
    를 더 포함하는 동작 방법.

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