KR20190022987A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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KR20190022987A
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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 및 호스트 장치로부터 리드 요청된 타겟 메모리 셀로부터 독출된 노멀 리드 데이터를 디코딩하고, 상기 노멀 리드 데이터의 디코딩이 실패하면, 상기 타겟 메모리 셀이 포함된 타겟 메모리 블록에 대한 히스토리 리드 전압들의 표준 편차를 연산하고, 연산된 상기 표준 편차를 기 설정된 제1 임계 값 및 기 설정된 제2 임계 값과 비교하고, 비교 결과에 근거하여 상기 타겟 메모리 셀에 대한 디코더의 종류 및 수행 순서를 판단하도록 구성된 컨트롤러를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{Data storage device and operating method thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 리드 성능이 개선된 데이터 저장 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 및 호스트 장치로부터 리드 요청된 타겟 메모리 셀로부터 독출된 노멀 리드 데이터를 디코딩하고, 상기 노멀 리드 데이터의 디코딩이 실패하면, 상기 타겟 메모리 셀이 포함된 타겟 메모리 블록에 대한 히스토리 리드 전압들의 표준 편차를 연산하고, 연산된 상기 표준 편차를 기 설정된 제1 임계 값 및 기 설정된 제2 임계 값과 비교하고, 비교 결과에 근거하여 상기 타겟 메모리 셀에 대한 디코더의 종류 및 수행 순서를 판단하도록 구성된 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 호스트 장치로부터 리드 요청된 타겟 메모리 셀로부터 독출된 노멀 리드 데이터의 디코딩이 실패인지 여부를 판단하는 단계; 상기 노멀 리드 데이터의 디코딩이 실패이면, 상기 타겟 메모리 셀이 포함된 타겟 메모리 블록에 대한 히스토리 리드 전압들의 표준 편차를 연산하는 단계; 상기 표준 편차를 기 설정된 제1 임계 값 및 기 설정된 제2 임계 값과 각각 비교하는 단계; 및 비교 결과에 근거하여 상기 타겟 메모리 셀에 대한 디코더의 종류 및 수행 순서를 판단하는 단계를 포함한다.
본 실시 예들에 따르면, 각 메모리 블록에 대한 복수의 히스토리 리드 전압들의 표준 편차에 근거하여 리드할 타겟 메모리 블록의 신뢰도를 판단할 수 있다.
또한, 타겟 메모리 블록의 신뢰도에 근거하여 타겟 메모리 블록에 대하여 사용할 디코더의 종류 및 순서를 설정함에 따라, 불필요한 리드 횟수를 줄일 수 있으므로, 메모리 셀의 손상을 방지할 수 있고, 동시에 리드 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 2는 도 1의 ECC 유닛의 구성을 예시적으로 도시한 블록도이다.
도 3은 도 1의 히스토리 리드 테이블의 구성을 예시적으로 도시한 블록도이다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 5는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 6은 도 5에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치(도시되지 않음)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(110)를 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(B1 ~ Bm)을 포함할 수 있고, 복수의 메모리 블록들(B1 ~ Bm)은 각각 복수의 페이지들(P1 ~ Pn)을 포함할 수 있다.
예를 들어, 메모리 셀 어레이(110)의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 랜덤 액세스 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스 유닛(210), 프로세서(220), 에러 정정 코드(error correction code, ECC) 유닛(230), 랜덤 액세스 메모리(240), 및 메모리 인터페이스 유닛(250)을 포함할 수 있다.
호스트 인터페이스 유닛(210)은 호스트 장치(도시되지 않음)의 프로토콜에 대응하여 호스트 장치와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스 유닛(210)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 전송된 요청을 처리할 수 있다. 호스트 장치로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 랜덤 액세스 메모리(240)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스 유닛(210), ECC 유닛(230), 랜덤 액세스 메모리(240) 및 메모리 인터페이스 유닛(250) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트 장치로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스 유닛(250)으로 제공할 수 있다.
에러 정정 코드(error correction code, ECC) 유닛(230)은 불휘발성 메모리 장치(100)로부터 독출된 리드 데이터에 포함된 에러를 정정하도록 구성될 수 있다. ECC 유닛(230)은 에러 정정 코드(error correction code)에 따라 리드 데이터를 디코드하여 에러를 정정할 수 있다. 예를 들어, 에러 정정 코드는 BCH 코드(Bose, Chaudhri, Hocquenghem Code), 리드 솔로몬 코드(Reed Solomon Code), RM 코드(Reed Muller Codes), 해밍 코드(Hamming Code), 컨볼루션 코드(Convolution Code), LDPC 코드(Low Density Parity Check Code) 등 다양한 방식들의 에러 정정 코드들을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 2는 본 실시 예에 의한 ECC 유닛(230)의 구성을 예시적으로 도시한 도면이다. 도 2를 참조하면, ECC 유닛(230)은 제1 경판정 디코더(231), 제2 경판정 디코더(233), 제1 연판정 디코더(235) 및 제2 연판정 디코더(237)를 포함할 수 있다. 도 2에서는 디코더들을 도시하였으나, ECC 유닛(230)이 ECC 인코딩 동작을 수행하는 인코더를 포함하는 것은 당업자에게 자명할 것이다.
제1 경판정 디코더(231)는 히스토리 리드 전압에 근거한 제1 리드 동작에 의해 불휘발성 메모리 장치(100)로부터 독출된 제1 리드 데이터에 포함된 에러를 경판정 알고리즘에 따라 정정하도록 구성될 수 있다. 예를 들어, BCH 코드(Bose, Chaudhri, Hocquenghem Code), 리드 솔로몬 코드(Reed Solomon Code), RM 코드(Reed Muller Codes), 및 해밍 코드(Hamming Code) 등이 경판정 디코딩에 사용될 수 있다.
히스토리 리드 전압은 리드할 타겟 메모리 영역을 포함하는 메모리 블록 즉, 타겟 메모리 블록으로부터 가장 마지막으로 디코딩 동작이 성공한 리드 데이터를 독출할 때 사용된 리드 전압을 의미할 수 있다. 불휘발성 메모리 장치(100)에 포함된 메모리 블록들(B1 ~ Bm) 각각에 대한 히스토리 리드 전압들이 랜덤 액세스 메모리(240)에 테이블 형태의 히스토리 리드 테이블(HRT)로서 저장될 수 있다. 히스토리 리드 테이블(HRT)에서 히스토리 리드 전압은 기 설정된 초기 리드 전압에 대한 오프셋(offset) 값으로 저장될 수 있으나, 특별히 이에 한정되는 것은 아니다. 본 실시 예에 의한 히스토리 리드 테이블(HRT)에 대해서는 이후 도 3을 참조하여 상세히 설명할 것이다.
제2 경판정 디코더(233)는 리드 리트라이 전압 및 최적 리드 전압에 근거한 제2 리드 동작에 의해 불휘발성 메모리 장치(100)로부터 독출된 제2 리드 데이터에 포함된 에러를 경판정 알고리즘에 따라 정정하도록 구성될 수 있다.
리드 리트라이 전압은 기 설정된 초기 리드 전압을 기준으로 일정한 전압 차를 갖는 리드 전압을 의미할 수 있다. 복수 개의 리드 리트라이 전압들이 테이블 형태로 랜덤 액세스 메모리(240) 내에 저장될 수 있다. 리드 리트라이 테이블은 초기 리드 전압을 기준으로 일정한 전압 차를 갖는 복수의 리드 전압들을 포함하도록 구성되거나, 또는, 초기 리드 전압에 대한 오프셋(offset) 값 및 리드 횟수 등을 포함하도록 구성될 수도 있다.
최적 리드 전압은 문턱 전압 분포들이 겹쳐진 골짜기 부분에 대응하는 리드 전압을 의미할 수 있다. 최적 리드 전압은 기 설정된 초기 리드 전압을 기준으로 문턱 전압 분포들의 기울기를 연산하고, 연산된 기울기 값에 근거하여 문턱 전압 분포들이 겹쳐진 골짜기 부분을 추정함으로써 얻어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
제1 연판정 디코더(235)는 제1 최종 리드 전압을 기준으로 미세한 전압 차를 갖는 복수의 리드 전압들 즉, 제1 연판정 리드 전압들에 근거한 복수의 리드 동작들에 의해 불휘발성 메모리 장치(100)로부터 독출된 복수의 제3 리드 데이터에 포함된 에러를 연판정 알고리즘에 따라 정정하도록 구성될 수 있다. 예를 들어, 컨볼루션 코드(Convolution Code), LDPC 코드(Low Density Parity Check Code) 등이 연판정 디코딩에 사용될 수 있다. 경판정 디코딩 및 연판정 디코딩은 당 기술 분야에서 이미 공지된 기술에 해당하므로, 각 디코딩에 대한 상세한 설명은 생략한다.
제1 연판정 디코더(235)에서 사용되는 제1 최종 리드 전압은 제1 경판정 디코더(231)에서 사용된 최종 리드 전압을 의미할 수 있다. 예를 들어, 제1 연판정 디코더(235)는 가장 마지막으로 저장된 히스토리 리드 전압을 기준으로 미세한 전압 차를 갖는 복수의 제1 연판정 리드 전압들을 이용하여 제3 리드 데이터를 독출하고, 제3 리드 데이터에 포함된 에러를 검출 및 정정할 수 있다.
제2 연판정 디코더(237)는 제2 최종 리드 전압을 기준으로 미세한 전압 차를 갖는 복수의 리드 전압들 즉, 제2 연판정 리드 전압들에 근거한 복수의 리드 동작들에 의해 불휘발성 메모리 장치(100)로부터 독출된 복수의 제4 리드 데이터에 포함된 에러를 연판정 알고리즘에 따라 정정하도록 구성될 수 있다.
제2 연판정 디코더(237)에서 사용되는 제2 최종 리드 전압은 제2 경판정 디코더(233)에서 사용된 최종 리드 전압을 의미할 수 있다. 예를 들어, 제2 연판정 디코더(237)는 제2 경판정 디코더(233)에서 사용된 리드 리트라이 전압 및 최적 리드 전압 중 가장 마지막으로 사용된 리드 전압을 기준으로 미세한 전압 차를 갖는 복수의 제2 연판정 리드 전압들을 이용하여 제4 리드 데이터를 독출하고, 제4 리드 데이터에 포함된 에러를 검출 및 정정할 수 있다.
랜덤 액세스 메모리(240)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(240)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(240)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(240)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
또한, 랜덤 액세스 메모리(240)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 프로그램 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 리드 데이터를 임시 저장하도록 구성될 수 있다. 즉, 랜덤 액세스 메모리(240)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
랜덤 액세스 메모리(240)에는 히스토리 리드 테이블(history read table, HRT)이 저장될 수 있다. 예를 들어, 히스토리 리드 테이블(HRT)은 데이터 저장 장치(10)의 전원이 온(on) 될 때마다, 랜덤 액세스 메모리(240) 내에 초기 상태(즉, 디폴트(default) 값이 저장된 상태)로 생성될 수 있다. 도 3을 참조하면, 본 실시 예에서는 디폴트 값으로 ‘0’을 사용한 예를 도시하였으나, 디폴트 값이 특별히 이에 한정되는 것은 아니다.
도 3은 본 실시 예에 따른 히스토리 리드 테이블(HRT)을 예시적으로 도시한 도면이다. 도면의 간략화를 위해 도 3에서는 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC)에 대한 히스토리 리드 전압을 도시하였으나, 싱글 레벨 셀(SLC), 멀티 레벨 셀(MLC)에 대한 히스토리 리드 전압 역시 히스토리 리드 테이블(HRT)에 저장될 수 있다.
도 3을 참조하면, 히스토리 리드 테이블(HRT)은 불휘발성 메모리 장치(100)에 포함된 복수의 메모리 블록들(B1 ~ Bm) 각각에 대하여 복수의 히스토리 리드 전압 그룹(HRVG)을 포함할 수 있다. 전술한 바와 같이, 메모리 블록들(B1 ~ Bm)의 메모리 셀이 트리플 레벨 셀(TLC)인 경우, 각 히스토리 리드 전압 그룹(HRVG)은 7 개의 히스토리 리드 전압들(△RVt1 ~ △RVt7)을 포함할 수 있다.
도 3에서는 각 메모리 블록(B) 별로 5 개의 히스토리 리드 전압 그룹(HRVG)들을 포함하는 것으로 도시하였으나, 히스토리 리드 전압 그룹(HRVG)의 개수가 특별히 이에 한정되는 것은 아니다. 히스토리 리드 전압 그룹(HRVG)에 포함된 히스토리 리드 전압들(△RVt1 ~ △RVt7)은 각각 초기 리드 전압에 대한 오프셋(offset) 값들일 수 있다.
본 실시 예에서 프로세서(220)는 호스트 장치로부터 리드 요청이 수신되면, 리드 요청된 타겟 메모리 영역으로부터 데이터를 독출하기 위한 노멀 리드 커맨드를 생성하여 불휘발성 메모리 장치(100)로 제공할 수 있다. 여기에서, 노멀 리드 커맨드는 기 설정된 초기 리드 전압에 근거한 리드 동작을 수행하기 위한 리드 커맨드를 의미할 수 있다.
불휘발성 메모리 장치(100)는 제공된 노멀 리드 커맨드에 응답하여 타겟 메모리 영역에 대한 노멀 리드 동작을 수행하여 데이터를 독출하고, 독출된 노멀 리드 데이터를 프로세서(220)로 전송할 수 있다. 프로세서(220)는 수신된 노멀 리드 데이터를 디코드하여 노멀 리드 데이터에 포함된 에러를 정정하도록 ECC 유닛(230)을 제어할 수 있다. 이때, 노멀 리드 데이터의 디코딩이 성공하면 프로세서(220)는 디코딩된 노멀 리드 데이터를 호스트 장치로 전송할 수 있다. 반면, 노멀 리드 데이터의 디코딩이 실패하면 프로세서(220)는 랜덤 액세스 메모리(240)에 저장된 히스토리 리드 테이블(HRT)을 참조하여 타겟 메모리 영역이 포함된 타겟 메모리 블록에 대한 히스토리 리드 전압이 존재하는지 여부를 판단할 수 있다.
타겟 메모리 블록에 대한 히스토리 리드 전압이 존재하지 않으면, 프로세서(220)는 타겟 메모리 영역에 대한 제2 경판정 디코딩 및 제2 연판정 디코딩을 순차적으로 수행하도록 ECC 유닛(230)을 제어할 수 있다. 이때, 제2 경판정 디코딩의 성공 여부에 따라 제2 연판정 디코딩의 수행 여부가 결정될 수 있다. 즉, 제2 경판정 디코딩이 성공하면, 제2 연판정 디코딩은 수행되지 않을 수 있다.
타겟 메모리 블록에 대한 히스토리 리드 전압이 존재하면, 프로세서(220)는 히스토리 리드 전압의 개수가 n 개 이상인지 여부를 판단할 수 있다. 여기에서, n 은 2 이상의 자연수일 수 있다. 히스토리 리드 전압의 개수가 n 개 미만이면, 프로세서(220)는 타겟 메모리 영역에 대한 제1 경판정 디코딩, 제2 경판정 디코딩 및 제2 연판정 디코딩을 순차적으로 수행하도록 ECC 유닛(230)을 제어할 수 있다. 이때, 제1 경판정 디코딩의 성공 여부에 따라 제2 경판정 디코딩의 수행 여부가 결정될 수 있고, 제2 경판정 디코딩의 성공 여부에 따라 제2 연판정 디코딩의 수행 여부가 결정될 수 있다.
히스토리 리드 전압의 개수가 n 개 이상이면, 프로세서(220)는 히스토리 리드 전압들의 표준 편차를 연산할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 타겟 메모리 영역은 제1 메모리 블록(B1) 내에 포함된 영역이고, 히스토리 리드 테이블(HRT)에는 제1 메모리 블록(B1)의 제1 히스토리 리드 전압(△RVt1) 및 제5 히스토리 리드 전압(△RVt5)이 각각 3 개씩 저장된 상태라고 가정하자. 이런 경우, 프로세서(220)는 히스토리 리드 테이블(HRT)에 저장된 3 개의 제1 히스토리 리드 전압(△RVt1)에 대한 표준 편차 및 3 개의 제5 히스토리 리드 전압(△RVt5)에 대한 표준 편차를 각각 연산할 수 있다.
프로세서(220)는 연산된 표준 편차를 기 설정된 제1 임계 값 및 제2 임계 값과 비교할 수 있다. 이때, 제2 임계 값은 제1 임계 값보다 클 수 있다. 예를 들어, 제1 임계 값은 해당 메모리 블록을 양호한 메모리 블록으로 판단할 수 있는 최대 값에 해당하는 값일 수 있고, 제2 임계 값은 해당 메모리 블록을 불량한 메모리 블록으로 판단할 수 있는 최소 값에 해당하는 값일 수 있다.
프로세서(220)는 표준 편차가 제1 임계 값 보다 크고 제2 임계 값보다 작은지 여부를 판단할 수 있다. 표준 편차가 제1 임계 값과 제2 임계 값 사이에 포함되면, 프로세서(220)는 타겟 메모리 영역에 대하여 제1 경판정 디코딩 및 제1 연판정 디코딩을 순차적으로 수행하도록 불휘발성 메모리 장치(100)의 동작 및 ECC 유닛(230)의 동작을 제어할 수 있다. 이때, 제1 경판정 디코딩 및 제1 연판정 디코딩을 위해 사용되는 리드 전압은 히스토리 리드 테이블(HRT)에 가장 마지막에 저장된 히스토리 리드 전압일 수 있다. 또한, 제1 경판정 디코딩의 성공 여부에 따라 제1 연판정 디코딩의 수행 여부가 결정될 수 있다.
프로세서(220)는 제1 연판정 디코딩의 성공 여부를 판단하고, 제1 연판정 디코딩이 성공이면 해당 리드 동작을 종료할 수 있다. 만일, 제1 연판정 디코딩이 실패이면 프로세서(220)는 타겟 메모리 영역에 대하여 제2 경판정 디코딩 및 제2 연판정 디코딩을 순차적으로 수행하도록 불휘발성 메모리 장치(100) 및 ECC 유닛(230)의 동작을 제어할 수 있다. 제2 경판정 디코딩의 성공 여부에 따라 제2 연판정 디코딩의 수행 여부가 결정될 수 있다.
표준 편차가 제1 임계 값과 제2 임계 값 사이에 포함되지 않으면, 프로세서(220)는 표준 편차가 제1 임계 값 미만인지 여부를 판단할 수 있다. 표준 편차가 제1 임계 값 미만이 아니면 프로세서(220)는 표준 편차가 제2 임계 값보다 큰 것으로 판단하고, 제1 경판정 디코딩은 스킵하고 곧바로 타겟 메모리 영역에 대하여 제1 연판정 디코딩 동작을 수행하도록 불휘발성 메모리 장치(100)의 동작 및 ECC 유닛(230)의 동작을 제어할 수 있다. 이때, 프로세서(220)는 제1 연판 정 디코딩의 성공 여부에 따라 제2 경판정 디코딩 및 제2 연판정 디코딩을 순차적으로 수행하도록 불휘발성 메모리 장치(100)의 동작 및 ECC 유닛(230)의 동작을 제어할 수 있다.
표준 편차가 제1 임계 값 미만이면 프로세서(220)는 타겟 메모리 영역에 대하여 제1 경판정 디코딩 및 제2 경판정 디코딩을 순차적으로 수행하도록 불휘발성 메모리 장치(100)의 동작 및 ECC 유닛(230)의 동작을 제어할 수 있다. 이때, 제1 경판정 디코딩의 성공 여부에 따라 제2 경판정 디코딩의 수행 여부가 결정될 수 있다.
즉, 표준 편차가 제1 임계 값부터 제2 임계 값까지의 범위 내에 포함되면, 프로세서(220)는 타겟 메모리 블록이 배드 블록은 아니나 양호한 상태도 아닌 것으로 판단하고, 제1 경판정 디코딩 수행 후 제2 경판정 디코딩은 스킵하고 제1 연판정 디코딩을 수행할 수 있다. 또한, 표준 편차가 제2 임계 값 이상이면, 프로세서(220)는 타겟 메모리 블록을 불량 메모리 블록으로 판단하고, 제1 경판정 디코딩은 스킵하고 곧바로 제1 연판정 디코딩을 수행할 수 있다. 이때, 제1 연판정 디코딩이 실패이면 프로세서(220)는 제2 경판정 디코딩 및 제2 연판정 디코딩을 순차적으로 수행할 수 있다.
이와 같이, 히스토리 리드 전압의 표준 편차에 근거하여 해당 메모리 블록의 상태가 불량인지 또는 양호한지 여부를 판단하고, 판단 결과에 따라 디코더의 종류 및 순서를 선택 및 설정할 수 있으므로, 불필요한 리드 횟수를 줄여 메모리 셀이 열화되는 것을 방지할 수 있다. 또한, 리드 횟수가 줄어듦에 따라 리드 성능이 향상될 수 있다.
메모리 인터페이스 유닛(250)은 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스 유닛(250)은 메모리 컨트롤 유닛으로도 불릴 수 있다. 메모리 인터페이스 유닛(250)은 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 제어 신호 등을 포함할 수 있다. 메모리 컨트롤 유닛(250)은 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터를 제공 받을 수 있다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 4를 참조하여 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 3에 도시된 구성들이 참조될 것이다.
S401 단계에서, 컨트롤러(200)의 프로세서(220)는 호스트 장치로부터 리드 요청된 타겟 메모리 영역으로부터 독출된 노멀 리드 데이터에 대한 디코딩을 수행하도록 ECC 유닛(230)을 제어할 수 있다. 여기에서, 노멀 리드 데이터는 기 설정된 초기 리드 전압에 의해 타겟 메모리 영역으로부터 독출된 데이터를 의미할 수 있다. ECC 유닛(230)은 노멀 리드 데이터에 대한 디코딩 결과를 프로세서(220)로 제공할 수 있다.
S403 단계에서, 프로세서(220)는 ECC 유닛(230)으로부터 제공된 디코딩 결과에 근거하여 노멀 리드 데이터의 디코딩이 실패했는지 여부를 판단할 수 있다. 노멀 리드 데이터의 디코딩이 성공한 경우, 프로세서(220)는 디코딩된 노멀 리드 데이터를 호스트 장치로 전송하고, 타겟 메모리 영역에 대한 리드 동작을 종료할 수 있다. 한편, 노멀 리드 데이터의 디코딩이 실패한 경우, S405 단계로 진행될 수 있다.
S405 단계에서, 프로세서(220)는 랜덤 액세스 메모리(240)에 저장된 히스토리 리드 테이블(HRT)을 참조하여 타겟 메모리 영역에 대응하는 타겟 메모리 블록에 대한 히스토리 리드 전압이 존재하는지 여부를 판단할 수 있다. 타겟 메모리 블록에 대한 히스토리 리드 전압이 존재하지 않으면 S431 단계로 진행될 수 있다. 타겟 메모리 블록에 대한 히스토리 리드 전압이 존재하면 S407 단계로 진행될 수 있다.
S407 단계에서, 프로세서(220)는 타겟 메모리 블록에 대한 히스토리 리드 전압의 개수가 n 개 이상인지 여부를 판단할 수 있다. 여기에서, n은 2 이상의 자연수일 수 있으나 특별히 이에 한정되는 것은 아니다. 타겟 메모리 블록에 대한 히스토리 리드 전압의 개수가 n 개 이상이면 S409 단계로 진행될 수 있다.
S409 단계에서, 프로세서(220)는 타겟 메모리 블록에 대한 히스토리 리드 전압의 표준 편차를 연산할 수 있다.
S411 단계에서, 프로세서(220)는 S409 단계에서 연산된 표준 편차를 기 설정된 제1 임계 값 및 기 설정된 제2 임계 값과 비교하고, 표준 편차가 제1 임계 값 보다 크고 제2 임계 값 보다 작은지 여부를 판단할 수 있다. 즉, 프로세서(220)는 표준 편차가 제1 임계 값부터 제2 임계 값까지의 범위 내에 포함되는지 여부를 판단할 수 있다. 표준 편차가 제1 임계 값부터 제2 임계 값의 범위 내에 포함되면 S413 단계로 진행될 수 있다.
S413 단계에서, 프로세서(220)는 타겟 메모리 영역에 대하여 제1 경판정 디코딩을 수행하도록 불휘발성 메모리 장치(100) 및 ECC 유닛(230)을 제어할 수 있다. 예를 들어, 프로세서(220)는 히스토리 리드 테이블(HRT)을 참조하여 타겟 메모리 블록에 대하여 마지막으로 저장된 히스토리 리드 전압에 근거한 제1 리드 동작을 수행하기 위한 제1 리드 커맨드를 생성하고, 생성된 제1 리드 커맨드를 불휘발성 메모리 장치(100)로 제공할 수 있다. 불휘발성 메모리 장치(100)는 제공된 제1 리드 커맨드에 응답하여 타겟 메모리 영역으로부터 독출한 제1 리드 데이터를 컨트롤러(200)로 전송하고, 프로세서(220)는 수신된 제1 리드 데이터에 대한 제1 경판정 디코딩을 수행하도록 ECC 유닛(230)을 제어할 수 있다. ECC 유닛(230)은 제1 리드 데이터에 대한 제1 경판정 디코딩 결과를 프로세서(220)로 제공할 수 있다.
S415 단계에서, 프로세서(220)는 ECC 유닛(230)으로부터 제공된 제1 경판정 디코딩 결과에 근거하여 제1 리드 데이터의 디코딩이 성공했는지 여부를 판단할 수 있다. 제1 리드 데이터의 디코딩이 성공이면, 프로세서(220)는 디코딩된 제1 리드 데이터를 호스트 장치로 전송하고, 타겟 메모리 영역에 대한 리드 동작을 종료할 수 있다. 한편, 제1 리드 데이터의 디코딩이 실패이면, S417 단계로 진행될 수 있다.
S417 단계에서, 프로세서(220)는 타겟 메모리 영역에 대하여 제1 연판정 디코딩을 수행하도록 불휘발성 메모리 장치(100) 및 ECC 유닛(230)을 제어할 수 있다. 예를 들어, 프로세서(220)는 타겟 메모리 블록에 대하여 마지막으로 저장된 히스토리 리드 전압을 기준으로 미세한 전압 차를 갖는 복수의 제1 연판정 리드 전압들에 근거한 제3 리드 동작들을 수행하기 위한 제3 리드 커맨드를 생성하고, 생성된 제3 리드 커맨드를 불휘발성 메모리 장치(100)로 제공할 수 있다. 불휘발성 메모리 장치(100)는 제공된 제3 리드 커맨드에 응답하여 타겟 메모리 영역으로부터 독출한 제3 리드 데이터를 컨트롤러(200)로 전송하고, 프로세서(220)는 수신된 제3 리드 데이터에 대한 제1 연판정 디코딩을 수행하도록 ECC 유닛(230)을 제어할 수 있다.
S419 단계에서, 프로세서(220)는 ECC 유닛(230)으로부터 제공된 제1 연판정 디코딩 결과에 근거하여 제3 리드 데이터의 디코딩이 성공했는지 여부를 판단할 수 있다. 제3 리드 데이터의 디코딩이 성공이면, 프로세서(220)는 디코딩된 제3 리드 데이터를 호스트 장치로 전송하고, 타겟 메모리 영역에 대한 리드 동작을 종료할 수 있다. 한편, 제3 리드 데이터의 디코딩이 실패이면, S433 단계로 진행될 수 있다. S433 단계부터는 추후 설명될 것이다.
한편, S411 단계에서 표준 편차가 제1 임계 값부터 제2 임계 값의 범위 내에 포함되지 않으면 S421 단계로 진행될 수 있다.
S421 단계에서, 프로세서(220)는 표준 편차가 제1 임계 값 보다 작은지 여부를 판단할 수 있다. 표준 편차가 제1 임계 값 보다 크면 S417 단계로 진행될 수 있다. 표준 편차가 제1 임계 값 보다 작으면 S423 단계로 진행될 수 있다.
S423 단계에서, 프로세서(220)는 타겟 메모리 영역에 대하여 제1 경판정 디코딩을 수행하도록 불휘발성 메모리 장치(100) 및 ECC 유닛(230)을 제어할 수 있다.
S425 단계에서, 프로세서(220)는 ECC 유닛(230)으로부터 제공된 제1 경판정 디코딩 결과에 근거하여 제1 리드 데이터의 디코딩이 성공했는지 여부를 판단할 수 있다. 제1 리드 데이터의 디코딩이 성공한 경우, 프로세서(220)는 디코딩된 제1 리드 데이터를 호스트 장치로 전송하고, 타겟 메모리 영역에 대한 리드 동작을 종료할 수 있다. 한편, 제1 리드 데이터의 디코딩이 실패한 경우, S427 단계로 진행될 수 있다.
S427 단계에서, 프로세서(220)는 타겟 메모리 영역에 대하여 제2 경판정 디코딩을 수행하도록 불휘발성 메모리 장치(100) 및 ECC 유닛(230)을 제어할 수 있다. 예를 들어, 프로세서(220)는 리드 리트라이 테이블에 저장된 리드 전압들 및 최적 리드 전압에 근거한 제2 리드 동작을 수행하기 위한 제2 리드 커맨드를 생성하고, 생성된 제2 리드 커맨드를 불휘발성 메모리 장치(100)로 제공할 수 있다. 불휘발성 메모리 장치(100)는 제공된 제2 리드 커맨드에 응답하여 타겟 메모리 영역으로부터 독출한 제2 리드 데이터를 컨트롤러(200)로 전송하고, 프로세서(220)는 수신된 제2 리드 데이터에 대한 제2 경판정 디코딩을 수행하도록 ECC 유닛(230)을 제어할 수 있다.
한편, S407 단계에서 타겟 메모리 블록에 대한 히스토리 리드 전압의 개수가 n 개 미만이면 S429 단계로 진행될 수 있다.
S429 단계에서, 프로세서(220)는 타겟 메모리 영역에 대하여 제1 경판정 디코딩을 수행하도록 불휘발성 메모리 장치(100) 및 ECC 유닛(230)을 제어할 수 있다.
S431 단계에서, 프로세서(220)는 ECC 유닛(230)으로부터 제공된 제1 경판정 디코딩 결과에 근거하여 제1 리드 데이터의 디코딩이 성공했는지 여부를 판단할 수 있다. 제1 리드 데이터의 디코딩이 성공한 경우, 프로세서(220)는 디코딩된 제1 리드 데이터를 호스트 장치로 전송하고, 타겟 메모리 영역에 대한 리드 동작을 종료할 수 있다. 한편, 제1 리드 데이터의 디코딩이 실패한 경우, S433 단계로 진행될 수 있다.
S433 단계에서, 프로세서(220)는 타겟 메모리 영역에 대하여 제2 경판정 디코딩을 수행하도록 불휘발성 메모리 장치(100) 및 ECC 유닛(230)을 제어할 수 있다.
S435 단계에서, 프로세서(220)는 ECC 유닛(230)으로부터 제공된 제2 경판정 디코딩 결과에 근거하여 제2 리드 데이터의 디코딩이 성공했는지 여부를 판단할 수 있다. 제2 리드 데이터의 디코딩이 성공한 경우, 프로세서(220)는 디코딩된 제2 리드 데이터를 호스트 장치로 전송하고, 타겟 메모리 영역에 대한 리드 동작을 종료할 수 있다. 한편, 제2 리드 데이터의 디코딩이 실패한 경우, S437 단계로 진행될 수 있다.
S437 단계에서, 프로세서(220)는 타겟 메모리 영역에 대하여 제2 연판정 디코딩을 수행하도록 불휘발성 메모리 장치(100) 및 ECC 유닛(230)을 제어할 수 있다. 예를 들어, 프로세서(220)는 리드 리트라이 테이블에 저장된 리드 전압들 및 최적 리드 전압 중 가장 마지막으로 사용된 리드 전압을 기준으로 미세한 전압 차를 갖는 복수의 제2 연판정 리드 전압들에 근거한 제4 리드 동작들을 수행하기 위한 제4 리드 커맨드를 생성하고, 생성된 제4 리드 커맨드를 불휘발성 메모리 장치(100)로 제공할 수 있다. 불휘발성 메모리 장치(100)는 제공된 제4 리드 커맨드에 응답하여 타겟 메모리 영역으로부터 독출한 제4 리드 데이터를 컨트롤러(200)로 전송하고, 프로세서(220)는 수신된 제4 리드 데이터에 대한 제2 연판정 디코딩을 수행하도록 ECC 유닛(230)을 제어할 수 있다.
도 5는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 6은 도 5에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 6에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 6에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 5의 데이터 저장 장치(2200), 도 7의 데이터 저장 장치(3200), 도 8의 데이터 저장 장치(4200)로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
110: 메모리 셀 어레이 200: 컨트롤러
210: 호스트 인터페이스 유닛 220: 프로세서
230: ECC 유닛 240: 랜덤 액세스 메모리
250: 메모리 인터페이스 유닛

Claims (16)

  1. 불휘발성 메모리 장치;
    호스트 장치로부터 리드 요청된 타겟 메모리 셀로부터 독출된 노멀 리드 데이터를 디코딩하고, 상기 노멀 리드 데이터의 디코딩이 실패하면, 상기 타겟 메모리 셀이 포함된 타겟 메모리 블록에 대한 히스토리 리드 전압들의 표준 편차를 연산하고, 연산된 상기 표준 편차를 기 설정된 제1 임계 값 및 기 설정된 제2 임계 값과 비교하고, 비교 결과에 근거하여 상기 타겟 메모리 셀에 대한 디코더의 종류 및 수행 순서를 판단하도록 구성된 컨트롤러
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 불휘발성 메모리 장치에 포함된 복수의 메모리 블록들 각각에 대한 복수의 히스토리 리드 전압들이 저장된 히스토리 리드 테이블이 저장되는 랜덤 액세스 메모리;
    상기 타겟 메모리 셀에 대하여 제1 경판정 디코딩을 수행하기 위한 제1 경판정 디코더, 상기 타겟 메모리 셀에 대하여 제2 경판정 디코딩을 수행하기 위한 제2 경판정 디코더, 상기 타겟 메모리 셀에 대하여 제1 연판정 디코딩을 수행하기 위한 제1 연판정 디코더 및 상기 타겟 메모리 셀에 대하여 제2 연판정 디코딩을 수행하기 위한 제2 연판정 디코더를 포함하는 에러 정정 코드 유닛; 및
    상기 표준 편차와 상기 제1 임계 값 및 상기 제2 임계 값의 비교 결과에 근거하여 상기 타겟 메모리 셀에 대하여 상기 제1 경판정 디코딩, 상기 제2 경판정 디코딩, 상기 제1 연판정 디코딩 및 상기 제2 연판정 디코딩 중 적어도 하나 이상을 수행하도록 상기 에러 정정 코드 유닛을 제어하는 프로세서
    를 포함하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 표준 편차가 상기 제1 임계 값 내지 상기 제2 임계 값의 범위 내에 포함되면 상기 프로세서는 상기 타겟 메모리 셀에 대하여 상기 제1 경판정 디코딩 및 상기 제1 연판정 디코딩을 순차적으로 수행하도록 상기 에러 정정 코드 유닛을 제어하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 제1 연판정 디코딩의 수행 여부는 상기 제1 경판정 디코딩의 성공 여부에 따라 결정되고, 및
    상기 프로세서는 상기 제1 연판정 디코딩이 성공인지 여부를 판단하고, 상기 제1 연판정 디코딩이 실패이면 상기 프로세서는 상기 제2 경판정 디코딩 및 상기 제2 연판정 디코딩을 순차적으로 수행하도록 상기 에러 정정 코드 유닛을 제어하는 데이터 저장 장치.
  5. 제2항에 있어서,
    상기 표준 편차가 상기 제1 임계 값보다 작으면 상기 프로세서는 상기 타겟 메모리 셀에 대하여 상기 제1 경판정 디코딩 및 상기 제2 경판정 디코딩을 순차적으로 수행하도록 상기 에러 정정 코드 유닛을 제어하는 데이터 저장 장치.
  6. 제2항에 있어서,
    상기 표준 편차가 상기 제2 임계 값 보다 크면 상기 프로세서는 상기 타겟 메모리 셀에 대하여 상기 제1 연판정 디코딩, 상기 제2 경판정 디코딩 및 상기 제2 연판정 디코딩을 순차적으로 수행하도록 상기 에러 정정 코드 유닛을 제어하는 데이터 저장 장치.
  7. 제6항에 있어서,
    상기 프로세서는 상기 제1 연판정 디코딩의 성공 여부 및 상기 제2 경판정 디코딩의 성공 여부를 판단하고, 상기 제1 연판정 디코딩이 실패이면 상기 제2 경판정 디코딩을 수행하고, 상기 제2 경판정 디코딩이 실패이면 상기 제2 연판정 디코딩을 수행하도록 상기 에러 정정 코드 유닛을 제어하는 데이터 저장 장치.
  8. 호스트 장치로부터 리드 요청된 타겟 메모리 셀로부터 독출된 노멀 리드 데이터의 디코딩이 실패인지 여부를 판단하는 단계;
    상기 노멀 리드 데이터의 디코딩이 실패이면, 상기 타겟 메모리 셀이 포함된 타겟 메모리 블록에 대한 히스토리 리드 전압들의 표준 편차를 연산하는 단계;
    상기 표준 편차를 기 설정된 제1 임계 값 및 기 설정된 제2 임계 값과 각각 비교하는 단계; 및
    비교 결과에 근거하여 상기 타겟 메모리 셀에 대한 디코더의 종류 및 수행 순서를 판단하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 타겟 메모리 셀에 대한 디코더의 종류 및 수행 순서를 판단하는 단계는,
    상기 표준 편차가 상기 제1 임계 값 내지 상기 제2 임계 값의 범위 내에 포함되면 상기 타겟 메모리 셀에 대하여 제1 경판정 디코딩을 수행하는 단계;
    상기 제1 경판정 디코딩이 성공인지 여부를 판단하는 단계; 및
    상기 제1 경판정 디코딩이 실패이면 상기 타겟 메모리 셀에 대하여 제1 연판정 디코딩을 수행하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 제1 연판정 디코딩을 수행하는 단계 이후에,
    상기 제1 연판정 디코딩이 성공인지 여부를 판단하는 단계;
    상기 제1 연판정 디코딩이 실패이면 상기 타겟 메모리 셀에 대하여 제2 경판정 디코딩을 수행하는 단계;
    상기 제2 경판정 디코딩이 성공인지 여부를 판단하는 단계; 및
    상기 제2 경판정 디코딩이 실패이면 상기 타겟 메모리 셀에 대하여 제2 연판정 디코딩을 수행하는 단계
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  11. 제8항에 있어서,
    상기 타겟 메모리 셀에 대한 디코더의 종류 및 수행 순서를 판단하는 단계는,
    상기 표준 편차가 상기 제1 임계 값 미만이면 상기 타겟 메모리 셀에 대하여 제1 경판정 디코딩을 수행하는 단계;
    상기 제1 경판정 디코딩이 성공인지 여부를 판단하는 단계; 및
    상기 제1 경판정 디코딩이 실패이면 상기 타겟 메모리 셀에 대하여 제2 경판정 디코딩을 수행하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  12. 제8항에 있어서,
    상기 타겟 메모리 셀에 대한 디코더의 종류 및 수행 순서를 판단하는 단계는,
    상기 표준 편차가 상기 제2 임계 값을 초과하면 상기 타겟 메모리 셀에 대하여 제1 연판정 디코딩을 수행하는 단계;
    상기 제1 연판정 디코딩이 성공인지 여부를 판단하는 단계;
    상기 제1 연판정 디코딩이 실패이면 상기 타겟 메모리 셀에 대하여 제2 경판정 디코딩을 수행하는 단계;
    상기 제2 경판정 디코딩을 수행하는 단계;
    상기 제2 경판정 디코딩이 성공인지 여부를 판단하는 단계; 및
    상기 제2 경판정 디코딩이 실패이면 상기 타겟 메모리 셀에 대하여 제2 연판정 디코딩을 수행하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  13. 제8항에 있어서,
    상기 히스토리 리드 전압들의 표준 편차를 연산하는 단계는,
    상기 타겟 메모리 블록에 대한 히스토리 리드 전압의 개수가 n개 이상인지 여부를 판단하는 단계; 및
    상기 히스토리 리드 전압의 개수가 n개 이상이면 상기 히스토리 리드 전압들의 표준 편차를 연산하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 n은 2 이상의 자연수인 데이터 저장 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 히스토리 리드 전압의 개수가 n개 이상인지 여부를 판단하는 단계 이전에,
    상기 타겟 메모리 블록에 대한 상기 히스토리 리드 전압이 존재하는지 여부를 판단하는 단계를 더 포함하고,
    상기 타겟 메모리 블록에 대한 상기 히스토리 리드 전압이 존재하면 상기 히스토리 리드 전압의 개수가 n개 이상인지 여부를 판단하는 데이터 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 타겟 메모리 블록에 대한 상기 히스토리 리드 전압이 존재하지 않으면 상기 타겟 메모리 셀에 대하여 제1 경판정 디코딩, 제2 경판정 디코딩, 및 제2 연판정 디코딩을 순차적으로 수행하는 데이터 저장 장치의 동작 방법.
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