TWI751620B - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

Info

Publication number
TWI751620B
TWI751620B TW109124870A TW109124870A TWI751620B TW I751620 B TWI751620 B TW I751620B TW 109124870 A TW109124870 A TW 109124870A TW 109124870 A TW109124870 A TW 109124870A TW I751620 B TWI751620 B TW I751620B
Authority
TW
Taiwan
Prior art keywords
decoding
value
memory
decoding mode
mode
Prior art date
Application number
TW109124870A
Other languages
English (en)
Other versions
TW202205081A (zh
Inventor
曾士家
楊宇翔
陳思瑋
林緯
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW109124870A priority Critical patent/TWI751620B/zh
Priority to US16/994,668 priority patent/US11726709B2/en
Application granted granted Critical
Publication of TWI751620B publication Critical patent/TWI751620B/zh
Publication of TW202205081A publication Critical patent/TW202205081A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Abstract

一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：根據解碼歷史資訊決定重試門檻值，其中所述解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊；以及在基於第一解碼模式所執行的至少一第二解碼操作失敗後，根據所述重試門檻值決定是否進入第二解碼模式，其中所述第二解碼模式的解碼能力高於所述第一解碼模式的解碼能力。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
隨著可複寫式非揮發性記憶體模組可使用時間增加及/或發生溫度改變，可複寫式非揮發性記憶體模組中的記憶胞可能會發生電壓偏移，從而導致所儲存的資料中的錯誤位元增加。一般來說，記憶體控制器可先對從可複寫式非揮發性記憶體模組讀取的資料執行硬解碼，以嘗試快速更正讀取資料中的錯誤。若硬位元解碼無法成功，則可切換為軟解碼以使用更多輔助資訊來執行解碼，以嘗試提高解碼成功率。然而，在某些情況下，記憶體控制器往往花費過多時間在執行硬解碼(包含調整讀取電壓準位)而非快速啟動軟解碼，從而導致針對錯誤率較高的資料的解碼效率低落。但是，若跳過硬解碼而直接執行軟解碼又可能導致系統資源的浪費。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可在資料的解碼速度與解碼成功率之間取得平衡。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述記憶體控制方法包括：根據解碼歷史資訊決定重試門檻值，其中所述解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊；以及在基於第一解碼模式所執行的至少一第二解碼操作失敗後，根據所述重試門檻值決定是否進入第二解碼模式，其中所述第二解碼模式的解碼能力高於所述第一解碼模式的解碼能力。
在本發明的一範例實施例中，根據所述解碼歷史資訊決定所述重試門檻值的步驟包括：將所述重試門檻值從第一數值調整為第二數值，其中所述第二數值小於所述第一數值；以及從多個候選資料表格中移除Q個資料表格，其中Q的值對應所述第一數值與所述第二數值之間的差值，且所述多個候選資料表格是用以在所述第一解碼模式中調整讀取電壓準位。
在本發明的一範例實施例中，根據所述解碼歷史資訊決定所述重試門檻值的步驟包括：將所述重試門檻值從第三數值調整為第四數值，其中所述第四數值大於所述第三數值；以及將R個資料表格加入至多個候選資料表格中，其中R的值對應所述第三數值與所述第四數值之間的差值，且所述多個候選資料表格是用以在所述第一解碼模式中調整讀取電壓準位。
在本發明的一範例實施例中，根據所述解碼歷史資訊決定所述重試門檻值的步驟更包括：根據所述至少一第一解碼操作中與至少一成功解碼操作有關的資訊，決定所述R個資料表格的內容。
在本發明的一範例實施例中，根據所述重試門檻值決定在基於所述第一解碼模式所執行的所述至少一第二解碼操作失敗後是否進入所述第二解碼模式的步驟包括：若所述至少一第二解碼操作的累積解碼次數未達到所述重試門檻值，不進入所述第二解碼模式；以及若所述累積解碼次數達到所述重試門檻值，進入所述第二解碼模式。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以根據解碼歷史資訊決定重試門檻值。所述解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊。在基於第一解碼模式所執行的至少一第二解碼操作失敗後，所述記憶體控制電路單元更用以根據所述重試門檻值決定是否進入第二解碼模式。所述第二解碼模式的解碼能力高於所述第一解碼模式的解碼能力。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制記憶體儲存裝置。所述記憶體儲存裝置包括可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面、解碼電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述解碼電路。所述記憶體管理電路用以根據解碼歷史資訊決定重試門檻值。所述解碼歷史資訊包括與所述解碼電路過去執行過的至少一第一解碼操作有關的資訊。在所述解碼電路基於第一解碼模式所執行的至少一第二解碼操作失敗後，所述記憶體管理電路更用以根據所述重試門檻值決定是否進入第二解碼模式。所述第二解碼模式的解碼能力高於所述第一解碼模式的解碼能力。
在本發明的一範例實施例中，所述解碼歷史資訊反映在過去的N次解碼操作中，有M次的解碼操作是在對所述可複寫式非揮發性記憶體模組中的第一實體單元重讀P次後才解碼成功，N、M及P皆為正整數，且M不大於N。
在本發明的一範例實施例中，P的值更反映在成功解碼從所述第一實體單元讀取的資料之前，在第一解碼模式中為了調整讀取電壓準位所參考的至少一資料表格的總數。
在本發明的一範例實施例中，根據所述解碼歷史資訊決定所述重試門檻值的操作包括：將所述重試門檻值從第一數值調整為第二數值，其中所述第二數值小於所述第一數值；以及從多個候選資料表格中移除Q個資料表格，其中Q的值對應所述第一數值與所述第二數值之間的差值，且所述多個候選資料表格是用以在所述第一解碼模式中調整讀取電壓準位。
在本發明的一範例實施例中，根據所述解碼歷史資訊決定所述重試門檻值的操作包括：將所述重試門檻值從第三數值調整為第四數值，其中所述第四數值大於所述第三數值；以及將R個資料表格加入至多個候選資料表格中，其中R的值對應所述第三數值與所述第四數值之間的差值，且所述多個候選資料表格是用以在所述第一解碼模式中調整讀取電壓準位。
在本發明的一範例實施例中，根據所述解碼歷史資訊決定所述重試門檻值的操作更包括：根據所述至少一第一解碼操作中與至少一成功解碼操作有關的資訊，決定所述R個資料表格的內容。
在本發明的一範例實施例中，根據所述重試門檻值決定所述解碼電路在基於所述第一解碼模式所執行的所述至少一第二解碼操作失敗後是否進入所述第二解碼模式的操作包括：若所述至少一第二解碼操作的累積解碼次數未達到所述重試門檻值，不進入所述第二解碼模式；以及若所述累積解碼次數達到所述重試門檻值，進入所述第二解碼模式。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以將重試門檻值決定為第一數值並根據所述第一數值決定在基於第一解碼模式所執行的至少一第三解碼操作失敗後是否進入第二解碼模式。所述記憶體控制電路單元更用以將所述重試門檻值決定為第二數值並根據所述第二數值決定在基於所述第一解碼模式所執行的至少一第四解碼操作失敗後是否進入所述第二解碼模式。所述第一數值不同於所述第二數值。所述第二解碼模式的解碼能力高於所述第一解碼模式的解碼能力。
基於上述，一個重試門檻值可根據解碼歷史資訊而決定。所述解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊。在基於第一解碼模式所執行的至少一第二解碼操作失敗後，可根據所述重試門檻值而決定是否進入解碼能力較高的第二解碼模式。藉此，可在資料的解碼速度與解碼成功率之間取得平衡。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路(亦稱為解碼電路)508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，且記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。此外，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體程式化單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體抹除單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在圖1的記憶體儲存裝置10使用一段時間後及/或環境溫度發生較大變化時，記憶體儲存裝置10的記憶胞可能會老化及/或損耗。響應於記憶胞的老化及/或損耗，記憶胞的臨界電壓可能會發生偏移。記憶胞的臨界電壓發生偏移是指記憶胞的臨界電壓改變，例如從某一個電壓位置偏移到另一個電壓位置。記憶胞的臨界電壓發生偏移可能會影響從記憶胞中讀取之資料的正確性。例如，假設原先經程式化的某一個記憶胞的臨界電壓大於一個預設讀取電壓準位。但是，受到老化及/或損耗影響，此記憶胞的臨界電壓可能會偏移至小於此預設讀取電壓準位。因此，若使用此預設讀取電壓準位來讀取此記憶胞，則可能會從此記憶胞讀取到錯誤位元。
在一範例實施例中，錯誤檢查與校正電路508可包含一或多個解碼電路。此解碼電路可用於解碼從可複寫式非揮發性記憶體模組406讀取的資料。例如，解碼電路可嘗試更正從老化及/或損耗的記憶胞中讀取的資料中部分或所有錯誤位元。例如，在一範例實施例中，錯誤檢查與校正電路508可使用低密度奇偶檢查碼(Low-density parity-check code, LDPC code)來編碼與解碼資料。然而，在另一範例實施例中，錯誤檢查與校正電路508亦可以支援BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)等等，本發明不加以限制。須注意的是，在某些情況下，若記憶胞的臨界電壓的偏移量太大，則解碼電路的解碼能力(例如解碼成功率)及/或解碼速度可能會下降。
在一範例實施例中，在從可複寫式非揮發性記憶體模組406的某一個實體單元中讀取資料後，錯誤檢查與校正電路508可基於某一解碼模式(亦稱為第一解碼模式)來解碼所讀取之資料。在判定第一解碼模式無法成功解碼此資料後，錯誤檢查與校正電路508可基於另一解碼模式(亦稱為第二解碼模式)來解碼所讀取之資料。在一範例實施例中，第一解碼模式亦稱為硬位元解碼模式或重試模式，而第二解碼模式亦稱為軟位元解碼模式。
在第一解碼模式中，記憶體管理電路502可發送至少一讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列可指示可複寫式非揮發性記憶體模組406使用某一個讀取電壓準位(亦稱為硬決策電壓準位)來讀取某一實體單元(亦稱為第一實體單元)中的記憶胞。然後，錯誤檢查與校正電路508可解碼所讀取的資料。若解碼成功，解碼成功的資料可被輸出。若解碼失敗，記憶體管理電路502可調整所使用的讀取電壓準位並指示可複寫式非揮發性記憶體模組406使用經調整的讀取電壓準位來再次讀取第一實體單元。然後，錯誤檢查與校正電路508可再次解碼所讀取的資料。記憶體管理電路502與錯誤檢查與校正電路508可以重複上述操作，直到解碼成功或一個重試計數達到預設值為止。例如，在第一解碼模式中，每調整一次讀取電壓準位，重試計數可被更新(例如加1)。若重試計數達到一個重試門檻值，記憶體管理電路502可指示錯誤檢查與校正電路508進入第二解碼模式。例如，假設當前的重試門檻值為60，則當連續使用60個不同的讀取電壓準位讀取同一個實體單元後，此重試計數可被更新為60。此時，重試計數會等於重試門檻值，並且錯誤檢查與校正電路508會進入第二解碼模式。
在第二解碼模式中，記憶體管理電路502可發送至少一讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列可指示可複寫式非揮發性記憶體模組406使用多個讀取電壓準位(亦稱為軟決策電壓準位)來讀取第一實體單元中的記憶胞。須注意的是，在第二解碼模式中，多個讀取電壓準位可被用於讀取單一個記憶胞，以獲得多個位元(亦稱為驗證位元)。此些驗證位元中的某一個位元亦稱為硬位元，而其餘位元亦稱為軟位元。例如，假設使用5個讀取電壓準位來連續讀取某一個記憶胞而獲得5個驗證位元，則這5個驗證位元可包含1個硬位元與4個軟位元。在一範例實施例中，這4個軟位元亦可以藉由執行邏輯操作而減少為2個軟位元。此外，本發明不限制在第二解碼模式中用於讀取某一個記憶胞的讀取電壓準位的數目、從某一個記憶胞讀取的硬位元的數目及/或從某一個記憶胞讀取的軟位元的數目。然後，錯誤檢查與校正電路508可解碼所讀取的資料。
須注意的是，在第二解碼模式中，記憶體管理電路502可根據所述軟位元來更新可靠度資訊。例如，相較於預設的可靠度資訊，經更新的可靠度資訊可更加符合當前記憶胞的老化及/或損耗狀態。根據經更新的可靠度資訊，錯誤檢查與校正電路508有更高的機率成功解碼所讀取之資料。
在一範例實施例中，可靠度資訊可包括對數相似性比值(Log Likelihood Ratio, LLR)。此對數相似性比值可反映從某一個記憶胞讀取的資料是位元“0”及/或位元“1”的機率。在一範例實施例中，可靠度資訊可藉由查表而獲得。例如，由記憶體模組的供應商所提供的至少一可靠度資訊表格可儲存於可複寫式非揮發性記憶體模組406中。記憶體管理電路502可根據所獲得的軟位元來查詢可靠度資訊表格，以獲得解碼所使用的可靠度資訊。在一範例實施例中，可靠度資訊亦可藉由即時運算而獲得。例如，記憶體管理電路502可根據所獲得的軟位元來估計臨界電壓屬於某一個電壓範圍內的記憶胞的總數。記憶體管理電路502可根據此總數而動態計算對應於此些記憶胞的可靠度資訊。在一範例實施例中，根據所述總數而動態獲得的可靠度資訊可更加符合當前記憶胞的老化及/或損耗狀態。因此，使用所述動態獲得的可靠度資訊亦可提高錯誤檢查與校正電路508的解碼成功率。
圖7是根據本發明的一範例實施例所繪示的第一解碼模式中使用不同的硬決策電壓準位來讀取第一實體單元的示意圖。請參照圖7，假設第一實體單元中的記憶胞的臨界電壓分布包括狀態701與702。屬於狀態701的記憶胞用於儲存某一位元資料(例如位元“0”)，而屬於狀態702的記憶胞則用於儲存另一位元資料(例如位元“1”)。此外，屬於狀態701及/或702的記憶胞也可用以儲存其他位元資料，本發明不加以限制。此外，狀態701與702有部份的重疊。因此，當使用某些讀取電壓準位來讀取記憶胞時，部份屬於狀態701的記憶胞會被誤判為屬於狀態702，而部份屬於狀態702的記憶胞則會被誤判為屬於狀態701，從而產生所讀取之資料中的錯誤位元。
在第一解碼模式中，讀取電壓準位RVL(1)可先被用於讀取第一實體單元中的記憶胞。使用讀取電壓準位RVL(1)讀到的資料可被解碼。若解碼成功，此資料可被輸出。若解碼失敗，則下一個讀取電壓準位RVL(2)可用於再次讀取第一實體單元中的記憶胞。使用讀取電壓準位RVL(2)讀到的資料可被解碼。若解碼成功，此資料可被輸出。依此類推，讀取電壓準位RVL(3)與RVL(4)可接續被用於讀取第一實體單元中的記憶胞，直到所讀取的資料被成功解碼或者重試計數達到重試門檻值為止。須注意的是，圖7中的讀取電壓準位RVL(1)~RVL(4)僅為範例，第一解碼模式中使用的讀取電壓準位的總數以及每一個讀取電壓準位的電壓值皆可視實務需求調整，本發明不加以限制。
圖8是根據本發明的一範例實施例所繪示的第二解碼模式中使用多個軟決策電壓準位來讀取第一實體單元的示意圖。請參照圖8，假設第一實體單元中的記憶胞的臨界電壓分布包括狀態810與820。在第二解碼模式中，讀取電壓準位V1~V5可用於讀取第一實體單元中的記憶胞。根據讀取電壓準位V1~V5讀取此實體單元中某一個記憶胞的讀取結果，驗證位元b1~b5可被獲得。例如，讀取電壓準位V1~V5分別用以讀取驗證位元b1~b5。根據某一個記憶胞的臨界電壓是位於電壓範圍801~806中的某一電壓範圍內，使用讀取電壓準位V1~V5讀取此記憶胞所取得的驗證位元可為“11111”、“01111”、“00111”、“00011”、“00001”或“00000”。
在一範例實施例中，假設讀取電壓準位V3為正負號(sign)讀取電壓準位，則驗證位元b3可視為硬位元，而其餘驗證位元b1、b2、b4及b5可視為軟位元。根據經由讀取某一個記憶胞而獲得的驗證位元b1~b5，此記憶胞的臨界電壓位於電壓範圍801~806中的某一個電壓範圍內可被決定。同時，對應於此電壓範圍的可靠度資訊可被決定。錯誤檢查與校正電路508可根據此可靠度資訊來解碼從此記憶胞讀取的資料位元(即硬位元)。
須注意的是，如圖7與圖8的範例實施例所示，第二解碼模式中用於解碼資料的資訊(例如軟位元)可多於第一解碼模式中用於解碼資料的資訊。因此，第二解碼模式中錯誤檢查與校正電路508對於資料的解碼能力(或解碼成功率)可高於第一解碼模式中錯誤檢查與校正電路508對於資料的解碼能力。此外，第二解碼模式中解碼操作的複雜度可高於第一解碼模式中解碼操作的複雜度。因此，第一解碼模式中錯誤檢查與校正電路508對於資料的解碼速度可高於第二解碼模式中錯誤檢查與校正電路508對於資料的解碼速度。
在一範例實施例中，記憶體管理電路502可根據解碼歷史資訊決定(例如調整或維持)所述重試門檻值。所述解碼歷史資訊包括與過去執行過的至少一解碼操作(亦稱為第一解碼操作)有關的資訊。例如，所述解碼歷史資訊可反映在過去總計N次的解碼操作中，有M次的解碼操作是在對可複寫式非揮發性記憶體模組406中的第一實體單元重讀P次後才解碼成功。N、M、P皆為正整數，且M不大於N。例如，假設N為10000、M為2且P為4，則所述解碼歷史資訊可反映在過去總計10000次的解碼操作中，有2次的解碼操作是對可複寫式非揮發性記憶體模組406中的第一實體單元重讀4次後才解碼成功。N、M與P的數值皆可包括其他正整數，本發明不加以限制。此外，所述解碼歷史資訊還可包括更多有用的資訊，例如在過去總計N次的解碼操作中，進入第二解碼模式後才成功解碼資料的次數、解碼成功時所使用的可靠度資訊及/或解碼成功時所使用的讀取電壓準位等等。
在一範例實施例中，所述P的值可反映在成功解碼從第一實體單元讀取的資料之前，在第一解碼模式中為了調整讀取電壓準位(即硬決策電壓準位)所參考的至少一資料表格的總數。例如，假設預設有60個資料表格儲存於記憶體控制器單元404或者可複寫式非揮發性記憶體模組406中。這60個資料表格中的每一個資料表格都記錄有用於調整讀取電壓準位的參數。當第一解碼模式中的某一次解碼失敗時，記憶體管理電路502可參考這60個資料表格中的某一個資料表格以獲得此資料表格所記載的資訊。記憶體管理電路502可根據此資訊來調整讀取電壓準位並決定下一次使用的讀取電壓準位。因此，在一範例實施例中，若P為4，表示在成功解碼從第一實體單元讀取的資料之前，在第一解碼模式中為了調整讀取電壓準位(即硬決策電壓準位)所參考的至少一資料表格的總數為4。
圖9是根據本發明的一範例實施例所繪示的歷史解碼資訊與資料表格的示意圖。請參照圖9，假設歷史解碼資訊包括資訊910，且當前的重試門檻值THD為10。資訊910可反映，在過去總計1073次(N=1073)的解碼操作中，在第一解碼模式中對資料執行1次(P=1)的重讀就成功解碼資料的解碼操作的次數為1000次(M=1000)；在第一解碼模式中對資料執行2次(P=2)的重讀才成功解碼資料的解碼操作的次數為60次(M=60)；在第一解碼模式中對資料執行3次(P=3)的重讀才成功解碼資料的解碼操作的次數為6次(M=6)；在第一解碼模式中對資料執行4次(P=4)的重讀才成功解碼資料的解碼操作的次數為2次(M=2)；在第一解碼模式中對資料執行5~10次(P=5~10)的重讀才成功解碼資料的解碼操作的次數為0次(M=0)；且在進入第二解碼模式後才成功解碼資料的解碼操作的次數為5次。資訊910可根據過去這1073次的解碼操作的執行結果進行記載與更新。
須注意的是，資料表格920包含表格Tb(1)~Tb(10)。表格Tb(1)~Tb(10)中的每一者亦稱為候選資料表格。在第一解碼模式中對資料執行第一次(P=1)的重讀時，表格Tb(1)中的參數可被參照以決定待使用的讀取電壓準位(例如圖7的讀取電壓準位RVL(1))。在第一解碼模式中對資料執行第二次(P=2)的重讀時，表格Tb(2)中的參數可被參照以決定待使用的讀取電壓準位(例如圖7的讀取電壓準位RVL(2))。依此類推，在第一解碼模式中對資料執行第3~10次(P=3~10)的重讀時，表格Tb(3)至Tb(10)中的參數可依序被參照以決定待使用的讀取電壓準位。若資料表格Tb(1)至Tb(10)都已經被參照且仍然無法在第一解碼模式中成功解碼資料時，可進入第二解碼模式以在第二解碼模式中使用解碼能力更強的解碼操作來解碼資料，如圖8所示。
在一範例實施例中，根據資訊910，在過去的N次解碼操作中，使用表格Tb(5)至Tb(10)來調整讀取電壓準位以重讀資料之操作，對於解碼成功率的提高幫助不大。更進一步，在第一解碼模式中使用表格Tb(5)至Tb(10)來調整讀取電壓準位甚至只會延後進入第二解碼模式的時間點，從而導致解碼時間延長。
在一範例實施例中，記憶體管理電路502可根據資訊910來調整重試門檻值THD。例如，記憶體管理電路502可根據資訊910中所記載之計數資訊(即Count資訊)的分布狀態來增加或減少重試門檻值THD。此外，對應重試門檻值THD的調整，記憶體管理電路502也可調整資料表格920中可用的候選資料表格的總數。
在一範例實施例中，記憶體管理電路502可將重試門檻值從某一數值(亦稱為第一數值)調整為另一數值(亦稱為第二數值)，其中第二數值小於第一數值。同時，記憶體管理電路502可從多個候選資料表格中移除Q個資料表格，其中Q的值對應第一數值與第二數值之間的差值。例如，假設第一數值為10且第二數值為4(即重試門檻值THD從10減少為4)，則候選資料表格中的6個資料表格可被移除。須注意的是，此處所述的移除某一資料表格可以是指將此資料表格標記為不使用(unavailable)，而非刪除此資料表格。
圖10是根據本發明的一範例實施例所繪示的調整重試門檻值的示意圖。請參照圖10，根據資訊910，在過去1073次的解碼操作中，在第一解碼模式中對資料執行5~10次(P=5~10)的重複讀取與解碼才成功解碼資料的次數為0次。因此，記憶體管理電路502可根據資訊910將重試門檻值THD從原先的10減少為4。同時，記憶體管理電路502可移除圖9的資料表格920中的表格Tb(5)~Tb(10)。
在將重試門檻值THD更新為4後，在往後的第一解碼模式中，當根據表格Tb(1)~Tb(4)連續使用了4個不同的讀取電壓準位(例如圖7的讀取電壓準位RVL(1)~RVL(4))來讀取第一實體單元並依序對所讀取的資料進行解碼後，若仍然無法解碼成功，則響應於重試計數(即4)等於當前的重試門檻值THD(即4)，記憶體管理電路502可指示錯誤檢查與校正電路508直接進入第二解碼模式並基於第二解碼模式來解碼第一實體單元中的資料。
相較於圖9的範例實施例，在圖10的範例實施例中，對於第一解碼模式的解碼成功率沒有明顯幫助的表格(例如表格Tb(5)~Tb(10))可被移除，從而可在往後的解碼操作中將進入第二解碼模式的時間點提前。在部分範例實施例中，當所讀取的資料中的錯誤位元較多時，將進入第二解碼模式的時間點提前可有效提高對於此資料的解碼效率。
在一範例實施例中，記憶體管理電路502也可將重試門檻值從某一數值(亦稱為第三數值)調整為另一數值(亦稱為第四數值)，其中第四數值大於第三數值。同時，記憶體管理電路502也可將R個資料表格加入至所述候選資料表格中，其中R的值對應第三數值與第四數值之間的差值。例如，假設第三數值為4且第四數值為5(即重試門檻值THD從4增加為5)，則記憶體管理電路502可將1個資料表格加入至候選資料表格中，以將候選資料表格中資料表格的總數從4擴充為5。
圖11是根據本發明的一範例實施例所繪示的調整重試門檻值的示意圖。請參照圖11，記憶體管理電路502可將重試門檻值從4增加為5。同時，記憶體管理電路502可將表格Tb(5)’加入至資料表格1120中，以作為新的候選資料表格。
在將重試門檻值THD更新為5後，在往後的第一解碼模式中，當根據表格Tb(1)~Tb(4)及Tb(5)’連續使用了5個不同的讀取電壓準位來讀取第一實體單元並依序對所讀取的資料進行解碼後，若仍然無法解碼成功，則響應於重試計數(即5)等於當前的重試門檻值THD(即5)，記憶體管理電路502可指示錯誤檢查與校正電路508直接進入第二解碼模式並基於第二解碼模式來解碼第一實體單元中的資料。
在一範例實施例中，資料表格1120中新增的表格Tb(5)’可以是原先被移除的表格Tb(5)。也就是說，表格Tb(5)’的內容可以相同於表格Tb(5)的內容。或者，在一範例實施例中，表格Tb(5)’的內容也可以不相同於表格Tb(5)的內容。
在一範例實施例中，記憶體管理電路502可根據所述第一解碼操作中與至少一成功解碼操作有關的資訊，決定所述R個資料表格的內容。例如，記憶體管理電路502可根據解碼歷史資訊，將第一解碼模式或第二解碼模式中的成功解碼操作中所使用的某一讀取電壓準位來決定新的候選資料表格(例如圖11中的表格Tb(5)’)中用於調整讀取電壓準位的參數。藉此，當往後在第一解碼操作中執行到第5次重讀時，記憶體管理電路502可參照表格Tb(5)’中記載的參數而決定使用過去曾經導致解碼成功的讀取電壓準位來讀取資料，從而提高在第一解碼操作中執行的解碼操作的解碼成功率。
在一範例實施例中，記憶體管理電路502也可根據解碼歷史資訊，從被移除的表格(例如圖9中的表格Tb(5)~Tb(10))中選擇一個特定表格並將其加回至資料表格1120中。根據此特定表格所使用的讀取電壓準位可趨近於解碼歷史資訊中記錄的第一解碼模式或第二解碼模式中的成功解碼操作中所使用的某一讀取電壓準位。藉此，同樣可提高往後使用此新增的候選資料表格來執行重讀與解碼時的解碼成功率。
須注意的是，在系統後續的運行過程中，資訊910也可同步被更新，以反映在套用新的重試門檻值及新的候選資料表格後在不同重試次數下的解碼成功率。此外，更新後的資訊910也可用以再次更新重試門檻值及候選資料表格，在此不重複贅述。
須注意的是，在圖10與圖11的範例實施例中，移除與新增的候選資料表格的數目皆可視實務需求加以調整，本發明不加以限制。此外，前述各範例實施例所使用的候選資料表格的總數及重試門檻值的數值也皆為範例，而非用以限定本發明。
在一範例實施例中，在調整所述重試門檻值且基於第一解碼模式所執行的至少一解碼操作(亦稱為第二解碼操作、第三解碼操作及/或第四解碼操作)失敗後，記憶體管理電路502可根據此重試門檻值決定是否進入第二解碼模式。例如，若第二解碼操作的累積解碼次數未達到重試門檻值，記憶體管理電路502與錯誤檢查與校正電路508可不進入第二解碼模式。或者，若第二解碼操作的累積解碼次數達到重試門檻值，記憶體管理電路502與錯誤檢查與校正電路508可進入第二解碼模式。其中，第二解碼操作的累積解碼次數可由第一解碼操作中持續更新的重試計數反映。相關操作細節皆已詳述如上，在此便不贅述。
圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖12，在步驟S1201中，根據解碼歷史資訊決定重試門檻值，其中所述解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊。在步驟S1202中，在基於第一解碼模式所執行的至少一第二解碼操作失敗後，根據所述重試門檻值決定是否進入第二解碼模式，其中所述第二解碼模式的解碼能力高於所述第一解碼模式的解碼能力。
圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖13，在步驟S1301中，從第一實體單元讀取資料。在步驟S1302中，在第一解碼模式中解碼所讀取的資料。在步驟S1303中，判斷是否解碼成功。若解碼成功，在步驟S1304中，輸出解碼成功的資料。若未解碼成功，判斷累積解碼次數(即重試計數)是否達到重試門檻值。若累積解碼次數未達到重試門檻值，在步驟S1306中，調整讀取電壓準位並回到步驟S1301，使用調整後的讀取電壓準位再次讀取第一實體單元。此外，若累積解碼次數達到重試門檻值，在步驟S1307中，進入第二解碼模式。
然而，圖12與圖13中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12與圖13中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12與圖13的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，一個重試門檻值可根據解碼歷史資訊而動態調整。所述解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊。此外，對應於重試門檻值的調整，用於在第一解碼模式中調整讀取電壓準位以重讀資料的候選資料表格的總數也可動態調整。例如，解碼成功率較低的資料表格可被移除及/或解碼成功率較高的資料表格可被加入至候選資料表格中。爾後，在基於第一解碼模式所執行的至少一第二解碼操作失敗後，可根據所述重試門檻值而決定是否進入解碼能力較高的第二解碼模式。藉此，除了可提高第一解碼模式的解碼成功率之外，對於錯誤位元較多的資料，也可較快地進入第二解碼模式中對其進行解碼，從而在資料的解碼速度與解碼成功率之間取得平衡。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置
11、31:主機系統
110:系統匯流排
111:處理器
112:隨機存取記憶體
113:唯讀記憶體
114:資料傳輸介面
12:輸入/輸出(I/O)裝置
20:主機板
201:隨身碟
202:記憶卡
203:固態硬碟
204:無線記憶體儲存裝置
205:全球定位系統模組
206:網路介面卡
207:無線傳輸裝置
208:鍵盤
209:螢幕
210:喇叭
32:SD卡
33:CF卡
34:嵌入式儲存裝置
341:嵌入式多媒體卡
342:嵌入式多晶片封裝儲存裝置
402:連接介面單元
404:記憶體控制電路單元
406:可複寫式非揮發性記憶體模組
502:記憶體管理電路
504:主機介面
506:記憶體介面
508:錯誤檢查與校正電路
510:緩衝記憶體
512:電源管理電路
601:儲存區
602:替換區
610(0)~610(B):實體單元
612(0)~612(C):邏輯單元
701,702,810,820:狀態
RVL(1)~RVL(4),V1~V5:讀取電壓準位
801~806:電壓範圍
910:資訊
920,1020,1120:資料表格
S1201:步驟(根據解碼歷史資訊決定重試門檻值，其中所述解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊)
S1202:步驟(根據所述重試門檻值在基於第一解碼模式所執行的至少一第二解碼操作失敗後決定是否進入第二解碼模式)
S1301:步驟(從第一實體單元讀取資料)
S1302:步驟(在第一解碼模式中解碼所讀取的資料)
S1303:步驟(是否解碼成功)
S1304:步驟(輸出解碼成功的資料)
S1305:步驟(累積解碼次數是否達到重試門檻值)
S1306:步驟(調整讀取電壓準位)
S1307:步驟(進入第二解碼模式)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的第一解碼模式中使用不同的硬決策電壓準位來讀取第一實體單元的示意圖。 圖8是根據本發明的一範例實施例所繪示的第二解碼模式中使用多個軟決策電壓準位來讀取第一實體單元的示意圖。 圖9是根據本發明的一範例實施例所繪示的歷史解碼資訊與資料表格的示意圖。 圖10是根據本發明的一範例實施例所繪示的調整重試門檻值的示意圖。 圖11是根據本發明的一範例實施例所繪示的調整重試門檻值的示意圖。 圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S1201:步驟(根據解碼歷史資訊決定重試門檻值，其中所述解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊)
S1202:步驟(根據所述重試門檻值在基於第一解碼模式所執行的至少一第二解碼操作失敗後決定是否進入第二解碼模式)

Claims (22)

  1. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，且該記憶體控制方法包括：根據一解碼歷史資訊決定一重試門檻值，其中該解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊；以及在基於一第一解碼模式所執行的至少一第二解碼操作失敗後，根據重試計數與該重試門檻值之間的相對數值關係決定是否進入一第二解碼模式，其中該第二解碼模式的一解碼能力高於該第一解碼模式的一解碼能力，並且該第一解碼模式包括硬位元解碼模式，且該第二解碼模式包括軟位元解碼模式。
  2. 如請求項1所述的記憶體控制方法，其中該解碼歷史資訊反映在過去的N次解碼操作中，有M次的解碼操作是在對該可複寫式非揮發性記憶體模組中的一第一實體單元重讀P次後才解碼成功，N、M及P皆為正整數，且M不大於N。
  3. 如請求項2所述的記憶體控制方法，其中P的值更反映在成功解碼從該第一實體單元讀取的資料之前，在第一解碼模式中為了調整一讀取電壓準位所參考的至少一資料表格的總數。
  4. 如請求項1所述的記憶體控制方法，其中根據該解碼歷史資訊決定該重試門檻值的步驟包括：將該重試門檻值從一第一數值調整為一第二數值，其中該第 二數值小於該第一數值；以及從多個候選資料表格中移除Q個資料表格，其中Q的值對應該第一數值與該第二數值之間的差值，且該多個候選資料表格是用以在該第一解碼模式中調整一讀取電壓準位。
  5. 如請求項1所述的記憶體控制方法，其中根據該解碼歷史資訊決定該重試門檻值的步驟包括：將該重試門檻值從一第三數值調整為一第四數值，其中該第四數值大於該第三數值；以及將R個資料表格加入至多個候選資料表格中，其中R的值對應該第三數值與該第四數值之間的差值，且該多個候選資料表格是用以在該第一解碼模式中調整一讀取電壓準位。
  6. 如請求項5所述的記憶體控制方法，其中根據該解碼歷史資訊決定該重試門檻值的步驟更包括：根據該至少一第一解碼操作中與至少一成功解碼操作有關的資訊，決定該R個資料表格的內容。
  7. 如請求項1所述的記憶體控制方法，其中根據該重試門檻值決定在基於該第一解碼模式所執行的該至少一第二解碼操作失敗後是否進入該第二解碼模式的步驟包括：若該至少一第二解碼操作的一累積解碼次數未達到該重試門檻值，不進入該第二解碼模式；以及若該累積解碼次數達到該重試門檻值，進入該第二解碼模式。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以根據一解碼歷史資訊決定一重試門檻值，該解碼歷史資訊包括與過去執行過的至少一第一解碼操作有關的資訊，在基於一第一解碼模式所執行的至少一第二解碼操作失敗後，該記憶體控制電路單元更用以根據重試計數與該重試門檻值之間的相對數值關係決定是否進入一第二解碼模式，該第二解碼模式的一解碼能力高於該第一解碼模式的一解碼能力，並且該第一解碼模式包括硬位元解碼模式，且該第二解碼模式包括軟位元解碼模式。
  9. 如請求項8所述的記憶體儲存裝置，其中該解碼歷史資訊反映在過去的N次解碼操作中，有M次的解碼操作是在對該可複寫式非揮發性記憶體模組中的一第一實體單元重讀P次後才解碼成功，N、M及P皆為正整數，且M不大於N。
  10. 如請求項9所述的記憶體儲存裝置，其中P的值更反映在成功解碼從該第一實體單元讀取的資料之前，在第一解碼模式中為了調整一讀取電壓準位所參考的至少一資料表格的總數。
  11. 如請求項8所述的記憶體儲存裝置，其中根據該解碼歷史資訊決定該重試門檻值的操作包括：將該重試門檻值從一第一數值調整為一第二數值，其中該第二數值小於該第一數值；以及從多個候選資料表格中移除Q個資料表格，其中Q的值對應該第一數值與該第二數值之間的差值，且該多個候選資料表格是用以在該第一解碼模式中調整一讀取電壓準位。
  12. 如請求項8所述的記憶體儲存裝置，其中根據該解碼歷史資訊決定該重試門檻值的操作包括：將該重試門檻值從一第三數值調整為一第四數值，其中該第四數值大於該第三數值；以及將R個資料表格加入至多個候選資料表格中，其中R的值對應該第三數值與該第四數值之間的差值，且該多個候選資料表格是用以在該第一解碼模式中調整一讀取電壓準位。
  13. 如請求項12所述的記憶體儲存裝置，其中根據該解碼歷史資訊決定該重試門檻值的操作更包括：根據該至少一第一解碼操作中與至少一成功解碼操作有關的資訊，決定該R個資料表格的內容。
  14. 如請求項8所述的記憶體儲存裝置，其中根據該重試門檻值決定在基於該第一解碼模式所執行的該至少一第二解碼操作失敗後是否進入該第二解碼模式的操作包括：若該至少一第二解碼操作的一累積解碼次數未達到該重試門 檻值，不進入該第二解碼模式；以及若該累積解碼次數達到該重試門檻值，進入該第二解碼模式。
  15. 一種記憶體控制電路單元，用以控制一記憶體儲存裝置，其中該記憶體儲存裝置包括一可複寫式非揮發性記憶體模組，且該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一解碼電路；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面及該解碼電路，其中該記憶體管理電路用以根據一解碼歷史資訊決定一重試門檻值，該解碼歷史資訊包括與該解碼電路過去執行過的至少一第一解碼操作有關的資訊，在該解碼電路基於一第一解碼模式所執行的至少一第二解碼操作失敗後，該記憶體管理電路更用以根據重試計數與該重試門檻值之間的相對數值關係決定是否進入一第二解碼模式，並且該第二解碼模式的一解碼能力高於該第一解碼模式的一解碼能力，並且該第一解碼模式包括硬位元解碼模式，且該第二解碼模式包括軟位元解碼模式。
  16. 如請求項15所述的記憶體控制電路單元，其中該解碼歷史資訊反映在過去的N次解碼操作中，有M次的解碼操作是 在對該可複寫式非揮發性記憶體模組中的一第一實體單元重讀P次後才解碼成功，N、M及P皆為正整數，且M不大於N。
  17. 如請求項16所述的記憶體控制電路單元，其中P的值更反映在成功解碼從該第一實體單元讀取的資料之前，在第一解碼模式中為了調整一讀取電壓準位所參考的至少一資料表格的總數。
  18. 如請求項15所述的記憶體控制電路單元，其中根據該解碼歷史資訊決定該重試門檻值的操作包括：將該重試門檻值從一第一數值調整為一第二數值，其中該第二數值小於該第一數值；以及從多個候選資料表格中移除Q個資料表格，其中Q的值對應該第一數值與該第二數值之間的差值，且該多個候選資料表格是用以在該第一解碼模式中調整一讀取電壓準位。
  19. 如請求項15所述的記憶體控制電路單元，其中根據該解碼歷史資訊決定該重試門檻值的操作包括：將該重試門檻值從一第三數值調整為一第四數值，其中該第四數值大於該第三數值；以及將R個資料表格加入至多個候選資料表格中，其中R的值對應該第三數值與該第四數值之間的差值，且該多個候選資料表格是用以在該第一解碼模式中調整一讀取電壓準位。
  20. 如請求項19所述的記憶體控制電路單元，其中根據該解碼歷史資訊決定該重試門檻值的操作更包括： 根據該至少一第一解碼操作中與至少一成功解碼操作有關的資訊，決定該R個資料表格的內容。
  21. 如請求項15所述的記憶體控制電路單元，其中根據該重試門檻值決定該解碼電路在基於該第一解碼模式所執行的該至少一第二解碼操作失敗後是否進入該第二解碼模式的操作包括：若該至少一第二解碼操作的一累積解碼次數未達到該重試門檻值，不進入該第二解碼模式；以及若該累積解碼次數達到該重試門檻值，進入該第二解碼模式。
  22. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以將一重試門檻值決定為一第一數值並根據第一重試計數與該第一數值之間的第一相對數值關係決定在基於一第一解碼模式所執行的至少一第三解碼操作失敗後是否進入一第二解碼模式，該記憶體控制電路單元更用以將該重試門檻值決定為一第二數值並根據第二重試計數與該第二數值之間的第二相對數值關係決定在基於該第一解碼模式所執行的至少一第四解碼操作失敗後是否進入該第二解碼模式， 該第一數值不同於該第二數值，該第二解碼模式的一解碼能力高於該第一解碼模式的一解碼能力，並且該第一解碼模式包括硬位元解碼模式，且該第二解碼模式包括軟位元解碼模式。
TW109124870A 2020-07-23 2020-07-23 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 TWI751620B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109124870A TWI751620B (zh) 2020-07-23 2020-07-23 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
US16/994,668 US11726709B2 (en) 2020-07-23 2020-08-17 Memory control method, memory storage device and memory control circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109124870A TWI751620B (zh) 2020-07-23 2020-07-23 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Publications (2)

Publication Number Publication Date
TWI751620B true TWI751620B (zh) 2022-01-01
TW202205081A TW202205081A (zh) 2022-02-01

Family

ID=80809157

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109124870A TWI751620B (zh) 2020-07-23 2020-07-23 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Country Status (2)

Country Link
US (1) US11726709B2 (zh)
TW (1) TWI751620B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114708898A (zh) 2022-04-07 2022-07-05 合肥兆芯电子有限公司 表格管理方法、存储器存储装置及存储器控制电路单元

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8990655B2 (en) * 2012-09-28 2015-03-24 Intel Corporation Techniques associated with error correction for encoded data
CN106653087A (zh) * 2015-10-28 2017-05-10 光宝电子(广州)有限公司 固态存储装置及其相关读取控制方法
TW201730893A (zh) * 2016-02-23 2017-09-01 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
CN109426580A (zh) * 2017-08-25 2019-03-05 爱思开海力士有限公司 数据存储设备及其操作方法
US20190235954A1 (en) * 2018-01-31 2019-08-01 SK Hynix Inc. Memory controller and method of operating the same
CN111104044A (zh) * 2018-10-25 2020-05-05 上海宝存信息科技有限公司 数据储存装置及其适应性数据读取方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9026883B2 (en) * 2013-03-13 2015-05-05 Mediatek Singapore Pte. Ltd. Decoding apparatus with adaptive control over external buffer interface and turbo decoder and related decoding method thereof
US10216572B2 (en) * 2014-07-22 2019-02-26 Ngd Systems, Inc. Flash channel calibration with multiple lookup tables
US10043582B2 (en) * 2016-02-11 2018-08-07 Seagate Technology Llc Establishing parameters of subsequent read retry operations based on syndrome weights of prior failed decodings
TWI607452B (zh) * 2016-08-12 2017-12-01 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US10558381B2 (en) * 2016-12-16 2020-02-11 Sandisk Technologies Llc Dynamic read table generation
CN107092536B (zh) 2017-04-14 2020-05-26 合肥兆芯电子有限公司 解码方法、存储器存储装置及存储器控制电路单元
US9905289B1 (en) * 2017-04-28 2018-02-27 EMC IP Holding Company LLC Method and system for systematic read retry flow in solid state memory
US10175892B1 (en) * 2017-06-23 2019-01-08 Amazon Technologies, Inc. Adaptive read algorithm for a nonvolatile medium
KR102567314B1 (ko) * 2018-04-27 2023-08-17 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20200016606A (ko) * 2018-08-07 2020-02-17 삼성전자주식회사 메모리 컨트롤러, 메모리 컨트롤러의 동작 방법 및 메모리 시스템
US11132244B2 (en) * 2019-11-14 2021-09-28 Seagate Technology Llc Block health checking

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8990655B2 (en) * 2012-09-28 2015-03-24 Intel Corporation Techniques associated with error correction for encoded data
CN106653087A (zh) * 2015-10-28 2017-05-10 光宝电子(广州)有限公司 固态存储装置及其相关读取控制方法
TW201730893A (zh) * 2016-02-23 2017-09-01 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
CN109426580A (zh) * 2017-08-25 2019-03-05 爱思开海力士有限公司 数据存储设备及其操作方法
US20190235954A1 (en) * 2018-01-31 2019-08-01 SK Hynix Inc. Memory controller and method of operating the same
CN111104044A (zh) * 2018-10-25 2020-05-05 上海宝存信息科技有限公司 数据储存装置及其适应性数据读取方法

Also Published As

Publication number Publication date
TW202205081A (zh) 2022-02-01
US20220027089A1 (en) 2022-01-27
US11726709B2 (en) 2023-08-15

Similar Documents

Publication Publication Date Title
TWI592869B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TW201642266A (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TW201913382A (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
CN111580741B (zh) 数据写入方法、存储器控制电路单元与存储器存储装置
TW201913388A (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
CN111538687B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI691961B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI751620B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
CN113140253B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN109697134B (zh) 解码方法、存储器存储装置及存储器控制电路单元
CN113724774B (zh) 解码方法、存储器存储装置及存储器控制电路单元
TWI597731B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TW202230377A (zh) 資料存取方法、記憶體控制電路單元及記憶體儲存裝置
CN111863099B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI777519B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI810865B (zh) 表格排序方法、記憶體儲存裝置及記憶體控制電路單元
TWI834149B (zh) 表格管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI808483B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US11817172B2 (en) Table management method, memory storage device and memory control circuit unit
CN111459704B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI764602B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI722867B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
CN109509499B (zh) 解码方法、存储器存储装置及存储器控制电路单元
CN116564392A (zh) 读取电压校正方法、存储装置及存储器控制电路单元
CN117912522A (zh) 解码参数更新方法、存储装置及存储器控制电路