TW201730893A - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

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Abstract

一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。此方法包括：程式化可複寫式非揮發性記憶體模組的第一記憶胞；基於第一硬決策電壓準位讀取第一記憶胞以獲得第一硬位元資訊並據以執行硬解碼程序；若硬解碼程序失敗且第一記憶胞屬於第一類記憶胞，基於第二硬決策電壓準位讀取第一記憶胞以獲得第二硬位元資訊並據以執行硬解碼程序；若硬解碼程序失敗且第一記憶胞屬於第二類記憶胞，基於多個軟決策電壓準位讀取第一記憶胞以獲得軟位元資訊並據以執行軟解碼程序。藉此，可在解碼速度與解碼成功率之間取得平衡。

Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種解碼技術，且特別是有關於一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，為了確保可複寫式非揮發性記憶體模組所儲存之資料的正確性，在將某一資料儲存至可複寫式非揮發性記憶體模組之前，此資料會先被編碼。編碼後的資料(包含原始資料與錯誤更正碼)會被儲存至可複寫式非揮發性記憶體模組中。往後，編碼後的資料可被從可複寫式非揮發性記憶體模組中讀取並且被解碼，以更正其中可能存在的錯誤。
然而，在解碼程序中，若所採用的解碼演算法的運算複雜度較低，則此解碼程序的解碼速度較快，但是解碼成功率較低；若所採用的解碼演算法的運算複雜度較高，則此解碼程序的解碼速度較慢，但是解碼成功率則較高。因此，如何在提高解碼程序之解碼成功率的前提下維持解碼速度的穩定，實為所屬技術領域之技術人員所致力研究的課題之一。
本發明提供一種解碼方法、記憶體儲存裝置及記憶體控制電路單元，可在解碼速度與解碼成功率之間取得平衡。
本發明的一範例實施例提供一種解碼方法，其用於包括多個記憶胞的可複寫式非揮發性記憶體模組，所述解碼方法包括：程式化所述記憶胞中的至少一第一記憶胞；基於第一硬決策電壓準位讀取所述第一記憶胞以獲得第一硬位元資訊；根據所述第一硬位元資訊執行硬解碼程序並判斷所述硬解碼程序是否失敗；若所述硬解碼程序失敗，判斷所述第一記憶胞屬於第一類記憶胞或第二類記憶胞；若所述第一記憶胞屬於所述第一類記憶胞，基於第二硬決策電壓準位讀取所述第一記憶胞以獲得第二硬位元資訊並根據所述第二硬位元資訊執行所述硬解碼程序，其中所述第二硬決策電壓準位與所述第一硬決策電壓準位不同，其中所述第一硬位元資訊所包含的第一硬位元之總數等於所述第二硬位元資訊所包含的第二硬位元之總數；以及若所述第一記憶胞屬於所述第二類記憶胞，基於多個軟決策電壓準位讀取所述第一記憶胞以獲得軟位元資訊並根據所述軟位元資訊執行軟解碼程序，其中所述第二硬位元資訊所包含的所述第二硬位元之總數小於所述軟位元資訊所包含的軟位元之總數。
在本發明的一範例實施例中，所述判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的步驟包括：若所述第一記憶胞的損耗程度符合預設條件，判定所述第一記憶胞屬於所述第一類記憶胞；以及若所述第一記憶胞的所述損耗程度不符合所述預設條件，判定所述第一記憶胞屬於所述第二類記憶胞。
在本發明的一範例實施例中，所述判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的步驟更包括：判斷所述第一記憶胞的損耗程度值是否小於預設值；若所述第一記憶胞的所述損耗程度值小於所述預設值，判定所述第一記憶胞的所述損耗程度符合所述預設條件；以及若所述第一記憶胞的所述損耗程度值等於或大於所述預設值，判定所述第一記憶胞的所述損耗程度不符合所述預設條件。
在本發明的一範例實施例中，所述判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的步驟更包括：根據所述第一記憶胞的損耗參數決定所述第一記憶胞的所述損耗程度值，其中所述第一記憶胞的所述損耗參數包括抹除計數、程式化計數、讀取計數、位元錯誤率、資料儲存時間、程式化忙碌時間及重試計數的至少其中之一。
在本發明的一範例實施例中，所述解碼方法更包括：當程式化所述第一記憶胞時，記錄用於程式化所述第一記憶胞的忙碌時間；以及根據所述忙碌時間決定所述程式化忙碌時間。
在本發明的一範例實施例中，所述解碼方法更包括：程式化所述記憶胞中的至少一第二記憶胞；讀取所述第二記憶胞並對應於所述第二記憶胞執行第一次數的所述硬解碼程序；以及根據所述第一次數決定所述重試計數。
在本發明的一範例實施例中，所述映射至所述第一記憶胞的第一邏輯單元是接續於映射至所述第二記憶胞的第二邏輯單元。
在本發明的一範例實施例中，所述第一記憶胞與所述第二記憶胞屬於所述可複寫式非揮發性記憶體模組中的同一個實體抹除單元。
在本發明的一範例實施例中，所述判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的步驟更包括：判斷所述第一記憶胞的臨界電壓分布是否符合預設分布；若所述第一記憶胞的所述臨界電壓分布符合所述預設分布，判定所述第一記憶胞的所述損耗程度符合所述預設條件；以及若所述第一記憶胞的所述臨界電壓分布不符合所述預設分布，判定所述第一記憶胞的所述損耗程度不符合所述預設條件。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，所述記憶體控制電路單元用以發送寫入指令序列，其用以指示程式化所述記憶胞中的至少一第一記憶胞，所述記憶體控制電路單元更用以發送第一硬讀取指令序列，其用以指示基於第一硬決策電壓準位讀取所述第一記憶胞以獲得第一硬位元資訊，所述記憶體控制電路單元更用以根據所述第一硬位元資訊執行硬解碼程序並判斷所述硬解碼程序是否失敗，若所述硬解碼程序失敗，所述記憶體控制電路單元更用以判斷所述第一記憶胞屬於第一類記憶胞或第二類記憶胞，若所述第一記憶胞屬於所述第一類記憶胞，所述記憶體控制電路單元更用以發送第二硬讀取指令序列，其用以指示基於第二硬決策電壓準位讀取所述第一記憶胞以獲得第二硬位元資訊，所述記憶體控制電路單元更用以根據所述第二硬位元資訊執行所述硬解碼程序，所述第二硬決策電壓準位與所述第一硬決策電壓準位不同，所述第一硬位元資訊所包含的第一硬位元之總數等於所述第二硬位元資訊所包含的第二硬位元之總數，若所述第一記憶胞屬於所述第二類記憶胞，所述記憶體控制電路單元更用以發送軟讀取指令序列，其用以指示基於多個軟決策電壓準位讀取所述第一記憶胞以獲得軟位元資訊，所述記憶體控制電路單元更用以根據所述軟位元資訊執行軟解碼程序，所述第二硬位元資訊所包含的所述第二硬位元之總數小於所述軟位元資訊所包含的軟位元之總數。
在本發明的一範例實施例中，所述記憶體控制電路單元判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的操作包括：若所述第一記憶胞的損耗程度符合預設條件，判定所述第一記憶胞屬於所述第一類記憶胞；以及若所述第一記憶胞的所述損耗程度不符合所述預設條件，判定所述第一記憶胞屬於所述第二類記憶胞。
在本發明的一範例實施例中，所述記憶體控制電路單元判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的操作更包括：判斷所述第一記憶胞的損耗程度值是否小於預設值；若所述第一記憶胞的所述損耗程度值小於所述預設值，判定所述第一記憶胞的所述損耗程度符合所述預設條件；以及若所述第一記憶胞的所述損耗程度值等於或大於所述預設值，判定所述第一記憶胞的所述損耗程度不符合所述預設條件。
在本發明的一範例實施例中，所述記憶體控制電路單元判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的操作更包括：根據所述第一記憶胞的損耗參數決定所述第一記憶胞的所述損耗程度值，其中所述第一記憶胞的所述損耗參數包括抹除計數、程式化計數、讀取計數、位元錯誤率、資料儲存時間、程式化忙碌時間及重試計數的至少其中之一。
在本發明的一範例實施例中，當程式化所述第一記憶胞時，所述記憶體控制電路單元更用以記錄用於程式化所述第一記憶胞的忙碌時間，其中所述記憶體控制電路單元更用以根據所述忙碌時間決定所述程式化忙碌時間。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以指示程式化所述記憶胞中的至少一第二記憶胞，所述記憶體控制電路單元更用以指示讀取所述第二記憶胞並對應於所述第二記憶胞執行第一次數的所述硬解碼程序，所述記憶體控制電路單元更用以根據所述第一次數決定所述重試計數。
在本發明的一範例實施例中，所述映射至所述第一記憶胞的第一邏輯單元是接續於映射至所述第二記憶胞的第二邏輯單元。
在本發明的一範例實施例中，所述第一記憶胞與所述第二記憶胞屬於所述可複寫式非揮發性記憶體模組中的同一個實體抹除單元。
在本發明的一範例實施例中，所述記憶體控制電路單元判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的操作更包括：判斷所述第一記憶胞的臨界電壓分布是否符合預設分布；若所述第一記憶胞的所述臨界電壓分布符合所述預設分布，判定所述第一記憶胞的所述損耗程度符合所述預設條件；以及若所述第一記憶胞的所述臨界電壓分布不符合所述預設分布，判定所述第一記憶胞的所述損耗程度不符合所述預設條件。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制包含多個記憶胞的可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路，所述記憶體控制電路單元用以發送寫入指令序列，其用以指示程式化所述記憶胞中的至少一第一記憶胞，所述記憶體管理電路更用以發送第一硬讀取指令序列，其用以指示基於第一硬決策電壓準位讀取所述第一記憶胞以獲得第一硬位元資訊，所述錯誤檢查與校正電路用以根據所述第一硬位元資訊執行硬解碼程序，所述記憶體管理電路更用以判斷所述硬解碼程序是否失敗，若所述硬解碼程序失敗，所述記憶體管理電路更用以判斷所述第一記憶胞屬於第一類記憶胞或第二類記憶胞，若所述第一記憶胞屬於所述第一類記憶胞，所述記憶體管理電路更用以發送第二硬讀取指令序列，其用以指示基於第二硬決策電壓準位讀取所述第一記憶胞以獲得第二硬位元資訊，所述錯誤檢查與校正電路更用以根據所述第二硬位元資訊執行所述硬解碼程序，所述第二硬決策電壓準位與所述第一硬決策電壓準位不同，所述第一硬位元資訊所包含的第一硬位元之總數等於所述第二硬位元資訊所包含的第二硬位元之總數，若所述第一記憶胞屬於所述第二類記憶胞，所述記憶體管理電路更用以發送軟讀取指令序列，其用以指示基於多個軟決策電壓準位讀取所述第一記憶胞以獲得軟位元資訊，所述錯誤檢查與校正電路更用以根據所述軟位元資訊執行軟解碼程序，其中所述第二硬位元資訊所包含的所述第二硬位元之總數小於所述軟位元資訊所包含的軟位元之總數。
在本發明的一範例實施例中，所述記憶體管理電路判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的操作包括：若所述第一記憶胞的損耗程度符合預設條件，判定所述第一記憶胞屬於所述第一類記憶胞；以及若所述第一記憶胞的所述損耗程度不符合所述預設條件，判定所述第一記憶胞屬於所述第二類記憶胞。
在本發明的一範例實施例中，所述記憶體管理電路判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的操作更包括：判斷所述第一記憶胞的損耗程度值是否小於預設值；若所述第一記憶胞的所述損耗程度值小於所述預設值，判定所述第一記憶胞的所述損耗程度符合所述預設條件；以及若所述第一記憶胞的所述損耗程度值等於或大於所述預設值，判定所述第一記憶胞的所述損耗程度不符合所述預設條件。
在本發明的一範例實施例中，所述記憶體管理電路判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的操作更包括：根據所述第一記憶胞的損耗參數決定所述第一記憶胞的所述損耗程度值，其中所述第一記憶胞的所述損耗參數包括抹除計數、程式化計數、讀取計數、位元錯誤率、資料儲存時間、程式化忙碌時間及重試計數的至少其中之一。
在本發明的一範例實施例中，當程式化所述第一記憶胞時，所述記憶體管理電路更用以記錄用於程式化所述第一記憶胞的忙碌時間，所述記憶體管理電路更用以根據所述忙碌時間決定所述程式化忙碌時間。
在本發明的一範例實施例中，所述記憶體管理電路更用以指示程式化所述記憶胞中的至少一第二記憶胞，所述記憶體管理電路更用以指示讀取所述第二記憶胞，所述錯誤檢查與校正電路更用以對應於所述第二記憶胞執行第一次數的所述硬解碼程序，所述記憶體管理電路更用以根據所述第一次數決定所述重試計數。
在本發明的一範例實施例中，所述映射至所述第一記憶胞的第一邏輯單元是接續於映射至所述第二記憶胞的第二邏輯單元。
在本發明的一範例實施例中，所述第一記憶胞與所述第二記憶胞屬於所述可複寫式非揮發性記憶體模組中的同一個實體抹除單元。
在本發明的一範例實施例中，所述記憶體管理電路判斷所述第一記憶胞屬於所述第一類記憶胞或所述第二類記憶胞的操作更包括：判斷所述第一記憶胞的臨界電壓分布是否符合預設分布；若所述第一記憶胞的所述臨界電壓分布符合所述預設分布，判定所述第一記憶胞的所述損耗程度符合所述預設條件；以及若所述第一記憶胞的所述臨界電壓分布不符合所述預設分布，判定所述第一記憶胞的所述損耗程度不符合所述預設條件。
基於上述，在對於某一記憶胞的硬解碼程序失敗後，對應於此記憶胞的類型，硬解碼程序與軟解碼程序的其中之一會接續被執行。藉此，相較於一般制式的解碼流程，本發明對於硬解碼與軟解碼的選擇較有彈性，從而可在解碼速度與解碼成功率之間取得平衡。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在本範例實施例中，錯誤檢查與校正電路508所使用的是低密度奇偶檢查碼(low density parity code，LDPC)。然而，在另一範例實施例中，錯誤檢查與校正電路508所使用的也可以是BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)、位元翻轉(bit flipping)等編/解碼演算法。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。例如，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。
在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為儲存區601與替換區602。儲存區601中的實體抹除單元610(0)~610(A)是用以儲存資料，而替換區602中的實體抹除單元610(A+1)~610(B)是用以替換儲存區601中損壞的實體抹除單元。
在本範例實施例中，記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體抹除單元610(0)~610(A)的至少一部分。在本範例實施例中，主機系統11是透過邏輯位址(logical address, LA)來存取儲存區601中的資料，因此，邏輯單元612(0)~612(C)中的每一者是指一個邏輯位址。然而，在另一範例實施例中，邏輯單元612(0)~612(C)中的每一者也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成，視實務上的需求而定。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體抹除單元。
在本範例實施例中，記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
圖7是根據本發明的一範例實施例所繪示的多個記憶胞的臨界電壓分佈的示意圖。本範例實施例是以SLC NAND型快閃記憶體為例，其中橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。然而，在另一範例實施例中，圖7亦可以用來表示MLC NAND或TLC NAND型快閃記憶體中一部份的臨界電壓分布。
請參照圖7，在程式化可複寫式非揮發性記憶體模組406中的多個記憶胞後，被程式化的每一個記憶胞的臨界電壓會屬於分佈710與720的其中之一。例如，若某一個記憶胞被用來儲存位元“1”，則此記憶胞的臨界電壓會落在分佈710；而若某一個記憶胞被用來儲存位元“0”，則此記憶胞的臨界電壓會落在分佈720。在本範例實施例中，此些被程式化的記憶胞會屬於一個實體程式化單元。然而，在另一範例實施例中，此些被程式化的記憶胞也可以是屬於一個實體抹除單元。
值得一提的是，在本範例實施例中，每一個記憶胞是用以儲存一個位元，故此些記憶胞的臨界電壓之分佈有兩種可能(例如，分佈710與720)。然而，在其他範例實施例中，若一個記憶胞是用以儲存多個位元，則對應的臨界電壓之分佈則可能有四種(例如，MLC NAND型快閃記憶體)、八種(例如，TLC NAND型快閃記憶體)或其他任意個可能。此外，本發明也不限制每一個分佈所代表的位元。例如，在圖7的另一範例實施例中，分佈710是代表位元“0”，並且分佈720是代表位元“1”。
在本範例實施例中，若要讀取此些記憶胞中的至少一記憶胞(以下稱為第一記憶胞)所儲存的資料，記憶體管理電路502會發送一個預設讀取指令序列(以下稱為硬讀取指令序列)至可複寫式非揮發性記憶體模組406。此硬讀取指令序列用以指示基於一個預設讀取電壓準位(以下稱為硬決策電壓準位)來讀取第一記憶胞或第一記憶胞所屬的實體單元。例如，此實體單元是指一個實體程式化單元。根據此硬讀取指令序列，可複寫式非揮發性記憶體模組406會使用一個硬決策電壓準位(例如，圖7中的讀取電壓準位Vdefault )來讀取第一記憶胞並且將所獲得的位元資訊(以下稱為硬位元資訊)傳送給記憶體管理電路502。其中，硬位元資訊會包含從每一個第一記憶胞讀取的一個位元資料(以下稱為硬位元)。例如，若某一個第一記憶胞的臨界電壓小於讀取電壓準位Vdefault (例如，臨界電壓屬於分布710的記憶胞)，則記憶體管理電路502會讀到硬位元“1”；若某一個記憶胞的臨界電壓大於讀取電壓準位Vdefault (例如，臨界電壓屬於分布720的記憶胞)，則記憶體管理電路502會讀到硬位元“0”。
請持續參照圖7，隨著可複寫式非揮發性記憶體模組406的使用時間增加及/或操作環境改變，可複寫式非揮發性記憶體模組406中的記憶胞可能會發生性能衰退(degradation)。例如，在屬於分佈710與720的記憶胞發生性能衰退後，分佈710與720可能會逐漸相互靠近甚至相互重疊。例如，分佈711與721分別用來表示性能衰退後的分佈710與720。分佈711與721包含一個重疊區域731(以斜線表示)。
發生性能衰退後，若持續使用相同的硬決策電壓準位(例如，讀取電壓準位Vdefault )來讀取第一記憶胞，則讀取到的硬位元可能會包含許多錯誤。例如，此些錯誤包括將屬於分布711的記憶胞誤判為屬於分布721，或者將屬於分布721的記憶胞誤判為屬於分布711。因此，在本範例實施例中，錯誤檢查與校正電路508會根據所獲得的硬位元資訊執行一預設解碼程序(以下稱為硬解碼程序)，從而嘗試更正所獲得的硬位元中可能存在的錯誤。若所執行的硬解碼程序失敗，則更多的硬解碼程序可被重複執行。
圖8是根據本發明的一範例實施例所繪示的硬解碼程序的示意圖。
請參照圖8，假設每一個第一記憶胞的臨界電壓組成分布810與820。當欲讀取儲存於第一記憶胞中的資料時，記憶體管理電路502會發送一個硬讀取指令序列(以下稱為第一硬讀取指令序列)至可複寫式非揮發性記憶體模組406。此第一硬讀取指令序列用以指示基於一個硬決策電壓準位(以下稱為第一硬決策電壓準位)來讀取第一記憶胞或第一記憶胞所屬的實體單元。根據第一硬讀取指令序列，可複寫式非揮發性記憶體模組406會使用第一硬決策電壓準位來讀取第一記憶胞並且將所獲得的硬位元資訊(以下稱為第一硬位元資訊)傳送給記憶體管理電路502。
在本範例實施例中，第一硬決策電壓準位是以圖8中的讀取電壓準位VH1 為例。所獲得的第一硬位元資訊會包含從每一個第一記憶胞讀取的一個硬位元(以下稱為第一硬位元)HB1 。例如，若某一個第一記憶胞的臨界電壓小於讀取電壓準位VH1 ，則記憶體管理電路502會讀到位元值為“1”的硬位元HB1 ；若某一個第一記憶胞的臨界電壓大於讀取電壓準位VH1 ，則記憶體管理電路502會讀到位元值為“0”的硬位元HB1 。
錯誤檢查與校正電路508會根據所獲得的第一硬位元資訊執行一硬解碼程序(以下稱為第一硬解碼程序)。在第一硬解碼程序中，錯誤檢查與校正電路508會嘗試更正第一硬位元中可能存在的錯誤。若第一硬位元中的錯誤皆被更正，表示解碼成功，則錯誤檢查與校正電路508會輸出解碼成功的位元並且結束第一硬解碼程序(或結束整個解碼程序)。
若第一硬位元中的錯誤並未全部被更正，表示解碼失敗，則記憶體管理電路502會調整硬決策電壓準位(例如，將硬決策電壓準位從第一硬決策電壓準位調整為另一硬決策電壓準位)並且發送另一個硬讀取指令序列(以下稱為第二硬讀取指令序列)至可複寫式非揮發性記憶體模組406。此第二硬讀取指令序列用以指示基於調整後的硬決策電壓準位(以下稱為第二硬決策電壓準位)來讀取第一記憶胞或第一記憶胞所屬的實體單元。根據第二硬讀取指令序列，可複寫式非揮發性記憶體模組406會使用第二硬決策電壓準位來讀取第一記憶胞並且將所獲得的硬位元資訊(以下稱為第二硬位元資訊)傳送給記憶體管理電路502。
在本範例實施例中，第二硬決策電壓準位是以圖8中的讀取電壓準位VH2 為例。所獲得的第二硬位元資訊會包含從每一個第一記憶胞讀取的另一個硬位元(以下稱為第二硬位元)HB2 。例如，若某一個第一記憶胞的臨界電壓小於讀取電壓準位VH2 ，則記憶體管理電路502會讀到位元值為“1”的硬位元HB2 ；若某一個第一記憶胞的臨界電壓大於讀取電壓準位VH2 ，則記憶體管理電路502會讀到位元值為“0”的硬位元HB2 。在本範例實施例中，第一硬位元資訊中硬位元HB1 的總數會等於第二硬位元資訊中硬位元HB2 的總數。
錯誤檢查與校正電路508會根據所獲得的第二硬位元資訊執行另一硬解碼程序(以下稱為第二硬解碼程序)。在第二硬解碼程序中，錯誤檢查與校正電路508會嘗試更正第二硬位元中可能存在的錯誤。若第二硬位元中的錯誤皆被更正，表示解碼成功，則錯誤檢查與校正電路508會輸出解碼成功的位元並且結束第二硬解碼程序(或結束整個解碼程序)。此外，若第二硬位元中的錯誤並未全部被更正，表示解碼失敗，則記憶體管理電路502可再次調整用來讀取第一記憶胞的硬決策電壓準位並且更多的硬解碼程序可接續被執行。
在一範例實施例中，若某一個硬解碼程序失敗，記憶體管理電路502會判斷硬解碼程序的執行次數是否達到一門檻值(以下稱為第一門檻值)。若硬解碼程序的執行次數已達到第一門檻值，則記憶體管理電路502會判定解碼失敗並且結束硬解碼程序(或結束整個解碼程序)。若硬解碼程序的執行次數尚未達到第一門檻值，則記憶體管理電路502可再次調整用來讀取第一記憶胞的硬決策電壓準位並且更多的硬解碼程序可接續被執行。
請再次參照圖7，對於臨界電壓屬於分佈711與721的記憶胞來說，若持續地使用此些記憶胞，則此些記憶胞可能會持續地發生性能衰退。因此，分佈711與721可能會進一步改變為分佈712與722。分佈712與722包含一個重疊區域741(以斜線表示)。重疊區域741的面積會大於重疊區域731的面積。或者，臨界電壓屬於重疊區域741的記憶胞之總數會多於臨界電壓屬於重疊區域731的記憶胞之總數。
相對於分佈711與721，若使用某一個硬決策電壓準位(例如，讀取電壓準位Vdefault 、VH1 、VH2 等)來讀取分布712與722中的第一記憶胞，則讀取到的硬位元可能會包含更多的錯誤。例如，相對於分佈711與721，更多屬於分布712的記憶胞可能會被誤判為屬於分布722，並且更多屬於分布722的記憶胞可能會被誤判為屬於分布712。在此情況下，受限於硬解碼程序的解碼能力(或錯誤更正能力)，即便使用再多的硬決策電壓準位來讀取第一記憶胞並對應執行再多次的硬解碼程序，可能都無法藉由單一的硬解碼資訊來更正所獲得的硬位元中的所有錯誤。
在本範例實施例中，對於臨界電壓屬於分佈712與722的記憶胞，若根據第一硬位元資訊所執行的第一硬解碼程序失敗，則記憶體管理電路502會接續發送另一個預設讀取指令序列(以下稱為軟讀取指令序列)至可複寫式非揮發性記憶體模組406。此軟讀取指令序列用以指示基於多個預設讀取電壓準位(以下稱為軟決策電壓準位)來讀取第一記憶胞或第一記憶胞所屬的實體單元。根據此軟讀取指令序列，可複寫式非揮發性記憶體模組406會使用多個軟決策電壓準位來讀取第一記憶胞並且將所獲得的位元資訊(以下稱為軟位元資訊)傳送給記憶體管理電路502。其中，所獲的的軟位元資訊會包含從每一個第一記憶胞讀取的多個位元資料(以下稱為軟位元)。錯誤檢查與校正電路508會根據所獲得的軟位元資訊執行另一預設解碼程序(以下稱為軟解碼程序)，從而嘗試更正當前欲解碼之碼字中存在的錯誤。在本範例實施例中，軟解碼程序的錯誤更正能力高於硬解碼程序的錯誤更正能力。若所執行的軟解碼程序失敗，則更多的軟解碼程序可被重複執行。
圖9是根據本發明的一範例實施例所繪示的軟解碼程序的示意圖。
請參照圖9，在第一硬解碼程序失敗後，記憶體管理電路502亦可以選擇發送一個軟讀取指令序列至可複寫式非揮發性記憶體模組406。此軟讀取指令序列用以指示基於多個軟決策電壓準位(例如，讀取電壓準位VS1 ~VS5 )來讀取第一記憶胞或第一記憶胞所屬的實體單元。根據此軟讀取指令序列，可複寫式非揮發性記憶體模組406會使用此些軟決策電壓準位(例如，讀取電壓準位VS1 ~VS5 )來讀取第一記憶胞並且將所獲得的軟位元資訊931傳送給記憶體管理電路502。其中，所獲得的軟位元資訊931會包含從每一個第一記憶胞讀取的多個軟位元SB1 ~SB5 。
在本範例實施例中，假設軟位元資訊、第一硬位元資訊及第二硬位元資訊皆是藉由讀取相同(例如，相同數目)的第一記憶胞而獲得，則第一硬位元資訊中硬位元的總數(或第二硬位元資訊中硬位元的總數)會小於軟位元資訊中軟位元的總數。
在本範例實施例中，藉由依序施加讀取電壓準位VS1 ~VS5 至某一個記憶胞所獲得的軟位元SB1 ~SB5 可以用來表示此記憶胞的臨界電壓位於區間901~906中的哪一者。例如，若經由讀取某一個記憶胞而獲得的軟位元SB1 ~SB5 是“11111”，表示此記憶胞的臨界電壓位於區間901；若經由讀取某一個記憶胞而獲得的軟位元SB1 ~SB5 是“01111”，表示此記憶胞的臨界電壓位於區間902；若經由讀取某一個記憶胞而獲得的軟位元SB1 ~SB5 是“00111”，表示此記憶胞的臨界電壓位於區間903；若經由讀取某一個記憶胞而獲得的軟位元SB1 ~SB5 是“00011”，表示此記憶胞的臨界電壓位於區間904；若經由讀取某一個記憶胞而獲得的軟位元SB1 ~SB5 是“00001”，表示此記憶胞的臨界電壓位於區間905；若經由讀取某一個記憶胞而獲得的軟位元SB1 ~SB5 是“00000”，表示此記憶胞的臨界電壓位於區間906。
在一範例實施例中，在傳送軟位元資訊給記憶體管理電路502之前，可複寫式非揮發性記憶體模組406會將對應於同一個記憶胞的至少部分軟位元作邏輯運算，以減少軟位元資訊中軟位元的總數。以圖9為例，可複寫式非揮發性記憶體模組406亦可對應於某一個記憶胞的軟位元SB2 與SB3 作邏輯上的異或(Exclusive OR, XOR)運算以獲得第一運算結果，對應於此記憶胞的軟位元SB4 與SB5 作邏輯上的異或運算以獲得第二運算結果，並且將此記憶胞的軟位元SB1 、第一運算結果及第二運算結果作為對應於此記憶胞的軟位元資訊941傳送給記憶體管理電路502。其中，第一運算結果及第二運算結果也可分別視為是一個軟位元。相對於傳送軟位元資訊931，由於軟位元資訊941所包含的軟位元之總數較少，軟位元資訊941可以更快地傳送給記憶體管理電路502。
錯誤檢查與校正電路508會根據所獲得的軟位元資訊執行一個軟解碼程序，從而嘗試更正一個碼字中存在的錯誤。例如，此碼字中的每一個位元是藉由上述讀取電壓準位VS1 ~VS5 的其中之一來讀取某一個記憶胞而獲得。在一範例實施例中，用來讀取此碼字中的每一個位元的軟決策電壓亦稱為一個正負號(sign)讀取電壓準位。
在一範例實施例中，錯誤檢查與校正電路508還會查詢一查找表以獲得一組通道可靠度資訊。例如，當前所欲解碼的碼字中的每一個位元都會被對應至一個通道可靠度資訊，而此通道可靠度資訊用以表示碼字中的每一個位元被解碼為“1”或“0”的機率是多少。藉此，錯誤檢查與校正電路508會根據此通道可靠度資訊與所獲得的軟位元資訊來執行軟解碼程序。此外，在另一範例實施例中，此軟位元資訊也可以被用來更新所使用的通道可靠度資訊。
在一範例實施例中，軟位元資訊中的每一個軟位元亦可稱為是一個驗證位元，並且可靠度資訊是指對數相似度比值(Log Likelihood Ratio, LLR)。所屬技術領域中具有通常知識者應當知曉如何利用通道可靠度資訊(例如，對數相似度比值)與所獲得的軟位元資訊來執行軟解碼程序，在此便不贅述。此外，對應於不同的解碼演算法，軟解碼程序中所採用的通道可靠度資訊也可能是指其他用於描述通道狀態的通道資訊，本發明不加以限制。
在軟解碼程序中，若碼字中的錯誤全部被更正，表示解碼成功，錯誤檢查與校正電路508會輸出解碼成功的位元並結束軟解碼程序(或整個解碼程序)。然而，若碼字中的錯誤並未全部被更正，表示解碼失敗，記憶體管理電路502可調整下一次用來讀取第一記憶胞的軟決策電壓準位並且更多的軟解碼程序可接續被執行。
在一範例實施例中，若第一硬解碼程序失敗，記憶體管理電路502會判斷第一記憶胞是屬於第一類記憶胞或第二類記憶胞。其中，第一類記憶胞的損耗程度高於第二類記憶胞的損耗程度。若第一記憶胞屬於第一類記憶胞，表示第一記憶胞的損耗程度不高，則記憶體管理電路502會選擇接續使用更多的硬解碼程序來解碼第一記憶胞所儲存的資料。例如，記憶體管理電路502會發送上述第二硬讀取指令序列並且指示錯誤檢查與校正電路508根據所獲得的第二硬位元資訊執行第二硬解碼程序。關於硬解碼程序的操作細節可參考圖8的範例實施例，在此便不贅述。相對於在第一硬解碼程序失敗後直接採用軟解碼程序，雖然硬解碼程序的解碼成功率較低，但是硬解碼程序有解碼速度較快的優勢。因此，對於第一類記憶胞來說，持續地採用硬解碼程序仍有很高的機率可以快速且成功地完成整個解碼程序。
另一方面，若第一記憶胞屬於第二類記憶胞，表示第一記憶胞的損耗程度較高，故記憶體管理電路502會選擇直接使用軟解碼程序來解碼第一記憶胞所儲存的資料。例如，記憶體管理電路502會發送上述軟讀取指令序列並且指示錯誤檢查與校正電路508根據所獲得的軟位元資訊執行軟解碼程序。關於軟解碼程序的操作細節可參考圖9的範例實施例，在此便不贅述。相對於持續地採用硬解碼程序，雖然軟解碼程序的解碼速度較慢(運算複雜度較高)，但是軟解碼程序有解碼成功率較高的優勢。因此，對於第二類記憶胞來說，在第一硬解碼程序失敗後直接採用軟解碼程序有較高機率可以加快整個解碼程序的完成。
在一範例實施例中，記憶體管理電路502會判斷第一記憶胞的損耗程度是否符合一預設條件。若第一記憶胞的損耗程度符合此預設條件，記憶體管理電路502會判定第一記憶胞屬於該第一類記憶胞。若第一記憶胞的損耗程度不符合此預設條件，記憶體管理電路502會判定第一記憶胞屬於第二類記憶胞。
在一範例實施例中，記憶體管理電路502會判斷第一記憶胞的臨界電壓分布是否符合一預設分布。若第一記憶胞的臨界電壓分布符合此預設分布，記憶體管理電路502會判定第一記憶胞的損耗程度符合此預設條件並且第一記憶胞屬於第一類記憶胞。若第一記憶胞的臨界電壓分布不符合此預設分布，記憶體管理電路502會判定第一記憶胞的損耗程度不符合此預設條件並且第一記憶胞屬於第二類記憶胞。
在一範例實施例中，若第一記憶胞的臨界電壓分布類似於圖7中的分布711與721，則第一記憶胞會被判定為屬於第一類記憶胞。若第一記憶胞的臨界電壓分布類似於圖7中的分布712與722，則第一記憶胞會被判定為屬於第二類記憶胞。例如，可藉由至少一分布模型來定義怎樣的臨界電壓分布符合預設分布及/或怎樣的臨界電壓分布不符合預設分布。
在一範例實施例中，若第一記憶胞中臨界電壓屬於某一重疊區域(例如，圖7之重疊區域731)之記憶胞的總數小於一預設數目，則第一記憶胞會被判定為屬於第一類記憶胞。若第一記憶胞中臨界電壓屬於某一重疊區域(例如，圖7之重疊區域741)之記憶胞的總數大於此預設數目，則第一記憶胞會被判定為屬於第二類記憶胞。
在一範例實施例中，記憶體管理電路502會判斷第一記憶胞的一損耗程度值是否小於一預設值。若第一記憶胞的損耗程度值小於預設值，記憶體管理電路502會判定第一記憶胞的損耗程度符合預設條件並且第一記憶胞屬於第一類記憶胞。若第一記憶胞的損耗程度值等於或大於此預設值，記憶體管理電路502會判定第一記憶胞的損耗程度不符合預設條件並且第一記憶胞屬於第二類記憶胞。
在一範例實施例中，記憶體管理電路502會根據第一記憶胞的一損耗參數決定第一記憶胞的損耗程度值。例如，第一記憶胞的損耗參數包括抹除計數、程式化計數、讀取計數、位元錯誤率、資料儲存時間、程式化忙碌時間及重試計數的至少其中之一。
第一記憶胞的抹除計數用以表示第一記憶胞的至少其中之一被抹除了幾次或者第一記憶胞平均被抹除了幾次。第一記憶胞的程式化計數用以表示第一記憶胞的至少其中之一被程式化了幾次或者第一記憶胞平均被程式化了幾次。第一記憶胞的讀取計數用以表示第一記憶胞的至少其中之一被讀取了幾次或者第一記憶胞平均被讀取了幾次。
第一記憶胞的位元錯誤率用以表示第一記憶胞的至少其中之一所儲存的位元資料中有幾個錯誤位元或者第一記憶胞所儲存的位元資料中平均有幾個錯誤位元。第一記憶胞的資料儲存時間用以表示目前儲存於第一記憶胞的至少其中之一中的資料(平均)被儲存了多久。
第一記憶胞的程式化忙碌時間用以表示程式化第一記憶胞所需的忙碌時間或多次程式化第一記憶胞所需的平均忙碌時間。例如，當程式化第一記憶胞(例如，將某一資料儲存至第一記憶胞)時，記憶體管理電路502會記錄用於程式化第一記憶胞的忙碌時間並且根據所記錄的忙碌時間來決定第一記憶胞的(平均)程式化忙碌時間。在此忙碌時間內，第一記憶胞的程式化操作尚未完成。
第一記憶胞的重試計數用以表示完成對應於第一記憶胞或者其他與第一記憶胞有關聯的記憶胞(以下稱為第二記憶胞)之解碼所需要重覆執行的硬解碼程序的一總次數，或者平均需要執行幾次硬解碼程序才能成完成對應於第一記憶胞或第二記憶胞之解碼。在一範例實施例中，記憶體管理電路502會指示程式化可複寫式非揮發性記憶體模組406中的第二記憶胞。爾後，當欲讀取儲存於第二記憶胞中的資料時，錯誤檢查與校正電路508會對應於第二記憶胞執行至少一次(以下稱為第一次數)的硬解碼程序。記憶體管理電路502會記錄此第一次數並且根據此第一次數來決定第一記憶胞的重試計數。
在一範例實施例中，映射至第一記憶胞的一邏輯單元(以下稱為第一邏輯單元)是接續於映射至第二記憶胞的另一邏輯單元(以下稱為第二邏輯單元)。例如，當主機系統11指示儲存一資料至多個連續排列(或編號)的邏輯單元時，此資料的一第一部份先被儲存至第二邏輯單元，而此資料的一第二部份接續地被儲存至第一邏輯單元。因此，若此資料的第一部分被儲存至第二記憶胞並且此資料的第二部分被儲存至第一記憶胞，則第二邏輯單元會被映射至第二記憶胞或第二記憶胞所屬的實體單元，並且第一邏輯單元會被映射至第一記憶胞或第一記憶胞所屬的實體單元。爾後，當欲連續地讀取儲存於第二記憶胞與第一記憶胞的資料時，對應於第二記憶胞的硬解碼程序會先被執行並且記憶體管理電路502可據以更新第一記憶胞的重試計數。爾後，當欲執行對應於第一記憶胞的解碼時，記憶體管理電路502可以根據第一記憶胞的重試計數來判定第一記憶胞屬於第一類記憶胞或第二類記憶胞。在一範例實施例中，第一記憶胞與第二記憶胞是包含於(或屬於)可複寫式非揮發性記憶體模組406中的同一個實體抹除單元。
在一範例實施例中，第一記憶胞的損耗參數正相關於第一記憶胞的損耗程度值。例如，若第一記憶胞的抹除計數、程式化計數、讀取計數、位元錯誤率、資料儲存時間、程式化忙碌時間及重試計數的至少其中之一越高，則第一記憶胞的損耗程度值就越大。例如，在一範例實施例中，當第一記憶胞的抹除計數小於200時，第一記憶胞會被視為第一類記憶胞；當第一記憶胞持續地被使用導致其抹除計數高於200時，第一記憶胞會被視為第二類記憶胞。此外，在另一範例實施例中，環境的溫度、濕度等各種會隨著記憶胞之使用時間、使用狀態或使用程度來影響記憶胞之可靠度的參數都可以被視為第一記憶胞的損耗參數，從而影響對於第一記憶胞是否屬於第一類記憶胞(或第二類記憶胞)之判斷。
在一範例實施例中，在判定第一記憶胞屬於第一類記憶胞與第二類記憶胞的其中之一之後，這個判斷結果可以直接套用至與第一記憶胞屬於同一個實體抹除單元之其他記憶胞(以下稱為第三記憶胞)。爾後，當對應於第三記憶胞的第一硬解碼程序失敗時，此判斷結果可以被用來決定對應於第三記憶胞是要接續使用硬解碼程序還是直接切換到軟解碼程序。或者，在另一範例實施例中，當判定上述第二記憶胞屬於第一類記憶胞與第二類記憶胞的其中之一之後，這個判斷結果亦可以直接套用至第一記憶胞。
在一範例實施例中，在接續於第一硬解碼程序之後執行的軟解碼程序中，所使用的通道可靠度資訊會是一組預設通道可靠度資訊。若使用此預設通道可靠度資訊的軟解碼程序失敗，則記憶體管理電路502會追蹤(track)一個最佳(optimal)讀取電壓準位並根據此最佳讀取電壓準位來調整軟決策電壓準位。以圖9為例，此最佳讀取電壓準位會被設定在分布910與920之間的「V」字形的最低點(例如，讀取電壓準位VS3 附近)。然後，記憶體管理電路502會指示基於調整後的軟決策電壓準位來再次讀取第一記憶胞以獲得相對應的軟位元資訊，並且錯誤檢查與校正電路508會根據所獲得的軟位元資訊與預設通道可靠度資訊執行下一個軟解碼程序。若此軟解碼程序更正了相應的碼字中的所有錯誤，表示解碼成功，錯誤檢查與校正電路508會輸出解碼成功的位元並且結束軟解碼程序(或整個解碼程序)。
若此軟解碼程序仍然失敗，則記憶體管理電路502會判斷軟解碼程序的執行次數是否達到另一門檻值(以下稱為第二門檻值)。若軟解碼程序的執行次數已達到第二門檻值，則記憶體管理電路502會判定解碼失敗並且結束軟解碼程序(或結束整個解碼程序)。若軟解碼程序的執行次數尚未達到第二門檻值，則記憶體管理電路502會再次查詢上述查找表以調整所使用的通道可靠度資訊並根據調整後的通道可靠度資訊再次執行下一個軟解碼程序。
圖10是根據本發明的一範例實施例所繪示的解碼方法的流程圖。
請參照圖10，在步驟S1001中，程式化第一記憶胞。在步驟S1002中，基於硬決策電壓準位讀取第一記憶胞以獲得硬位元資訊。在步驟S1003中，根據所獲得的硬位元資訊執行硬解碼程序。在步驟S1004中，判斷所執行的硬解碼程序是否失敗(或成功)。若所執行的硬解碼程序成功，在步驟S1005中，輸出解碼成功的位元並結束硬解碼程序。若所執行的硬解碼程序失敗，在步驟S1006中，判斷第一記憶胞是否屬於第一類記憶胞(或第二類記憶胞)。若第一記憶胞屬於第一類記憶胞，在步驟S1007中，調整硬決策電壓準位。然後，步驟S1002以及後續步驟會被重複執行。值得注意的是，在重覆執行的步驟S1002中，是使用於步驟S1007中調整後的硬決策電壓準位來讀取第一記憶胞。若第一記憶胞不屬於第一類記憶胞(即，屬於第二類記憶胞)，則在步驟S1008中，切換至軟解碼模式並且基於多個軟決策電壓準位來讀取第一記憶胞以獲得軟位元資訊。在步驟S1009中，根據所獲得的軟位元資訊來執行軟解碼程序。
圖11A與圖11B是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。
請參照圖11A，在步驟S1101中，程式化第一記憶胞。在步驟S1102中，基於硬決策電壓準位讀取第一記憶胞以獲得硬位元資訊。在步驟S1103中，根據所獲得的硬位元資訊執行硬解碼程序。在步驟S1104中，判斷所執行的硬解碼程序是否失敗(或成功)。若所執行的硬解碼程序成功，在步驟S1105中，輸出解碼成功的位元並結束硬解碼程序。若所執行的硬解碼程序失敗，在步驟S1106中，判斷已執行的硬解碼程序的執行次數是否達到第一門檻值。若已執行的硬解碼程序的執行次數已達到第一門檻值(例如，高於或等於第一門檻值)，接續執行步驟S1105。若已執行的硬解碼程序的執行次數尚未達到第一門檻值(例如，低於第一門檻值)，則在步驟S1107中，判斷第一記憶胞是否屬於第一類記憶胞(或第二類記憶胞)。若第一記憶胞屬於第一類記憶胞，在步驟S1108中，調整硬決策電壓準位。然後，步驟S1102以及後續步驟會被重複執行。若第一記憶胞不屬於第一類記憶胞(即，屬於第二類記憶胞)，則在步驟S1109中，基於多個軟決策電壓準位來讀取第一記憶胞以獲得軟位元資訊。在步驟S1110中，根據所獲得的軟位元資訊來執行軟解碼程序。
請接續參照圖11B，在步驟S1111中，判斷所執行的軟解碼程序是否失敗(或成功)。若所執行的軟解碼程序成功，在步驟S1112中，輸出解碼成功的位元並結束軟解碼程序。若所執行的軟解碼程序失敗，在步驟S1113中，追蹤最佳讀取電壓準位並調整軟決策電壓準位。在步驟S1114中，基於調整後的軟決策電壓準位讀取第一記憶胞以獲得軟位元資訊。在步驟S1115中，根據所獲得的軟位元資訊執行軟解碼程序。在步驟S1116中，判斷所執行的軟解碼程序是否失敗(或成功)。若所執行的軟解碼程序成功，接續執行步驟S1112。若所執行的軟解碼程序失敗，在步驟S1117中，判斷已執行的軟解碼程序的執行次數是否達到第二門檻值。若已執行的軟解碼程序的執行次數已達到第二門檻值(例如，高於或等於第二門檻值)，則接續執行步驟S1112。若已執行的軟解碼程序的執行次數尚未達到第二門檻值(例如，低於第二門檻值)，則在步驟S1118中，更新軟解碼程序所使用的可靠度資訊(例如，對數相似度比值)。然後，步驟S1115以及後續步驟會被重複執行。
然而，圖10、圖11A及圖11B中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10、圖11A及圖11B中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10、圖11A及圖11B的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，若對於第一記憶胞的第一硬解碼程序失敗且第一記憶胞屬於第一類記憶胞，則對於此第一記憶胞的解碼會始終維持在硬解碼模式。然而，若對於第一記憶胞的第一硬解碼程序失敗且第一記憶胞不屬於第一類記憶胞(例如，第一記憶胞屬於第二類記憶胞)，則對於此第一記憶胞的解碼會直接切換到軟解碼模式。藉此，相對於一般制式的解碼流程(例如，只能執行硬解碼，或者硬解碼失敗後直接切換至軟解碼)，本發明可以根據記憶胞的使用狀態而在解碼速度與解碼成功率之間取得平衡。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
601‧‧‧儲存區
602‧‧‧取代區
610(0)~610(B)‧‧‧實體抹除單元
612(0)~612(C)‧‧‧邏輯單元
710、720、711、712、721、722、810、820、910、920‧‧‧分布
731、741‧‧‧重疊區域
901~906‧‧‧區域
931、941‧‧‧軟位元資訊
S1001‧‧‧步驟(程式化第一記憶胞)
S1002‧‧‧步驟(基於硬決策電壓準位讀取第一記憶胞以獲得硬位元資訊)
S1003‧‧‧步驟(根據所獲得的硬位元資訊執行硬解碼程序)
S1004‧‧‧步驟(硬解碼程序是否失敗)
S1005‧‧‧步驟(結束硬解碼程序)
S1006‧‧‧步驟(第一記憶胞是否屬於第一類記憶胞)
S1007‧‧‧步驟(調整硬決策電壓準位)
S1008‧‧‧步驟(基於多個軟決策電壓準位讀取第一記憶胞以獲得軟位元資訊)
S1009‧‧‧步驟(根據所獲得的軟位元資訊執行軟解碼程序)
S1101‧‧‧步驟(程式化第一記憶胞)
S1102‧‧‧步驟(基於硬決策電壓準位讀取第一記憶胞以獲得硬位元資訊)
S1103‧‧‧步驟(根據所獲得的硬位元資訊執行硬解碼程序)
S1104‧‧‧步驟(硬解碼程序是否失敗)
S1105‧‧‧步驟(結束硬解碼程序)
S1106‧‧‧步驟(硬解碼程序的執行次數是否達到一第一門檻值)
S1107‧‧‧步驟(第一記憶胞是否屬於第一類記憶胞)
S1108‧‧‧步驟(調整硬決策電壓準位)
S1109‧‧‧步驟(基於多個軟決策電壓準位讀取第一記憶胞以獲得軟位元資訊)
S1110‧‧‧步驟(根據所獲得的軟位元資訊執行軟解碼程序)
S1111‧‧‧步驟(軟解碼程序是否失敗)
S1112‧‧‧步驟(結束軟解碼程序)
S1113‧‧‧步驟(追蹤最佳讀取電壓準位並調整軟決策電壓準位)
S1114‧‧‧步驟(基於調整後的軟決策電壓準位讀取第一記憶胞以獲得軟位元資訊)
S1115‧‧‧步驟(根據所獲得的軟位元資訊執行軟解碼程序)
S1116‧‧‧步驟(軟解碼程序是否失敗)
S1117‧‧‧步驟(軟解碼程序的執行次數是否達到一第二門檻值)
S1118‧‧‧步驟(更新軟解碼程序所使用的可靠度資訊)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的多個記憶胞的臨界電壓分佈的示意圖。 圖8是根據本發明的一範例實施例所繪示的硬解碼程序的示意圖。 圖9是根據本發明的一範例實施例所繪示的軟解碼程序的示意圖。 圖10是根據本發明的一範例實施例所繪示的解碼方法的流程圖。 圖11A與圖11B是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。
S1001‧‧‧步驟(程式化第一記憶胞)
S1002‧‧‧步驟(基於硬決策電壓準位讀取第一記憶胞以獲得硬位元資訊)
S1003‧‧‧步驟(根據所獲得的硬位元資訊執行硬解碼程序)
S1004‧‧‧步驟(硬解碼程序是否失敗)
S1005‧‧‧步驟(結束硬解碼程序)
S1006‧‧‧步驟(第一記憶胞是否屬於第一類記憶胞)
S1007‧‧‧步驟(調整硬決策電壓準位)
S1008‧‧‧步驟(基於多個軟決策電壓準位讀取第一記憶胞以獲得軟位元資訊)
S1009‧‧‧步驟(根據所獲得的軟位元資訊執行軟解碼程序)

Claims (27)

  1. 一種解碼方法，用於包括多個記憶胞的一可複寫式非揮發性記憶體模組，該解碼方法包括： 程式化該些記憶胞中的至少一第一記憶胞； 基於一第一硬決策電壓準位讀取該至少一第一記憶胞以獲得一第一硬位元資訊； 根據該第一硬位元資訊執行一硬解碼程序並判斷該硬解碼程序是否失敗； 若該硬解碼程序失敗，判斷該至少一第一記憶胞屬於一第一類記憶胞或一第二類記憶胞； 若該至少一第一記憶胞屬於該第一類記憶胞，基於一第二硬決策電壓準位讀取該至少一第一記憶胞以獲得一第二硬位元資訊並根據該第二硬位元資訊執行該硬解碼程序，其中該第二硬決策電壓準位與該第一硬決策電壓準位不同，其中該第一硬位元資訊所包含的一第一硬位元之總數等於該第二硬位元資訊所包含的一第二硬位元之總數；以及 若該第一記憶胞屬於該第二類記憶胞，基於多個軟決策電壓準位讀取該至少一第一記憶胞以獲得一軟位元資訊並根據該軟位元資訊執行一軟解碼程序，其中該第二硬位元資訊所包含的該第二硬位元之總數小於該軟位元資訊所包含的一軟位元之總數。
  2. 如申請專利範圍第1項所述的解碼方法，其中判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的步驟包括： 若該至少一第一記憶胞的一損耗程度符合一預設條件，判定該至少一第一記憶胞屬於該第一類記憶胞；以及 若該至少一第一記憶胞的該損耗程度不符合該預設條件，判定該至少一第一記憶胞屬於該第二類記憶胞。
  3. 如申請專利範圍第2項所述的解碼方法，其中判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的步驟更包括： 判斷該至少一第一記憶胞的一損耗程度值是否小於一預設值； 若該至少一第一記憶胞的該損耗程度值小於該預設值，判定該至少一第一記憶胞的該損耗程度符合該預設條件；以及 若該至少一第一記憶胞的該損耗程度值等於或大於該預設值，判定該至少一第一記憶胞的該損耗程度不符合該預設條件。
  4. 如申請專利範圍第3項所述的解碼方法，其中判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的步驟更包括： 根據該至少一第一記憶胞的一損耗參數決定該至少一第一記憶胞的該損耗程度值，其中該至少一第一記憶胞的該損耗參數包括一抹除計數、一程式化計數、一讀取計數、一位元錯誤率、一資料儲存時間、一程式化忙碌時間及一重試計數的至少其中之一。
  5. 如申請專利範圍第4項所述的解碼方法，更包括： 當程式化該至少一第一記憶胞時，記錄用於程式化該至少一第一記憶胞的一忙碌時間；以及 根據該忙碌時間決定該程式化忙碌時間。
  6. 如申請專利範圍第4項所述的解碼方法，更包括： 程式化該些記憶胞中的至少一第二記憶胞； 讀取該至少一第二記憶胞並對應於該至少一第二記憶胞執行一第一次數的該硬解碼程序；以及 根據該第一次數決定該重試計數。
  7. 如申請專利範圍第6項所述的解碼方法，其中映射至該至少一第一記憶胞的一第一邏輯單元是接續於映射至該至少一第二記憶胞的一第二邏輯單元。
  8. 如申請專利範圍第6項所述的解碼方法，其中該至少一第一記憶胞與該至少一第二記憶胞屬於該可複寫式非揮發性記憶體模組中的同一個實體抹除單元。
  9. 如申請專利範圍第2項所述的解碼方法，其中判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的步驟更包括： 判斷該至少一第一記憶胞的一臨界電壓分布是否符合一預設分布； 若該至少一第一記憶胞的該臨界電壓分布符合該預設分布，判定該至少一第一記憶胞的該損耗程度符合該預設條件；以及 若該至少一第一記憶胞的該臨界電壓分布不符合該預設分布，判定該至少一第一記憶胞的該損耗程度不符合該預設條件。
  10. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個記憶胞；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以發送一寫入指令序列，其用以指示程式化該些記憶胞中的至少一第一記憶胞， 其中該記憶體控制電路單元更用以發送一第一硬讀取指令序列，其用以指示基於一第一硬決策電壓準位讀取該至少一第一記憶胞以獲得一第一硬位元資訊， 其中該記憶體控制電路單元更用以根據該第一硬位元資訊執行一硬解碼程序並判斷該硬解碼程序是否失敗， 其中若該硬解碼程序失敗，該記憶體控制電路單元更用以判斷該至少一第一記憶胞屬於一第一類記憶胞或一第二類記憶胞， 其中若該至少一第一記憶胞屬於該第一類記憶胞，該記憶體控制電路單元更用以發送一第二硬讀取指令序列，其用以指示基於一第二硬決策電壓準位讀取該至少一第一記憶胞以獲得一第二硬位元資訊， 其中該記憶體控制電路單元更用以根據該第二硬位元資訊執行該硬解碼程序，其中該第二硬決策電壓準位與該第一硬決策電壓準位不同，其中該第一硬位元資訊所包含的一第一硬位元之總數等於該第二硬位元資訊所包含的一第二硬位元之總數， 其中若該第一記憶胞屬於該第二類記憶胞，該記憶體控制電路單元更用以發送一軟讀取指令序列，其用以指示基於多個軟決策電壓準位讀取該至少一第一記憶胞以獲得一軟位元資訊， 其中該記憶體控制電路單元更用以根據該軟位元資訊執行一軟解碼程序，其中該第二硬位元資訊所包含的該第二硬位元之總數小於該軟位元資訊所包含的一軟位元之總數。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的操作包括： 若該至少一第一記憶胞的一損耗程度符合一預設條件，判定該至少一第一記憶胞屬於該第一類記憶胞；以及 若該至少一第一記憶胞的該損耗程度不符合該預設條件，判定該至少一第一記憶胞屬於該第二類記憶胞。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的操作更包括： 判斷該至少一第一記憶胞的一損耗程度值是否小於一預設值； 若該至少一第一記憶胞的該損耗程度值小於該預設值，判定該至少一第一記憶胞的該損耗程度符合該預設條件；以及 若該至少一第一記憶胞的該損耗程度值等於或大於該預設值，判定該至少一第一記憶胞的該損耗程度不符合該預設條件。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該記憶體控制電路單元判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的操作更包括： 根據該至少一第一記憶胞的一損耗參數決定該至少一第一記憶胞的該損耗程度值，其中該至少一第一記憶胞的該損耗參數包括一抹除計數、一程式化計數、一讀取計數、一位元錯誤率、一資料儲存時間、一程式化忙碌時間及一重試計數的至少其中之一。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中當程式化該至少一第一記憶胞時，該記憶體控制電路單元更用以記錄用於程式化該至少一第一記憶胞的一忙碌時間， 其中該記憶體控制電路單元更用以根據該忙碌時間決定該程式化忙碌時間。
  15. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以指示程式化該些記憶胞中的至少一第二記憶胞， 其中該記憶體控制電路單元更用以指示讀取該至少一第二記憶胞並對應於該至少一第二記憶胞執行一第一次數的該硬解碼程序， 其中該記憶體控制電路單元更用以根據該第一次數決定該重試計數。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中映射至該至少一第一記憶胞的一第一邏輯單元是接續於映射至該至少一第二記憶胞的一第二邏輯單元。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該至少一第一記憶胞與該至少一第二記憶胞屬於該可複寫式非揮發性記憶體模組中的同一個實體抹除單元。
  18. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的操作更包括： 判斷該至少一第一記憶胞的一臨界電壓分布是否符合一預設分布； 若該至少一第一記憶胞的該臨界電壓分布符合該預設分布，判定該至少一第一記憶胞的該損耗程度符合該預設條件；以及 若該至少一第一記憶胞的該臨界電壓分布不符合該預設分布，判定該至少一第一記憶胞的該損耗程度不符合該預設條件。
  19. 一種記憶體控制電路單元，用於控制包括多個記憶胞的一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一錯誤檢查與校正電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路， 其中該記憶體控制電路單元用以發送一寫入指令序列，其用以指示程式化該些記憶胞中的至少一第一記憶胞， 其中該記憶體管理電路更用以發送一第一硬讀取指令序列，其用以指示基於一第一硬決策電壓準位讀取該至少一第一記憶胞以獲得一第一硬位元資訊， 其中該錯誤檢查與校正電路用以根據該第一硬位元資訊執行一硬解碼程序， 其中該記憶體管理電路更用以判斷該硬解碼程序是否失敗， 其中若該硬解碼程序失敗，該記憶體管理電路更用以判斷該至少一第一記憶胞屬於一第一類記憶胞或一第二類記憶胞， 其中若該至少一第一記憶胞屬於該第一類記憶胞，該記憶體管理電路更用以發送一第二硬讀取指令序列，其用以指示基於一第二硬決策電壓準位讀取該至少一第一記憶胞以獲得一第二硬位元資訊， 其中該錯誤檢查與校正電路更用以根據該第二硬位元資訊執行該硬解碼程序，其中該第二硬決策電壓準位與該第一硬決策電壓準位不同，其中該第一硬位元資訊所包含的一第一硬位元之總數等於該第二硬位元資訊所包含的一第二硬位元之總數， 其中若該第一記憶胞屬於該第二類記憶胞，該記憶體管理電路更用以發送一軟讀取指令序列，其用以指示基於多個軟決策電壓準位讀取該至少一第一記憶胞以獲得一軟位元資訊， 其中該錯誤檢查與校正電路更用以根據該軟位元資訊執行一軟解碼程序，其中該第二硬位元資訊所包含的該第二硬位元之總數小於該軟位元資訊所包含的一軟位元之總數。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該記憶體管理電路判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的操作包括： 若該至少一第一記憶胞的一損耗程度符合一預設條件，判定該至少一第一記憶胞屬於該第一類記憶胞；以及 若該至少一第一記憶胞的該損耗程度不符合該預設條件，判定該至少一第一記憶胞屬於該第二類記憶胞。
  21. 如申請專利範圍第20項所述的記憶體控制電路單元，其中該記憶體管理電路判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的操作更包括： 判斷該至少一第一記憶胞的一損耗程度值是否小於一預設值； 若該至少一第一記憶胞的該損耗程度值小於該預設值，判定該至少一第一記憶胞的該損耗程度符合該預設條件；以及 若該至少一第一記憶胞的該損耗程度值等於或大於該預設值，判定該至少一第一記憶胞的該損耗程度不符合該預設條件。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該記憶體管理電路判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的操作更包括： 根據該至少一第一記憶胞的一損耗參數決定該至少一第一記憶胞的該損耗程度值，其中該至少一第一記憶胞的該損耗參數包括一抹除計數、一程式化計數、一讀取計數、一位元錯誤率、一資料儲存時間、一程式化忙碌時間及一重試計數的至少其中之一。
  23. 如申請專利範圍第22項所述的記憶體控制電路單元，其中當程式化該至少一第一記憶胞時，該記憶體管理電路更用以記錄用於程式化該至少一第一記憶胞的一忙碌時間， 其中該記憶體管理電路更用以根據該忙碌時間決定該程式化忙碌時間。
  24. 如申請專利範圍第22項所述的記憶體控制電路單元，其中該記憶體管理電路更用以指示程式化該些記憶胞中的至少一第二記憶胞， 其中該記憶體管理電路更用以指示讀取該至少一第二記憶胞， 其中該錯誤檢查與校正電路更用以對應於該至少一第二記憶胞執行一第一次數的該硬解碼程序， 其中該記憶體管理電路更用以根據該第一次數決定該重試計數。
  25. 如申請專利範圍第24項所述的記憶體控制電路單元，其中映射至該至少一第一記憶胞的一第一邏輯單元是接續於映射至該至少一第二記憶胞的一第二邏輯單元。
  26. 如申請專利範圍第24項所述的記憶體控制電路單元，其中該至少一第一記憶胞與該至少一第二記憶胞屬於該可複寫式非揮發性記憶體模組中的同一個實體抹除單元。
  27. 如申請專利範圍第20項所述的記憶體控制電路單元，其中該記憶體管理電路判斷該至少一第一記憶胞屬於該第一類記憶胞或該第二類記憶胞的操作更包括： 判斷該至少一第一記憶胞的一臨界電壓分布是否符合一預設分布； 若該至少一第一記憶胞的該臨界電壓分布符合該預設分布，判定該至少一第一記憶胞的該損耗程度符合該預設條件；以及 若該至少一第一記憶胞的該臨界電壓分布不符合該預設分布，判定該至少一第一記憶胞的該損耗程度不符合該預設條件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI751620B (zh) * 2020-07-23 2022-01-01 群聯電子股份有限公司 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI670715B (zh) * 2017-04-06 2019-09-01 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI702602B (zh) 2017-06-22 2020-08-21 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US10163500B1 (en) * 2017-09-30 2018-12-25 Intel Corporation Sense matching for hard and soft memory reads
US10621035B2 (en) 2017-10-18 2020-04-14 Intel Corporation Techniques for correcting data errors in memory devices
US10637511B2 (en) * 2017-12-18 2020-04-28 Western Digital Technologies, Inc Dynamic multi-stage decoding
US10636495B2 (en) * 2018-06-12 2020-04-28 Western Digital Technologies, Inc. Adjustable read retry order based on decoding success trend
TWI725368B (zh) * 2018-12-25 2021-04-21 群聯電子股份有限公司 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
TWI691963B (zh) * 2019-03-28 2020-04-21 大陸商深圳大心電子科技有限公司 資料讀取方法、儲存控制器與儲存裝置
KR20200139573A (ko) * 2019-06-04 2020-12-14 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
TWI705449B (zh) * 2019-09-16 2020-09-21 群聯電子股份有限公司 電壓識別方法、記憶體控制電路單元以及記憶體儲存裝置
CN111078146B (zh) * 2019-12-13 2023-11-14 合肥兆芯电子有限公司 存储器管理方法、存储器存储装置及存储器控制电路单元
CN111863099B (zh) * 2020-07-31 2023-03-21 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI777519B (zh) * 2021-04-26 2022-09-11 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
JP2023045614A (ja) * 2021-09-22 2023-04-03 キオクシア株式会社 メモリシステム

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3714910B2 (ja) * 2001-02-20 2005-11-09 株式会社エヌ・ティ・ティ・ドコモ ターボ受信方法及びその受信機
CA2465332C (en) * 2003-05-05 2012-12-04 Ron Kerr Soft input decoding for linear codes
US7260762B2 (en) * 2004-07-26 2007-08-21 Motorola, Inc. Decoder performance for block product codes
US8255758B2 (en) * 2008-01-21 2012-08-28 Apple Inc. Decoding of error correction code using partial bit inversion
US8539311B2 (en) * 2010-07-01 2013-09-17 Densbits Technologies Ltd. System and method for data recovery in multi-level cell memories
US8964464B2 (en) * 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
JP2012181761A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 半導体メモリ装置および復号方法
US8644067B2 (en) * 2011-11-30 2014-02-04 Sandisk Technologies Inc. Systems and methods of decoding data using soft bits at a non-binary decoder that uses probabilistic decoding
TWI576847B (zh) * 2012-03-02 2017-04-01 慧榮科技股份有限公司 讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與系統
US9177664B2 (en) * 2012-02-22 2015-11-03 Silicon Motion, Inc. Method, memory controller and system for reading data stored in flash memory
US9362003B2 (en) * 2012-03-09 2016-06-07 Sandisk Technologies Inc. System and method to decode data subject to a disturb condition
US9337865B2 (en) * 2012-05-04 2016-05-10 Seagate Technology Llc Log-likelihood ratio (LLR) dampening in low-density parity-check (LDPC) decoders
US8787079B2 (en) * 2012-05-07 2014-07-22 Sandisk Technologies Inc. Reading data from multi-level cell memory
US9239754B2 (en) * 2012-08-04 2016-01-19 Seagate Technology Llc Single read based soft-decision decoding of non-volatile memory
US9176815B2 (en) * 2013-11-28 2015-11-03 Seagate Technology Llc Flash channel with selective decoder likelihood dampening
TWI541819B (zh) * 2013-12-30 2016-07-11 慧榮科技股份有限公司 用來進行錯誤更正之方法、記憶裝置、與控制器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI751620B (zh) * 2020-07-23 2022-01-01 群聯電子股份有限公司 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
US11726709B2 (en) 2020-07-23 2023-08-15 Phison Electronics Corp. Memory control method, memory storage device and memory control circuit unit

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