TW201737261A - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

解碼方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。此解碼方法包括：從所述記憶胞中的多個第一記憶胞讀取資料；在對所述資料執行第一解碼程序之前，評估所述資料的錯誤位元發生率；以及根據所評估的錯誤位元發生率使用第一解碼參數來對所述資料執行所述第一解碼程序，其中所述第一解碼參數對應於在所述第一解碼程序中定位錯誤位元的一嚴謹度。藉此，可提升記憶體儲存裝置的解碼效率。

Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種解碼技術，且特別是有關於一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，記憶體裝置會內建有一或多種解碼機制，其用以更正從記憶體裝置讀取之資料中可能具有的錯誤。例如，此些解碼機制可能包括位元翻轉(Bit-Flipping)演算法、最小-總合(Min-Sum)演算法及總和-乘積(Sum-Product)演算法等解碼演算法。在記憶體裝置出廠時，記憶體裝置內建的解碼演算法會被配置為使用最佳化的操作參數。但是，隨著記憶體裝置的使用時間及/或使用頻率增加，記憶體裝置的通道狀態也會發生變化。若記憶體裝置的通道狀態變化太大，即便使用最佳化的操作參數也往往導致記憶體裝置的解碼效率低落。
有鑑於此，本發明提供一種解碼方法、記憶體儲存裝置及記憶體控制電路單元，可提升記憶體儲存裝置的解碼效率。
本發明的一範例實施例提供一種解碼方法，其用於包括多個記憶胞的可複寫式非揮發性記憶體模組，所述解碼方法包括：從所述記憶胞中的多個第一記憶胞讀取資料；在對所述資料執行第一解碼程序之前，評估所述資料的錯誤位元發生率；以及根據所評估的錯誤位元發生率使用第一解碼參數來對所述資料執行所述第一解碼程序，其中所述第一解碼參數對應於在所述第一解碼程序中定位錯誤位元的一嚴謹度(strict level)。
在本發明的一範例實施例中，評估所述資料的所述錯誤位元發生率之步驟包括：獲得所述第一記憶胞的臨界電壓分布，其中所述臨界電壓分布包括第一狀態與第二狀態，其中所述第一狀態對應至第一位元值，其中所述第二狀態對應至第二位元值，其中所述第一位元值與所述第二位元值不同；以及根據所述第一狀態與所述第二狀態之間的重疊區域所對應的記憶胞總數來評估所述資料的所述錯誤位元發生率。
在本發明的一範例實施例中，評估所述資料的所述錯誤位元發生率之步驟包括：對所述資料執行奇偶檢查程序以獲得多個校驗子；累加所述校驗子以獲得校驗子總合；以及根據所述校驗子總合評估所述資料的所述錯誤位元發生率，其中所評估的錯誤位元發生率正相關於所述校驗子總合。
在本發明的一範例實施例中，所述第一解碼參數為翻轉門檻值，所述第一解碼程序包括：獲得對應於所述資料中的每一個位元的校驗權重；以及翻轉所述資料中校驗權重大於所述翻轉門檻值的至少一位元。
在本發明的一範例實施例中，所述解碼方法更包括：判斷所述第一解碼程序是否失敗；若所述第一解碼程序失敗，根據所述第一解碼程序的執行結果重新評估所述資料的所述錯誤位元發生率；以及根據重新評估的錯誤位元發生率使用第二解碼參數來對所述資料執行第二解碼程序，其中所述第二解碼參數對應於在所述第二解碼程序中定位錯誤位元的嚴謹度。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以發送讀取指令序列，以指示從所述記憶胞中的多個第一記憶胞讀取資料，其中在對所述資料執行第一解碼程序之前，所述記憶體控制電路單元更用以評估所述資料的錯誤位元發生率，其中所述記憶體控制電路單元更用以根據所評估的錯誤位元發生率使用第一解碼參數來對所述資料執行所述第一解碼程序，其中所述第一解碼參數對應於在所述第一解碼程序中定位錯誤位元的嚴謹度。
在本發明的一範例實施例中，所述記憶體控制電路單元評估所述資料的所述錯誤位元發生率之操作包括：獲得所述第一記憶胞的臨界電壓分布，其中所述臨界電壓分布包括第一狀態與第二狀態，其中所述第一狀態對應至第一位元值，其中所述第二狀態對應至第二位元值，其中所述第一位元值與所述第二位元值不同；以及根據所述第一狀態與所述第二狀態之間的重疊區域所對應的記憶胞總數來評估所述資料的所述錯誤位元發生率。
在本發明的一範例實施例中，所述記憶體控制電路單元評估所述資料的所述錯誤位元發生率之操作包括：對所述資料執行奇偶檢查程序以獲得多個校驗子；累加所述校驗子以獲得校驗子總合；以及根據所述校驗子總合評估所述資料的所述錯誤位元發生率，其中所評估的錯誤位元發生率正相關於所述校驗子總合。
在本發明的一範例實施例中，所述第一解碼參數為翻轉門檻值，其中所述第一解碼程序包括：獲得對應於所述資料中的每一個位元的校驗權重；以及翻轉所述資料中校驗權重大於所述翻轉門檻值的至少一位元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以判斷所述第一解碼程序是否失敗，其中若所述第一解碼程序失敗，所述記憶體控制電路單元更用以根據所述第一解碼程序的執行結果重新評估所述資料的所述錯誤位元發生率，其中所述記憶體控制電路單元更用以根據重新評估的錯誤位元發生率使用第二解碼參數來對所述資料執行第二解碼程序，其中所述第二解碼參數對應於在所述第二解碼程序中定位錯誤位元的嚴謹度。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個記憶胞，所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路，其中所述記憶體管理電路用以發送讀取指令序列，以指示從所述記憶胞中的多個第一記憶胞讀取資料，其中在對所述資料執行第一解碼程序之前，所述記憶體管理電路更用以評估所述資料的錯誤位元發生率，其中所述錯誤檢查與校正電路用以根據所評估的錯誤位元發生率使用第一解碼參數來對所述資料執行所述第一解碼程序，其中所述第一解碼參數對應於在所述第一解碼程序中定位錯誤位元的嚴謹度。
在本發明的一範例實施例中，所述記憶體管理電路評估所述資料的所述錯誤位元發生率之操作包括：獲得所述第一記憶胞的臨界電壓分布，其中所述臨界電壓分布包括第一狀態與第二狀態，其中所述第一狀態對應至第一位元值，其中所述第二狀態對應至第二位元值，其中所述第一位元值與所述第二位元值不同；以及根據所述第一狀態與所述第二狀態之間的重疊區域所對應的記憶胞總數來評估所述資料的所述錯誤位元發生率。
在本發明的一範例實施例中，所述記憶體管理電路評估所述資料的所述錯誤位元發生率之操作包括：對所述資料執行奇偶檢查程序以獲得多個校驗子；累加所述校驗子以獲得校驗子總合；以及根據所述校驗子總合評估所述資料的所述錯誤位元發生率，其中所評估的錯誤位元發生率正相關於所述校驗子總合。
在本發明的一範例實施例中，所述嚴謹度正相關於所評估的錯誤位元發生率。
在本發明的一範例實施例中，所述嚴謹度正相關於所述第一解碼參數。
在本發明的一範例實施例中，所述第一解碼參數正相關於所評估的錯誤位元發生率。
在本發明的一範例實施例中，所述第一解碼參數為翻轉門檻值，其中所述第一解碼程序包括：獲得對應於所述資料中的每一個位元的校驗權重；以及翻轉所述資料中校驗權重大於所述翻轉門檻值的至少一位元。
在本發明的一範例實施例中，所述記憶體管理電路更用以判斷所述第一解碼程序是否失敗，其中若所述第一解碼程序失敗，所述記憶體管理電路更用以根據所述第一解碼程序的執行結果重新評估所述資料的所述錯誤位元發生率，其中所述錯誤檢查與校正電路更用以根據重新評估的錯誤位元發生率使用第二解碼參數來對所述資料執行第二解碼程序，其中所述第二解碼參數對應於在所述第二解碼程序中定位錯誤位元的嚴謹度。
基於上述，根據待解碼之資料的錯誤位元發生率，錯誤檢查與校正電路可彈性地基於一個特定的解碼參數來執行相應的解碼程序。其中，此解碼參數會對應於在相應的解碼程序中定位錯誤位元的嚴謹度。藉此，可在提高每一次的解碼程序之解碼成功率與提高整體解碼速度之間取得平衡，從而提高記憶體儲存裝置的解碼效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在本範例實施例中，可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
在本範例實施例中，記憶體管理電路502會配置多個邏輯單元以映射可複寫式非揮發性記憶體模組406中的實體抹除單元。其中一個邏輯單元可以是指一個邏輯位址、一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，一個邏輯單元可被映射至一或多個實體抹除單元。
在本範例實施例中，記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，錯誤檢查與校正電路508支援低密度奇偶檢查(low-density parity-check, LDPC)碼。例如，錯誤檢查與校正電路508可利用低密度奇偶檢查碼來編碼與解碼。在低密度奇偶檢查碼中，是用一個檢查矩陣(亦稱為奇偶檢查矩陣)來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣H ，並且一碼字標記為V 。依照以下方程式(1)，若奇偶檢查矩陣H 與碼字V 的相乘是零向量，表示碼字V 為有效的碼字。其中運算子表示模2(mod 2)的矩陣相乘。換言之，矩陣H 的零空間(null space)便包含了所有的有效碼字(valid codeword)。然而，本發明並不限制碼字V 的內容。例如，碼字V 也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。
…(1)
其中矩陣H 的維度是k -乘-n (k-by-n )，碼字V 的維度是1-乘-n 。k 與n 為正整數。碼字V 中包括了訊息位元與奇偶位元，即碼字V 可以表示成[U P ]，其中向量U 是由訊息位元所組成，而向量P 是由奇偶位元所組成。向量U 的維度是1-乘-(n-k )，而向量P 的維度是1-乘-k 。在一個碼字中，奇偶位元即是用來保護訊息位元並且可視為是對應於訊息位元產生的錯誤更正碼或錯誤檢查碼。其中，保護訊息位元例如是指維持訊息位元的正確性。例如，當從可複寫式非揮發性記憶體模組406中讀取一筆資料時，此資料中的奇偶位元即可用來更正相應的資料中可能存在的錯誤。
在一範例實施例中，一個碼字中的訊息位元與奇偶位元統稱為資料位元。例如，碼字V 中具有n 個資料位元，其中訊息位元的長度為(n-k )位元，並且奇偶位元的長度是k 位元。因此，碼字V 的碼率(code rate)為(n-k)/n 。
一般來說，在編碼時會使用一個產生矩陣(以下標記為G )，使得對於任意的向量U 都可滿足以下方程式(2)。其中產生矩陣G 的維度是(n-k )-乘-n 。
…(2)
由方程式(2)所產生的碼字V 為有效的碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。
…(3)
由於向量U 可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣H 以後，對應的產生矩陣G 也可被決定。
…(4)
在解碼一個碼字V 時，會先對碼字V 中的資料位元執行一個奇偶檢查程序，例如將奇偶檢查矩陣H 與碼字V 相乘以產生一個向量(以下標記為S ， 如以下方程式(5)所示)。若向量S 是零向量(即，向量S 中的每一個元素都是零)，則表示解碼成功並且可直接輸出碼字V 。若向量S 不是零向量(即，向量S 中的至少一個元素是零)，則表示碼字V 中存在至少一個錯誤並且碼字V 不是有效的碼字。
…(5)
向量S 的維度是k -乘-1。向量S 中的每一個元素亦稱為校驗子(syndrome)。若碼字V 不是有效的碼字，則錯誤檢查與校正電路508會執行一個解碼程序，以嘗試更正碼字V 中的錯誤。
圖6是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。
請參照圖6，奇偶檢查矩陣600的維度是k -乘-n 。例如，k 為8，並且n 為9。然而，本發明並不限制正整數k 與n 為多少。奇偶檢查矩陣600的每一列(row)亦代表了一限制(constraint)。以奇偶檢查矩陣600的第一列為例，若某一個碼字是有效碼字，則將此碼字中第3、5、8與第9個位元做模2(modulo-2)的加法之後，會得到位元“0”。在此領域有通常知識者應能理解如何用奇偶檢查矩陣600來編碼，在此便不再贅述。此外，奇偶檢查矩陣600僅為一個範例矩陣，而非用以限制本發明。
當記憶體管理電路502要將多個位元儲存至可複寫式非揮發性記憶體模組406時，錯誤檢查與校正電路508會對每(n -k )個欲被儲存的位元(即，訊息位元)都產生對應的k 個奇偶位元。接下來，記憶體管理電路502會把這n 個位元(即，資料位元)作為一個碼字寫入至可複寫式非揮發性記憶體模組406。
圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
請參照圖7，橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。例如，圖7是表示一個實體程式化單元中各個記憶胞的臨界電壓。假設狀態710對應於位元“1”(以下亦稱為第一位元值)並且狀態720對應於位元“0”(以下亦稱為第二位元值)，當某一個記憶胞的臨界電壓屬於狀態710時，此記憶胞所儲存的是位元“1”；相反地，若某一個記憶胞的臨界電壓屬於狀態720時，此記憶胞所儲存的是位元“0”。值得一提的是，在本範例實施例中，臨界電壓分佈中的一個狀態對應至一個位元值，並且記憶胞的臨界電壓分佈有兩種可能的狀態。然而，在其他範例實施例中，臨界電壓分佈中的每一個狀態也可以對應至多個位元值並且記憶胞的臨界電壓的分佈也可能有四種、八種或其他任意個狀態。此外，本發明也不限制每一個狀態所代表的位元。例如，在圖7的另一範例實施例中，狀態710也可以對應於位元“0”，而狀態720則對應於位元“1”。
在本範例實施例中，當要從可複寫式非揮發性記憶體模組406讀取資料時，記憶體管理電路202會發送一讀取指令序列至可複寫式非揮發性記憶體模組106。此讀取指令序列用以指示可複寫式非揮發性記憶體模組406讀取一個實體程式化單元中的多個記憶胞(以下亦稱為第一記憶胞)以獲得儲存於第一記憶胞中的資料。例如，根據此讀取指令序列，可複寫式非揮發性記憶體模組406可使用圖7中的讀取電壓701來讀取第一記憶胞。若第一記憶胞中的某一者的臨界電壓小於讀取電壓701，則此記憶胞會被導通，並且記憶體管理電路502會讀到位元“1”。相反地，若第一記憶胞中的某一者的臨界電壓大於讀取電壓701，則此記憶胞不會被導通，並且記憶體管理電路502會讀到位元“0”。此外，在另一範例實施例中，一次的讀取操作也可以是讀取多個實體程式化單元中的記憶胞或一個實體程式化單元中的部分記憶胞，本發明不加以限制。
在本範例實施例中，狀態710與狀態720之間包含一個重疊區域730。重疊區域730的面積正相關於第一記憶胞中臨界電壓落於重疊區域730內的記憶胞之總數。重疊區域730表示在第一記憶胞中有一些記憶胞所儲存的應該是位元“1”(屬於狀態710)，但其臨界電壓大於所施加的讀取電壓701；或者，在第一記憶胞中有一些記憶胞所儲存的應該是位元“0”(屬於狀態720)，但其臨界電壓小於所施加的讀取電壓701。換言之，經由施加讀取電壓701所讀取的資料中，有部份的位元會有錯誤。
一般來說，若第一記憶胞的使用時間很短(例如，資料在第一記憶胞中存放時間不長)及/或第一記憶胞的使用頻率很低(例如，第一記憶胞的讀取計數、寫入計數及/或抹除計數不高)，重疊區域730之面積通常很小，甚至可能不存在重疊區域730(即，狀態710與720不重疊)。或者，若記憶體儲存裝置10才剛出廠，則重疊區域730通常不存在。若重疊區域730的面積很小，經由施加讀取電壓701而從第一記憶胞讀取到的資料中的錯誤位元往往較少。
然而，隨著可複寫式非揮發性記憶體模組406(或第一記憶胞)的使用時間及/或使用頻率增加，重疊區域730的面積也會逐漸加大。例如，若第一記憶胞的使用時間很長(例如，資料在第一記憶胞中存放時間很長)及/或第一記憶胞的使用頻率很高(例如，第一記憶胞的讀取計數、寫入計數及/或抹除計數很高)，則重疊區域730之面積會變大(例如，狀態710與720會變更平坦及/或狀態710與720彼此更靠近)。若重疊區域730的面積很大，則經由施加讀取電壓701而從第一記憶胞讀取到的資料中的錯誤位元往往較多。換言之，重疊區域730的面積會正相關於從第一記憶胞毒取出來的資料中錯誤位元的發生機率(以下亦稱為錯誤位元發生率)。
在本範例實施例中，在從可複寫式非揮發性記憶體模組406接收所讀取之資料之後，錯誤檢查與校正電路508會執行一奇偶檢查程序以驗證此資料中是否存在錯誤。若判定資料中存在錯誤，則錯誤檢查與校正電路508會執行解碼程序來嘗試更正資料中的錯誤。
在本範例實施例中，錯誤檢查與校正電路508是執行迭代(iteration)解碼程序。一個迭代解碼程序是用來解碼來自於可複寫式非揮發性記憶體模組406的一筆資料。例如，資料中的一個解碼單位為一個碼字。在一個迭代解碼程序中，用於檢查資料之正確性的奇偶檢查程序與用於更正資料中的錯誤之解碼程序會重覆執行，直到成功的解碼或迭代次數到達一預定次數為止。若迭代次數到達此預定次數，表示解碼失敗，並且錯誤檢查與校正電路508會停止解碼。此外，若經由奇偶檢查程序判定某一資料中不存在錯誤，則錯誤檢查與校正電路508會輸出此資料。
圖8是根據本發明的一範例實施例所繪示的奇偶檢查程序的示意圖。
請參照圖8，假設從第一記憶胞中讀取的資料包含碼字801，則在奇偶檢查程序中，根據方程式(5)，奇偶檢查矩陣800會與碼字801相乘並且獲得校驗向量802(即，向量S )。其中，碼字801中的每一個位元是對應到校驗向量802中的至少一個元素(即，校驗子)。舉例來說，碼字801中的位元V0 (對應至奇偶檢查矩陣800中的第一行)是對應到校驗子S1 、S4 及S7 ；位元V1 (對應至奇偶檢查矩陣800中的第二行)是對應到校驗子S2 、S3 及S6 ，以此類推。若位元V0 是錯誤位元，則校驗子S1 、S4 及S7 的至少其中之一可能會是“1”。若位元V1 是錯誤位元，則校驗子S2 、S3 及S6 的至少其中之一可能會是“1”，以此類推。
換言之，若校驗子S0 ~S7 皆是“0”，表示碼字801中可能沒有錯誤位元，因此錯誤檢查與校正電路508可直接輸出碼字801。然而，若碼字801中具有至少一個錯誤位元，則校驗子S0 ~S7 的至少其中之一可能會是“1”，並且錯誤檢查與校正電路508會對碼字801執行一個解碼程序。
在本範例實施例中，錯誤檢查與校正電路508支援一或多種解碼演算法。例如，錯誤檢查與校正電路508可支援位元翻轉(Bit-Flipping)演算法、最小-總合(Min-Sum)演算法及總和-乘積(Sum-Product)演算法等解碼演算法的至少其中之一，且可採用之解碼演算法的類型不限於上述。在判定資料中存在錯誤之後，錯誤檢查與校正電路508會基於一種解碼演算法來執行一個解碼程序。此外，連續執行的兩個解碼程序可以是基於相同或不同的解碼演算法而執行。
在本範例實施例中，在對某一資料執行一解碼程序之前，記憶體管理電路502會評估此資料的錯誤位元發生率。其中，若所評估的錯誤位元發生率越高，表示此資料中包含錯誤位元的機率越高及/或此資料中錯誤位元的總數也可能越多。根據所評估的錯誤位元發生率，錯誤檢查與校正電路508會使用一個解碼參數來對此資料執行解碼程序。其中，此解碼參數用於調整錯誤檢查與校正電路508在此解碼程序中定位錯誤位元的嚴謹度(strict level)。
在本範例實施例中，所述嚴謹度與錯誤位元的判定標準有關。例如，若基於較高的嚴謹度來定位錯誤位元，錯誤檢查與校正電路508對於資料中錯誤位元的判定標準較為嚴格，從而資料中任一位元被誤判為錯誤位元的機率可被降低。但是相應地，在一個解碼程序中被更正的錯誤位元之數目也可能減少，從而錯誤檢查與校正電路508可能需要執行更多的解碼程序才能更正資料中的所有錯誤。換言之，若基於較高的嚴謹度來定位錯誤位元，需要執行的解碼程序可能增加，但好處是可減少將資料中的部分位元誤判為錯誤位元之機率。在某些情況下(例如，所評估之資料的錯誤位元發生率較高時)，在解碼程序中基於較高的嚴謹度來定位錯誤位元可提高資料的解碼效率。
另一方面，若基於較低的嚴謹度來定位錯誤位元，錯誤檢查與校正電路508對於資料中錯誤位元的判定標準較為寬鬆，從而在一個解碼程序中被識別為錯誤位元並且被更正的位元之總數可能較多。但是相應地，錯誤位元的誤判率也可能提高，從而錯誤檢查與校正電路508可能會在多個連續執行的解碼程序中重覆改變資料中同一個位元的位元值。換言之，若基於較低的嚴謹度來定位錯誤位元，資料中的部分位元在不同解碼程序中可能會被重複更正，但好處是可以在同一個解碼程序中更正更多錯誤。在某些情況下(例如，所評估之資料的錯誤位元發生率較低時)，在解碼程序中基於較低的嚴謹度來定位錯誤位元可提高資料的解碼效率。
一般來說，若待解碼之資料中的錯誤位元較多(例如，錯誤位元之總數超過一預設值)，每一個解碼程序的解碼成功率有限，並且資料中每一個位元在一解碼程序中是否被正確地的更正都攸關於對於此資料的解碼是否成功、對於此資料執行解碼程序的次數及/或完成解碼所需的時間。因此，在本範例實施例中，若所評估之資料的錯誤位元發生率較高，錯誤檢查與校正電路508會使用對應於較高之嚴謹度的解碼參數來對此資料執行解碼程序。
另一方面，若待解碼之資料中的錯誤位元較少(例如，錯誤位元之總數少於一預設值)，每一個解碼程序都具有較高的解碼成功率，並且任一解碼程序都有可能更正資料中全部或大部分的錯誤位元。因此，在本範例實施例中，若所評估之資料的錯誤位元發生率較低，錯誤檢查與校正電路508會使用對應於較低之嚴謹度的解碼參數來對此資料執行解碼程序。換言之，在對於某一資料執行的解碼程序中定位錯誤位元的嚴謹度會正相關於對於此資料所評估的錯誤位元發生率。藉此，無論待解碼之資料中的錯誤位元是多還是少，都有較高的機率來加速錯誤位元之收斂(convergence)並且提高解碼效率。
在本範例實施例中，錯誤檢查與校正電路508預設是根據位元翻轉演算法來執行迭代解碼程序。在此迭代解碼程序中，每一個解碼程序都會嘗試更正(以下亦稱為翻轉)資料中的至少一個位元。例如，錯誤檢查與校正電路508是基於一個翻轉門檻值來識別資料中需要翻轉之位元(即錯誤位元)。也就是說，在本範例實施例中，錯誤檢查與校正電路508所使用的解碼參數是指對應於位元翻轉演算法的翻轉門檻值。
請參照圖8，在一個解碼程序中，錯誤檢查與校正電路508會根據奇偶檢查矩陣800與校驗向量802來計算碼字801中每一個位元的校驗權重。例如，錯誤檢查與校正電路508會將對應至碼字801中同一個位元的校驗子相加以取得此位元的校驗權重。如圖8所示，位元V0 的校驗權重等於校驗子S1 、S4 及S7 的相加；位元V1 的校驗權重等於校驗子S2 、S3 及S6 的相加，以此類推。值得注意的是，在此對校驗子S0 ~S7 所做的加法是一般的加法，而不是模2的加法。例如，錯誤檢查與校正電路208可以透過以下方程式(6)來取得碼字801中每一個位元的校驗權重。其中，向量f 中的每一個元素即可用來表示碼字中每一個位元的校驗權重。
…(6)
在選定一個解碼參數(即翻轉門檻值)之後，錯誤檢查與校正電路508會更正碼字801中校驗權重大於此解碼參數的全部或至少一部分位元。例如，若此解碼參數是“1”且碼字801中位元V1 、V3 及V5 的校驗權重皆大於“1”，錯誤檢查與校正電路508會在此次的解碼程序中同步翻轉這3個位元V1 、V3 及V5 。其中，翻轉某一個位元是指將此位元的位元值從“1”翻轉為“0”，或者從“0”翻轉為“1”。或者，若此解碼參數是“2”且碼字801中只有位元V3 與V5 的校驗權重大於“2”，錯誤檢查與校正電路508在此次的解碼程序中翻轉這2個位元V3 與V5 。例如，將位元V3 與V5 的值分別從“1”翻轉為“0”，或者從“0”翻轉為“1”。
在本範例實施例中，某一個解碼程序所使用的解碼參數(例如，翻轉門檻值)會正相關於在此解碼程序中用於定位錯誤位元的嚴謹度。從另一角度來看，某一個解碼程序所使用的解碼參數(例如，翻轉門檻值)會正相關於所評估的錯誤位元發生率。若所評估的錯誤位元發生率較高，在接續執行的解碼程序中就會使用較大的解碼參數。例如，在圖8的一範例實施例中，若所評估的錯誤位元發生率較高(例如，高於一預設標準)，錯誤檢查與校正電路508會暫時使用“2”作為翻轉門檻值。反之，若所評估的錯誤位元發生率較低，在接續執行的解碼程序中就會使用較小的解碼參數。例如，在圖8的一範例實施例中，若所評估的錯誤位元發生率較低(例如，低於一預設標準)，錯誤檢查與校正電路508會暫時使用“1”作為翻轉門檻值。藉此，在一範例實施例中，若所評估的錯誤位元發生率較高，在同一個解碼程序中被翻轉的位元之總數可能較少；若所評估的錯誤位元發生率較低，在同一個解碼程序中被翻轉的位元之總數可能較多。但是，實際上在每一個解碼程序中翻轉的位元之總數亦可能隨著第一記憶胞的通道狀態而增加或減少，本發明不加以限制。
在一範例實施例中，若第一記憶胞(或包含第一記憶胞的實體程式化單元或實體抹除單元)的通道狀態越好，對於從第一記憶胞中讀取之資料所評估的錯誤位元發生率會越低。反之，若第一記憶胞(或包含第一記憶胞的實體程式化單元或實體抹除單元)的通道狀態越差，對於從第一記憶胞中讀取之資料所評估的錯誤位元發生率會越高。
在一範例實施例中，記憶體管理電路502會獲得第一記憶胞的臨界電壓分布並據以評估從第一記憶胞中讀取之資料的錯誤位元發生率。以圖7為例，記憶體管理電路502可以根據狀態710與720之間的重疊區域730所對應的記憶胞總數來評估從第一記憶胞中讀取之資料的錯誤位元發生率。其中，重疊區域730之面積會正相關於臨界電壓包含於重疊區域730之記憶胞的總數。例如，記憶體管理電路502可以根據重疊區域730的面積及/或臨界電壓包含於重疊區域730之記憶胞的總數來查詢一查找表以獲得此資料的錯誤位元發生率。或者，記憶體管理電路502也可以將重疊區域730的面積及/或臨界電壓包含於重疊區域730之記憶胞的總數輸入至一演算法並將此演算法的輸出作為此資料的錯誤位元發生率。
在一範例實施例中，若某一實體程式化單元與另一實體程式化單元屬於同一個實體抹除單元，從這兩個實體程式化單元讀取之資料有很高的機率會具有相同或相近的錯誤位元發生率。因此，在一範例實施例中，假設第一記憶胞所屬的實體程式化單元是屬於可複寫式非揮發性記憶體模組406中的某一實體抹除單元，記憶體管理電路502會儲存從此實體抹除單元中另一實體程式化單元讀取的資料中經由成功的解碼而獲得的錯誤位元之總數。根據這個總數，記憶體管理電路502即可估計從第一記憶胞中讀取的資料中可能存在的錯誤位元之總數及/或相應的錯誤位元發生率。
在一範例實施例中，記憶體管理電路502也可以利用任何與第一記憶胞之損耗程度有關的資訊(例如，資料在第一記憶胞中存放時間、第一記憶胞的讀取計數、寫入計數及/或抹除計數等)來評估從第一記憶胞中讀取之資料的錯誤位元發生率。例如，對應於不同的讀取計數、寫入計數及/或抹除計數，記憶體管理電路502可查表或利用特定演算法來獲得相應的錯誤位元發生率。
在本範例實施例中，記憶體管理電路502會直接利用奇偶檢查程序的執行結果來評估待解碼之資料的錯誤位元發生率。例如，在圖8的一範例實施例中，記憶體管理電路502會累加校驗向量802中的校驗子S0 ~S7 以獲得校驗子總合。在此，累加是指一般加法，而非模2加法。此校驗子總合可用以表示校驗子S0 ~S7 中有幾個“1”(或幾個“0”)。例如，若校驗子S0 ~S7 中有3個“1”，則此校驗子總合會是“3”。或者，若校驗子S0 ~S7 中有7個“1”，則此校驗子總合會是“7”。一般來說，若碼字801中的錯誤位元越多，則校驗子S0 ~S7 中的“1”也會越多，並且校驗子總合會越大。若碼字801中的錯誤位元越少，則校驗子S0 ~S7 中的“1”也會越少，並且校驗子總合會越小。因此，所評估的錯誤位元發生率會正相關於此校驗子總合。
值得一提的是，本發明並不限定所評估的錯誤位元發生率是以何種形式來表示。例如，某一資料的錯誤位元發生率可以是以資料中至少一位元為錯誤位元的機率、資料整體的位元錯誤率、資料中錯誤位元的總數、第一記憶胞的損耗程度(例如，第一記憶胞的讀取計數、寫入計數及/或抹除計數等)及校驗子總合的至少其中之一或者其他與錯誤位元發生率有關的數值來表示或作為評估依據。
在本範例實施例中，記憶體管理電路502會根據校驗子總合等與資料之錯誤位元發生率有關的數值來查詢一查找表以獲得在接續的解碼程序中使用的解碼參數。或者，記憶體管理電路502也可以將校驗子總合等與資料之錯誤位元發生率有關的數值輸入至一演算法並將此演算法的輸出作為在接續的解碼程序中使用的解碼參數。例如，此演算法可以包含判斷此校驗子總合等與資料之錯誤位元發生率有關的數值是大於或小於一門檻值、判斷此校驗子總合等與資料之錯誤位元發生率有關的數值是落於哪一個數值區間或者將此校驗子總合等與資料之錯誤位元發生率有關的數值代入特定的方程式，以輸出相應的解碼參數。
在一範例實施例中，根據校驗子總合等與資料之錯誤位元發生率有關的數值來獲得解碼參數的操作亦可以由錯誤檢查與校正電路508的硬體電路本身來執行，以加快整體的解碼速度。
在一範例實施例中，若同一個迭代解碼程序包含連續執行的多個解碼程序，所需解碼之資料的錯誤位元發生機率可能會在此些解碼程序中發生變化，而至少部分解碼程序所使用的解碼參數也會適應性地改變。藉此，即便沒有改變解碼演算法，解碼程序中用於定位錯誤位元的嚴謹度也可以隨著資料中的錯誤被逐漸地更正而被適當地調整，從而提高解碼效率。例如，在剛開始對某一資料執行解碼程序時，對應於資料的錯誤位元發生率較高(例如，資料中存在較多的錯誤)，錯誤檢查與校正電路508會先使用較高的嚴謹度來執行解碼程序，以避免因一次的解碼程序包含太多誤判而讓資料中的錯誤發散。然而，隨著資料中的錯誤逐漸被更正，資料中的錯誤位元之總數會逐漸減少，並且資料的錯誤位元發生率會下降。因此，在接續的解碼程序中，錯誤檢查與校正電路508會改為使用較低的嚴謹度，以在不大幅降低每一個解碼程序之解碼成功率的前提下，提高整體的解碼速度。
例如，假設在評估從第一記憶胞中讀取之資料的錯誤位元發生率之後，錯誤檢查與校正電路508使用某一解碼參數(以下亦稱為第一解碼參數)來對此資料執行一解碼程序(以下亦稱為第一解碼程序)。其中，第一解碼參數對應於在第一解碼程序中定位錯誤位元的嚴謹度。然後，記憶體管理電路502或錯誤檢查與校正電路508會判斷第一解碼程序是否失敗。若第一解碼程序失敗(即資料中仍存在錯誤)，記憶體管理電路502或錯誤檢查與校正電路508會根據第一解碼程序的執行結果重新評估待解碼之資料的錯誤位元發生率。根據重新評估的錯誤位元發生率，錯誤檢查與校正電路508使用另一解碼參數(以下亦稱為第二解碼參數)來對待解碼之資料執行另一解碼程序(以下亦稱為第二解碼程序)。其中第二解碼參數對應於在第二解碼程序中定位錯誤位元的嚴謹度。根據重新評估的錯誤位元發生率，第二解碼參數與第一解碼參數可能不同也可能相同。特別是，若第二解碼參數與第一解碼參數不同，第一解碼程序與第二解碼程序中用來定位錯誤位元的嚴謹度就會不同。
在一範例實施例中，錯誤檢查與校正電路508還可以改變所使用的解碼演算法。例如，若基於位元翻轉演算法對某一資料執行一預設次數的解碼操作之後仍無法更正資料中的所有錯誤，錯誤檢查與校正電路508可切換為使用最小總合演算法、總合乘積演算法等，來繼續對此資料執行更多的解碼程序。或者，錯誤檢查與校正電路508也可以預設就是使用最小總合演算法、總合乘積演算法等解碼演算法來執行解碼程序，本發明不加以限制。另外，雖然上述範例實施例是以對應於位元翻轉演算法的翻轉門檻值作為解碼參數的範例，在另一範例實施例中，若錯誤檢查與校正電路508是使用最小總合演算法、總合乘積演算法等解碼演算法來執行解碼程序，則錯誤檢查與校正電路508也可以是使用其他類型的解碼參數來調整在相應的解碼程序中定位錯誤位元的嚴謹度。換言之，無論是採用何種解碼演算法來執行解碼程序，只要某一參數可用來調整或控制在某一解碼程序中定位錯誤位元的嚴謹度，則此參數即可視為上述解碼參數並且可根據所評估的錯誤位元發生率而被選擇性地使用。
圖9是根據本發明的一範例實施例所繪示的解碼方法的流程圖。
請參照圖9，在步驟S901中，從可複寫式非揮發性記憶體模組的第一記憶胞讀取資料。在步驟S902中，評估所述資料(即待解碼之資料)的錯誤位元發生率。在步驟S903中，根據所評估的錯誤位元發生率使用一解碼參數來對所述資料(即待解碼之資料)執行一解碼程序，其中所述解碼參數對應於在此解碼程序中定位錯誤位元的嚴謹度。
圖10是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。
請參照圖10，在步驟S1001中，從可複寫式非揮發性記憶體模組的第一記憶胞讀取資料。在步驟S1002中，評估所述資料(即待解碼之資料)的錯誤位元發生率。在步驟S1003中，根據所評估的錯誤位元發生率使用第一解碼參數來對所述資料執行第一解碼程序，其中第一解碼參數對應於在第一解碼程序中定位錯誤位元的嚴謹度。在步驟S1004中，判斷是否解碼成功。若是，在步驟S1005中，輸出解碼成功的資料。若否(即解碼失敗)，回到步驟S1002中，根據前一解碼程序的執行結果重新評估待解碼之資料的錯誤位元發生率。然後，在步驟S1003中，根據重新評估的錯誤位元發生率使用第二解碼參數來對所述資料(即待解碼之資料)執行第二解碼程序，其中第二解碼參數對應於在第二解碼程序中定位錯誤位元的嚴謹度。
圖11是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。
請參照圖11，在步驟S1101中，從可複寫式非揮發性記憶體模組的第一記憶胞讀取資料。在步驟S1102中，對所述資料(即待解碼之資料)執行奇偶檢查程序以獲得多個校驗子。在步驟S1103中，根據所獲得的校驗子判斷是否解碼成功。若解碼成功，在步驟S1104中，輸出解碼成功的資料。若否(即尚未解碼成功)，在步驟S1105中，累加所述校驗子以獲得校驗子總合。在步驟S1106中，根據所述校驗子總合評估所述資料(即待解碼之資料)的錯誤位元發生率。在步驟S1107中，根據所評估的錯誤位元發生率使用第一解碼參數來對所述資料(即待解碼之資料)執行第一解碼程序，其中第一解碼參數對應於在第一解碼程序中定位錯誤位元的嚴謹度。完成第一解碼程序之後，回到步驟S1102中，再次對所述資料(即待解碼之資料)執行奇偶檢查程序以獲得多個校驗子。在步驟S1103中，根據重新獲得的校驗子判斷是否解碼成功。若是，輸出解碼成功的資料。若否(即解碼失敗)，在步驟S1105中，再次累加重新獲得的校驗子以獲得校驗子總合。在步驟S1106中，根據再次計算的校驗子總合評估所述資料(即待解碼之資料)的錯誤位元發生率。在步驟S1107中，根據所評估的錯誤位元發生率使用第二解碼參數來對所述資料(即待解碼之資料)執行第二解碼程序，其中第二解碼參數對應於在第二解碼程序中定位錯誤位元的嚴謹度。在一範例實施例中，步驟S1102、S1103及S1105~S1107會被重複執行，直到成功解碼(即進入步驟S1104)或所執行之解碼程序的總數(即迭代次數)到達一預定次數為止。例如，若迭代次數達到此預定次數，解碼程序會被停止。
然而，圖9至圖11中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9至圖11中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9至圖11的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，根據待解碼之資料的錯誤位元發生率，錯誤檢查與校正電路可彈性地基於一個特定的解碼參數來執行相應的解碼程序。其中，此解碼參數會對應於在相應的解碼程序中定位錯誤位元的嚴謹度。藉此，可在提高每一次的解碼程序之解碼成功率與提高整體解碼速度之間取得平衡，從而提高記憶體儲存裝置的解碼效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
600、800‧‧‧奇偶檢查矩陣
710、720‧‧‧狀態
701‧‧‧讀取電壓
730‧‧‧重疊區域
801‧‧‧碼字
802‧‧‧校驗向量
S901‧‧‧步驟(從可複寫式非揮發性記憶體模組的第一記憶胞讀取資料)
S902‧‧‧步驟(評估所述資料的錯誤位元發生率)
S903‧‧‧步驟(根據所評估的錯誤位元發生率使用一解碼參數來對所述資料執行一解碼程序，其中所述解碼參數對應於在所述解碼程序中定位錯誤位元的嚴謹度)
S1001‧‧‧步驟(從可複寫式非揮發性記憶體模組的第一記憶胞讀取資料)
S1002‧‧‧步驟(評估所述資料的錯誤位元發生率)
S1003‧‧‧步驟(根據所評估的錯誤位元發生率使用一解碼參數來對所述資料執行一解碼程序，其中所述解碼參數對應於在所述解碼程序中定位錯誤位元的嚴謹度)
S1004‧‧‧步驟(是否解碼成功)
S1005‧‧‧步驟(輸出所述資料)
S1101‧‧‧步驟(從可複寫式非揮發性記憶體模組的第一記憶胞讀取資料)
S1102‧‧‧步驟(對所述資料執行奇偶檢查程序以獲得多個校驗子)
S1103‧‧‧步驟(是否解碼成功)
S1104‧‧‧步驟(輸出所述資料)
S1105‧‧‧步驟(累加所述校驗子以獲得校驗子總合)
S1106‧‧‧步驟(根據所述校驗子總合評估所述資料的錯誤位元發生率)
S1107‧‧‧步驟(根據所評估的錯誤位元發生率使用一解碼參數來對所述資料執行一解碼程序，其中所述解碼參數對應於在所述解碼程序中定位錯誤位元的嚴謹度)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。 圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。 圖8是根據本發明的一範例實施例所繪示的奇偶檢查程序的示意圖。 圖9是根據本發明的一範例實施例所繪示的解碼方法的流程圖。 圖10是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。 圖11是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。
S901‧‧‧步驟(從可複寫式非揮發性記憶體模組的第一記憶胞讀取資料)
S902‧‧‧步驟(評估所述資料的錯誤位元發生率)
S903‧‧‧步驟(根據所評估的錯誤位元發生率使用一解碼參數來對所述資料執行一解碼程序，其中所述解碼參數對應於在所述解碼程序中定位錯誤位元的嚴謹度)

Claims (24)

  1. 一種解碼方法，用於包括多個記憶胞的一可複寫式非揮發性記憶體模組，該解碼方法包括： 從該些記憶胞中的多個第一記憶胞讀取一資料； 在對該資料執行一第一解碼程序之前，評估該資料的一錯誤位元發生率；以及 根據所評估的錯誤位元發生率使用一第一解碼參數來對該資料執行該第一解碼程序， 其中該第一解碼參數對應於在該第一解碼程序中定位一錯誤位元的一嚴謹度(strict level)。
  2. 如申請專利範圍第1項所述的解碼方法，其中評估該資料的該錯誤位元發生率之步驟包括： 獲得該些第一記憶胞的一臨界電壓分布，其中該臨界電壓分布包括一第一狀態與一第二狀態，其中該第一狀態對應至一第一位元值，其中該第二狀態對應至一第二位元值，其中該第一位元值與該第二位元值不同；以及 根據該第一狀態與該第二狀態之間的一重疊區域所對應的一記憶胞總數來評估該資料的該錯誤位元發生率。
  3. 如申請專利範圍第1項所述的解碼方法，其中評估該資料的該錯誤位元發生率之步驟包括： 對該資料執行一奇偶檢查程序以獲得多個校驗子； 累加該些校驗子以獲得一校驗子總合；以及 根據該校驗子總合評估該資料的該錯誤位元發生率， 其中所評估的錯誤位元發生率正相關於該校驗子總合。
  4. 如申請專利範圍第1項所述的解碼方法，其中該嚴謹度正相關於所評估的錯誤位元發生率。
  5. 如申請專利範圍第1項所述的解碼方法，其中該嚴謹度正相關於該第一解碼參數。
  6. 如申請專利範圍第5項所述的解碼方法，其中該第一解碼參數正相關於所評估的錯誤位元發生率。
  7. 如申請專利範圍第6項所述的解碼方法，其中該第一解碼參數為一翻轉門檻值，其中該第一解碼程序包括： 獲得對應於該資料中的每一個位元的一校驗權重；以及 翻轉該資料中校驗權重大於該翻轉門檻值的至少一位元。
  8. 如申請專利範圍第1項所述的解碼方法，更包括： 判斷該第一解碼程序是否失敗； 若該第一解碼程序失敗，根據該第一解碼程序的一執行結果重新評估該資料的該錯誤位元發生率；以及 根據重新評估的錯誤位元發生率使用一第二解碼參數來對該資料執行一第二解碼程序， 其中該第二解碼參數對應於在該第二解碼程序中定位一錯誤位元的一嚴謹度。
  9. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以發送一讀取指令序列，以指示從該些記憶胞中的多個第一記憶胞讀取一資料， 其中在對該資料執行一第一解碼程序之前，該記憶體控制電路單元更用以評估該資料的一錯誤位元發生率， 其中該記憶體控制電路單元更用以根據所評估的錯誤位元發生率使用一第一解碼參數來對該資料執行該第一解碼程序， 其中該第一解碼參數對應於在該第一解碼程序中定位一錯誤位元的一嚴謹度。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元評估該資料的該錯誤位元發生率之操作包括： 獲得該些第一記憶胞的一臨界電壓分布，其中該臨界電壓分布包括一第一狀態與一第二狀態，其中該第一狀態對應至一第一位元值，其中該第二狀態對應至一第二位元值，其中該第一位元值與該第二位元值不同；以及 根據該第一狀態與該第二狀態之間的一重疊區域所對應的一記憶胞總數來評估該資料的該錯誤位元發生率。
  11. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元評估該資料的該錯誤位元發生率之操作包括： 對該資料執行一奇偶檢查程序以獲得多個校驗子； 累加該些校驗子以獲得一校驗子總合；以及 根據該校驗子總合評估該資料的該錯誤位元發生率， 其中所評估的錯誤位元發生率正相關於該校驗子總合。
  12. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該嚴謹度正相關於所評估的錯誤位元發生率。
  13. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該嚴謹度正相關於該第一解碼參數。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該第一解碼參數正相關於所評估的錯誤位元發生率。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該第一解碼參數為一翻轉門檻值，其中該第一解碼程序包括： 獲得對應於該資料中的每一個位元的一校驗權重；以及 翻轉該資料中校驗權重大於該翻轉門檻值的至少一位元。
  16. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以判斷該第一解碼程序是否失敗， 其中若該第一解碼程序失敗，該記憶體控制電路單元更用以根據該第一解碼程序的一執行結果重新評估該資料的該錯誤位元發生率， 其中該記憶體控制電路單元更用以根據重新評估的錯誤位元發生率使用一第二解碼參數來對該資料執行一第二解碼程序， 其中該第二解碼參數對應於在該第二解碼程序中定位一錯誤位元的一嚴謹度。
  17. 一種記憶體控制電路單元，用以控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一錯誤檢查與校正電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路， 其中該記憶體管理電路用以發送一讀取指令序列，以指示從該些記憶胞中的多個第一記憶胞讀取一資料， 其中在對該資料執行一第一解碼程序之前，該記憶體管理電路更用以評估該資料的一錯誤位元發生率， 其中該錯誤檢查與校正電路用以根據所評估的錯誤位元發生率使用一第一解碼參數來對該資料執行該第一解碼程序， 其中該第一解碼參數對應於在該第一解碼程序中定位一錯誤位元的一嚴謹度。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路評估該資料的該錯誤位元發生率之操作包括： 獲得該些第一記憶胞的一臨界電壓分布，其中該臨界電壓分布包括一第一狀態與一第二狀態，其中該第一狀態對應至一第一位元值，其中該第二狀態對應至一第二位元值，其中該第一位元值與該第二位元值不同；以及 根據該第一狀態與該第二狀態之間的一重疊區域所對應的一記憶胞總數來評估該資料的該錯誤位元發生率。
  19. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路評估該資料的該錯誤位元發生率之操作包括： 對該資料執行一奇偶檢查程序以獲得多個校驗子； 累加該些校驗子以獲得一校驗子總合；以及 根據該校驗子總合評估該資料的該錯誤位元發生率， 其中所評估的錯誤位元發生率正相關於該校驗子總合。
  20. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該嚴謹度正相關於所評估的錯誤位元發生率。
  21. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該嚴謹度正相關於該第一解碼參數。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該第一解碼參數正相關於所評估的錯誤位元發生率。
  23. 如申請專利範圍第22項所述的記憶體控制電路單元，其中該第一解碼參數為一翻轉門檻值，其中該第一解碼程序包括： 獲得對應於該資料中的每一個位元的一校驗權重；以及 翻轉該資料中校驗權重大於該翻轉門檻值的至少一位元。
  24. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路更用以判斷該第一解碼程序是否失敗， 其中若該第一解碼程序失敗，該記憶體管理電路更用以根據該第一解碼程序的一執行結果重新評估該資料的該錯誤位元發生率， 其中該錯誤檢查與校正電路更用以根據重新評估的錯誤位元發生率使用一第二解碼參數來對該資料執行一第二解碼程序， 其中該第二解碼參數對應於在該第二解碼程序中定位一錯誤位元的一嚴謹度。
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