CN111326186B - 存储器控制方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明的范例实施例提供一种存储器控制方法、存储器存储装置及存储器控制电路单元。所述方法包括：经由第一读取电压电平从可复写式非易失性存储器模块的第一存储单元读取第一数据；由解码电路解码第一数据；经由第二读取电压电平从第一存储单元读取第二数据；根据第一数据的第一数据状态与第二数据的第二数据状态获得可靠度信息，其中第一数据状态与第二数据状态反映第一数据的第一比特值不同于第二数据的第二比特值；以及由解码电路根据可靠度信息解码第二数据。

Description

存储器控制方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器控制技术，尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。

背景技术

数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

在存储器存储装置使用了一段时间后，从存储器存储装置中读取的数据会包含错误比特。在将数据传送给主机系统之前，读取的数据可被解码以更正数据中的错误。一般来说，存储器控制器可能会先以预设的解码模式(例如硬比特模式)来解码数据。在硬比特模式中，存储器控制器可调整读取电压并重新读取数据，以尝试减少读取数据中错误比特的数目。若错误比特过多的状况无法通过调整读取电压解决(例如重试计数达到门槛值)，存储器控制器可能会开始读取存储单元的软比特信息并使用更复杂的解码模式(例如软比特模式)来更正数据中的错误。然而，硬比特模式与软比特模式是完全独立的，且硬比特模式中获得的信息并不会传递给软比特模式使用。因此，传统的解码机制在解码模式的切换与解码信息的传递上缺乏效率，某些情况下可能会导致存储器存储装置的寿命缩短。

发明内容

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可增加解码电路的解码能力和/或提高存储器存储装置的性能。

本发明的范例实施例提供一种存储器控制方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器控制方法包括：经由第一读取电压电平从所述存储单元中的第一存储单元读取第一数据；由解码电路解码所述第一数据；经由第二读取电压电平从所述第一存储单元读取第二数据，其中所述第二读取电压电平不同于所述第一读取电压电平；根据所述第一数据的第一数据状态与所述第二数据的第二数据状态获得对应于所述第一存储单元的可靠度信息，其中所述第一数据状态与所述第二数据状态反映所述第一数据的第一比特值不同于所述第二数据的第二比特值；以及由所述解码电路根据所述可靠度信息解码所述第二数据。

在本发明的一范例实施例中，根据所述第一数据的所述第一数据状态与所述第二数据的所述第二数据状态获得对应于所述第一存储单元的所述可靠度信息的步骤包括：根据所述第一数据状态与所述第二数据状态评估所述第一存储单元的电压位置；以及根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息。

在本发明的一范例实施例中，根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息的步骤包括：根据所述第一读取电压电平与第三读取电压电平之间的电压差获得对应于所述第一存储单元的所述可靠度信息，其中所述第三读取电压电平所对应的读取错误率低于所述第一读取电压电平所对应的读取错误率。

在本发明的一范例实施例中，根据所述第一读取电压电平与所述第三读取电压电平之间的所述电压差获得对应于所述第一存储单元的所述可靠度信息的步骤包括：获得对应于所述第三读取电压电平的可靠度信息；以及根据所述电压差与对应于所述第三读取电压电平的所述可靠度信息获得对应于所述第一存储单元的所述可靠度信息。

在本发明的一范例实施例中，所述的存储器控制方法还包括：经由预设读取电压电平从所述第一存储单元读取初始数据；经由所述解码电路解码所述初始数据；若所述初始数据未被成功地解码，进入重试模式；在所述重试模式中，发送第一读取指令序列以指示经由所述第一读取电压电平从所述第一存储单元读取所述第一数据；以及在所述重试模式中，发送第二读取指令序列以指示经由所述第二读取电压电平从所述第一存储单元读取所述第二数据。

在本发明的一范例实施例中，所述的存储器控制方法还包括：对应于所述第一读取指令序列的发送，更新重试计数。

在本发明的一范例实施例中，所述的存储器控制方法还包括：判断所述重试计数是否符合第一条件，其中获得对应于所述第一存储单元的所述可靠度信息的操作仅在所述重试计数符合所述第一条件时执行；以及若所述重试计数符合第二条件，结束所述重试模式。

在本发明的一范例实施例中，所述的存储器控制方法还包括：在所述重试模式中，发送第三读取指令序列以指示经由第三读取电压电平从所述第一存储单元读取第三数据；以及在所述重试模式中，发送一第四读取指令序列以指示经由第四读取电压电平从所述第一存储单元读取第四数据，其中所述预设读取电压电平、所述第一读取电压电平、所述第二读取电压电平、所述第三读取电压电平及所述第四读取电压电平中彼此相邻的任两个电压电平之间的电压差不是预设值。

本发明的范例实施例还提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以发送第一读取指令序列以指示经由第一读取电压电平从所述存储单元中的第一存储单元读取第一数据。所述存储器控制电路单元还用以解码所述第一数据。所述存储器控制电路单元还用以发送第二读取指令序列以指示经由第二读取电压电平从所述第一存储单元读取第二数据，所述第二读取电压电平不同于所述第一读取电压电平。所述存储器控制电路单元还用以根据所述第一数据的第一数据状态与所述第二数据的第二数据状态获得对应于所述第一存储单元的可靠度信息。所述第一数据状态与所述第二数据状态反映所述第一数据的第一比特值不同于所述第二数据的第二比特值。所述存储器控制电路单元还用以根据所述可靠度信息解码所述第二数据。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一数据的所述第一数据状态与所述第二数据的所述第二数据状态获得对应于所述第一存储单元的所述可靠度信息的操作包括：根据所述第一数据状态与所述第二数据状态评估所述第一存储单元的电压位置；以及根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息的操作包括：根据所述第一读取电压电平与第三读取电压电平之间的电压差获得对应于所述第一存储单元的所述可靠度信息，其中所述第三读取电压电平所对应的读取错误率低于所述第一读取电压电平所对应的读取错误率。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一读取电压电平与所述第三读取电压电平之间的所述电压差获得对应于所述第一存储单元的所述可靠度信息的操作包括：获得对应于所述第三读取电压电平的可靠度信息；以及根据所述电压差与对应于所述第三读取电压电平的所述可靠度信息获得对应于所述第一存储单元的所述可靠度信息。

在本发明的一范例实施例中，所述存储器控制电路单元还用以：发送第三读取指令序列以指示经由预设读取电压电平从所述第一存储单元读取初始数据；解码所述初始数据；若所述初始数据未被成功地解码，进入重试模式；在所述重试模式中，发送所述第一读取指令序列；以及在所述重试模式中，发送所述第二读取指令序列。

在本发明的一范例实施例中，所述存储器控制电路单元还用以对应于所述第一读取指令序列的发送，更新重试计数。

在本发明的一范例实施例中，所述存储器控制电路单元还用以判断所述重试计数是否符合第一条件，其中获得对应于所述第一存储单元的所述可靠度信息的操作仅在所述重试计数符合所述第一条件时执行。若所述重试计数符合第二条件，所述存储器控制电路单元还用以结束所述重试模式。

在本发明的一范例实施例中，所述存储器控制电路单元还用以：在所述重试模式中，发送第三读取指令序列以指示经由第三读取电压电平从所述第一存储单元读取第三数据；以及在所述重试模式中，发送第四读取指令序列以指示经由第四读取电压电平从所述第一存储单元读取第四数据。所述预设读取电压电平、所述第一读取电压电平、所述第二读取电压电平、所述第三读取电压电平及所述第四读取电压电平中彼此相邻的任两个电压电平之间的电压差不是预设值。

本发明的范例实施例还提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器控制电路单元包括主机接口、存储器接口、解码电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述解码电路。所述存储器管理电路用以发送第一读取指令序列以指示经由第一读取电压电平从所述存储单元中的第一存储单元读取第一数据。所述解码电路用以解码所述第一数据。所述存储器管理电路还用以发送第二读取指令序列以指示经由第二读取电压电平从所述第一存储单元读取第二数据。所述第二读取电压电平不同于所述第一读取电压电平。所述存储器管理电路还用以根据所述第一数据的第一数据状态与所述第二数据的第二数据状态获得对应于所述第一存储单元的可靠度信息，其中所述第一数据状态与所述第二数据状态反映所述第一数据的第一比特值不同于所述第二数据的第二比特值。所述解码电路还用以根据所述可靠度信息解码所述第二数据。

在本发明的一范例实施例中，所述存储器管理电路根据所述第一数据的所述第一数据状态与所述第二数据的所述第二数据状态获得对应于所述第一存储单元的所述可靠度信息的操作包括：根据所述第一数据状态与所述第二数据状态评估所述第一存储单元的电压位置；以及根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息。

在本发明的一范例实施例中，所述存储器管理电路根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息的操作包括：根据所述第一读取电压电平与第三读取电压电平之间的电压差获得对应于所述第一存储单元的所述可靠度信息，其中所述第三读取电压电平所对应的读取错误率低于所述第一读取电压电平所对应的读取错误率。

在本发明的一范例实施例中，所述存储器管理电路根据所述第一读取电压电平与所述第三读取电压电平之间的所述电压差获得对应于所述第一存储单元的所述可靠度信息的操作包括：获得对应于所述第三读取电压电平的可靠度信息；以及根据所述电压差与对应于所述第三读取电压电平的所述可靠度信息获得对应于所述第一存储单元的所述可靠度信息。

在本发明的一范例实施例中，所述存储器管理电路还用以发送第三读取指令序列以指示经由预设读取电压电平从所述第一存储单元读取初始数据。所述解码电路还用以解码所述初始数据。若所述初始数据未被成功地解码，所述存储器管理电路还用以指示进入重试模式并且在所述重试模式中发送所述第一读取指令序列与所述第二读取指令序列。

在本发明的一范例实施例中，所述存储器管理电路还用以对应于所述第一读取指令序列的发送，更新重试计数。

在本发明的一范例实施例中，所述存储器管理电路还用以判断所述重试计数是否符合第一条件，其中获得对应于所述第一存储单元的所述可靠度信息的操作仅在所述重试计数符合所述第一条件时执行。若所述重试计数符合第二条件，所述存储器管理电路还用以结束所述重试模式。

在本发明的一范例实施例中，所述预设读取电压电平、所述第一读取电压电平及所述第二读取电压电平中两个彼此相邻的电压电平之间存在第一电压差，所述预设读取电压电平、所述第一读取电压电平及所述第二读取电压电平中另两个彼此相邻的电压电平之间存在第二电压差。所述第一电压差不同于所述第二电压差。

在本发明的一范例实施例中，所述第一存储单元的电压位置介于所述第一读取电压电平与所述第二读取电压电平之间。

基于上述，在解码经由第一读取电压电平读取第一存储单元而获得的第一数据后，第二数据可经由第二读取电压电平而从第一存储单元读取。根据第一数据的第一数据状态与第二数据的第二数据状态，可靠度信息可被获得。特别是，所述第一数据状态与第二数据状态可反映第一数据的第一比特值不同于第二数据的第二比特值。然后，解码电路可根据所述可靠度信息解码第二数据。藉此，可增加解码电路的解码能力和/或提高存储器存储装置的性能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

图7是根据本发明的一范例实施例所示出的奇偶检查矩阵的示意图。

图8A是根据本发明的一范例实施例所示出的多个读取电压电平与存储单元的临界电压分布的示意图。

图8B是根据本发明的一范例实施例所示出的多个读取电压电平与存储单元的临界电压分布的示意图。

图9A与图9B是根据本发明的一范例实施例所示出的多个读取电压电平与存储单元的临界电压分布的示意图。

图10A是传统的解码操作的解码效能的示意图。

图10B是根据本发明的一范例实施例所示出的解码效能的示意图。

图11是根据本发明的一范例实施例所示出的存储器控制方法的流程图。

图12A与图12B是根据本发明的一范例实施例所示出的存储器控制方法的流程图。

【符号说明】

10、30：存储器存储装置

11、31：主机系统

110：系统总线

111：处理器

112：随机存取存储器

113：只读存储器

114：数据传输接口

12：输入/输出(I/O)装置

20：主机板

201：随身盘

202：存储卡

203：固态硬盘

204：无线存储器存储装置

205：全球定位系统模块

206：网络接口卡

207：无线传输装置

208：键盘

209：屏幕

210：喇叭

32：SD卡

33：CF卡

34：嵌入式存储装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装存储装置

402：连接接口单元

404：存储器控制电路单元

406：可复写式非易失性存储器模块

502：存储器管理电路

504：主机接口

506：存储器接口

508：错误检查与校正电路

510：缓冲存储器

512：电源管理电路

601：存储区

602：替换区

610(0)～610(B)：实体单元

612(0)～612(C)：逻辑单元

710：二分图

712(1)～712(k)：奇偶节点

714(1)～714(n)：信息节点

801～810：读取电压电平

811、821：状态

S1101：步骤(经由第一读取电压电平从第一存储单元读取第一数据)

S1102：步骤(经由解码电路解码所述第一数据)

S1103：步骤(经由第二读取电压电平从所述第一存储单元读取第二数据)

S1104：步骤(根据所述第一数据的第一数据状态与所述第二数据的第二数据状态获得可靠度信息)

S1105：步骤(经由所述解码电路根据所述可靠度信息解码所述第二数据)

S1201：步骤(经由一读取电压电平从第一存储单元读取数据)

S1202：步骤(经由解码电路解码所述数据)

S1203：步骤(是否解码成功)

S1204：步骤(输出成功解码的数据)

S1205：步骤(调整读取电压电平)

S1206：步骤(更新重试计数)

S1207：步骤(重试计数是否符合第一条件)

S1208：步骤(根据所读取的数据的数据状态评估第一存储单元的电压位置)

S1209：步骤(根据所述电压位置动态获得可靠度信息)

S1210：步骤(经由解码电路根据所述可靠度信息解码所读取的数据)

S1211：步骤(是否解码成功)

S1212：步骤(输出解码成功的数据)

S1213：步骤(重试计数是否符合第二条件)

S1214：步骤(执行预设操作)

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数字相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通讯。在本范例实施例中，连接接口单元402是相容于串行高级附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑栅或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下也称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作也称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令也可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可分别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通讯。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。

缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块406也称为快闪(flash)存储器模块，存储器控制电路单元404也称为用于控制快闪存储器模块的快闪存储器控制器，和/或图5的存储器管理电路502也称为快闪存储器管理电路。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图6，存储器管理电路502会将可复写式非易失性存储器模块406的实体单元610(0)～610(B)逻辑地分组至存储区601与替换区602。存储区601中的实体单元610(0)～610(A)是用以存储数据，而替换区602中的实体单元610(A+1)～610(B)则是用以替换存储区601中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元会被视为是损坏的实体单元。须注意的是，若替换区602中没有可用的实体抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。

在本范例实施例中，每一个实体单元是指一个实体程序化单元。然而，在另一范例实施例中，一个实体单元也可以是指一个实体地址、一个实体抹除单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个实体单元。

存储器管理电路502会将逻辑单元与实体单元之间的映射关系(也称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。

错误检查与校正电路508可包括一或多个解码电路。在本范例实施例中，错误检查与校正电路508所使用的是低密度奇偶检查码(low density parity-check code，LDPCcode)。然而，在另一范例实施例中，错误检查与校正电路508所使用的也可以是BCH码、回旋码(convolutional code)、涡轮码(turbo code)。

在低密度奇偶检查校正码中，是用一个奇偶检查矩阵来定义有效的码字。以下将奇偶检查矩阵标记为矩阵H，并且将一个码字标记为CW。依照以下方程式(1)，若奇偶检查矩阵H与码字CW的相乘是零向量，表示码字CW为有效的码字。其中运算符

表示模2(mod 2)的矩阵相乘。换言之，矩阵H的零空间(null space)便包含了所有的有效码字。然而，本发明并不限制码字CW的内容。例如，码字CW也可以包括用任意算法所产生的错误更正码或是错误检查码。

在方程式(1)中，矩阵H的维度是k-乘-n(k-by-n)，码字CW的维度是1-乘-n。k与n为正整数。码字CW中包括了信息比特与奇偶比特，即码字CW可以表示成[M P]。向量M是由信息比特所组成，且向量P是由奇偶比特所组成。向量M的维度是1-乘-(n-k)，而向量P的维度是1-乘-k。以下将信息比特与奇偶比特统称为数据比特。换言之，码字CW具有n个数据比特，其中信息比特的长度为(n-k)比特，并且奇偶比特的长度是k比特。此外，码字CW的码率(coderate)为(n-k)/n。

在编码时，一个产生矩阵(以下标记为G)可被使用，使得对于任意的向量M都可满足以下方程式(2)。产生矩阵G的维度是(n-k)-乘-n。

由方程式(2)所产生的码字CW为有效的码字。因此可将方程式(2)代入方程式(1)，藉此得到以下方程式(3)。

由于向量M可以是任意的向量，因此以下方程式(4)必定会满足。也就是说，在决定奇偶检查矩阵H以后，对应的产生矩阵G也可被决定。

在解码一个码字CW时，会先对码字中的数据比特执行一个奇偶检查操作。例如，在奇偶检查操作中，可将奇偶检查矩阵H与码字CW相乘以产生一个向量(以下标记为S，如以下方程式(5)所示)。若向量S是零向量，则可直接输出码字CW。若向量S不是零向量，则表示码字CW不是有效的码字。

在方程式(5)中，向量S的维度是k-乘-1。向量S中的每一个元素也称为校验子(syndrome)。若码字CW不是有效的码字，则错误检查与校正电路508会解码码字CW，以尝试更正码字CW中的错误比特。

图7是根据本发明的一范例实施例所示出的奇偶检查矩阵的示意图。

请参照图7，在本范例实施例中，奇偶检查矩阵H可以表示为二分图(bipartitegraph)710。二分图710包括奇偶节点712(1)～712(k)与信息节点714(1)～714(n)。奇偶节点712(1)～712(k)中的每一者对应一个校验子。信息节点714(1)～714(n)的每一者对应一个数据比特。数据比特与校验子之间的对应关系(即，信息节点714(1)～714(n)与奇偶节点712(1)～712(k)之间的连结关系)是根据奇偶检查矩阵所产生。例如，若奇偶检查矩阵中第i列第j行的元素为1，则第i个奇偶节点712(i)便会连接到第j个信息节点714(j)。i与j为正整数。

当存储器管理电路502从可复写式非易失性存储器模块406中读取n个数据比特(形成一个码字)时，当存储器管理电路502可取得对应于每一个数据比特的可靠度信息(也称为通道可靠度信息)。此可靠度信息是用以表示对应的数据比特被解码为比特“1”或是“0”的机率(或称信心度)。在二分图710中，信息节点714(1)～714(n)也可接收到对应的可靠度信息。例如，信息节点714(1)可接收对应于第1个数据比特的可靠度信息L₁，而信息节点714(j)可接收对应于第j个数据比特的可靠度信息L_j。

错误检查与校正电路508可根据二分图710的结构与通道可靠度信息L₁～L_n来执行解码操作。例如，解码操作可包括叠代解码。在叠代解码中，信息节点714(1)～714(n)可计算出可靠度信息给奇偶节点712(1)～712(k)，并且奇偶节点712(1)～712(k)也可计算出可靠度信息给信息节点714(1)～714(n)。这些可靠度信息会沿着二分图710中的边(edge)来传送。例如，奇偶节点712(i)传送给信息节点714(j)的是可靠度信息L_i->j，而信息节点714(j)传送给奇偶节点712(i)是可靠度信息L_j->i。这些可靠度信息是用来表示一个节点认为某一个数据比特被解码为比特“1”或是“0”的机率(或为信心度)有多少。例如，可靠度信息L_j->i表示信息节点714(j)认为第j个数据比特被解码为比特“1”或是“0”的信心度(可为正或是负)，而可靠度信息L_i->j表示奇偶节点712(i)认为第j个数据比特被解码为比特“1”或是“0”的信心度。信息节点714(1)～714(n)与奇偶节点712(1)～712(k)可根据输入的可靠度信息来计算输出的可靠度信息，其近似于计算一个数据比特被解码为比特“1”或是“0”的条件机率。因此，上述传送可靠度信息的过程也称为置信传播(belief propagation)。

在一范例实施例中，是以对数相似度比值(Log Likelihood Ratio,LLR)作为可靠度信息的范例。但是，当采用不同的算法，信息节点714(1)～714(n)和/或奇偶节点712(1)～712(k)可计算出不同的可靠度信息。例如，错误检查与校正电路508可以采用总和-乘积算法(Sum-Product Algorithm)、最小值-总和算法(Min-Sum Algorithm)、或是比特翻转算法(bit-flipping Algorithm)，本发明并不限制采用何种算法。

在叠代解码的每一次叠代中，信息节点714(1)～714(n)可传递可靠度信息给奇偶节点712(1)～712(k)，并且奇偶节点712(1)～712(k)可传递可靠度信息给信息节点714(1)～714(n)。在每一次叠代过后，信息节点714(1)～714(n)可根据目前的可靠度信息计算出每一个数据比特应该被解码为比特“1”或是“0”。接着，可对计算出的数据比特执行奇偶检查操作。例如，在奇偶检查操作中，可将数据比特所形成的码字与奇偶检查矩阵相乘，藉此判断该码字是否为有效的码字。若所产生的码字为有效的码字，则表示解码成功且叠代解码可被停止。然而，若所产生的码字不是有效的码字，则表示解码失败并可进行下一次的叠代。此外，若叠代解码的叠代次数超过一个预设值，则叠代解码也会停止，表示解码失败。

图8A是根据本发明的一范例实施例所示出的多个读取电压电平与存储单元的临界电压分布的示意图。

请参照图8A，在程序化可复写式非易失性存储器模块406中的某一个实体单元(也称为第一实体单元)后，第一实体单元中的多个存储单元的临界电压分布可包括状态811与821。例如，第一实体单元可为图6的存储区601中的某一实体单元。状态811反映存储有某一比特值的存储单元的数目与存储单元的临界电压之间的对应关系。状态821反映存储有另一比特值的存储单元的数目与存储单元的临界电压之间的对应关系。在以下范例实施例中，是假设状态811对应于比特值“1”，而状态821对应于比特值“0”。然而，在另一范例实施例中，状态811也可以对应于比特值“0”，而状态821也可以对应于比特值“1”。

存储器管理电路502可发送一读取指令序列以指示经由读取电压电平801从第一实体单元读取数据。此读取指令序列可以是根据来自主机系统11的读取指令而产生或是基于存储器存储装置10本身的数据整理操作而产生。根据此读取指令序列，可复写式非易失性存储器模块406可使用一个预设读取电压电平(也称为初始读取电压电平)读取第一实体单元中的多个存储单元。在本范例实施例中，是以读取电压电平801作为预设读取电压电平的范例。然而，在另一范例实施例中，读取电压电平801还可以是更高或更低。

在本范例实施例中，第一实体单元中的某一个存储单元也称为第一存储单元。经由读取电压电平801读取的存储单元包括第一存储单元，且假设第一存储单元的临界电压为VT。然而，在另一范例实施例中，第一存储单元的临界电压也可以更高或更低。此外，在本范例实施例中，是假设读取电压电平801小于临界电压VT。因此，经由读取电压电平801从第一存储单元读取的数据可包括比特值“0”。

错误检查与校正电路508可解码经由读取电压电平801读取第一实体单元而获得的数据(也称为初始数据)。若解码成功，错误检查与校正电路508可输出解码成功的数据。然而，在本范例实施例中，是假设解码失败。因此，存储器管理电路502可进入一重试模式。在重试模式中，存储器管理电路502可指示可复写式非易失性存储器模块406调整读取电压电平并将一个重试计数更新为“2”(假设重试计数的初始值为“1”)。对应于重试计数“2”，存储器管理电路502可发送一读取指令序列以指示经由经调整的读取电压电平再次从第一实体单元读取数据。例如，重试计数为“2”可表示在重试模式中已经使用2个不同的读取电压电平来重新读取第一实体单元。

在本范例实施例中，是以读取电压电平802作为对应于重试计数“2”的读取电压电平的范例，且读取电压电平802还可以是更高或更低。例如，对应于重试计数“2”，存储器管理电路502可发送一读取指令序列以指示经由读取电压电平802再次从第一实体单元读取数据。读取电压电平802不同于读取电压电平801。在本范例实施例中，是假设读取电压电平802大于临界电压VT。因此，经由读取电压电平802从第一存储单元读取的数据可包括比特值“1”。

错误检查与校正电路508可解码经由读取电压电平802读取第一实体单元而获得的数据。若解码成功，错误检查与校正电路508可输出解码成功的数据。然而，在本范例实施例中，是假设解码失败。因此，在重试模式中，存储器管理电路502可再次指示可复写式非易失性存储器模块406调整读取电压电平并将重试计数更新为“3”。对应于重试计数“3”，存储器管理电路502可发送一读取指令序列以指示经由经调整的读取电压电平再次从第一实体单元读取数据。例如，重试计数为“3”可表示在重试模式中已经使用3个不同的读取电压电平来重新读取第一实体单元。

在本范例实施例中，是以读取电压电平803作为对应于重试计数“3”的读取电压电平的范例，且读取电压电平803还可以是更高或更低。例如，对应于重试计数“3”，存储器管理电路502可发送一读取指令序列以指示经由读取电压电平803再次从第一实体单元读取数据。读取电压电平803不同于读取电压电平801和/或802。在本范例实施例中，是假设读取电压电平803大于临界电压VT。因此，经由读取电压电平803从第一存储单元读取的数据可包括比特值“1”。

错误检查与校正电路508可解码经由读取电压电平803读取的数据。若解码成功，错误检查与校正电路508可输出解码成功的数据。然而，在本范例实施例中，是假设解码失败。因此，在重试模式中，存储器管理电路502可再次指示可复写式非易失性存储器模块406调整读取电压电平并将重试计数更新为“4”。对应于重试计数“4”，存储器管理电路502可发送一读取指令序列以指示经由经调整的读取电压电平再次从第一实体单元读取数据。例如，重试计数为“4”可表示在重试模式中已经使用4个不同的读取电压电平来重新读取第一实体单元。

在本范例实施例中，是以读取电压电平804作为对应于重试计数“4”的读取电压电平的范例，且读取电压电平804还可以是更高或更低。例如，对应于重试计数“4”，存储器管理电路502可发送一读取指令序列以指示经由读取电压电平804再次从第一实体单元读取数据。读取电压电平804不同于读取电压电平801、802和/或803。在本范例实施例中，是假设读取电压电平804小于临界电压VT。因此，经由读取电压电平804从第一存储单元读取的数据可包括比特值“0”。

错误检查与校正电路508可解码经由读取电压电平804读取的数据。若解码成功，错误检查与校正电路508可输出解码成功的数据。然而，在本范例实施例中，是假设解码失败。因此，在重试模式中，存储器管理电路502可再次指示可复写式非易失性存储器模块406调整读取电压电平并将重试计数更新为“5”。对应于重试计数“5”，存储器管理电路502可发送一读取指令序列以指示经由经调整的读取电压电平再次从第一实体单元读取数据。例如，重试计数为“5”可表示在重试模式中已经使用5个不同的读取电压电平来重新读取第一实体单元。

在本范例实施例中，是以读取电压电平805作为对应于重试计数“5”的读取电压电平的范例，且读取电压电平805还可以是更高或更低。例如，对应于重试计数“5”，存储器管理电路502可发送一读取指令序列以指示经由读取电压电平805再次从第一实体单元读取数据。读取电压电平805不同于读取电压电平801、802、803和/或804。在本范例实施例中，是假设读取电压电平804大于临界电压VT。因此，经由读取电压电平805从第一存储单元读取的数据可包括比特值“1”。

须注意的是，存储器管理电路502可记录在重试模式中经由读取电压电平801～805从第一存储单元读取的数据的数据状态。例如，此数据状态可反映经由读取电压电平801～805从第一存储单元读取的数据依序包括比特值“0”、“1”、“1”、“0”及“1”。或者，从另一角度来看，此数据状态可反映经由读取电压电平801与804从第一存储单元读取的数据的比特值(即“0”)不同于经由读取电压电平802、803及805从第一存储单元读取的数据的比特值(即“1”)。根据所述数据状态，存储器管理电路502可获得对应于第一存储单元的可靠度信息。然后，错误检查与校正电路508可根据此可靠度信息来解码数据。例如，根据此可靠度信息解码的数据可包括经由读取电压电平805从第一实体单元(和/或第一存储单元)读取的数据。

须注意的是，此可靠度信息是根据在重试模式中即时根据第一存储单元读取的数据的数据状态而决定。因此，此可靠度信息可更佳地反映当前存储单元的临界电压分布状态，从而提高往后从具有相同或相似的临界电压分布的存储单元读取的数据的解码成功率。此外，图8A的读取电压电平801～805中的任两个相邻的读取电压电平之间的电压差可以相同或不同。

在图8A的一范例实施例中，读取电压电平801～805中的任两个相邻的读取电压电平之间的电压差可不为一预设值。例如，彼此相邻的读取电压电平801与804之间的电压差可不同于彼此相邻的读取电压电平804与805之间的电压差。或者，彼此相邻的读取电压电平804与805之间的电压差可不同于彼此相邻的读取电压电平805与803之间的电压差。

在一范例实施例中，存储器管理电路502可根据所述数据状态评估第一存储单元的电压位置。例如，根据所使用的读取电压电平801～805及所获得的数据的数据状态，存储器管理电路502可概略评估第一存储单元的临界电压VT大于读取电压电平804和/或小于读取电压电平805(因为第一存储单元的比特值在读取电压电平804与读取电压电平805之间转变)。或者，从另一角度来看，存储器管理电路502可概略评估在所施予的5个读取电压电平801～805中，第一存储单元的临界电压VT最接近读取电压电平804与805的其中之一。因此，存储器管理电路502可根据读取电压电平804与805的其中之一概略决定第一存储单元的电压位置。

在一范例实施例中，读取电压电平804也称为第一读取电压电平，且读取电压电平805也称为第二读取电压电平。存储器管理电路502可根据所述数据状态概略评估第一存储单元的电压位置介于第一读取电压电平与第二读取电压电平之间。存储器管理电路502可根据所评估的第一存储单元的电压位置获得对应于第一存储单元的可靠度信息。例如，存储器管理电路502可选用对应于此电压位置的适当的可靠度信息作为对应于第一存储单元的可靠度信息。藉此，使用此可靠度信息有可能在此次和/或下一次的解码中提高解码电路的解码成功率。

在一范例实施例中，存储器管理电路502可以某一个读取电压电平(也称为第三读取电压电平)作为基准并根据所评估的第一存储单元的电压位置与第三读取电压电平之间的电压差获得对应于第一存储单元的可靠度信息(也称为对应于第一存储单元的电压位置的可靠度信息)。须注意的是，第三读取电压电平所对应的读取错误率会小于第一读取电压电平所对应的读取错误率。例如，对应于某一个读取电压电平的读取错误率可反映使用此读取电压电平所读取的数据中出现错误比特的机率和/或使用此读取电压电平所读取的数据中错误比特的总数。若对应于某一个读取电压电平的读取错误率越高，表示使用此读取电压电平所读取的数据中出现错误比特的机率越高和/或使用此读取电压电平所读取的数据中错误比特的总数可能越多。反之，若对应于某一个读取电压电平的读取错误率越低，表示使用此读取电压电平所读取的数据中出现错误比特的机率越低和/或使用此读取电压电平所读取的数据中错误比特的总数可能越少。

在一范例实施例中，存储器管理电路502可根据使用某一个读取电压电平所读取的数据的校验子总合获得对应于此读取电压电平的读取错误率。例如，在使用图8A的读取电压电平801～805中的某一者从第一实体单元读取数据后，错误检查与校正电路508可对此数据执行奇偶检查操作以获得相应的向量S(也称为校验向量)。错误检查与校正电路508可累加此校验向量中的元素(即校验子)以获得校验子总合。使用某一个读取电压电平所读取的数据的校验子总合可反映对应于此读取电压电平的读取错误率。例如，若使用某一个读取电压电平所读取的数据的校验子总合越小，则对应于此读取电压电平的读取错误率可能也越小。

存储器管理电路502可比较经由读取电压电平801～805读取的数据各自的校验子总合。存储器管理电路502可根据比较结果从读取电压电平801～805中选择最小的校验子总合所对应的读取电压电平作为第三读取电压电平。以图8A为例，经由读取电压电平805读取的数据具有最小的校验子总合。换言之，可视为对应于读取电压电平805的读取错误率最小。因此，存储器管理电路502可选择读取电压电平805作为第三读取电压电平。换言之，在图8A的一范例实施例中，读取电压电平805可同时作为第二读取电压电平与第三读取电压电平。

图8B是根据本发明的一范例实施例所示出的多个读取电压电平与存储单元的临界电压分布的示意图。

请参照图8B，在一范例实施例中，存储器管理电路502可获得读取电压电平804(即第一读取电压电平)与805(即第三读取电压电平)之间的电压差ΔV1。电压差ΔV1可反映读取电压电平804与805之间的电压的差值。另一方面，电压差ΔV1也可反映对应于读取电压电平804的可靠度信息(或对应于第一存储单元的电压位置的可靠度信息)与对应于读取电压电平805的可靠度信息之间的差值。

在一范例实施例中，经由读取电压电平805读取的数据具有最小的校验子总合，表示对应于读取电压电平805的读取错误率最小。存储器管理电路502可根据电压差ΔV1与对应于读取电压电平805的可靠度信息获得对应于第一存储单元的可靠度信息。例如，存储器管理电路502可根据电压差ΔV1来调整对应于读取电压电平805的可靠度信息以获得对应于第一存储单元的可靠度信息。对应于第一存储单元的可靠度信息与对应于读取电压电平805的可靠度信息之间的差值可正相关于电压差ΔV1。例如，存储器管理电路502可将电压差ΔV1与对应于读取电压电平805的可靠度信息带入一算法或进行查表，以获得对应于第一存储单元的可靠度信息。

在一范例实施例中，第三读取电压电平也可以是事先决定而对应于最小的读取错误率的一个读取电压电平，而不同于读取电压电平801～805。例如，第三读取电压电平可位于图8A的临界电压分布中存储单元的总数最少的电压位置(类似于读取电压电平805的电压位置)。在一范例实施例中，第三读取电压电平可通过一读取电压追踪操作(也称为最佳读取电压电平追踪)而获得。此读取电压追踪操作可寻找例如图8A的临界电压分布中存储单元的总数最少的电压位置并将临近此电压位置的电压电平设定为第三读取电压电平。

在一范例实施例中，所获得的对应于第一存储单元的可靠度信息可用于解码从第一存储单元读取的数据。在一范例实施例中，所获得的对应于第一存储单元的可靠度信息是响应于所评估的第一存储单元的电压位置与对应于读取错误率最小的电压位置的可靠度信息而自动决定的。因此，所获得的对应于第一存储单元的可靠度信息可有效提高对来自第一存储单元的数据的解码成功率。

在一范例实施例中，存储器管理电路502可判断重试计数是否符合某一条件(也称为第一条件)。若重试计数不符合第一条件，存储器管理电路502可持续在重试模式中调整读取电压电平并记录经由多个读取电压电平所读取的数据的数据状态。此外，错误检查与校正电路508可持续解码在重试模式中读取的数据。然而，若重试计数符合第一条件，存储器管理电路502可根据所记录的数据的数据状态动态获得对应于第一存储单元的可靠度信息。错误检查与校正电路508可根据动态获得的对应于第一存储单元的可靠度信息来解码来自第一存储单元的数据。

换言之，在一范例实施例中，在重试模式中，只有在重试计数符合第一条件时，存储器管理电路502可根据所记录的数据的数据状态动态获得对应于第一存储单元的可靠度信息和/或错误检查与校正电路508可根据动态获得的对应于第一存储单元的可靠度信息来解码来自第一存储单元的数据。

在一范例实施例中，存储器管理电路502可判断重试计数是否符合另一条件(也称为第二条件)。若重试计数不符合第二条件，存储器管理电路502可将解码操作维持在重试模式并重复执行调整读取电压电平等操作。然而，若重试计数符合第二条件，存储器管理电路502可指示结束或离开重试模式。在离开重试模式后，存储器管理电路502和/或错误检查与校正电路508可执行预设操作。预设操作可包括任何进阶的错误处理操作，例如使用更复杂的解码算法和/或解码电路来解码数据、查询其他的表格以获得其他可使用的读取电压电平来重读数据、查询其他的可靠度信息表格以获得其他的可靠度信息以解码数据和/或读取更多的软比特信息以解码数据等等。

在一范例实施例中，第一条件对应于多个第一门槛值，而第二条件对应于第二门槛值。第一门槛值会小于第二门槛值。例如，第一门槛值可包括数值Q1、Q2及Q3等，而第二条件可包括数值P。在一范例实施例中，假设数值Q1、Q2及Q3分别为“5”、“10”及“15”等5的倍数，而数值P为“60”。以图8A与图8B的范例实施例为例，若重试计数不大于Q1(例如“5”)，读取电压电平801～805可被重复用来读取第一实体单元且错误检查与校正电路508可逐一解码经由读取电压电平801～805读取的数据。此外，经由读取电压电平801～805读取的数据的数据状态可被记录。若重试计数等于Q1，对应于第一存储单元的可靠度信息可根据所记录的数据状态而动态决定且错误检查与校正电路508可根据此动态决定的可靠度信息来解码来自第一存储单元的数据。

图9A与图9B是根据本发明的一范例实施例所示出的多个读取电压电平与存储单元的临界电压分布的示意图。

请参照图9A与图9B，若在图8A与图8B的范例实施例中使用动态决定的可靠度信息仍无法成功解码来自第一存储单元的数据(第一存储单元可以是第一实体单元中的任一个存储单元)，则存储器管理电路502可指示在重试模式中依序使用读取电压电平806～810来读取第一实体单元。错误检查与校正电路508可依序解码经由读取电压电平806～810读取的数据，直到解码成功为止。此外，根据所使用的读取电压电平806～810，重试计数可依序更新为“6”～“10”。

若重试计数等于Q2(例如10)，则根据经由读取电压电平806～810从第一存储单元读取的数据的数据状态(即比特值“1”、“0”、“0”、“1”、“1”)或者经由读取电压电平801～810从第一存储单元读取的数据的数据状态，读取电压电平807或810可被决定为最接近第一存储单元的电压位置的读取电压电平。以读取电压电平807为例，读取电压电平807与805(即第三读取电压电平)之间的电压差ΔV2可被获得。存储器管理电路502可根据电压差ΔV2与读取电压电平805所对应的可靠度信息获得对应于第一存储单元的可靠度信息。换言之，根据读取电压电平806～810的读取结果，对应于第一存储单元的可靠度信息可被再次更新。电压差ΔV2可不同于电压差ΔV1。例如，电压差ΔV2可小于电压差ΔV1。

须注意的是，根据图8A、图8B、图9A及图9B，在使用了更多(例如10个)读取电压电平来读取第一存储单元后，更接近第一存储单元的临界电压VT的读取电压电平807可被获得，以取代原先被视为最接近第一存储单元的临界电压VT的读取电压电平804。因此，根据读取电压电平807(或电压差ΔV2)所更新的可靠度信息可更加符合第一存储单元的真实电压位置所对应的可靠度信息。因此，使用再次更新的可靠度信息来解码来自第一存储单元的数据将有更高的机率可以解码成功。图9A与图9B的范例实施例的相关操作细节可参照图8A与图8B的范例实施例，在此便不赘述。此外，图9A的读取电压电平806～810中的任两个相邻的读取电压电平之间的电压差可以相同或不同。

在图9A的一范例实施例中，读取电压电平806～810中的任两个相邻的读取电压电平之间的电压差可不为一预设值。例如，彼此相邻的读取电压电平807与810之间的电压差可不同于彼此相邻的读取电压电平806与809之间的电压差。或者，彼此相邻的读取电压电平807与810之间的电压差可不同于彼此相邻的读取电压电平810与806之间的电压差。

图10A是传统的解码操作的解码效能的示意图。

请参照图10A，传统上，假设在重试计数达到P次之前，解码电路可重复解码经由不同读取电压电平从某一实体单元读取的数据。但是，在重试计数达到P次之前，解码电路的解码成功率可能始终很低。在重试计数达到P次之后，解码电路离开重试模式并可进入软解码模式(也称为软比特解码模式)。在进入软解码模式后，更多的软读取电压电平可被施加至此实体单元以获得用以提高解码成功率的软比特信息，但是解码成功率其实上升的幅度并不高(约在解码成功率SF附近)。

图10B是根据本发明的一范例实施例所示出的解码效能的示意图。

请参照图10B，以图8A与图9A的范例实施例为例，在重试计数达到Q1时，基于动态获得的可靠度信息，解码电路的解码成功率可能从原始的S1上升至S2。在重试计数达到Q2时，基于动态获得的可靠度信息，解码电路的解码成功率可能上升至S3。在重试计数达到Q3时，基于动态获得的可靠度信息，解码电路的解码成功率可能上升至S4。最后，在重试计数达到P时，基于动态获得的可靠度信息，解码电路的解码成功率可上升至SF。须注意的是，图10A与图10B仅为示意图，实务上图10A和/或图10B中的曲线可能会有变化。

换言之，本发明的范例实施例可以根据重试模式中持续获得的数据的数据状态来动态调整对应于一或多个存储单元的可靠度信息。相较于传统上等到进入软解码模式(或离开重试模式)后才开始读取软比特信息，本发明的范例实施例可提高重试模式中对于所读取的数据的使用率，且可让解码电路的解码成功率在重试模式中逐渐提高，从而可有效改善存储器存储装置的性能。此外，前述范例实施例中的数值Q1～Q3及P皆可以视实务上需求调整，本发明不加以限制。

图11是根据本发明的一范例实施例所示出的存储器控制方法的流程图。

请参照图11，在步骤S1101中，经由第一读取电压电平从第一存储单元读取第一数据。在步骤S1102中，经由解码电路解码所述第一数据。在步骤S1103中，经由第二读取电压电平从所述第一存储单元读取第二数据。所述第二读取电压电平不同于所述第一读取电压电平。在步骤S1104中，根据所述第一数据的第一数据状态与所述第二数据的第二数据状态获得可靠度信息。例如，所述第一数据状态与所述第二数据状态反映所述第一数据的第一比特值不同于所述第二数据的第二比特值。在步骤S1105中，经由所述解码电路根据所述可靠度信息解码所述第二数据。

图12A与图12B是根据本发明的一范例实施例所示出的存储器控制方法的流程图。

请参照图12A，在步骤S1201中，经由一读取电压电平从第一存储单元读取数据。在步骤S1202中，经由解码电路解码所述数据。在步骤S1203中，判断是否解码成功。若解码成功，在步骤S1204中，输出成功解码的数据。若解码不成功，在步骤S1205中，调整读取电压电平。在步骤S1206中，更新重试计数。须注意的是，步骤S1205与S1206的执行顺序可以对调或同时执行，本发明不加以限制。在步骤S1207中，判断重试计数是否符合第一条件。若重试计数不符合第一条件，在步骤S1207之后，可回到步骤S1201。

请参照图12B，若重试计数符合第一条件，在步骤S1208中，根据所读取的数据的数据状态评估第一存储单元的电压位置。在步骤S1209中，根据所述电压位置动态获得可靠度信息。在步骤S1210中，经由解码电路根据所述可靠度信息解码所读取的数据。在步骤S1211中，判断是否解码成功。若解码成功，在步骤S1212中，输出解码成功的数据。若解码不成功，在步骤S1213中，判断重试计数是否符合第二条件。若重试计数不符合第二条件，在步骤S1213之后，可回到步骤S1205和/或S1206。若重试计数符合第二条件，在步骤S1214中，执行预设操作。例如，预设操作可包括任何进阶的错误处理操作。

须注意的是，在图11的范例实施例中，步骤S1101至S1105可视为是在重试模式中执行。在图12A及图12B的范例实施例中，进入步骤S1205和/或S1206可视为进入重试模式，而进入步骤S1214可视为离开或中止重试模式。

然而，图11、图12A及图12B中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11、图12A及图12B中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图11、图12A及图12B的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，在经由多个读取电压电平读取第一实体单元并分别解码所读取的数据后，此些数据的数据状态可用来获得和/或更新对应于第一实体单元中的第一存储单元的可靠度信息，以反映第一存储单元即时的电压位置。此外，在一范例实施例中，在重试模式中，每使用一预设数目的读取电压电平读取第一实体单元后，所读取的数据的数据状态可用来获得和/或更新对应于第一实体单元中的第一存储单元的可靠度信息并根据新的可靠度信息执行解码操作。相较于传统上需要离开重试模式后才能获得存储单元的软比特信息，本发明的范例实施例可有效提高加解码电路的解码能力和/或提高存储器存储装置的性能。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (27)

1.一种存储器控制方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元，所述存储器控制方法包括：

经由第一读取电压电平从所述多个存储单元中的第一存储单元读取第一数据；

由解码电路解码所述第一数据；

经由第二读取电压电平从所述第一存储单元读取第二数据，其中所述第二读取电压电平不同于所述第一读取电压电平；

根据所述第一数据的第一数据状态与所述第二数据的第二数据状态获得对应于所述第一存储单元的可靠度信息，其中所述第一数据状态与所述第二数据状态反映所述第一数据的第一比特值不同于所述第二数据的第二比特值；以及

由所述解码电路根据所述可靠度信息解码所述第二数据，

其中所述可靠度信息反映所述解码电路对所述第二数据进行解码的信心度，其中所述信心度反映数据比特被解码为1或0的机率。

2.根据权利要求1所述的存储器控制方法，其中根据所述第一数据的所述第一数据状态与所述第二数据的所述第二数据状态获得对应于所述第一存储单元的所述可靠度信息的步骤包括：

根据所述第一数据状态与所述第二数据状态评估所述第一存储单元的电压位置；以及

根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息。

3.根据权利要求2所述的存储器控制方法，其中根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息的步骤包括：

根据所述第一读取电压电平与第三读取电压电平之间的电压差获得对应于所述第一存储单元的所述可靠度信息，其中所述第三读取电压电平所对应的读取错误率低于所述第一读取电压电平所对应的读取错误率。

4.根据权利要求3所述的存储器控制方法，其中根据所述第一读取电压电平与所述第三读取电压电平之间的所述电压差获得对应于所述第一存储单元的所述可靠度信息的步骤包括：

获得对应于所述第三读取电压电平的可靠度信息；以及

根据所述电压差与对应于所述第三读取电压电平的所述可靠度信息获得对应于所述第一存储单元的所述可靠度信息。

5.根据权利要求1所述的存储器控制方法，还包括：

经由预设读取电压电平从所述第一存储单元读取初始数据；

经由所述解码电路解码所述初始数据；

若所述初始数据未被成功地解码，进入重试模式；

在所述重试模式中，发送第一读取指令序列以指示经由所述第一读取电压电平从所述第一存储单元读取所述第一数据；以及

在所述重试模式中，发送第二读取指令序列以指示经由所述第二读取电压电平从所述第一存储单元读取所述第二数据。

6.根据权利要求5所述的存储器控制方法，还包括：

对应于所述第一读取指令序列的发送，更新重试计数。

7.根据权利要求6所述的存储器控制方法，还包括：

判断所述重试计数是否符合第一条件，其中获得对应于所述第一存储单元的所述可靠度信息的操作仅在所述重试计数符合所述第一条件时执行；以及

若所述重试计数符合第二条件，结束所述重试模式。

8.根据权利要求5所述的存储器控制方法，其中所述预设读取电压电平、所述第一读取电压电平及所述第二读取电压电平中两个彼此相邻的电压电平之间存在第一电压差，所述预设读取电压电平、所述第一读取电压电平及所述第二读取电压电平中另两个彼此相邻的电压电平之间存在第二电压差，且所述第一电压差不同于所述第二电压差。

9.根据权利要求1所述的存储器控制方法，其中所述第一存储单元的电压位置介于所述第一读取电压电平与所述第二读取电压电平之间。

10.一种存储器存储装置，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以发送第一读取指令序列以指示经由第一读取电压电平从所述多个存储单元中的第一存储单元读取第一数据，

所述存储器控制电路单元还用以解码所述第一数据，

所述存储器控制电路单元还用以发送第二读取指令序列以指示经由第二读取电压电平从所述第一存储单元读取第二数据，所述第二读取电压电平不同于所述第一读取电压电平，

所述存储器控制电路单元还用以根据所述第一数据的第一数据状态与所述第二数据的第二数据状态获得对应于所述第一存储单元的可靠度信息，其中所述第一数据状态与所述第二数据状态反映所述第一数据的第一比特值不同于所述第二数据的第二比特值，并且

所述存储器控制电路单元还用以根据所述可靠度信息解码所述第二数据，

其中所述可靠度信息反映所述存储器控制电路单元对所述第二数据进行解码的信心度，其中所述信心度反映数据比特被解码为1或0的机率。

11.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元根据所述第一数据的所述第一数据状态与所述第二数据的所述第二数据状态获得对应于所述第一存储单元的所述可靠度信息的操作包括：

根据所述第一数据状态与所述第二数据状态评估所述第一存储单元的电压位置；以及

根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息。

12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息的操作包括：

根据所述第一读取电压电平与第三读取电压电平之间的电压差获得对应于所述第一存储单元的所述可靠度信息，其中所述第三读取电压电平所对应的读取错误率低于所述第一读取电压电平所对应的读取错误率。

13.根据权利要求12所述的存储器存储装置，其中所述存储器控制电路单元根据所述第一读取电压电平与所述第三读取电压电平之间的所述电压差获得对应于所述第一存储单元的所述可靠度信息的操作包括：

获得对应于所述第三读取电压电平的可靠度信息；以及

根据所述电压差与对应于所述第三读取电压电平的所述可靠度信息获得对应于所述第一存储单元的所述可靠度信息。

14.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元还用以：

发送第三读取指令序列以指示经由预设读取电压电平从所述第一存储单元读取初始数据；

解码所述初始数据；

若所述初始数据未被成功地解码，进入重试模式；

在所述重试模式中，发送所述第一读取指令序列；以及

在所述重试模式中，发送所述第二读取指令序列。

15.根据权利要求14所述的存储器存储装置，其中所述存储器控制电路单元还用以对应于所述第一读取指令序列的发送，更新重试计数。

16.根据权利要求15所述的存储器存储装置，其中所述存储器控制电路单元还用以判断所述重试计数是否符合第一条件，其中获得对应于所述第一存储单元的所述可靠度信息的操作仅在所述重试计数符合所述第一条件时执行，并且

若所述重试计数符合第二条件，所述存储器控制电路单元还用以结束所述重试模式。

17.根据权利要求14所述的存储器存储装置，其中所述预设读取电压电平、所述第一读取电压电平及所述第二读取电压电平中两个彼此相邻的电压电平之间存在第一电压差，所述预设读取电压电平、所述第一读取电压电平及所述第二读取电压电平中另两个彼此相邻的电压电平之间存在第二电压差，且所述第一电压差不同于所述第二电压差。

18.根据权利要求10所述的存储器存储装置，其中所述第一存储单元的电压位置介于所述第一读取电压电平与所述第二读取电压电平之间。

19.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元，其中所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；

解码电路；以及

存储器管理电路，连接至所述主机接口、所述存储器接口及所述解码电路，

其中所述存储器管理电路用以发送第一读取指令序列以指示经由第一读取电压电平从所述多个存储单元中的第一存储单元读取第一数据，

所述解码电路用以解码所述第一数据，

所述存储器管理电路还用以发送第二读取指令序列以指示经由第二读取电压电平从所述第一存储单元读取第二数据，所述第二读取电压电平不同于所述第一读取电压电平，

所述存储器管理电路还用以根据所述第一数据的第一数据状态与所述第二数据的第二数据状态获得对应于所述第一存储单元的可靠度信息，其中所述第一数据状态与所述第二数据状态反映所述第一数据的第一比特值不同于所述第二数据的第二比特值，并且

所述解码电路还用以根据所述可靠度信息解码所述第二数据，

其中所述可靠度信息反映所述解码电路对所述第二数据进行解码的信心度，其中所述信心度反映数据比特被解码为1或0的机率。

20.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一数据的所述第一数据状态与所述第二数据的所述第二数据状态获得对应于所述第一存储单元的所述可靠度信息的操作包括：

根据所述第一数据状态与所述第二数据状态评估所述第一存储单元的电压位置；以及

根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息。

21.根据权利要求20所述的存储器控制电路单元，其中所述存储器管理电路根据所述电压位置获得对应于所述第一存储单元的所述可靠度信息的操作包括：

根据所述第一读取电压电平与第三读取电压电平之间的电压差获得对应于所述第一存储单元的所述可靠度信息，其中所述第三读取电压电平所对应的读取错误率低于所述第一读取电压电平所对应的读取错误率。

22.根据权利要求21所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一读取电压电平与所述第三读取电压电平之间的所述电压差获得对应于所述第一存储单元的所述可靠度信息的操作包括：

获得对应于所述第三读取电压电平的可靠度信息；以及

根据所述电压差与对应于所述第三读取电压电平的所述可靠度信息获得对应于所述第一存储单元的所述可靠度信息。

23.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路还用以发送第三读取指令序列以指示经由预设读取电压电平从所述第一存储单元读取初始数据，

所述解码电路还用以解码所述初始数据，并且

若所述初始数据未被成功地解码，所述存储器管理电路还用以指示进入重试模式并且在所述重试模式中发送所述第一读取指令序列与所述第二读取指令序列。

24.根据权利要求23所述的存储器控制电路单元，其中所述存储器管理电路还用以对应于所述第一读取指令序列的发送，更新重试计数。

25.根据权利要求24所述的存储器控制电路单元，其中所述存储器管理电路还用以判断所述重试计数是否符合第一条件，其中获得对应于所述第一存储单元的所述可靠度信息的操作仅在所述重试计数符合所述第一条件时执行，并且

若所述重试计数符合第二条件，所述存储器管理电路还用以结束所述重试模式。

26.根据权利要求23所述的存储器控制电路单元，其中所述预设读取电压电平、所述第一读取电压电平及所述第二读取电压电平中两个彼此相邻的电压电平之间存在第一电压差，所述预设读取电压电平、所述第一读取电压电平及所述第二读取电压电平中另两个彼此相邻的电压电平之间存在第二电压差，且所述第一电压差不同于所述第二电压差。

27.根据权利要求19所述的存储器控制电路单元，其中所述第一存储单元的电压位置介于所述第一读取电压电平与所述第二读取电压电平之间。

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