TWI607452B - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

解碼方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種解碼技術，且特別是有關於一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，記憶體裝置會內建有一或多種解碼機制，其用以更正從記憶體裝置讀取之資料中可能具有的錯誤。例如，此些解碼機制可能包括位元翻轉(Bit-Flipping)演算法、最小-總合(Min-Sum)演算法及總和-乘積(Sum-Product)演算法等解碼演算法。在記憶體裝置出廠時，記憶體裝置內建的解碼演算法會被配置為使用最佳化的操作參數。但是，隨著記憶體裝置的使用時間及/或使用頻率增加，記憶體裝置的通道狀態也會發生變化。若記憶體裝置的通道狀態變化太大，即便使用最佳化的操作參數也往往導致記憶體裝置的解碼效率低落。
本發明提供一種解碼方法、記憶體儲存裝置及記憶體控制電路單元，可提升記憶體儲存裝置的解碼效率。
本發明的一範例實施例提供一種解碼方法，其用於包括多個記憶胞的可複寫式非揮發性記憶體模組，所述解碼方法包括：從所述多個記憶胞中的多個第一記憶胞讀取第一資料；基於第一解碼條件對所述第一資料執行第一解碼操作；以及若所述第一解碼操作符合第一預設狀態，基於第二解碼條件對所述第一資料執行第二解碼操作，其中基於所述第二解碼條件定位所述第一資料中的錯誤位元的嚴謹度高於基於所述第一解碼條件定位所述第一資料中的所述錯誤位元的嚴謹度。
在本發明的一範例實施例中，所述解碼方法更包括：若所述第一解碼操作符合第二預設狀態，基於第三解碼條件對所述第一資料執行第三解碼操作，其中基於所述第三解碼條件定位所述第一資料中的所述錯誤位元的嚴謹度低於基於所述第一解碼條件定位所述第一資料中的所述錯誤位元的所述嚴謹度。
在本發明的一範例實施例中，所述的解碼方法更包括：若所述第一解碼條件符合階段條件，計數所述第一解碼操作的迭代計數值；以及若所述迭代計數值符合計數條件，判定所述第一解碼操作符合所述第一預設狀態。
在本發明的一範例實施例中，所述的解碼方法更包括：若所述第一解碼條件不符合所述階段條件且所述第一解碼操作所翻轉的位元之總數符合數目條件，判定所述第一解碼操作符合所述第二預設狀態。
在本發明的一範例實施例中，所述的解碼方法更包括：從第一候選計數條件與第二候選計數條件中選擇所述計數條件，其中所述第一候選計數條件對應於第一計數值，所述第二候選計數條件對應於第二計數值，並且所述第一計數值不同於所述第二計數值。
在本發明的一範例實施例中，所述的解碼方法更包括：從第一候選解碼條件與第二候選解碼條件中選擇所述第二解碼條件，其中基於所述第一候選解碼條件定位資料中的錯誤位元的嚴謹度高於基於所述第二候選解碼條件定位所述資料中的所述錯誤位元的嚴謹度。
在本發明的一範例實施例中，所述的解碼方法更包括：對所述第一資料執行奇偶檢查操作以獲得所述第一資料的校驗子總合；若所述校驗子總合小於預設值，將所述第一資料中的位元的錯誤權重值從第一錯誤權重值減少為第二錯誤權重值；以及若所述第二錯誤權重值大於對應於所述第一解碼條件的翻轉門檻值，在所述第一解碼操作中翻轉所述位元。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，所述記憶體控制電路單元用以發送讀取指令序列，其中所述讀取指令序列指示從所述多個記憶胞中的多個第一記憶胞讀取第一資料，所述記憶體控制電路單元更用以基於第一解碼條件對所述第一資料執行第一解碼操作，若所述第一解碼操作符合第一預設狀態，所述記憶體控制電路單元更用以基於第二解碼條件對所述第一資料執行第二解碼操作，其中基於所述第二解碼條件定位所述第一資料中的錯誤位元的嚴謹度高於基於所述第一解碼條件定位所述第一資料中的所述錯誤位元的嚴謹度。
在本發明的一範例實施例中，若所述第一解碼操作符合第二預設狀態，所述記憶體控制電路單元更用以基於第三解碼條件對所述第一資料執行第三解碼操作，其中基於所述第三解碼條件定位所述第一資料中的所述錯誤位元的嚴謹度低於基於所述第一解碼條件定位所述第一資料中的所述錯誤位元的所述嚴謹度。
在本發明的一範例實施例中，若所述第一解碼條件符合階段條件，所述記憶體控制電路單元更用以計數所述第一解碼操作的迭代計數值，若所述迭代計數值符合計數條件，所述記憶體控制電路單元判定所述第一解碼操作符合所述第一預設狀態。
在本發明的一範例實施例中，若所述第一解碼條件不符合所述階段條件且所述第一解碼操作所翻轉的位元之總數符合數目條件，所述記憶體控制電路單元判定所述第一解碼操作符合所述第二預設狀態。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以從第一候選計數條件與第二候選計數條件中選擇所述計數條件，其中所述第一候選計數條件對應於第一計數值，所述第二候選計數條件對應於第二計數值，並且所述第一計數值不同於所述第二計數值。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以從第一候選解碼條件與第二候選解碼條件中選擇所述第二解碼條件，其中基於所述第一候選解碼條件定位資料中的錯誤位元的嚴謹度高於基於所述第二候選解碼條件定位所述資料中的所述錯誤位元的嚴謹度。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以對所述第一資料執行奇偶檢查操作以獲得所述第一資料的校驗子總合，若所述校驗子總合小於預設值，所述記憶體控制電路單元更用以將所述第一資料中的位元的錯誤權重值從第一錯誤權重值減少為第二錯誤權重值，若所述第二錯誤權重值大於對應於所述第一解碼條件的翻轉門檻值，所述記憶體控制電路單元更用以在所述第一解碼操作中翻轉所述位元。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用以控制包括多個記憶胞的可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路，所述記憶體管理電路用以發送讀取指令序列，其中所述讀取指令序列指示從所述多個記憶胞中的多個第一記憶胞讀取第一資料，所述錯誤檢查與校正電路用以基於第一解碼條件對所述第一資料執行第一解碼操作，若所述第一解碼操作符合第一預設狀態，所述錯誤檢查與校正電路更用以基於第二解碼條件對所述第一資料執行第二解碼操作，其中所述錯誤檢查與校正電路基於所述第二解碼條件定位所述第一資料中的錯誤位元的嚴謹度高於所述錯誤檢查與校正電路基於所述第一解碼條件定位所述第一資料中的所述錯誤位元的嚴謹度。
在本發明的一範例實施例中，若所述第一解碼操作符合第二預設狀態，所述錯誤檢查與校正電路更用以基於第三解碼條件對所述第一資料執行第三解碼操作，其中所述錯誤檢查與校正電路基於所述第三解碼條件定位所述第一資料中的所述錯誤位元的嚴謹度低於所述錯誤檢查與校正電路基於所述第一解碼條件定位所述第一資料中的所述錯誤位元的所述嚴謹度。
在本發明的一範例實施例中，若所述第一解碼條件符合階段條件，所述記憶體管理電路更用以計數所述第一解碼操作的迭代計數值，若所述迭代計數值符合計數條件，所述記憶體管理電路判定所述第一解碼操作符合所述第一預設狀態。
在本發明的一範例實施例中，若所述第一解碼條件不符合所述階段條件且所述第一解碼操作所翻轉的位元之總數符合數目條件，所述記憶體管理電路判定所述第一解碼操作符合所述第二預設狀態。
在本發明的一範例實施例中，所述記憶體管理電路更用以從第一候選計數條件與第二候選計數條件中選擇所述計數條件，其中所述第一候選計數條件對應於第一計數值，所述第二候選計數條件對應於第二計數值，並且所述第一計數值不同於所述第二計數值。
在本發明的一範例實施例中，所述記憶體管理電路更用以從第一候選解碼條件與第二候選解碼條件中選擇所述第二解碼條件，其中所述錯誤檢查與校正電路基於所述第一候選解碼條件定位資料中的錯誤位元的嚴謹度高於所述錯誤檢查與校正電路基於所述第二候選解碼條件定位所述資料中的所述錯誤位元的嚴謹度。
在本發明的一範例實施例中，所述錯誤檢查與校正電路更用以對所述第一資料執行奇偶檢查操作以獲得所述第一資料的校驗子總合，若所述校驗子總合小於預設值，所述錯誤檢查與校正電路更用以將所述第一資料中的位元的錯誤權重值從第一錯誤權重值減少為第二錯誤權重值，若所述第二錯誤權重值大於對應於所述第一解碼條件的翻轉門檻值，所述錯誤檢查與校正電路更用以在所述第一解碼操作中翻轉所述位元。
基於上述，在第一解碼操作符合第一預設狀態之後，解碼演算法所採用的解碼條件會被更新為更加嚴謹地定位待解碼資料中的錯誤位元，從而提升解碼操作遭遇錯誤無法收斂情形之處理效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。例如，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在本範例實施例中，可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
在本範例實施例中，記憶體管理電路502會配置多個邏輯單元以映射可複寫式非揮發性記憶體模組406中的實體抹除單元。其中一個邏輯單元可以是指一個邏輯位址、一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，一個邏輯單元可被映射至一或多個實體抹除單元。
在本範例實施例中，記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。此外，這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，錯誤檢查與校正電路508支援低密度奇偶檢查(low-density parity-check, LDPC)碼。例如，錯誤檢查與校正電路508可利用低密度奇偶檢查碼來編碼與解碼。在低密度奇偶檢查碼中，是用一個檢查矩陣(亦稱為奇偶檢查矩陣)來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣 H，並且一碼字標記為 V。依照以下方程式(1)，若奇偶檢查矩陣 H與碼字 V的相乘是零向量，表示碼字 V為有效碼字(valid codeword)。其中運算子 表示模2(mod 2)的矩陣相乘。換言之，矩陣 H的零空間(null space)便包含了所有的有效碼字。然而，本發明並不限制碼字 V的內容。例如，碼字 V也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。
…(1)
其中矩陣 H的維度是 k-乘- n( k-by-n)，碼字 V的維度是1-乘- n。 k與 n為正整數。碼字 V中包括了訊息位元與奇偶位元，即碼字 V可以表示成[ U P]，其中向量 U是由訊息位元所組成，而向量 P是由奇偶位元所組成。向量 U的維度是1-乘-( n-k)，而向量 P的維度是1-乘- k。在一個碼字中，奇偶位元即是用來保護訊息位元並且可視為是對應於訊息位元產生的錯誤更正碼或錯誤檢查碼。其中，保護訊息位元例如是指維持訊息位元的正確性。例如，當從可複寫式非揮發性記憶體模組406中讀取一筆資料時，此資料中的奇偶位元即可用來更正相應的資料中可能存在的錯誤。
在一範例實施例中，一個碼字中的訊息位元與奇偶位元統稱為資料位元。例如，碼字 V中具有 n個資料位元，其中訊息位元的長度為( n-k)位元，並且奇偶位元的長度是 k位元。因此，碼字 V的碼率(code rate)為 (n-k)/n。
一般來說，在使用低密度奇偶檢查碼來編碼時會使用一個產生矩陣(以下標記為 G)，使得對於任意的向量 U都可滿足以下方程式(2)。其中產生矩陣 G的維度是( n-k)-乘- n。
…(2)
由方程式(2)所產生的碼字 V為有效碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。
…(3)
由於向量 U可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣 H以後，對應的產生矩陣 G也可被決定。
…(4)
在解碼一個碼字 V時，會先對碼字 V中的資料位元執行一個奇偶檢查操作，例如將奇偶檢查矩陣 H與碼字 V相乘以產生一個向量(以下標記為 S ，如以下方程式(5)所示)。若向量 S是零向量(即，向量 S中的每一個元素都是零)，則表示解碼成功並且可直接輸出碼字 V。若向量 S不是零向量(即，向量 S中的至少一個元素不是零)，則表示碼字 V中存在至少一個錯誤並且碼字 V不是有效碼字。
…(5)
向量 S的維度是 k-乘-1。向量 S中的每一個元素亦稱為校驗子(syndrome)。若碼字 V不是有效的碼字，錯誤檢查與校正電路508會執行一個解碼操作，以嘗試更正碼字 V中的錯誤。
圖6是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。
請參照圖6，奇偶檢查矩陣600的維度是 k-乘- n。例如， k為8，並且 n為9。然而，本發明並不限制正整數 k與 n為多少。奇偶檢查矩陣600的每一列(row)亦代表了一限制(constraint)。以奇偶檢查矩陣600的第一列為例，若某一個碼字是有效碼字，則將此碼字中第3、5、8與第9個位元做模2的加法之後，會得到位元“0”。在此領域有通常知識者應能理解如何用奇偶檢查矩陣600來編碼，在此便不再贅述。此外，奇偶檢查矩陣600僅為一個範例矩陣，而非用以限制本發明。
當記憶體管理電路502要將多個位元儲存至可複寫式非揮發性記憶體模組406時，錯誤檢查與校正電路508會對應於每( n- k)個欲儲存之位元(即，訊息位元)產生 k個奇偶位元。接下來，記憶體管理電路502會把這 n個位元(即，資料位元)作為一個碼字寫入至可複寫式非揮發性記憶體模組406。
圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
請參照圖7，橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。例如，圖7是表示一個實體程式化單元中各個記憶胞的臨界電壓分布狀況。假設狀態710對應於位元“1”並且狀態720對應於位元“0”，若某一個記憶胞的臨界電壓屬於狀態710，此記憶胞所儲存的是位元“1”；相反地，若某一個記憶胞的臨界電壓屬於狀態720時，此記憶胞所儲存的是位元“0”。須注意的是，在本範例實施例中，臨界電壓分佈中的一個狀態對應至一個位元值(即，“0”或“1”)，並且記憶胞的臨界電壓分佈有兩種可能的狀態。然而，在其他範例實施例中，臨界電壓分佈中的每一個狀態也可以對應至多個位元值並且記憶胞的臨界電壓的分佈也可能有四種、八種或其他任意個狀態。此外，本發明也不限制每一個狀態所代表的位元。例如，在圖7的另一範例實施例中，狀態710也可以對應於位元“0”，而狀態720則對應於位元“1”。
在本範例實施例中，當要從可複寫式非揮發性記憶體模組406讀取資料時，記憶體管理電路502會發送一讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列用以指示可複寫式非揮發性記憶體模組406從多個記憶胞(以下亦稱為第一記憶胞)讀取資料(以下亦稱為第一資料)。在本範例實施例中，第一記憶胞是屬於同一個實體程式化單元。然而，在另一範例實施例中，第一記憶胞亦可以是屬於不同的實體程式化單元。根據此讀取指令序列，可複寫式非揮發性記憶體模組406可使用圖7中的讀取電壓701來讀取第一記憶胞。若第一記憶胞中的某一者的臨界電壓小於讀取電壓701，則此記憶胞會被導通並且記憶體管理電路502會讀到位元“1”。相反地，若第一記憶胞中的某一者的臨界電壓大於讀取電壓701，則此記憶胞不會被導通並且記憶體管理電路502會讀到位元“0”。
在本範例實施例中，狀態710與狀態720之間包含一個重疊區域730。重疊區域730的面積正相關於第一記憶胞中臨界電壓落於重疊區域730內的記憶胞之總數。重疊區域730表示在第一記憶胞中有一些記憶胞所儲存的應該是位元“1”(屬於狀態710)，但其臨界電壓大於所施加的讀取電壓701；或者，在第一記憶胞中有一些記憶胞所儲存的應該是位元“0”(屬於狀態720)，但其臨界電壓小於所施加的讀取電壓701。換言之，經由施加讀取電壓701所讀取的資料中，有部份的位元會有錯誤。
一般來說，若第一記憶胞的使用時間很短(例如，資料在第一記憶胞中存放時間不長)及/或第一記憶胞的使用程度很低(例如，第一記憶胞的讀取計數、寫入計數及/或抹除計數不高)，重疊區域730之面積通常很小，甚至可能不存在重疊區域730(即，狀態710與720不重疊)。或者，若記憶體儲存裝置10才剛出廠，則重疊區域730通常不存在。若重疊區域730的面積很小，經由施加讀取電壓701而從第一記憶胞讀取到的資料中的錯誤位元往往較少。
然而，隨著可複寫式非揮發性記憶體模組406(或第一記憶胞)的使用時間及/或使用程度增加，重疊區域730的面積會逐漸加大。例如，若第一記憶胞的使用時間很長(例如，資料在第一記憶胞中存放時間很長)及/或第一記憶胞的使用程度很高(例如，第一記憶胞的讀取計數、寫入計數及/或抹除計數很高)，則重疊區域730之面積會變大(例如，狀態710與720會變更平坦及/或狀態710與720彼此更靠近)。若重疊區域730的面積很大，則經由施加讀取電壓701而從第一記憶胞讀取到的資料中的錯誤位元往往較多。換言之，重疊區域730的面積會正相關於從第一記憶胞讀取出來的資料中錯誤位元的發生機率。
在本範例實施例中，在從可複寫式非揮發性記憶體模組406接收所讀取之第一資料之後，錯誤檢查與校正電路508會執行一奇偶檢查操作以驗證第一資料中是否存在錯誤。若判定第一資料中存在錯誤，則錯誤檢查與校正電路508會執行解碼操作來嘗試更正第一資料中的錯誤。
在本範例實施例中，錯誤檢查與校正電路508是執行迭代(iteration)解碼操作。一個迭代解碼操作是用來解碼來自於可複寫式非揮發性記憶體模組406的一個解碼單位。例如，一個解碼單位為一個碼字。在一個迭代解碼操作中，用於檢查資料之正確性的奇偶檢查操作與用於更正資料中的錯誤之解碼操作會重覆執行，直到成功的解碼或總迭代次數到達一預定次數為止。若總迭代次數到達此預定次數，表示對於此資料的整個迭代解碼操作失敗，並且錯誤檢查與校正電路508會停止解碼。此外，若經由奇偶檢查操作判定某一資料中不存在錯誤，則錯誤檢查與校正電路508會輸出此資料。
在本範例實施例中，錯誤檢查與校正電路508可基於不同的解碼條件來對第一資料執行多個解碼操作。須注意的是，基於不同的解碼條件，錯誤檢查與校正電路508定位第一資料中錯誤位元所使用之嚴謹度(strict level)也會不同。例如，在某些情況下，錯誤檢查與校正電路508會基於定位錯誤位元之嚴謹度較高(即，較嚴格)的解碼條件來執行一迭代解碼操作中的至少一解碼操作。此外，在某些情況下，錯誤檢查與校正電路508會改為基於定位錯誤位元之嚴謹度較低(即，較寬鬆)的解碼條件來執行同一個迭代解碼操作中的至少一解碼操作。
在本範例實施例中，定位錯誤位元之嚴謹度較高是指對於第一資料中的錯誤位元之判斷與篩選較為嚴格，從而第一資料中的一或多個位元較不容易被判定為是錯誤位元。相反的，定位錯誤位元之嚴謹度較低則是指對於第一資料中的錯誤位元之判斷與篩選較為寬鬆，從而第一資料中的一或多個位元較容易被判定為是錯誤位元。換言之，基於定位錯誤位元之嚴謹度較低的解碼條件來對某一碼字執行解碼操作有較高的機率翻轉更多的位元，但是也增加翻轉到不需要翻轉之位元(即，誤翻)的機率；反之，基於定位錯誤位元之嚴謹度較高的解碼條件來對此碼字執行解碼操作則有較高的機率是翻轉較少的位元，但是也降低翻轉到不需要翻轉之位元的機率。須注意的是，在此提及的翻轉某一個位元是指改變此位元的位元值，例如將某一位元的位元值從“1”改變為“0”或從“0”改變為“1”。
在本範例實施例中，錯誤檢查與校正電路508配置有多個階段(stage)，其中每一個階段對應於一個解碼條件。在對於第一資料的同一個迭代解碼操作中，錯誤檢查與校正電路508可在此些階段中切換。此外，在每一個階段中，錯誤檢查與校正電路508可執行一或多個解碼操作。
圖8是根據本發明的一範例實施例所繪示的在一個迭代解碼操作中切換階段的示意圖。請參照圖8，假設有階段0~階段15供錯誤檢查與校正電路508使用，其中階段0是定位錯誤位元之嚴謹度最高(即，最嚴謹)的階段，而階段15是定位錯誤位元之嚴謹度最低(即，最寬鬆)的階段。在階段0~階段15中，定位錯誤位元之嚴謹度逐漸下降。例如，階段0的嚴謹度高於階段1的嚴謹度，階段1的嚴謹度高於階段2的嚴謹度，並且階段14的嚴謹度高於階段15的嚴謹度。
在本範例實施例中，若錯誤檢查與校正電路508當前是操作於階段0(即，基於階段0的解碼條件來執行解碼操作)且判定需要切換解碼條件，錯誤檢查與校正電路508會切換至階段1。若錯誤檢查與校正電路508當前是操作於階段1(即，基於階段1的解碼條件來執行解碼操作)且判定需要切換解碼條件，錯誤檢查與校正電路508會切換至階段2。依此類推，錯誤檢查與校正電路508可在對於第一資料的同一個迭代解碼操作中從階段0逐一切換至階段15，直到某一個解碼操作成功或總迭代次數達到預定次數為止。須注意的是，在從階段0逐一切換至階段15的過程中，錯誤檢查與校正電路508對於待解碼資料中錯誤位元的定位越來越寬鬆，從而在每一個解碼操作中被翻轉的錯誤位元之總數可能會逐漸增加。但是，這也代表著在每一個解碼操作中被「誤翻」的位元之總數也可能逐漸增加。
在某些情況下，若在解碼操作中被「誤翻」的位元過多，可能會導致連續執行的多個解碼操作維持在錯誤發散的狀態。在錯誤發散的狀態下，即便執行更多的解碼操作，資料中錯誤位元之總數可能不會減少或者會處於上下震盪的狀況，從而最終導致整個迭代解碼操作失敗(例如，總迭代次數達到預定次數)。因此，在本範例實施例中，錯誤檢查與校正電路508可從階段15回到階段0~階段14中的某一個階段。藉由重新提高解碼操作中定位錯誤位元的嚴謹度，所執行的解碼操作有很高的機率可脫離錯誤發散之狀態，提高後續的解碼成功率。此外，相較於一般使用雜訊干擾(noising)(即，隨機地改變待解碼資料之一或多個位元值)或類似方式以嘗試脫離錯誤發散之狀態，藉由重新提高解碼操作中定位錯誤位元的嚴謹度也有更高的機率翻轉到真正的錯誤位元。
回到圖8，若錯誤檢查與校正電路508當前是操作於階段15(即，基於階段15的解碼條件來執行解碼操作)且判定需要切換解碼條件，錯誤檢查與校正電路508會切換回至階段0~階段14中的某一個階段，從而在下一次執行的解碼操作中提高定位錯誤位元的嚴謹度。在從階段15切換回嚴謹度較高的階段之後，錯誤檢查與校正電路508可繼續切換至階段15，除非其間執行的某一個解碼操作成功或總迭代次數達到預定次數為止。此外，在同一個迭代解碼操作中，若錯誤檢查與校正電路508多次地從階段15切換回先前的階段，每一次切換回去的階段可能不同。以圖8為例，若前一次從階段15切換為先前的階段是回到階段7(圖8中標記為“1”)，下一次從階段15切換為先前的階段可能是回到階段9(圖8中標記為“2”)。
須注意的是，圖8中的階段0~階段15僅是一個範例。在其他未提及的範例實施例中，錯誤檢查與校正電路508可操作之階段之總數亦可以是更多或更少。此外，錯誤檢查與校正電路508亦可以在一次的切換中跳過一或多個階段，例如，從階段0直接切換到階段2等等。
具體來看，假設錯誤檢查與校正電路508當前是基於某一解碼條件(以下亦稱為第一解碼條件)對第一資料執行某一解碼操作(以下亦稱為第一解碼操作)。若第一解碼操作失敗，記憶體管理電路502會判斷第一解碼操作是否符合一預設狀態(以下亦稱為第一預設狀態)。若第一解碼操作符合第一預設狀態，錯誤檢查與校正電路508會基於另一解碼條件(以下亦稱為第二解碼條件)對第一資料執行另一解碼操作(以下亦稱為第二解碼操作)，其中基於第二解碼條件定位第一資料中的錯誤位元的嚴謹度高於基於第一解碼條件定位第一資料中的錯誤位元的嚴謹度。
此外，記憶體管理電路502還會判斷第一解碼操作是否符合另一預設狀態(以下亦稱為第二預設狀態)。若第一解碼操作符合第二預設狀態，錯誤檢查與校正電路508會基於另一解碼條件(以下亦稱為第三解碼條件)對第一資料執行另一解碼操作(以下亦稱為第三解碼操作)，其中基於第三解碼條件定位第一資料中的錯誤位元的嚴謹度低於基於第一解碼條件定位第一資料中的錯誤位元的嚴謹度。若第一解碼操作不符合第一預設狀態也不符合第二預設狀態，錯誤檢查與校正電路508會再次基於第一解碼條件對第一資料執行第一解碼操作。
圖9A是根據本發明的一範例實施例所繪示的切換階段的示意圖。請參照圖9A，假設錯誤檢查與校正電路508當前是操作於階段n(即，第一解碼條件)。若操作於階段n的第一解碼操作失敗且尚未達到整個迭代解碼操作的停止條件(例如，總迭代次數達到預定次數)，記憶體管理電路502會判斷第一解碼條件是否符合一階段條件。例如，記憶體管理電路502會判斷階段n是否是定位錯誤位元之嚴謹度最低的階段(例如，圖8中的階段15)。若階段n不是定位錯誤位元之嚴謹度最低的階段(例如，階段n可能是圖8中的階段0~階段14中的任一者)，記憶體管理電路502會判定第一解碼條件不符合階段條件。此外，記憶體管理電路502會判斷第一解碼操作所翻轉的位元之總數是否符合一數目條件。例如，若第一解碼操作所翻轉的位元之總數為零(即，沒有任何一個位元在第一解碼操作中被翻轉)，記憶體管理電路502會判定第一解碼操作所翻轉的位元之總數符合數目條件。反之，若第一解碼操作所翻轉的位元之總數不為零(即，至少一個位元在第一解碼操作中被翻轉)，則記憶體管理電路502會判定第一解碼操作所翻轉的位元之總數不符合數目條件。若第一解碼條件不符合階段條件且第一解碼操作所翻轉的位元之總數符合數目條件，錯誤檢查與校正電路508會切換到操作於階段n+1(即，第三解碼條件)。
換言之，在本範例實施例中，由於前一次執行的解碼操作(即，第一解碼操作)中沒有翻轉任何位元且還有嚴謹度更低的解碼條件可以使用，故錯誤檢查與校正電路508會在下一次的解碼操作(即，第三解碼操作)中降低定位錯誤位元之嚴謹度，從而提高待解碼資料中至少一個位元被翻轉的機率。
圖9B是根據本發明的另一範例實施例所繪示的切換階段的示意圖。請參照圖9B，假設錯誤檢查與校正電路508當前是操作於階段m(即，第一解碼條件)。若操作於階段m的第一解碼操作失敗且尚未達到整個迭代解碼操作的停止條件，記憶體管理電路502會判斷第一解碼條件是否符合階段條件。由於階段m已經是定位錯誤位元之嚴謹度最低的階段(例如，圖8中的階段15)，記憶體管理電路502會判定第一解碼條件符合階段條件。在判定第一解碼條件符合階段條件之後，記憶體管理電路502會計數第一解碼操作的一迭代計數值，其中此迭代計數值表示操作於階段m的第一解碼操作已經反覆(iteratively)執行了幾次。然後，記憶體管理電路502會判斷迭代計數值是否符合一計數條件。若迭代計數值不符合計數條件，錯誤檢查與校正電路508會繼續執行操作於階段m的第一解碼操作。若迭代計數值符合計數條件，例如，迭代計數值達到10次，錯誤檢查與校正電路508會切換回定位錯誤位元之嚴謹度較高的階段p(即，第二解碼條件)。
換言之，在本範例實施例中，操作於階段m的第一解碼操作已經反覆執行過很多次(例如，10次)且仍然無法成功地解碼第一資料，表示有很高的機率是重覆翻轉到太多不需要翻轉的位元。因此，錯誤檢查與校正電路508會在下一次的解碼操作(即，第二解碼操作)中提高定位錯誤位元之嚴謹度，從而減少部分位元被誤翻的機率。此外，在操作於階段p之後，錯誤檢查與校正電路508可接續被操作於階段p+1等等，如圖9A的範例實施例，在此便不贅述。
圖9C是根據本發明的另一範例實施例所繪示的切換階段的示意圖。請參照圖9C，接續於圖9B的範例實施例，若錯誤檢查與校正電路508再次被操作於階段m、當前操作於階段m的解碼操作(即，第一解碼操作)失敗且尚未達到整個迭代解碼操作的停止條件，記憶體管理電路502會再次判定第一解碼操作符合階段條件並計數第一解碼操作的迭代計數值。例如，此迭代計數值表示從階段p再次回到階段m之後，操作於階段m之第一解碼操作總共執行了幾次。然後，記憶體管理電路502會判斷迭代計數值是否符合一計數條件。例如，記憶體管理電路502會判斷對應於此次操作於階段m之第一解碼操作的迭代計數值是否等於7。若迭代計數值不符合計數條件(例如，迭代計數值小於7)，錯誤檢查與校正電路508會重複執行操作於階段m的第一解碼操作。若迭代計數值符合計數條件，例如，迭代計數值達到7，錯誤檢查與校正電路508會切換回定位錯誤位元之嚴謹度較高的階段q(即，新的第二解碼條件)。在操作於階段q之後，錯誤檢查與校正電路508可接續被操作於階段q+1等等，如圖9A的範例實施例，在此便不贅述。
須注意的是，在圖9B與圖9C的一範例實施例中，用於決定是要回到先前階段p(或q)或持續維持在階段m的計數條件不同。例如，在對於第一資料的同一迭代解碼操作中，記憶體管理電路502可以從多個候選計數條件中選擇對應於不同計數值的計數條件，以作為判斷是要回到先前階段之依據。例如，在圖9B的一範例實施例中，記憶體管理電路502可以從多個候選計數條件中選擇一個候選計數條件(以下亦稱為第一候選計數條件)作為當前使用的計數條件，其中第一候選計數條件對應於第一計數值(例如，10)。然後，在圖9C的一範例實施例中，記憶體管理電路502改為從此些候選計數條件中選擇另一個候選計數條件(以下亦稱為第二候選計數條件)作為當前使用的計數條件，其中第二候選計數條件對應於第二計數值(例如，7)。藉由減少依序使用之計數條件的計數值，可提高整個迭代解碼操作的執行效率。然而，在另一範例實施例中，在對於第一資料的同一迭代解碼操作中，所使用的計數條件也可以是不變的。
在圖9B與圖9C的一範例實施例中，階段p與階段q也不同(即，p不等於q)，其中階段p對於定位錯誤位元之嚴謹度高於階段q對於定位錯誤位元之嚴謹度。例如，在對於第一資料的同一迭代解碼操作中，記憶體管理電路502可從多個候選解碼條件中選擇適當的解碼條件作為第二解碼條件。例如，在圖9B的一範例實施例中，記憶體管理電路502可以從多個候選解碼條件中選擇一個候選解碼條件(以下亦稱為第一候選解碼條件)作為即將使用的第二解碼條件，其對應於階段p。然後，在圖9C的一範例實施例中，記憶體管理電路502改為從此些候選解碼條件中選擇另一個候選解碼條件(以下亦稱為第二候選解碼條件)作為即將使用的第二解碼條件，其對應於階段q。藉由將第二解碼條件從階段p改變為階段q，亦可提高整個迭代解碼操作的執行效率。然而，在另一範例實施例中，在對於第一資料的同一迭代解碼操作中，錯誤檢查與校正電路508也可以是始終從階段m切換到同一個階段(例如階段p或階段q)，而非不同的階段。
圖10是根據本發明的一範例實施例所繪示的奇偶檢查操作的示意圖。請參照圖10，假設從第一記憶胞中讀取的第一資料包含碼字1001，則在奇偶檢查操作中，根據方程式(5)，奇偶檢查矩陣1000會與碼字1001相乘並且獲得校驗向量1002(即，向量 S)。其中，碼字1001中的每一個位元是對應到校驗向量1002中的至少一個元素(即，校驗子)。舉例來說，碼字1001中的位元V 0(對應至奇偶檢查矩陣1000中的第一行)是對應到校驗子S 1、S 4及S 7；位元V 1(對應至奇偶檢查矩陣1000中的第二行)是對應到校驗子S 2、S 3及S 6，以此類推。若位元V 0是錯誤位元，則校驗子S 1、S 4及S 7的至少其中之一可能會是“1”。若位元V 1是錯誤位元，則校驗子S 2、S 3及S 6的至少其中之一可能會是“1”，以此類推。換言之，若校驗子S 0~S 7皆是“0”，表示碼字1001中可能沒有錯誤，因此錯誤檢查與校正電路508可直接輸出碼字1001。然而，若碼字801中具有錯誤，則校驗子S 0~S 7的至少其中之一可能會是“1”，並且錯誤檢查與校正電路508會對碼字1001執行解碼操作。
在本範例實施例中，錯誤檢查與校正電路508是使用位元翻轉(Bit-Flipping)演算法來執行解碼操作，因此錯誤檢查與校正電路508是基於一個翻轉門檻值來識別第一資料中需要被翻轉之位元(即，錯誤位元)，其中每一個階段(或解碼條件)是對應於一個翻轉門檻值。例如，在圖8的一範例實施例中，階段0所對應的翻轉門檻值最大，階段15所對應的翻轉門檻值最小，並且階段0至階段15之翻轉門檻值逐漸降低。然而，在另一範例實施例中，錯誤檢查與校正電路508亦可以是使用最小-總合(Min-Sum)演算法或總和-乘積(Sum-Product)演算法等解碼演算法來執行解碼操作。
在本範例實施例中，錯誤檢查與校正電路508會根據奇偶檢查矩陣1000與校驗向量1002來計算碼字1001中每一個位元的錯誤權重。例如，錯誤檢查與校正電路508會將對應至碼字1001中同一個位元的校驗子相加以取得此位元的錯誤權重。例如，E 0~E 8分別用來表示位元V 0~V 8的錯誤權重，其中位元V 0的錯誤權重E 0等於校驗子S 1、S 4及S 7的相加；位元V 1的錯誤權重E 1等於校驗子S 2、S 3及S 6的相加，以此類推。須注意的是，在此對校驗子S 0~S 7所做的加法是一般的加法，而不是模2的加法。例如，錯誤檢查與校正電路508可以透過以下方程式(6)來取得碼字1001中每一個位元的錯誤權重，其中向量 f中的每一個元素即可用來表示碼字中每一個位元的錯誤權重。
…(6)
在獲得錯誤權重之後，錯誤檢查與校正電路508會翻轉碼字1001中錯誤權重大於所使用之翻轉門檻值的全部或至少一部分位元。因此，藉由切換階段(或解碼條件)，錯誤檢查與校正電路508用來識別錯誤位元之翻轉門檻值也會被調整，從而錯誤檢查與校正電路508在某一解碼操作中定位錯誤位元是嚴謹還是寬鬆亦可被決定。
在一範例實施例中，錯誤檢查與校正電路508是透過以下方程式(7)來定義第一資料中每一個位元的錯誤權重，其中方程式(7)亦稱為成本函式(cost function)。
…(7)
在方程式(7)中， EW i 表示第一資料中第 i個位元(即，位元V i)的錯誤權重， A i 等於圖10的範例實施例中的 E i ，而 B i 的值則對應於位元V i之當前值是否等於其初始值而設定。例如，假設位元V i的初始值是“1”，在經過至少一次的解碼操作之後，若位元V i被改變為“0”，則 B i的值會被設為“1”，以表示位元V i之當前值與其初始值不同；反之，在經過至少一次的解碼操作之後，若位元V i仍然是“1”，則 B i的值會被設為“0”，以表示位元V i之當前值等於其初始值。此外， α與 β皆為常數。相較於直接以E i作為位元V i的錯誤權重，方程式(7)使用更多的參數來調節位元V i的錯誤權重 EW i 。在某些情況下，錯誤權重 EW i 相較於錯誤權重E i對於錯誤位元之定位更加的精確。
在一範例實施例中，在獲得第一資料的校驗向量之後，錯誤檢查與校正電路508會獲得第一資料的校驗子總合。以圖10為例，錯誤檢查與校正電路508會累加校驗子S 0~S 7以獲得對應於碼字1001的校驗子總合。例如，若校驗子S 0~S 7中有k個“1”，則碼字1001的校驗子總合即為k。錯誤檢查與校正電路508會判斷此校驗子總合是否小於一預設值。若此校驗子總合小於預設值，錯誤檢查與校正電路508會將第一資料中各位元的錯誤權重值減少，例如從第一錯誤權重值減少為第二錯誤權重值。在減少第一資料中各位元的錯誤權重值之後，下一個解碼操作可被執行。例如，在下一個解碼操作(例如，第一解碼操作)中，若某一個位元之減少後的錯誤權重值(即，第二錯誤權重值)大於對應於所使用之第一解碼條件的翻轉門檻值，錯誤檢查與校正電路508會在此第一解碼操作中翻轉此位元。然而，若所統計之校驗子總合不小於預設值，錯誤檢查與校正電路508不會主動減少第一資料中各位元的錯誤權重值。
在一範例實施例中，若判定第一資料之校驗子總合小於預設值，錯誤檢查與校正電路508會改為使用以下方程式(8)來計算第一資料中各位元的錯誤權重。相較於使用方程式(7)，使用方程式(8)可以減少計算出來的錯誤權重的值。
…(8)
須注意的是，雖然上述範例實施例皆是以位元翻轉演算法作為範例，但是在其他未提及的實施例中，錯誤檢查與校正電路508亦可以是使用最小-總合演算法或總和-乘積演算法等解碼演算法來執行解碼操作。所屬技術領域具有通常知識者應當知曉需要藉由調整哪些參數來調整各種解碼演算法中用於定位錯誤位元之嚴謹度，在此便不贅述。
圖11是根據本發明的一範例實施例所繪示的解碼方法的流程圖。請參照圖11，在步驟S1101中，從可複寫式非揮發性記憶體模組的多個第一記憶胞讀取第一資料。在步驟S1102中，基於第一解碼條件對第一資料執行第一解碼操作。須注意的是，本發明並不限制此第一解碼操作是在讀取第一資料之後執行的第幾次解碼操作，只要屬於對於第一資料的同一個迭代解碼操作即可。在步驟S1103中，判斷第一解碼操作是否符合第一預設狀態。若第一解碼操作符合第一預設狀態，在步驟S1104中，基於第二解碼條件對第一資料執行第二解碼操作，其中基於第二解碼條件定位第一資料中的錯誤位元之嚴謹度高於基於第一解碼條件定位第一資料中的錯誤位元之嚴謹度。若第一解碼操作不符合第一預設狀態，在步驟S1105中，判斷第一解碼操作是否符合第二預設狀態。若第一解碼操作符合第二預設狀態，在步驟S1106中，基於第三解碼條件對第一資料執行第三解碼操作，其中基於第三解碼條件定位第一資料中的錯誤位元之嚴謹度低於基於第一解碼條件定位第一資料中的錯誤位元之嚴謹度。若第一解碼操作不符合第一預設狀態也不符合第二預設狀態，在步驟S1105之後，步驟S1102可被重複執行。須注意的是，在圖11的解碼方法中，只要達到整個迭代解碼操作的停止條件(例如，解碼成功或總迭代次數達到預定次數)，則整個迭代解碼操作就會停止。
圖12是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。請參照圖12，在步驟S1201中，從可複寫式非揮發性記憶體模組的多個第一記憶胞讀取第一資料。在步驟S1202中，對第一資料執行奇偶檢查操作以獲得第一資料的校驗子總合。在步驟S1203中，判斷校驗子總合是否小於預設值。若校驗子總合小於預設值，在步驟S1204中，將第一資料中各位元的錯誤權重值從第一錯誤權重值減少為第二錯誤權重值。在步驟S1205中，基於一解碼條件對第一資料執行解碼操作。例如，此時的解碼條件為第一解碼條件。此外，若校驗子總合不小於預設值，則在步驟S1203之後也進入步驟S1205。在步驟S1206中，判斷解碼操作是否符合第一預設狀態。若解碼操作符合第一預設狀態，在步驟S1207中，將解碼條件更新為第二解碼條件，其中基於第二解碼條件定位第一資料中的錯誤位元之嚴謹度高於基於第一解碼條件定位第一資料中的錯誤位元之嚴謹度。若解碼操作不符合第一預設狀態，在步驟S1208中，判斷解碼操作是否符合第二預設狀態。若解碼操作符合第二預設狀態，在步驟S1209中，將解碼條件更新為第三解碼條件，其中基於第三解碼條件定位第一資料中的錯誤位元之嚴謹度低於基於第一解碼條件定位第一資料中的錯誤位元之嚴謹度。若解碼操作不符合第一預設狀態也不符合第二預設狀態，在步驟S1208之後，步驟S1202可被重複執行。此外，在步驟S1207與S1209之後，步驟S1202亦可被重複執行。須注意的是，在圖12的解碼方法中，只要達到整個迭代解碼操作的停止條件(例如，解碼成功或總迭代次數達到預定次數)，則整個迭代解碼操作就會停止。
然而，圖11與圖12中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖11與圖12中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖11與圖12的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明可在迭代解碼操作中彈性地調整解碼操作定位錯誤位元的嚴謹度。此外，透過所設定的切換規則，記憶體儲存裝置的解碼效率可被提升。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
600、1000‧‧‧奇偶檢查矩陣
710、720‧‧‧狀態
701‧‧‧讀取電壓
730‧‧‧重疊區域
1001‧‧‧碼字
1002‧‧‧校驗向量
S1101‧‧‧步驟(從可複寫式非揮發性記憶體模組的多個第一記憶胞讀取第一資料)
S1102‧‧‧步驟(基於第一解碼條件對第一資料執行第一解碼操)
S1103‧‧‧步驟(判斷第一解碼操作是否符合第一預設狀態)
S1104‧‧‧步驟(基於第二解碼條件對第一資料執行第二解碼操作)
S1105‧‧‧步驟(判斷第一解碼操作是否符合第二預設狀態)
S1106‧‧‧步驟(基於第三解碼條件對第一資料執行第三解碼操作)
S1201‧‧‧步驟(從可複寫式非揮發性記憶體模組的多個第一記憶胞讀取第一資料)
S1202‧‧‧步驟(對第一資料執行奇偶檢查操作以獲得第一資料的校驗子總合)
S1203‧‧‧步驟(判斷校驗子總合是否小於預設值)
S1204‧‧‧步驟(將第一資料中各位元的錯誤權重值從第一錯誤權重值減少為第二錯誤權重值)
S1205‧‧‧步驟(基於一解碼條件對第一資料執行解碼操作)
S1206‧‧‧步驟(判斷解碼操作是否符合第一預設狀態)
S1207‧‧‧步驟(將解碼條件更新為第二解碼條件)
S1208‧‧‧步驟(判斷解碼操作是否符合第二預設狀態)
S1209‧‧‧步驟(將解碼條件更新為第三解碼條件)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。 圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。 圖8是根據本發明的一範例實施例所繪示的在一個迭代解碼操作中切換階段的示意圖。 圖9A是根據本發明的一範例實施例所繪示的切換階段的示意圖。 圖9B是根據本發明的另一範例實施例所繪示的切換階段的示意圖。 圖9C是根據本發明的另一範例實施例所繪示的切換階段的示意圖。 圖10是根據本發明的一範例實施例所繪示的奇偶檢查操作的示意圖。 圖11是根據本發明的一範例實施例所繪示的解碼方法的流程圖。 圖12是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。
S1101‧‧‧步驟(從可複寫式非揮發性記憶體模組的多個第一記憶胞讀取第一資料)
S1102‧‧‧步驟(基於第一解碼條件對第一資料執行第一解碼操)
S1103‧‧‧步驟(判斷第一解碼操作是否符合第一預設狀態)
S1104‧‧‧步驟(基於第二解碼條件對第一資料執行第二解碼操作)
S1105‧‧‧步驟(判斷第一解碼操作是否符合第二預設狀態)
S1106‧‧‧步驟(基於第三解碼條件對第一資料執行第三解碼操作)

Claims (21)

  1. 一種解碼方法，用於包括多個記憶胞的一可複寫式非揮發性記憶體模組，該解碼方法包括：從所述多個記憶胞中的多個第一記憶胞讀取一第一資料；基於一第一解碼條件對該第一資料執行一第一解碼操作；以及若該第一解碼操作符合一第一預設狀態，基於一第二解碼條件對該第一資料執行一第二解碼操作，其中基於該第二解碼條件定位該第一資料中的一錯誤位元的一嚴謹度高於基於該第一解碼條件定位該第一資料中的該錯誤位元的一嚴謹度，其中該第一解碼條件與該第二解碼條件對應於不同的翻轉門檻值，且該翻轉門檻值是用來在相應的解碼操作中識別該錯誤位元。
  2. 如申請專利範圍第1項所述的解碼方法，更包括：若該第一解碼操作符合一第二預設狀態，基於一第三解碼條件對該第一資料執行一第三解碼操作，其中基於該第三解碼條件定位該第一資料中的該錯誤位元的一嚴謹度低於基於該第一解碼條件定位該第一資料中的該錯誤位元的該嚴謹度。
  3. 如申請專利範圍第2項所述的解碼方法，更包括：若該第一解碼條件符合一階段條件，計數該第一解碼操作的 一迭代計數值；以及若該迭代計數值符合一計數條件，判定該第一解碼操作符合該第一預設狀態。
  4. 如申請專利範圍第3項所述的解碼方法，更包括：若該第一解碼條件不符合該階段條件且該第一解碼操作所翻轉的一位元之一總數符合一數目條件，判定該第一解碼操作符合該第二預設狀態。
  5. 如申請專利範圍第3項所述的解碼方法，更包括：從一第一候選計數條件與一第二候選計數條件中選擇該計數條件，其中該第一候選計數條件對應於一第一計數值，該第二候選計數條件對應於一第二計數值，並且該第一計數值不同於該第二計數值。
  6. 如申請專利範圍第1項所述的解碼方法，更包括：從一第一候選解碼條件與一第二候選解碼條件中選擇該第二解碼條件，其中基於該第一候選解碼條件定位一資料中的一錯誤位元的一嚴謹度高於基於該第二候選解碼條件定位該資料中的該錯誤位元的一嚴謹度。
  7. 如申請專利範圍第1項所述的解碼方法，更包括：對該第一資料執行一奇偶檢查操作以獲得該第一資料的一校驗子總合； 若該校驗子總合小於一預設值，將該第一資料中的一位元的一錯誤權重值從一第一錯誤權重值減少為一第二錯誤權重值；以及若該第二錯誤權重值大於對應於該第一解碼條件的該翻轉門檻值，在該第一解碼操作中翻轉該位元。
  8. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個記憶胞；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以發送一讀取指令序列，其中該讀取指令序列指示從所述多個記憶胞中的多個第一記憶胞讀取一第一資料，其中該記憶體控制電路單元更用以基於一第一解碼條件對該第一資料執行一第一解碼操作，其中若該第一解碼操作符合一第一預設狀態，該記憶體控制電路單元更用以基於一第二解碼條件對該第一資料執行一第二解碼操作，其中基於該第二解碼條件定位該第一資料中的一錯誤位元的一嚴謹度高於基於該第一解碼條件定位該第一資料中的該錯誤位元的一嚴謹度，其中該第一解碼條件與該第二解碼條件對應於不同的翻轉門 檻值，且該翻轉門檻值是用來在相應的解碼操作中識別該錯誤位元。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中若該第一解碼操作符合一第二預設狀態，該記憶體控制電路單元更用以基於一第三解碼條件對該第一資料執行一第三解碼操作，其中基於該第三解碼條件定位該第一資料中的該錯誤位元的一嚴謹度低於基於該第一解碼條件定位該第一資料中的該錯誤位元的該嚴謹度。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若該第一解碼條件符合一階段條件，該記憶體控制電路單元更用以計數該第一解碼操作的一迭代計數值，其中若該迭代計數值符合一計數條件，該記憶體控制電路單元判定該第一解碼操作符合該第一預設狀態。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中若該第一解碼條件不符合該階段條件且該第一解碼操作所翻轉的一位元之一總數符合一數目條件，該記憶體控制電路單元判定該第一解碼操作符合該第二預設狀態。
  12. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以從一第一候選計數條件與一第二候選計數條件中選擇該計數條件，其中該第一候選計數條件對應於一第一計數值，該第二候選計數條件對應於一第二計數值，並且該第一計數值不同於該第二 計數值。
  13. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以從一第一候選解碼條件與一第二候選解碼條件中選擇該第二解碼條件，其中基於該第一候選解碼條件定位一資料中的一錯誤位元的一嚴謹度高於基於該第二候選解碼條件定位該資料中的該錯誤位元的一嚴謹度。
  14. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以對該第一資料執行一奇偶檢查操作以獲得該第一資料的一校驗子總合，其中若該校驗子總合小於一預設值，該記憶體控制電路單元更用以將該第一資料中的一位元的一錯誤權重值從一第一錯誤權重值減少為一第二錯誤權重值，其中若該第二錯誤權重值大於對應於該第一解碼條件的該翻轉門檻值，該記憶體控制電路單元更用以在該第一解碼操作中翻轉該位元。
  15. 一種記憶體控制電路單元，用以控制包括多個記憶胞的一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一錯誤檢查與校正電路；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面及該 錯誤檢查與校正電路，其中該記憶體管理電路用以發送一讀取指令序列，其中該讀取指令序列指示從所述多個記憶胞中的多個第一記憶胞讀取一第一資料，其中該錯誤檢查與校正電路用以基於一第一解碼條件對該第一資料執行一第一解碼操作，其中若該第一解碼操作符合一第一預設狀態，該錯誤檢查與校正電路更用以基於一第二解碼條件對該第一資料執行一第二解碼操作，其中該錯誤檢查與校正電路基於該第二解碼條件定位該第一資料中的一錯誤位元的一嚴謹度高於該錯誤檢查與校正電路基於該第一解碼條件定位該第一資料中的該錯誤位元的一嚴謹度，其中該第一解碼條件與該第二解碼條件對應於不同的翻轉門檻值，且該翻轉門檻值是用來在相應的解碼操作中識別該錯誤位元。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中若該第一解碼操作符合一第二預設狀態，該錯誤檢查與校正電路更用以基於一第三解碼條件對該第一資料執行一第三解碼操作，其中該錯誤檢查與校正電路基於該第三解碼條件定位該第一資料中的該錯誤位元的一嚴謹度低於該錯誤檢查與校正電路基於該第一解碼條件定位該第一資料中的該錯誤位元的該嚴謹度。
  17. 如申請專利範圍第16項所述的記憶體控制電路單元，其中若該第一解碼條件符合一階段條件，該記憶體管理電路更用以計數該第一解碼操作的一迭代計數值，其中若該迭代計數值符合一計數條件，該記憶體管理電路判定該第一解碼操作符合該第一預設狀態。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中若該第一解碼條件不符合該階段條件且該第一解碼操作所翻轉的一位元之一總數符合一數目條件，該記憶體管理電路判定該第一解碼操作符合該第二預設狀態。
  19. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路更用以從一第一候選計數條件與一第二候選計數條件中選擇該計數條件，其中該第一候選計數條件對應於一第一計數值，該第二候選計數條件對應於一第二計數值，並且該第一計數值不同於該第二計數值。
  20. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路更用以從一第一候選解碼條件與一第二候選解碼條件中選擇該第二解碼條件，其中該錯誤檢查與校正電路基於該第一候選解碼條件定位一資料中的一錯誤位元的一嚴謹度高於該錯誤檢查與校正電路基於該第二候選解碼條件定位該資料中的該錯誤位元的一嚴謹度。
  21. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該錯誤檢查與校正電路更用以對該第一資料執行一奇偶檢查操作以獲得該第一資料的一校驗子總合，其中若該校驗子總合小於一預設值，該錯誤檢查與校正電路更用以將該第一資料中的一位元的一錯誤權重值從一第一錯誤權重值減少為一第二錯誤權重值，其中若該第二錯誤權重值大於對應於該第一解碼條件的該翻轉門檻值，該錯誤檢查與校正電路更用以在該第一解碼操作中翻轉該位元。
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