TWI600024B - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

解碼方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

Info

Publication number
TWI600024B
TWI600024B TW105121218A TW105121218A TWI600024B TW I600024 B TWI600024 B TW I600024B TW 105121218 A TW105121218 A TW 105121218A TW 105121218 A TW105121218 A TW 105121218A TW I600024 B TWI600024 B TW I600024B
Authority
TW
Taiwan
Prior art keywords
codeword
decoding
preset
error
decoding engine
Prior art date
Application number
TW105121218A
Other languages
English (en)
Other versions
TW201802823A (zh
Inventor
蕭又華
顏恆麟
張弘琦
Original Assignee
大心電子（英屬維京群島）股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大心電子（英屬維京群島）股份有限公司 filed Critical 大心電子（英屬維京群島）股份有限公司
Priority to TW105121218A priority Critical patent/TWI600024B/zh
Priority to US15/250,925 priority patent/US10256844B2/en
Application granted granted Critical
Publication of TWI600024B publication Critical patent/TWI600024B/zh
Publication of TW201802823A publication Critical patent/TW201802823A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H03M13/353—Adaptation to the channel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
    • H03M13/3715—Adaptation to the number of estimated errors or to the channel state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1108—Hard decision decoding, e.g. bit flipping, modified or weighted bit flipping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種解碼技術，且特別是有關於一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
在某些記憶體裝置中，資料會先被編碼然後才會被儲存。稍後，當需要讀取此資料時，讀取出來的資料會被解碼，以嘗試更正其中的錯誤。例如，此錯誤可能包括記憶體模組本身引起的錯誤以及資料在傳輸過程中產生的通道雜訊。一般來說，解碼電路的耗電量與解碼成功率是成負相關。亦即，若解碼電路採用解碼成功率及/或複雜度越高的解碼演算法，則執行解碼所耗費的耗電量也越高。但是，某些時候使用簡單的演算法也可以完成解碼，並可節省耗電量。因此，如何在解碼電路的耗電量與解碼成功率之間取得平衡，實為本領域技術人員所致力研究的課題之一。
本發明提供一種解碼方法、記憶體儲存裝置及記憶體控制電路單元，可在解碼電路的耗電量與解碼成功率之間取得平衡。
本發明的一範例實施例提供一種解碼方法，其用於包括多個實體單元的可複寫式非揮發性記憶體模組，所述解碼方法包括：配置第一訊息通道與第二訊息通道於錯誤檢查與校正電路中；從所述實體單元中的第一實體單元讀取碼字並評估所述碼字的錯誤等級資訊；經由所述第一訊息通道將所述碼字輸入至所述錯誤檢查與校正電路並經由所述第二訊息通道將所述碼字的所述錯誤等級資訊輸入至所述錯誤檢查與校正電路；判斷所述碼字的所述錯誤等級資訊是否符合預設條件；若所述碼字的所述錯誤等級資訊符合所述預設條件，將所述碼字輸入至所述錯誤檢查與校正電路的第一解碼引擎並由所述第一解碼引擎解碼所述碼字；以及若所述碼字的所述錯誤等級資訊不符合所述預設條件，將所述碼字輸入至所述錯誤檢查與校正電路的第二解碼引擎並由所述第二解碼引擎解碼所述碼字，其中所述第一解碼引擎耗費在解碼所述碼字的第一耗電量低於所述第二解碼引擎耗費在解碼所述碼字的第二耗電量。
在本發明的一範例實施例中，判斷所述碼字的所述錯誤等級資訊是否符合所述預設條件之步驟包括：若所述位元錯誤率低於預設位元錯誤率、所述通道雜訊強度低於預設通道雜訊強度、所述程式化次數低於預設程式化次數、所述讀取次數低於預設讀取次數、所述抹除次數低於預設抹除次數、及所述校驗子總合低於預設校驗子總合中的任一個條件成立，判定所述碼字的所述錯誤等級資訊符合所述預設條件。
在本發明的一範例實施例中，判斷所述碼字的所述錯誤等級資訊是否符合所述預設條件之步驟包括：若所述位元錯誤率低於預設位元錯誤率、所述通道雜訊強度低於預設通道雜訊強度、所述程式化次數低於預設程式化次數、所述讀取次數低於預設讀取次數、所述抹除次數低於預設抹除次數、及所述校驗子總合低於預設校驗子總合中的多個條件成立，判定所述碼字的所述錯誤等級資訊符合所述預設條件。
在本發明的一範例實施例中，評估所述碼字的所述錯誤等級資訊之步驟包括：對所述碼字執行奇偶檢查操作以獲得所述碼字的多個校驗子；以及累加所述校驗子以獲得所述校驗子總合。
在本發明的一範例實施例中，所述的解碼方法更包括：若提供給所述錯誤檢查與校正電路的電池電量低於預設電量且所述電池電量未耦接至外部充電電源，直接將所述碼字輸入至所述第一解碼引擎並由所述第一解碼引擎解碼所述碼字。
在本發明的一範例實施例中，所述的解碼方法更包括：若所述第一解碼引擎未更正所述碼字中的所有錯誤，將所述碼字或所述第一解碼引擎的解碼結果輸入至所述第二解碼引擎。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，所述記憶體控制電路單元用以配置第一訊息通道與第二訊息通道於所述記憶體控制電路單元的錯誤檢查與校正電路中，所述記憶體控制電路單元用以發送讀取指令序列以指示從所述實體單元中的第一實體單元讀取碼字並評估所述碼字的錯誤等級資訊，所述記憶體控制電路單元更用以經由所述第一訊息通道將所述碼字輸入至所述錯誤檢查與校正電路並經由所述第二訊息通道將所述碼字的所述錯誤等級資訊輸入至所述錯誤檢查與校正電路，所述記憶體控制電路單元更用以判斷所述碼字的所述錯誤等級資訊是否符合預設條件，若所述碼字的所述錯誤等級資訊符合所述預設條件，所述記憶體控制電路單元更用以將所述碼字輸入至所述錯誤檢查與校正電路的第一解碼引擎以由所述第一解碼引擎解碼所述碼字，若所述碼字的所述錯誤等級資訊不符合所述預設條件，所述記憶體控制電路單元更用以將所述碼字輸入至所述錯誤檢查與校正電路的第二解碼引擎以由所述第二解碼引擎解碼所述碼字，其中所述第一解碼引擎耗費在解碼所述碼字的第一耗電量低於所述第二解碼引擎耗費在解碼所述碼字的第二耗電量。
在本發明的一範例實施例中，所述記憶體控制電路單元判斷所述碼字的所述錯誤等級資訊是否符合所述預設條件之操作包括：若所述位元錯誤率低於預設位元錯誤率、所述通道雜訊強度低於預設通道雜訊強度、所述程式化次數低於預設程式化次數、所述讀取次數低於預設讀取次數、所述抹除次數低於預設抹除次數、及所述校驗子總合低於預設校驗子總合中的任一個條件成立，判定所述碼字的所述錯誤等級資訊符合所述預設條件。
在本發明的一範例實施例中，所述記憶體控制電路單元判斷所述碼字的所述錯誤等級資訊是否符合所述預設條件之操作包括：若所述位元錯誤率低於預設位元錯誤率、所述通道雜訊強度低於預設通道雜訊強度、所述程式化次數低於預設程式化次數、所述讀取次數低於預設讀取次數、所述抹除次數低於預設抹除次數、及所述校驗子總合低於預設校驗子總合中的多個條件成立，判定所述碼字的所述錯誤等級資訊符合所述預設條件。
在本發明的一範例實施例中，所述記憶體控制電路單元評估所述碼字的所述錯誤等級資訊之操作包括：對所述碼字執行奇偶檢查操作以獲得所述碼字的多個校驗子；以及累加所述校驗子以獲得所述校驗子總合。
在本發明的一範例實施例中，若提供給所述記憶體控制電路單元的電池電量低於預設電量且所述電池電量未耦接至外部充電電源，所述記憶體控制電路單元更用以直接將所述碼字輸入至所述第一解碼引擎以由所述第一解碼引擎解碼所述碼字。
在本發明的一範例實施例中，若所述第一解碼引擎未更正所述碼字中的所有錯誤，所述記憶體控制電路單元更用以將所述碼字或所述第一解碼引擎的一解碼結果輸入至所述第二解碼引擎。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制包括多個實體單元的可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述錯誤檢查與校正電路包括第一解碼引擎與第二解碼引擎。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路，所述記憶體管理電路用以配置第一訊息通道與第二訊息通道於所述錯誤檢查與校正電路中，所述記憶體管理電路用以發送讀取指令序列以指示從所述實體單元中的第一實體單元讀取碼字並評估所述碼字的錯誤等級資訊，所述記憶體管理電路更用以經由所述第一訊息通道將所述碼字輸入至所述錯誤檢查與校正電路並經由所述第二訊息通道將所述碼字的所述錯誤等級資訊輸入至所述錯誤檢查與校正電路，所述錯誤檢查與校正電路用以判斷所述碼字的所述錯誤等級資訊是否符合預設條件，若所述碼字的所述錯誤等級資訊符合所述預設條件，所述錯誤檢查與校正電路更用以將所述碼字輸入至所述第一解碼引擎並由所述第一解碼引擎解碼所述碼字，若所述碼字的所述錯誤等級資訊不符合所述預設條件，所述錯誤檢查與校正電路更用以將所述碼字輸入至所述第二解碼引擎並由所述第二解碼引擎解碼所述碼字，其中所述第一解碼引擎耗費在解碼所述碼字的第一耗電量低於所述第二解碼引擎耗費在解碼所述碼字的第二耗電量。
在本發明的一範例實施例中，所述錯誤等級資訊包括所述碼字的位元錯誤率、用於傳輸所述碼字之傳輸媒介的通道雜訊強度、所述第一實體單元的程式化次數、所述第一實體單元的讀取次數、所述第一實體單元的抹除次數、及所述碼字的校驗子總合的至少其中之一。
在本發明的一範例實施例中，所述錯誤檢查與校正電路判斷所述碼字的所述錯誤等級資訊是否符合所述預設條件之操作包括：若所述位元錯誤率低於預設位元錯誤率、所述通道雜訊強度低於預設通道雜訊強度、所述程式化次數低於預設程式化次數、所述讀取次數低於預設讀取次數、所述抹除次數低於預設抹除次數、及所述校驗子總合低於預設校驗子總合中的任一個條件成立，判定所述碼字的所述錯誤等級資訊符合所述預設條件。
在本發明的一範例實施例中，所述錯誤檢查與校正電路判斷所述碼字的所述錯誤等級資訊是否符合所述預設條件之操作包括：若所述位元錯誤率低於預設位元錯誤率、所述通道雜訊強度低於預設通道雜訊強度、所述程式化次數低於預設程式化次數、所述讀取次數低於預設讀取次數、所述抹除次數低於預設抹除次數、及所述校驗子總合低於預設校驗子總合中的多個條件成立，判定所述碼字的所述錯誤等級資訊符合所述預設條件。
在本發明的一範例實施例中，所述記憶體管理電路評估所述碼字的所述錯誤等級資訊之操作包括：對所述碼字執行奇偶檢查操作以獲得所述碼字的多個校驗子；以及累加所述校驗子以獲得所述校驗子總合。
在本發明的一範例實施例中，若提供給所述記憶體控制電路單元的電池電量低於預設電量且所述電池電量未耦接至外部充電電源，所述錯誤檢查與校正電路更用以直接將所述碼字輸入至所述第一解碼引擎並由所述第一解碼引擎解碼所述碼字。
在本發明的一範例實施例中，若所述第一解碼引擎未更正所述碼字中的所有錯誤，所述錯誤檢查與校正電路更用以將所述碼字或所述第一解碼引擎的解碼結果輸入至所述第二解碼引擎。
在本發明的一範例實施例中，若所述第一解碼引擎基於位元翻轉演算法執行低密度奇偶檢查碼的第一解碼操作，則所述第二解碼引擎基於梯度下降位元翻轉演算法、最小總合演算法或總合乘積演算法執行所述低密度奇偶檢查碼的第二解碼操作，若所述第一解碼引擎基於所述梯度下降位元翻轉演算法執行所述低密度奇偶檢查碼的所述第一解碼操作，則所述第二解碼引擎基於所述最小總合演算法或所述總合乘積演算法執行所述低密度奇偶檢查碼的所述第二解碼操作，若所述第一解碼引擎基於所述最小總合演算法執行所述低密度奇偶檢查碼的所述第一解碼操作，則所述第二解碼引擎基於所述總合乘積演算法執行所述低密度奇偶檢查碼的所述第二解碼操作。
基於上述，在獲得欲解碼的碼字之後，此碼字的錯誤等級資訊會被評估並作為使用耗電量較低且解碼成功率也較低的解碼引擎或使用耗電量較高且解碼成功率也較高的解碼引擎來解碼此碼字之參考。藉此，本發明可在解碼電路的耗電量與解碼成功率之間取得平衡。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。必須瞭解的是，在以下範例實施例中描述可複寫式非揮發性記憶體模組406之實體單元的運作時，以“分組”等詞來操作實體單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組406之實體單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組406的實體單元進行操作。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組為儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體抹除單元。在本範例實施例中，實體單元610(0)~610(B)中的每一個實體單元是指一或多個實體抹除單元。然而，在另一範例實施例中，實體單元610(0)~610(B)中的每一個實體單元則是指一或多個實體程式化單元或者由任意數目的記憶胞所組成。
記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。例如，在本範例實施例中，主機系統11是透過邏輯位址(logical address, LA)來存取儲存區601中的資料，因此，邏輯單元612(0)~612(C)中的每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，邏輯單元612(0)~612(C)中的每一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一個邏輯單元可被映射至一或多個實體單元。
記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
在本範例實施例中，錯誤檢查與校正電路508支援低密度奇偶檢查(low-density parity-check, LDPC)碼。例如，錯誤檢查與校正電路508可利用低密度奇偶檢查碼來編碼與解碼。在低密度奇偶檢查碼中，是用一個檢查矩陣(亦稱為奇偶檢查矩陣)來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣 H，並且將一個碼字標記為 V。依照以下方程式(1)，若奇偶檢查矩陣 H與碼字 V的相乘是零向量，表示碼字 V為有效的碼字(valid codeword)。其中運算子 表示模2(mod 2)的矩陣相乘。換言之，矩陣 H的零空間(null space)便包含了所有的有效碼字。然而，本發明並不限制碼字 V的內容。例如，碼字 V也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。
…(1)
在方程式(1)中，矩陣 H的維度是 k-乘- n( k-by-n)，碼字 V的維度是1-乘- n，其中 k與 n皆為正整數。碼字 V中包括了訊息位元與奇偶位元。例如，碼字 V可以表示成[ U P]，其中向量 U是由訊息位元所組成，而向量 P是由奇偶位元所組成。向量 U的維度是1-乘-( n-k)，而向量 P的維度是1-乘- k。在一範例實施例中，一個碼字中的訊息位元與奇偶位元統稱為資料位元。例如，碼字 V具有 n個資料位元，其中訊息位元的長度為( n-k)位元，並且奇偶位元的長度是 k位元。因此，碼字 V的碼率(code rate)為 (n-k)/n。
一般來說，在編碼時會使用一個產生矩陣(以下標記為 G)，使得對於任意的向量 U都可滿足以下方程式(2)。其中產生矩陣 G的維度是( n-k)-乘- n。
…(2)
由方程式(2)所產生的碼字 V為有效的碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。
…(3)
由於向量 U可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣 H以後，對應的產生矩陣 G也可被決定。
…(4)
在解碼一個碼字 V時，會先對碼字 V中的資料位元執行一個奇偶檢查操作，例如將奇偶檢查矩陣 H與碼字 V相乘以產生一個向量(以下標記為 S ，如以下方程式(5)所示)。若向量 S是零向量(即，向量 S中的每一個元素都是零)，則表示解碼成功並且可直接輸出碼字 V。若向量 S不是零向量(即，向量 S中的至少一個元素不是零)，則表示碼字 V中存在至少一個錯誤並且碼字 V不是有效的碼字。
…(5)
在方程式(5)中，向量 S的維度是 k-乘-1，並且向量 S中的每一個元素亦稱為一個校驗子(syndrome)。若碼字 V不是有效的碼字，則錯誤檢查與校正電路508會執行一個解碼操作，以嘗試更正碼字 V中的錯誤。
圖7是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。
請參照圖7，奇偶檢查矩陣700的維度是 k-乘- n。例如， k為8，並且 n為9。然而，本發明並不限制正整數 k與 n為多少。奇偶檢查矩陣700的每一列(row)亦代表了一限制(constraint)。以奇偶檢查矩陣700的第一列為例，若某一個碼字是有效碼字，則將此碼字中第3、5、8與第9個位元做模2的加法之後，會得到位元“0”。在此領域有通常知識者應能理解如何用奇偶檢查矩陣700來編碼，在此便不再贅述。此外，奇偶檢查矩陣700僅為一個範例矩陣，實際使用的奇偶檢查矩陣可視實務上的需求加以調整。當記憶體管理電路502要將多個位元儲存至可複寫式非揮發性記憶體模組406時，錯誤檢查與校正電路508會對每( n- k)個欲儲存的位元(即，訊息位元)產生相應的 k個奇偶位元。接下來，記憶體管理電路502會把這 n個位元(即，資料位元)作為一個碼字寫入至可複寫式非揮發性記憶體模組406。
圖8是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
請參照圖8，橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。例如，圖8是表示一個實體程式化單元中各個記憶胞的臨界電壓分布，其中狀態810對應於位元“1”並且狀態820對應於位元“0”。若某一個記憶胞的臨界電壓屬於狀態810，表示此記憶胞所儲存的是位元“1”；相反地，若某一個記憶胞的臨界電壓屬於狀態820，表示此記憶胞所儲存的是位元“0”。值得一提的是，在本範例實施例中，臨界電壓分佈中的一個狀態對應至一個位元值(即，“1”或“0”)，並且記憶胞的臨界電壓分佈有兩種可能的狀態(即，狀態810與820)。然而，在其他範例實施例中，臨界電壓分佈中的每一個狀態也可以對應至多個位元值(例如，“00”、“010”等)並且記憶胞的臨界電壓分佈也可能有四種、八種或其他任意個狀態。此外，本發明也不限制每一個狀態所代表的位元。例如，在圖8的另一範例實施例中，狀態810也可以對應於位元“0”，而狀態820則對應於位元“1”。
在本範例實施例中，當要從可複寫式非揮發性記憶體模組406讀取資料時，記憶體管理電路502會發送一讀取指令序列至可複寫式非揮發性記憶體模組406，以指示可複寫式非揮發性記憶體模組406從一個實體單元(以下亦稱為第一實體單元)讀取資料。例如，根據此讀取指令序列，可複寫式非揮發性記憶體模組406可使用圖8中的讀取電壓801來讀取第一實體單元中的記憶胞。若某一個記憶胞的臨界電壓小於讀取電壓801，則此記憶胞會被導通並且記憶體管理電路502會讀到位元“1”。相反地，若某一個記憶胞的臨界電壓大於讀取電壓801，則此記憶胞不會被導通並且記憶體管理電路502會讀到位元“0”。
在本範例實施例中，狀態810與狀態820之間包含一個重疊區域830。重疊區域830的面積正相關於臨界電壓落於重疊區域830內的記憶胞之總數。例如，重疊區域830表示某一記憶胞所儲存的應該是位元“1”(屬於狀態810)，但其臨界電壓大於所施加的讀取電壓801；此外，某一記憶胞所儲存的應該是位元“0”(屬於狀態820)，但其臨界電壓小於所施加的讀取電壓801。換言之，經由施加讀取電壓801所讀取的資料中，有部份的位元會有錯誤。特別是，隨著記憶體儲存裝置10的使用時間增加，重疊區域830的面積也會逐漸擴大，並且讀取到的資料可能會包含越來越多錯誤。
在本範例實施例中，在從可複寫式非揮發性記憶體模組406接收所讀取之資料之後，記憶體管理電路502會執行一個奇偶檢查操作以驗證此資料中是否存在錯誤。若判定資料中存在錯誤，則錯誤檢查與校正電路508會執行一解碼操作來解碼此資料，從而嘗試更正資料中的錯誤。例如，奇偶檢查操作與解碼操作都是以一個碼字為單位進行。此外，錯誤檢查與校正電路508可支援位元翻轉(bit flipping)演算法、梯度下降位元翻轉(gradient descent bit flipping)演算法、最小總合(min sum)演算法及總合乘積(sum product)演算法等常見的低密度奇偶檢查碼的解碼演算法中的至少兩種解碼演算法。
圖9是根據本發明的一範例實施例所繪示的奇偶檢查操作的示意圖。
請參照圖9，假設從第一實體單元讀取的資料包含碼字901，則在奇偶檢查操作中，根據方程式(5)，奇偶檢查矩陣900會與碼字901相乘並且獲得校驗向量902(即，向量 S)，其中碼字901中的每一個位元是對應到校驗向量902中的至少一個元素(即，校驗子)。例如，碼字901中的位元V 0(對應至奇偶檢查矩陣900中的第一行(column))是對應到校驗子S 1、S 4及S 7；位元V 1(對應至奇偶檢查矩陣900中的第二行)是對應到校驗子S 2、S 3及S 6，以此類推。若位元V 0是錯誤位元，則校驗子S 1、S 4及S 7的至少其中之一可能會是“1”。若位元V 1是錯誤位元，則校驗子S 2、S 3及S 6的至少其中之一可能會是“1”，以此類推。若校驗子S 0~S 7皆是“0”，表示碼字901有很高的機率是沒有錯誤位元，因此錯誤檢查與校正電路508可直接輸出碼字901。然而，若碼字901中具有至少一個錯誤位元(即，校驗子S 0~S 7的至少其中之一可能會是“1”)，因此錯誤檢查與校正電路508會解碼碼字901，以嘗試更正碼字901中的錯誤。
圖10是根據本發明的一範例實施例所繪示的錯誤檢查與校正電路的示意圖。
請參照圖10，錯誤檢查與校正電路508包括決策電路1010、解碼引擎1020(以下亦稱為第一解碼引擎)及解碼引擎1030(以下亦稱為第二解碼引擎)。記憶體管理電路502會配置訊息通道1001(以下亦稱為第一訊息通道)與訊息通道1002(以下亦稱為第二訊息通道)於錯誤檢查與校正電路508中。例如，訊息通道1001與訊息通道1002可以是彼此獨立的實體線路通道或虛擬的分流通道。在獲得欲解碼的碼字CW 0之後，記憶體管理電路502會評估碼字CW 0的錯誤等級資訊SI。例如，錯誤等級資訊SI可為任意形式的量化資訊並且錯誤等級資訊SI的值與碼字CW 0可能包含的錯誤位元之總數呈正相關。記憶體管理電路502會經由訊息通道1001將碼字CW 0輸入至錯誤檢查與校正電路508中並且經由訊息通道1002將錯誤等級資訊SI輸入至錯誤檢查與校正電路508中。例如，經由訊息通道1001，碼字CW 0會被暫存在決策電路1010的暫存器1012中，並且經由訊息通道1002，錯誤等級資訊SI會被暫存在決策電路1010的暫存器1014中。
決策電路1010還包含至少一個處理電路(未繪示)。在獲得錯誤等級資訊SI之後，決策電路1010會判斷錯誤等級資訊SI是否符合一預設條件。若錯誤等級資訊SI符合預設條件，決策電路1010會將碼字CW 1輸入至解碼引擎1020並由解碼引擎1020解碼碼字CW 1，其中碼字CW 1相同於碼字CW 0。然而，若錯誤等級資訊SI不符合預設條件，決策電路1010會將碼字CW 1輸入至解碼引擎1030並由解碼引擎1030解碼碼字CW 1。在使用解碼引擎1020或解碼引擎1030來解碼碼字CW 1之後，若所執行的解碼操作成功(即碼字CW 1中所有的錯誤皆被更正)，碼字CW 2會被輸出。
需注意的是，解碼引擎1020的解碼效能低於解碼引擎1020的解碼效能，例如，解碼引擎1020所採用之解碼演算法及/或電路結構的複雜度低於解碼引擎1030所採用之解碼演算法及/或電路結構的複雜度，因此解碼引擎1020耗費在解碼碼字CW 1的耗電量(以下亦稱為第一耗電量)會低於解碼引擎1030耗費在解碼碼字CW 1的耗電量(以下亦稱為第二耗電量)。此外，若碼字CW 1包含較多的錯誤位元，則解碼引擎1020解碼碼字CW 1的解碼成功率(以下亦稱為第一解碼成功率)會低於解碼引擎1030解碼碼字CW 1的解碼成功率(以下亦稱為第二解碼成功率)。或者，從另一角度來看，解碼引擎1020的解碼效能低於解碼引擎1020的解碼效能低，亦可以是指，對於同一個碼字，解碼引擎1020可更正的錯誤位元之總數少於解碼引擎1030可更正的錯誤位元之總數。
換言之，根據錯誤等級資訊SI，決策電路1010可概略地估計碼字CW 0所包含的錯誤位元是多還是少。若碼字CW 0所包含的錯誤位元有較高的機率是較少的，決策電路1010會指示由解碼引擎1020解碼碼字CW 1，從而在不大幅降低解碼成功率的前提下節省耗費在執行解碼操作的耗電量。反之，若碼字CW 0所包含的錯誤位元有較高的機率是較多的，則決策電路1010會指示由解碼引擎1030解碼碼字CW 1，從而確保碼字CW 1可以被成功地解碼。
在本範例實施例中，碼字CW 0的錯誤等級資訊SI包括碼字CW 0的位元錯誤率、用於傳輸碼字CW 0之傳輸媒介的通道雜訊強度、第一實體單元的程式化次數、第一實體單元的讀取次數、第一實體單元的抹除次數、及碼字CW 0的校驗子總合的至少其中之一。碼字CW 0的位元錯誤率是指錯誤位元在碼字CW 0(或從第一實體單元中讀取的每一個碼字)中佔的比例。用於傳輸碼字CW 0之傳輸媒介的通道雜訊強度是指記憶體控制電路單元404與可複寫式非揮發性記憶體模組406之間的傳輸通道的通道雜訊強度。第一實體單元的程式化次數是指第一實體單元被程式化了幾次。第一實體單元的讀取次數是指第一實體單元被讀取了幾次。第一實體單元的抹除次數是指第一實體單元被抹除了幾次。上述錯誤等級資訊SI皆可以藉由查表而獲得。此外，關於碼字CW 0的校驗子總合，記憶體管理電路502可對碼字CW 0執行如方程式(5)的奇偶檢查操作以獲得碼字CW 0的多個校驗子並累加此些校驗子以獲得碼字CW 0的校驗子總合。以圖9為例，若碼字901為碼字CW 0，藉由累加校驗子S 0~S 7，碼字CW 0的校驗子總合可被獲得。例如，若校驗子S 0~S 7中有P個校驗子是“1”，則碼字CW 0的校驗子總合即為“P”。
對應於不同類型的錯誤等級資訊SI，決策電路1010可執行相應的判斷來決定碼字CW 0的錯誤等級資訊SI是否符合預設條件。例如，決策電路1010可判斷所獲得的位元錯誤率是否低於一預設位元錯誤率、所獲得的通道雜訊強度是否低於一預設通道雜訊強度、所獲得的程式化次數是否低於一預設程式化次數、所獲得的讀取次數是否低於一預設讀取次數、所獲得的抹除次數是否低於一預設抹除次數、及/或所獲得的校驗子總合低於一預設校驗子總合。
在一範例實施例中，只要上述判斷中的任一個條件成立，例如，所獲得的位元錯誤率低於預設位元錯誤率、所獲得的通道雜訊強度低於預設通道雜訊強度、所獲得的程式化次數低於預設程式化次數、所獲得的讀取次數低於預設讀取次數、所獲得的抹除次數低於預設抹除次數或所獲得的校驗子總合低於預設校驗子總合，決策電路1010會判定碼字CW 0的錯誤等級資訊SI符合預設條件並將碼字CW 1輸入至解碼引擎1020。原因在於，若上述判斷中的任一個條件成立，都有很高的機率是包含在碼字CW 0(或碼字CW 1)中的錯誤位元的總數不多，因此使用解碼引擎1020來執行解碼操作相對省電且對於解碼效能影響不大。反之，若上述判斷中的所有條件皆不成立，例如，所獲得的位元錯誤率不低於預設位元錯誤率、所獲得的通道雜訊強度不低於預設通道雜訊強度、所獲得的程式化次數不低於預設程式化次數、所獲得的讀取次數不低於預設讀取次數、所獲得的抹除次數不低於預設抹除次數或所獲得的校驗子總合不低於預設校驗子總合，則決策電路1010會判定碼字CW 0的錯誤等級資訊SI不符合預設條件並將碼字CW 1輸入至解碼引擎1030。原因在於，若上述判斷中的所有條件皆不成立，表示有很高的機率是包含在碼字CW 0(或碼字CW 1)中的錯誤位元的總數很多，因此直接使用解碼引擎1030來執行解碼操作較有效率。
在另一範例實施例中，只有當上述判斷中的多個條件成立時，例如，所獲得的位元錯誤率低於預設位元錯誤率且所獲得的校驗子總合低於預設校驗子總合，決策電路1010才會判定碼字CW 0的錯誤等級資訊SI符合預設條件並將碼字CW 1輸入至解碼引擎1020。需注意的是，相對於只要任一個判斷條件成立就使用解碼引擎1020來解碼碼字CW 1之操作，雖然基於多個判斷條件之成立來限制使用解碼引擎1020會降低解碼引擎1020的使用率(或增加解碼引擎1030的使用率)從而增加錯誤檢查與校正電路508整體的電力消耗，但是相對地也會因解碼引擎1030的解碼能力較強而提升錯誤檢查與校正電路508的解碼效能及/或解碼穩定度。
在一範例實施例中，記憶體儲存裝置10之電池的剩餘電量也可以作為選擇使用解碼引擎1020或解碼引擎1030的參考。例如，若提供給錯誤檢查與校正電路508的電池電量(即，記憶體儲存裝置10本身電池的剩餘電量)低於一預設電量且此電池電量未耦接至外部充電電源，決策電路1010也會直接將碼字CW 1輸入至解碼引擎1020以由解碼引擎1020解碼碼字CW 1，而略過上述判斷碼字CW 0之錯誤等級資訊SI是否符合預設條件之操作。反之，若記憶體儲存裝置10之電池的剩餘電量高於此預設電量或雖然記憶體儲存裝置10之電池的剩餘電量低於此預設電量但記憶體儲存裝置10有耦接至外部充電電源，則上述判斷碼字CW 0之錯誤等級資訊SI是否符合預設條件之操作可接續被執行。
在一範例實施例中，在使用解碼引擎1020來解碼碼字CW 1之後，若解碼引擎1020未更正碼字CW 1中的所有錯誤(即解碼引擎1020執行的解碼操作失敗)，碼字CW 0或解碼引擎1020的解碼結果(即解碼引擎1020輸出的碼字CW 3)會被作為待解碼之碼字CW 1輸入至解碼引擎1030，以嘗試利用解碼能力較強的解碼引擎1030來再次解碼初始的碼字CW 0，或者基於解碼引擎1020的解碼結果來進一步解碼碼字CW 3。例如，相對於初始的碼字CW 0，碼字CW 3所包含的錯誤位元之總數可能會減少。因此，解碼引擎1030解碼碼字CW 3的解碼成功率及/或解碼速度可能會高於直接解碼碼字CW 0的解碼成功率及/或解碼速度。
以下表1用以表示在多個範例實施例中，解碼引擎1020與解碼引擎1030所採用的解碼演算法的幾種範例組合。需注意的是，在部分未提及的範例實施例中，任何符合解碼引擎1020與解碼引擎1030之上述特性的解碼演算法之組合亦可以被採用，本發明不加以限制。 <TABLE border="1" borderColor="#000000" width="_0009"><TBODY><tr><td> 解碼引擎1020 </td><td> 解碼引擎1030 </td></tr><tr><td> 位元翻轉演算法 </td><td> 梯度下降位元翻轉演算 </td></tr><tr><td> 位元翻轉演算法 </td><td> 最小總合演算法 </td></tr><tr><td> 位元翻轉演算法 </td><td> 總和乘積演算法 </td></tr><tr><td> 梯度下降位元翻轉演算 </td><td> 最小總合演算法 </td></tr><tr><td> 梯度下降位元翻轉演算 </td><td> 總和乘積演算法 </td></tr><tr><td> 最小總合演算法 </td><td> 總和乘積演算法 </td></tr></TBODY></TABLE>表1
基於表1，在一範例實施例中，若解碼引擎1020是基於位元翻轉演算法執行低密度奇偶檢查碼的解碼操作(以下亦稱為第一解碼操作)，則解碼引擎1030例如是基於梯度下降位元翻轉演算法、最小總合演算法或總合乘積演算法執行低密度奇偶檢查碼的另一解碼操作(以下亦稱為第二解碼操作)；在另一範例實施例中，若解碼引擎1020是基於梯度下降位元翻轉演算法執行低密度奇偶檢查碼的第一解碼操作，則解碼引擎1030例如是基於最小總合演算法或總合乘積演算法執行低密度奇偶檢查碼的第二解碼操作；或者，在另一範例實施例中，若解碼引擎1020是基於最小總合演算法執行低密度奇偶檢查碼的第一解碼操作，則解碼引擎1030例如是基於總合乘積演算法執行低密度奇偶檢查碼的第二解碼操作。本領域具有通常知識者應當可以明瞭如何基於所述各種解碼演算法來執行相應的解碼操作以及可支援特定解碼演算法的硬體電路結構，在此便不墜述。
在一範例實施例中，解碼引擎1020所執行的第一解碼操作與解碼引擎1030所執行的第二解碼操作皆為硬位元模式解碼。例如，在硬位元模式解碼中，碼字CW 0中的每一個位元都是基於單一個硬決策電壓來讀取一個記憶胞而獲得。在另一範例實施例中，解碼引擎1020所執行的第一解碼操作及/或解碼引擎1030所執行的第二解碼操作亦可以為軟位元模式解碼。例如，在軟位元模式解碼中，碼字CW 0中的至少一個位元是基於多個軟決策電壓來讀取相同的記憶胞而獲得，使得碼字CW 0包含更多的解碼資訊。一般來說，軟位元模式解碼的解碼成功率會高於硬位元模式解碼的解碼成功率。
此外，在一範例實施例中，解碼引擎1020所執行的第一解碼操作及/或解碼引擎1030所執行的第二解碼操作亦可以在硬位元模式解碼與軟位元模式解碼之間切換。例如，在一範例實施例中，解碼引擎1020所執行的第一解碼操作及/或解碼引擎1030所執行的第二解碼操作預設都是使用硬位元模式解碼，但是在解碼引擎1020解碼失敗之後，解碼引擎1030會自動地切換為軟位元模式解碼來繼續執行解碼操作。藉此，可更進一步增加錯誤檢查與校正電路的操作彈性。
圖11是根據本發明的一範例實施例所繪示的解碼方法的流程圖。
請參照圖11，在步驟S1101中，配置第一訊息通道與第二訊息通道於錯誤檢查與校正電路中。在步驟S1102中，從第一實體單元讀取碼字並評估所述碼字的錯誤等級資訊。在步驟S1103中，經由第一訊息通道將所述碼字輸入至錯誤檢查與校正電路並經由第二訊息通道將所述碼字的錯誤等級資訊輸入至錯誤檢查與校正電路。在步驟S1104中，判斷所述碼字的錯誤等級資訊是否符合預設條件。若所述碼字的錯誤等級資訊符合所述預設條件，在步驟S1105中，將所述碼字輸入至錯誤檢查與校正電路的第一解碼引擎並由第一解碼引擎解碼所述碼字。若所述碼字的錯誤等級資訊不符合所述預設條件，在步驟S1106中，將所述碼字輸入至錯誤檢查與校正電路的第二解碼引擎並由第二解碼引擎解碼所述碼字，其中所述第一解碼引擎耗費在解碼所述碼字的第一耗電量低於所述第二解碼引擎耗費在解碼所述碼字的第二耗電量。在一範例實施例中，第一解碼引擎解碼所述碼字的第一解碼成功率會低於第二解碼引擎解碼所述碼字的第二解碼成功率。
然而，圖11中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖11中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖11的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在獲得欲解碼的碼字之後，此碼字的錯誤等級資訊會被評估並作為使用耗電量較低且解碼成功率也較低的解碼引擎或使用耗電量較高且解碼成功率也較高的解碼引擎來解碼此碼字之參考。藉此，本發明可在解碼電路的耗電量與解碼成功率之間取得平衡。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置 11‧‧‧主機系統 110‧‧‧系統匯流排 111‧‧‧處理器 112‧‧‧隨機存取記憶體 113‧‧‧唯讀記憶體 114‧‧‧資料傳輸介面 12‧‧‧輸入/輸出(I/O)裝置 20‧‧‧主機板 201‧‧‧隨身碟 202‧‧‧記憶卡 203‧‧‧固態硬碟 204‧‧‧無線記憶體儲存裝置 205‧‧‧全球定位系統模組 206‧‧‧網路介面卡 207‧‧‧無線傳輸裝置 208‧‧‧鍵盤 209‧‧‧螢幕 210‧‧‧喇叭 32‧‧‧SD卡 33‧‧‧CF卡 34‧‧‧嵌入式儲存裝置 341‧‧‧嵌入式多媒體卡 342‧‧‧嵌入式多晶片封裝儲存裝置 402‧‧‧連接介面單元 404‧‧‧記憶體控制電路單元 406‧‧‧可複寫式非揮發性記憶體模組 502‧‧‧記憶體管理電路 504‧‧‧主機介面 506‧‧‧記憶體介面 508‧‧‧錯誤檢查與校正電路 510‧‧‧緩衝記憶體 512‧‧‧電源管理電路 601‧‧‧儲存區 602‧‧‧替換區 610(0)~610(B)‧‧‧實體單元 612(0)~612(C)‧‧‧邏輯單元 700、900‧‧‧奇偶檢查矩陣 801‧‧‧讀取電壓 810、820‧‧‧狀態 830‧‧‧重疊區域 901‧‧‧碼字 902‧‧‧校驗向量 1001、1002‧‧‧訊息通道 1010‧‧‧決策電路 1012、1014‧‧‧暫存器 1020、1030‧‧‧解碼引擎 S1101‧‧‧步驟(配置第一訊息通道與第二訊息通道於錯誤檢查與校正電路中) S1102‧‧‧步驟(從第一實體單元讀取碼字並評估所述碼字的錯誤等級資訊) S1103‧‧‧步驟(經由第一訊息通道將所述碼字輸入至錯誤檢查與校正電路並經由第二訊息通道將所述碼字的錯誤等級資訊輸入至錯誤檢查與校正電路) S1104‧‧‧步驟(判斷所述碼字的錯誤等級資訊是否符合預設條件) S1105‧‧‧步驟(將所述碼字輸入至錯誤檢查與校正電路的第一解碼引擎並由第一解碼引擎解碼所述碼字) S1106‧‧‧步驟(將所述碼字輸入至錯誤檢查與校正電路的第二解碼引擎並由第二解碼引擎解碼所述碼字)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。 圖8是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。 圖9是根據本發明的一範例實施例所繪示的奇偶檢查操作的示意圖。 圖10是根據本發明的一範例實施例所繪示的錯誤檢查與校正電路的示意圖。 圖11是根據本發明的一範例實施例所繪示的解碼方法的流程圖。
S1101‧‧‧步驟(配置第一訊息通道與第二訊息通道於錯誤檢查與校正電路中)
S1102‧‧‧步驟(從第一實體單元讀取碼字並評估所述碼字的錯誤等級資訊)
S1103‧‧‧步驟(經由第一訊息通道將所述碼字輸入至錯誤檢查與校正電路並經由第二訊息通道將所述碼字的錯誤等級資訊輸入至錯誤檢查與校正電路)
S1104‧‧‧步驟(判斷所述碼字的錯誤等級資訊是否符合預設條件)
S1105‧‧‧步驟(將所述碼字輸入至錯誤檢查與校正電路的第一解碼引擎並由第一解碼引擎解碼所述碼字)
S1106‧‧‧步驟(將所述碼字輸入至錯誤檢查與校正電路的第二解碼引擎並由第二解碼引擎解碼所述碼字)

Claims (24)

  1. 一種解碼方法，用於包括多個實體單元的一可複寫式非揮發性記憶體模組，該解碼方法包括：配置一第一訊息通道與一第二訊息通道於一錯誤檢查與校正電路中；經由一記憶體介面發送一讀取指令序列至該可複寫式非揮發性記憶體模組，其中該讀取指令序列指示從該些實體單元中的一第一實體單元讀取一碼字並評估該碼字的一錯誤等級資訊；經由該第一訊息通道將該碼字輸入至該錯誤檢查與校正電路並經由該第二訊息通道將該碼字的該錯誤等級資訊輸入至該錯誤檢查與校正電路；判斷該碼字的該錯誤等級資訊是否符合一預設條件；若該碼字的該錯誤等級資訊符合該預設條件，將該碼字輸入至該錯誤檢查與校正電路的一第一解碼引擎並由該第一解碼引擎解碼該碼字；以及若該碼字的該錯誤等級資訊不符合該預設條件，將該碼字輸入至該錯誤檢查與校正電路的一第二解碼引擎並由該第二解碼引擎解碼該碼字，其中該第一解碼引擎耗費在解碼該碼字的一第一耗電量低於該第二解碼引擎耗費在解碼該碼字的一第二耗電量，其中若該碼字的該錯誤等級資訊符合該預設條件，則該第一解碼引擎與該第二解碼引擎皆有能力成功解碼該碼字。
  2. 如申請專利範圍第1項所述的解碼方法，其中該錯誤等級資訊包括該碼字的一位元錯誤率、用於傳輸該碼字之傳輸媒介的一通道雜訊強度、該第一實體單元的一程式化次數、該第一實體單元的一讀取次數、該第一實體單元的一抹除次數、及該碼字的一校驗子總合的至少其中之一。
  3. 如申請專利範圍第2項所述的解碼方法，其中判斷該碼字的該錯誤等級資訊是否符合該預設條件之步驟包括：若該位元錯誤率低於一預設位元錯誤率、該通道雜訊強度低於一預設通道雜訊強度、該程式化次數低於一預設程式化次數、該讀取次數低於一預設讀取次數、該抹除次數低於一預設抹除次數、及該校驗子總合低於一預設校驗子總合中的任一個條件成立，判定該碼字的該錯誤等級資訊符合該預設條件。
  4. 如申請專利範圍第2項所述的解碼方法，其中判斷該碼字的該錯誤等級資訊是否符合該預設條件之步驟包括：若該位元錯誤率低於一預設位元錯誤率、該通道雜訊強度低於一預設通道雜訊強度、該程式化次數低於一預設程式化次數、該讀取次數低於一預設讀取次數、該抹除次數低於一預設抹除次數、及該校驗子總合低於一預設校驗子總合中的多個條件成立，判定該碼字的該錯誤等級資訊符合該預設條件。
  5. 如申請專利範圍第2項所述的解碼方法，其中評估該碼字的該錯誤等級資訊之步驟包括：對該碼字執行一奇偶檢查操作以獲得該碼字的多個校驗子； 以及累加該些校驗子以獲得該校驗子總合。
  6. 如申請專利範圍第1項所述的解碼方法，更包括：若提供給該錯誤檢查與校正電路的一電池電量低於一預設電量且該電池電量未耦接至一外部充電電源，直接將該碼字輸入至該第一解碼引擎並由該第一解碼引擎解碼該碼字。
  7. 如申請專利範圍第1項所述的解碼方法，更包括：若該第一解碼引擎未更正該碼字中的所有錯誤，將該碼字或該第一解碼引擎的一解碼結果輸入至該第二解碼引擎。
  8. 如申請專利範圍第1項所述的解碼方法，其中若該第一解碼引擎基於一位元翻轉演算法執行一低密度奇偶檢查碼的一第一解碼操作，則該第二解碼引擎基於一梯度下降位元翻轉演算法、一最小總合演算法或一總合乘積演算法執行該低密度奇偶檢查碼的一第二解碼操作，其中若該第一解碼引擎基於該梯度下降位元翻轉演算法執行該低密度奇偶檢查碼的該第一解碼操作，則該第二解碼引擎基於該最小總合演算法或該總合乘積演算法執行該低密度奇偶檢查碼的該第二解碼操作，其中若該第一解碼引擎基於該最小總合演算法執行該低密度奇偶檢查碼的該第一解碼操作，則該第二解碼引擎基於該總合乘積演算法執行該低密度奇偶檢查碼的該第二解碼操作。
  9. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以配置一第一訊息通道與一第二訊息通道於該記憶體控制電路單元的一錯誤檢查與校正電路中，其中該記憶體控制電路單元用以經由一記憶體介面發送一讀取指令序列以指示從該些實體單元中的一第一實體單元讀取一碼字並評估該碼字的一錯誤等級資訊，其中該記憶體控制電路單元更用以經由該第一訊息通道將該碼字輸入至該錯誤檢查與校正電路並經由該第二訊息通道將該碼字的該錯誤等級資訊輸入至該錯誤檢查與校正電路，其中該記憶體控制電路單元更用以判斷該碼字的該錯誤等級資訊是否符合一預設條件，其中若該碼字的該錯誤等級資訊符合該預設條件，該記憶體控制電路單元更用以將該碼字輸入至該錯誤檢查與校正電路的一第一解碼引擎以由該第一解碼引擎解碼該碼字，若該碼字的該錯誤等級資訊不符合該預設條件，該記憶體控制電路單元更用以將該碼字輸入至該錯誤檢查與校正電路的一第二解碼引擎以由該第二解碼引擎解碼該碼字，其中該第一解碼引擎耗費在解碼該碼字的一第一耗電量低於 該第二解碼引擎耗費在解碼該碼字的一第二耗電量，其中若該碼字的該錯誤等級資訊符合該預設條件，則該第一解碼引擎與該第二解碼引擎皆有能力成功解碼該碼字。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該錯誤等級資訊包括該碼字的一位元錯誤率、用於傳輸該碼字之傳輸媒介的一通道雜訊強度、該第一實體單元的一程式化次數、該第一實體單元的一讀取次數、該第一實體單元的一抹除次數、及該碼字的一校驗子總合的至少其中之一。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元判斷該碼字的該錯誤等級資訊是否符合該預設條件之操作包括：若該位元錯誤率低於一預設位元錯誤率、該通道雜訊強度低於一預設通道雜訊強度、該程式化次數低於一預設程式化次數、該讀取次數低於一預設讀取次數、該抹除次數低於一預設抹除次數、及該校驗子總合低於一預設校驗子總合中的任一個條件成立，判定該碼字的該錯誤等級資訊符合該預設條件。
  12. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元判斷該碼字的該錯誤等級資訊是否符合該預設條件之操作包括：若該位元錯誤率低於一預設位元錯誤率、該通道雜訊強度低於一預設通道雜訊強度、該程式化次數低於一預設程式化次數、該讀取次數低於一預設讀取次數、該抹除次數低於一預設抹除次 數、及該校驗子總合低於一預設校驗子總合中的多個條件成立，判定該碼字的該錯誤等級資訊符合該預設條件。
  13. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元評估該碼字的該錯誤等級資訊之操作包括：對該碼字執行一奇偶檢查操作以獲得該碼字的多個校驗子；以及累加該些校驗子以獲得該校驗子總合。
  14. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若提供給該記憶體控制電路單元的一電池電量低於一預設電量且該電池電量未耦接至一外部充電電源，該記憶體控制電路單元更用以直接將該碼字輸入至該第一解碼引擎以由該第一解碼引擎解碼該碼字。
  15. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若該第一解碼引擎未更正該碼字中的所有錯誤，該記憶體控制電路單元更用以將該碼字或該第一解碼引擎的一解碼結果輸入至該第二解碼引擎。
  16. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若該第一解碼引擎基於一位元翻轉演算法執行一低密度奇偶檢查碼的一第一解碼操作，則該第二解碼引擎基於一梯度下降位元翻轉演算法、一最小總合演算法或一總合乘積演算法執行該低密度奇偶檢查碼的一第二解碼操作， 其中若該第一解碼引擎基於該梯度下降位元翻轉演算法執行該低密度奇偶檢查碼的該第一解碼操作，則該第二解碼引擎基於該最小總合演算法或該總合乘積演算法執行該低密度奇偶檢查碼的該第二解碼操作，其中若該第一解碼引擎基於該最小總合演算法執行該低密度奇偶檢查碼的該第一解碼操作，則該第二解碼引擎基於該總合乘積演算法執行該低密度奇偶檢查碼的該第二解碼操作。
  17. 一種記憶體控制電路單元，用於控制包括多個實體單元的一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一錯誤檢查與校正電路，包括一第一解碼引擎與一第二解碼引擎；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路，其中該記憶體管理電路用以配置一第一訊息通道與一第二訊息通道於該錯誤檢查與校正電路中，其中該記憶體管理電路用以經由該記憶體介面發送一讀取指令序列以指示從該些實體單元中的一第一實體單元讀取一碼字並評估該碼字的一錯誤等級資訊，其中該記憶體管理電路更用以經由該第一訊息通道將該碼字 輸入至該錯誤檢查與校正電路並經由該第二訊息通道將該碼字的該錯誤等級資訊輸入至該錯誤檢查與校正電路，其中該錯誤檢查與校正電路用以判斷該碼字的該錯誤等級資訊是否符合一預設條件，其中若該碼字的該錯誤等級資訊符合該預設條件，該錯誤檢查與校正電路更用以將該碼字輸入至該第一解碼引擎並由該第一解碼引擎解碼該碼字，若該碼字的該錯誤等級資訊不符合該預設條件，該錯誤檢查與校正電路更用以將該碼字輸入至該第二解碼引擎並由該第二解碼引擎解碼該碼字，其中該第一解碼引擎耗費在解碼該碼字的一第一耗電量低於該第二解碼引擎耗費在解碼該碼字的一第二耗電量，其中若該碼字的該錯誤等級資訊符合該預設條件，則該第一解碼引擎與該第二解碼引擎皆有能力成功解碼該碼字。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該錯誤等級資訊包括該碼字的一位元錯誤率、用於傳輸該碼字之傳輸媒介的一通道雜訊強度、該第一實體單元的一程式化次數、該第一實體單元的一讀取次數、該第一實體單元的一抹除次數、及該碼字的一校驗子總合的至少其中之一。
  19. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該錯誤檢查與校正電路判斷該碼字的該錯誤等級資訊是否符合該預設條件之操作包括： 若該位元錯誤率低於一預設位元錯誤率、該通道雜訊強度低於一預設通道雜訊強度、該程式化次數低於一預設程式化次數、該讀取次數低於一預設讀取次數、該抹除次數低於一預設抹除次數、及該校驗子總合低於一預設校驗子總合中的任一個條件成立，判定該碼字的該錯誤等級資訊符合該預設條件。
  20. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該錯誤檢查與校正電路判斷該碼字的該錯誤等級資訊是否符合該預設條件之操作包括：若該位元錯誤率低於一預設位元錯誤率、該通道雜訊強度低於一預設通道雜訊強度、該程式化次數低於一預設程式化次數、該讀取次數低於一預設讀取次數、該抹除次數低於一預設抹除次數、及該校驗子總合低於一預設校驗子總合中的多個條件成立，判定該碼字的該錯誤等級資訊符合該預設條件。
  21. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該記憶體管理電路評估該碼字的該錯誤等級資訊之操作包括：對該碼字執行一奇偶檢查操作以獲得該碼字的多個校驗子；以及累加該些校驗子以獲得該校驗子總合。
  22. 如申請專利範圍第17項所述的記憶體控制電路單元，其中若提供給該記憶體控制電路單元的一電池電量低於一預設電量且該電池電量未耦接至一外部充電電源，該錯誤檢查與校正電 路更用以直接將該碼字輸入至該第一解碼引擎並由該第一解碼引擎解碼該碼字。
  23. 如申請專利範圍第17項所述的記憶體控制電路單元，其中若該第一解碼引擎未更正該碼字中的所有錯誤，該錯誤檢查與校正電路更用以將該碼字或該第一解碼引擎的一解碼結果輸入至該第二解碼引擎。
  24. 如申請專利範圍第17項所述的記憶體控制電路單元，其中若該第一解碼引擎基於一位元翻轉演算法執行一低密度奇偶檢查碼的一第一解碼操作，則該第二解碼引擎基於一梯度下降位元翻轉演算法、一最小總合演算法或一總合乘積演算法執行該低密度奇偶檢查碼的一第二解碼操作，其中若該第一解碼引擎基於該梯度下降位元翻轉演算法執行該低密度奇偶檢查碼的該第一解碼操作，則該第二解碼引擎基於該最小總合演算法或該總合乘積演算法執行該低密度奇偶檢查碼的該第二解碼操作，其中若該第一解碼引擎基於該最小總合演算法執行該低密度奇偶檢查碼的該第一解碼操作，則該第二解碼引擎基於該總合乘積演算法執行該低密度奇偶檢查碼的該第二解碼操作。
TW105121218A 2016-07-05 2016-07-05 解碼方法、記憶體儲存裝置及記憶體控制電路單元 TWI600024B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW105121218A TWI600024B (zh) 2016-07-05 2016-07-05 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US15/250,925 US10256844B2 (en) 2016-07-05 2016-08-30 Decoding method, memory storage device and memory control circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105121218A TWI600024B (zh) 2016-07-05 2016-07-05 解碼方法、記憶體儲存裝置及記憶體控制電路單元

Publications (2)

Publication Number Publication Date
TWI600024B true TWI600024B (zh) 2017-09-21
TW201802823A TW201802823A (zh) 2018-01-16

Family

ID=60719553

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105121218A TWI600024B (zh) 2016-07-05 2016-07-05 解碼方法、記憶體儲存裝置及記憶體控制電路單元

Country Status (2)

Country Link
US (1) US10256844B2 (zh)
TW (1) TWI600024B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190051570A (ko) * 2017-11-07 2019-05-15 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11070234B2 (en) * 2018-03-16 2021-07-20 SK Hynix Inc. Memory system with hybrid decoding scheme with information exchange and method of operating such memory system
US11005503B2 (en) 2018-03-16 2021-05-11 SK Hynix Inc. Memory system with hybrid decoding scheme and method of operating such memory system
US10884858B2 (en) 2018-03-16 2021-01-05 SK Hynix Inc. LDPC decoding device, memory system including the same and method thereof
KR102513498B1 (ko) * 2018-04-06 2023-03-24 에스케이하이닉스 주식회사 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템
TWI686804B (zh) * 2019-04-26 2020-03-01 大陸商深圳大心電子科技有限公司 資料讀取方法、儲存控制器與儲存裝置
US11307929B2 (en) 2019-06-17 2022-04-19 Micron Technology, Inc. Memory device with status feedback for error correction
KR102668208B1 (ko) * 2020-02-06 2024-05-23 에스케이하이닉스 주식회사 Ldpc 디코더, ldpc 디코더의 동작 방법 및 반도체 메모리 시스템
US11722151B2 (en) 2021-08-09 2023-08-08 Micron Technology, Inc. Bit flipping decoder based on soft information
US11777522B1 (en) 2022-03-28 2023-10-03 Micron Technology, Inc. Bit flipping decoder with dynamic bit flipping criteria

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4038636A (en) 1975-06-18 1977-07-26 Doland George D Multiple decoding system
US6307868B1 (en) * 1995-08-25 2001-10-23 Terayon Communication Systems, Inc. Apparatus and method for SCDMA digital data transmission using orthogonal codes and a head end modem with no tracking loops
US20030135798A1 (en) * 2001-12-13 2003-07-17 Yukari Katayama Optical disk device and data randomizing method for optical disk device
US6987511B2 (en) 2002-10-17 2006-01-17 International Business Machines Corporation Linear anisotrophic mesh filtering
US8074011B2 (en) * 2006-12-06 2011-12-06 Fusion-Io, Inc. Apparatus, system, and method for storage space recovery after reaching a read count limit
JP4492702B2 (ja) 2008-01-11 2010-06-30 トヨタ自動車株式会社 異常検出装置
US8245105B2 (en) * 2008-07-01 2012-08-14 International Business Machines Corporation Cascade interconnect memory system with enhanced reliability
US8510639B2 (en) * 2010-07-01 2013-08-13 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US8650457B1 (en) 2010-09-03 2014-02-11 Marvell International Ltd. Methods and systems for reconfigurable LDPC decoders
US8631309B2 (en) * 2011-05-04 2014-01-14 Pmc-Sierra, Inc. Forward error correction with extended effective block size
KR20140032787A (ko) 2012-09-07 2014-03-17 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법
US8966339B1 (en) 2012-12-18 2015-02-24 Western Digital Technologies, Inc. Decoder supporting multiple code rates and code lengths for data storage systems
TWI512732B (zh) * 2013-08-30 2015-12-11 Phison Electronics Corp 解碼方法、記憶體儲存裝置與非揮發性記憶體模組
US20150205664A1 (en) * 2014-01-17 2015-07-23 Fusion-Io, Inc. Determining a configuration parameter using a soft read command
TWI540586B (zh) * 2014-04-15 2016-07-01 群聯電子股份有限公司 解碼方法、記憶體儲存裝置、記憶體控制電路單元
GB2525430B (en) * 2014-04-25 2016-07-13 Ibm Error-correction encoding and decoding
US9509342B2 (en) * 2014-06-02 2016-11-29 Sandisk Technologies Llc Error correcting code decoder
US9905314B2 (en) * 2014-10-09 2018-02-27 Sandisk Technologies Llc Storage module and method for datapath bypass
US9715430B2 (en) * 2015-07-01 2017-07-25 Nandext Srl Controller for a solid-state drive, and related solid-state drive
US9697075B2 (en) * 2015-09-08 2017-07-04 Apple Inc. Efficient search for optimal read thresholds in flash memory

Also Published As

Publication number Publication date
US10256844B2 (en) 2019-04-09
US20180013450A1 (en) 2018-01-11
TW201802823A (zh) 2018-01-16

Similar Documents

Publication Publication Date Title
TWI600024B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI612527B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI592869B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI606333B (zh) 資料處理方法、記憶體儲存裝置及記憶體控制電路單元
TWI658463B (zh) 資料存取方法、記憶體控制電路單元與記憶體儲存裝置
TWI594255B (zh) 解碼方法、記憶體控制電路單元及記憶體儲存裝置
TWI640865B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI672698B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TW201913383A (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI634556B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI628543B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI529530B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI670725B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
US10997067B2 (en) Data storing method, memory controlling circuit unit and memory storage device
TWI751620B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI607452B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
CN107305510B (zh) 数据处理方法、存储器存储装置及存储器控制电路单元
US9996415B2 (en) Data correcting method, memory control circuit unit, and memory storage device
TWI597731B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI662553B (zh) 記憶體測試方法與記憶體測試系統
CN107608817B (zh) 解码方法、存储器存储装置及存储器控制电路单元
TWI764602B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI805509B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI808483B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI834149B (zh) 表格管理方法、記憶體儲存裝置及記憶體控制電路單元