CN107305510B - 数据处理方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种数据处理方法、存储器存储装置及存储器控制电路单元。此方法包括：接收第一写入数据；对第一写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第一过渡数据；对第一过渡数据执行低密度奇偶校验码的第二阶段编码操作并产生第一错误更正码；接收第二写入数据；以及在对第一过渡数据执行低密度奇偶校验码的第二阶段编码操作的期间，对第二写入数据执行低密度奇偶校验码的第一阶段编码操作。借此，可提升对应于低密度奇偶校验码的数据处理效率。

Description

数据处理方法、存储器存储装置及存储器控制电路单元

技术领域

本发明是有关于一种编码与解码机制，且特别是有关于一种数据处理方法、存储器存储装置及存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储介质的需求也急速增加。由于可复写式非挥发性存储器模块(例如，快速存储器)具有数据非挥发性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种便携式多媒体装置中。

一般来说，为了维持数据的可靠度，在将数据存储至可复写式非挥发性存储器模块之前，数据会先被编码以产生相应的错误更正码。然后，错误更正码会随着相对应的数据被存储至可复写式非挥发性存储器模块中。往后，当数据被从可复写式非挥发性存储器模块读取出来时，相对应的错误更正码即可用来更正数据中可能存在的错误。

一般来说，将低密度奇偶校验(low-density parity-check,LDPC)码应用于上述编码机制是很常见的。但是，在一般的LDPC编码电路中，必须要等到前一数据的错误更正码被完整产生，下一笔数据才能接续地被同一个编码电路处理。因此，若需要提高编码效率，则往往需要在存储器装置中配置更多的编码电路，从而浪费系统资源。此外，随着数据传输频宽越来越大，若编码效率没有对应提升，则存储器装置的数据存取速度也可能会受影响。

发明内容

有鉴于此，本发明提供一种数据处理方法、存储器存储装置及存储器控制电路单元，可提升对应于低密度奇偶校验(low-density parity-check,LDPC)码的数据处理效率。

本发明的一范例实施例提供一种数据处理方法，其用于编码存储于可复写式非挥发性存储器模块中的数据，所述数据处理方法包括：接收第一写入数据；对所述第一写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第一过渡数据；对所述第一过渡数据执行所述低密度奇偶校验码的第二阶段编码操作并产生第一错误更正码，其中所述第一错误更正码连同所述第一写入数据被存储至所述可复写式非挥发性存储器模块中；接收第二写入数据；以及在对所述第一过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作的期间，对所述第二写入数据执行所述低密度奇偶校验码的所述第一阶段编码操作。

在本发明的一范例实施例中，所述数据处理方法还包括：在获得所述第一错误更正码之后，接续对第二过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作并产生第二错误更正码，其中所述第二过渡数据是对所述第二写入数据执行所述低密度奇偶校验码的所述第一阶段编码操作而产生，其中所述第二错误更正码连同所述第二写入数据被存储至所述可复写式非挥发性存储器模块中。

在本发明的一范例实施例中，所述低密度奇偶校验码的所述第一阶段编码操作与校验子产生操作是由错误检查与校正电路中的同一个电路模块执行，其中所述校验子产生操作用于产生校验子数据，其中所述校验子数据用于判断码字是否具有错误。

在本发明的一范例实施例中，数据处理方法还包括：接收第三写入数据；对所述第三写入数据执行所述低密度奇偶校验码的所述第一阶段编码操作并产生第三过渡数据；对所述第三过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作并产生第三错误更正码，其中所述第三错误更正码连同所述第三写入数据被存储至所述可复写式非挥发性存储器模块中；从所述可复写式非挥发性存储器模块接收读取数据；在对所述第三过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作的期间，对应于所述读取数据执行校验子产生操作并产生校验子数据；以及若所述校验子数据不符合预设条件，对所述读取数据执行所述低密度奇偶校验码的解码操作。

在本发明的一范例实施例中，所述数据处理方法还包括：配置第一暂存器、第二暂存器及多工器，其中所述多工器连接至所述第一暂存器与所述第二暂存器；利用所述第一暂存器来暂存所述第一过渡数据；在对所述第一过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作的期间，利用所述第二暂存器来暂存所述第二过渡数据；以及通过所述多工器来从所述第一暂存器与所述第二暂存器的其中之一接收用于所述低密度奇偶校验码的所述第二阶段编码操作的数据。

本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非挥发性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非挥发性存储器模块，其中所述存储器控制电路单元用以从所述主机系统接收第一写入数据，其中所述存储器控制电路单元还用以对所述第一写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第一过渡数据，其中所述存储器控制电路单元还用以对所述第一过渡数据执行所述低密度奇偶校验码的第二阶段编码操作并产生第一错误更正码，其中所述存储器控制电路单元还用以发送第一写入指令序列以指示将所述第一错误更正码连同所述第一写入数据存储至所述可复写式非挥发性存储器模块中，其中所述存储器控制电路单元还用以从所述主机系统接收第二写入数据，其中在对所述第一过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作的期间，所述存储器控制电路单元还用以对所述第二写入数据执行所述低密度奇偶校验码的所述第一阶段编码操作。

在本发明的一范例实施例中，在获得所述第一错误更正码之后，所述存储器控制电路单元还用以接续对第二过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作并产生第二错误更正码，其中所述第二过渡数据是所述存储器控制电路单元对所述第二写入数据执行所述低密度奇偶校验码的所述第一阶段编码操作而产生，其中所述存储器控制电路单元还用以发送第二写入指令序列以指示将所述第二错误更正码连同所述第二写入数据存储至所述可复写式非挥发性存储器模块中。

在本发明的一范例实施例中，所述存储器控制电路单元包括第一阶段编码电路与第二阶段编码电路。所述第一阶段编码电路用以执行所述低密度奇偶校验码的所述第一阶段编码操作。所述第二阶段编码电路连接至所述第一阶段编码电路并且用以执行所述低密度奇偶校验码的所述第二阶段编码操作，其中所述第一阶段编码电路还用以执行校验子产生操作并产生校验子数据，其中所述校验子数据用于判断码字是否具有错误。

在本发明的一范例实施例中，所述存储器控制电路单元还用以接收第三写入数据，其中所述存储器控制电路单元还用以对所述第三写入数据执行所述低密度奇偶校验码的所述第一阶段编码操作并产生第三过渡数据，其中所述存储器控制电路单元还用以对所述第三过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作并产生第三错误更正码，其中所述存储器控制电路单元还用以发送第三写入指令序列以指示将所述第三错误更正码连同所述第三写入数据存储至所述可复写式非挥发性存储器模块中，其中所述存储器控制电路单元还用以从所述可复写式非挥发性存储器模块接收读取数据，其中在对所述第三过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作的期间，所述存储器控制电路单元还用以对应于所述读取数据执行校验子产生操作并产生校验子数据，其中若所述校验子数据不符合预设条件，所述存储器控制电路单元还用以对所述读取数据执行所述低密度奇偶校验码的解码操作。

在本发明的一范例实施例中，所述存储器控制电路单元包括第一暂存器、第二暂存器及多工器。所述第一暂存器用以暂存所述第一过渡数据。所述第二暂存器用以在所述存储器控制电路单元对所述第一过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作的期间，暂存所述第二过渡数据。所述多工器连接至所述第一暂存器与所述第二暂存器，其中所述多工器用以从所述第一暂存器与所述第二暂存器的其中之一接收用于所述低密度奇偶校验码的所述第二阶段编码操作的数据。

本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制可复写式非挥发性存储器模块，其中所述存储器控制电路单元包括主机接口、存储器接口、第一阶段编码电路、第二阶段编码电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非挥发性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口、所述第一阶段编码电路及所述第二阶段编码电路，其中所述存储器管理电路用以从所述主机系统接收第一写入数据，其中所述第一阶段编码电路用以对所述第一写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第一过渡数据，其中所述第二阶段编码电路用以对所述第一过渡数据执行所述低密度奇偶校验码的第二阶段编码操作并产生第一错误更正码，其中所述存储器管理电路还用以发送第一写入指令序列以指示将所述第一错误更正码连同所述第一写入数据存储至所述可复写式非挥发性存储器模块中，其中所述存储器管理电路还用以从所述主机系统接收第二写入数据，其中在所述第二阶段编码电路对所述第一过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作的期间，所述第一阶段编码电路还用以对所述第二写入数据执行所述低密度奇偶校验码的所述第一阶段编码操作。

在本发明的一范例实施例中，在获得所述第一错误更正码之后，所述第二阶段编码电路还用以接续对第二过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作并产生第二错误更正码，其中所述第二过渡数据是所述第一阶段编码电路对所述第二写入数据执行所述低密度奇偶校验码的所述第一阶段编码操作而产生，其中所述存储器管理电路还用以发送第二写入指令序列以指示将所述第二错误更正码连同所述第二写入数据存储至所述可复写式非挥发性存储器模块中。

在本发明的一范例实施例中，所述第一阶段编码电路还用以执行校验子产生操作并产生校验子数据，其中所述校验子数据用于判断码字是否具有错误。

在本发明的一范例实施例中，所述存储器控制电路单元还包括解码电路，其连接至所述存储器管理电路，其中所述存储器管理电路还用以接收第三写入数据，其中所述第一阶段编码电路还用以对所述第三写入数据执行所述低密度奇偶校验码的所述第一阶段编码操作并产生第三过渡数据，其中所述第二阶段编码电路还用以对所述第三过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作并产生第三错误更正码，其中所述存储器管理电路还用以发送第三写入指令序列以指示将所述第三错误更正码连同所述第三写入数据存储至所述可复写式非挥发性存储器模块中，其中所述存储器管理电路还用以从所述可复写式非挥发性存储器模块接收读取数据，其中在所述第二阶段编码电路对所述第三过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作的期间，所述第一阶段编码电路还用以对应于所述读取数据执行校验子产生操作并产生校验子数据，其中若所述校验子数据不符合预设条件，所述解码电路用以对所述读取数据执行所述低密度奇偶校验码的解码操作。

在本发明的一范例实施例中，所述存储器控制电路单元还包括第一暂存器、第二暂存器及多工器。所述第一暂存器连接至所述第一阶段编码电路并且用以暂存所述第一过渡数据。所述第二暂存器连接至所述第一阶段编码电路并且用以在所述第二阶段编码电路对所述第一过渡数据执行所述低密度奇偶校验码的所述第二阶段编码操作的期间，暂存所述第二过渡数据。所述多工器连接至所述第一暂存器、所述第二暂存器及所述第二阶段编码电路，其中所述第二阶段编码电路还用以通过所述多工器从所述第一暂存器与所述第二暂存器的其中之一接收用于所述低密度奇偶校验码的所述第二阶段编码操作的数据。

在本发明的一范例实施例中，所述低密度奇偶校验码的所述第一阶段编码操作包括计算：Y＝U×C^T，其中U用以表示所述第一写入数据，C用以表示一奇偶检查矩阵的第一部分，并且Y用以表示所述第一过渡数据，其中所述低密度奇偶校验码的所述第二阶段编码操作包括计算：P＝Y×(D^-1)^T，其中D用以表示所述奇偶检查矩阵的第二部分，并且P用以表示所述第一错误更正码。

在本发明的一范例实施例中，所述可复写式非挥发性存储器模块具有多个通道，其中所述第三错误更正码与所述第三写入数据的至少其中之一是通过所述通道中的第一通道存储至所述可复写式非挥发性存储器模块中，其中所述读取数据是通过所述通道中的第二通道从可复写式非挥发性存储器模块接收。

基于上述，对应于所接收的第一写入数据，低密度奇偶校验码的第一阶段编码操作会被执行以产生第一过渡数据。然后，对应于第一过渡数据，低密度奇偶校验码的第二阶段编码操作会接续被执行以产生用于保护第一写入数据的第一错误更正码。另外，对应于所接收的第二写入数据，在对第一过渡数据执行上述第二阶段编码操作的期间，低密度奇偶校验码的第一阶段编码操作也可同时被执行。借此，可减少编码电路的至少一部分处于闲置状态的时间，提升对应于低密度奇偶校验码的数据处理效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的一范例实施例所示出的错误检查与校正电路的概要方块图；

图7与图8是根据本发明的一范例实施例所示出的操作时序示意图；

图9是根据本发明的另一范例实施例所示出的错误检查与校正电路的概要方块图；

图10与图11是根据本发明的另一范例实施例所示出的操作时序示意图；

图12是根据本发明的一范例实施例所示出的数据处理方法的流程图；

图13是根据本发明的另一范例实施例所示出的数据处理方法的流程图。

附图标记说明：

10：存储器存储装置；

11：主机系统；

110：系统总线；

111：处理器；

112：随机存取存储器；

113：只读存储器；

114：数据传输接口；

12：输入/输出(I/O)装置；

20：主机板；

201：U盘；

202：内存卡；

203：固态硬盘；

204：无线存储器存储装置；

205：全球定位系统模块；

206：网络接口卡；

207：无线传输装置；

208：键盘；

209：屏幕；

210：喇叭；

32：SD卡；

33：CF卡；

34：嵌入式存储装置；

341：嵌入式多媒体卡；

342：嵌入式多芯片封装存储装置；

402：连接接口单元；

404：存储器控制电路单元；

406：可复写式非挥发性存储器模块；

502：存储器管理电路；

504：主机接口；

506：存储器接口；

508：错误检查与校正电路；

510：缓冲存储器；

512：电源管理电路；

601：第一阶段编码电路；

602：第二阶段编码电路；

603、604：暂存器；

605：多工器；

901：决策电路；

902：解码电路；

S1201：步骤(接收第一写入数据与第二写入数据)；

S1202：步骤(对第一写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第一过渡数据)；

S1203：步骤(对第一过渡数据执行低密度奇偶校验码的第二阶段编码操作并产生第一错误更正码)；

S1204：步骤(在对第一过渡数据执行第二阶段编码操作的期间，对第二写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第二过渡数据)；

S1205：步骤(对第二过渡数据执行低密度奇偶校验码的第二阶段编码操作并产生第二错误更正码)；

S1301：步骤(从主机系统接收第三写入数据并从可复写式非挥发性存储器模块接收读取数据)；

S1302：步骤(对第三写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第三过渡数据)；

S1303：步骤(对第三过渡数据执行低密度奇偶校验码的第二阶段编码操作并产生第三错误更正码)；

S1304：步骤(在对第三过渡数据执行低密度奇偶校验码的第二阶段编码操作的期间，对应于读取数据执行校验子产生操作并产生校验子数据)；

S1305：步骤(判断校验子数据是否符合预设条件)；

S1306：步骤(输出码字)；

S1307：步骤(对码字执行低密度奇偶校验码的解码操作)。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非挥发性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、内存卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线保真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄像机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快速(Compact Flash,CF)卡33或嵌入式存储装置34等各式非挥发性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341及/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非挥发性存储器模块406。

在本范例实施例中，连接接口单元402是相容于序列先进附件(Serial AdvancedTechnology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并列先进附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、eMMC接口标准、通用快速存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件或软件实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非挥发性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非挥发性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非挥发性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快速存储器模块(即，一个存储单元中可存储1个比特的快速存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快速存储器模块(即，一个存储单元中可存储2个比特的快速存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快速存储器模块(即，一个存储单元中可存储3个比特的快速存储器模块)、其他快速存储器模块或其他具有相同特性的存储器模块。

在本范例实施例中，可复写式非挥发性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快速存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，及/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

在本范例实施例中，可复写式非挥发性存储器模块406中的每一个存储单元是以电压(以下也称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变临界电压的操作也称为“把数据写入至存储单元”或“程序化存储单元”。随着临界电压的改变，可复写式非挥发性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，借此取得此存储单元所存储的一或多个比特。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以软件来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式存储于可复写式非挥发性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非挥发性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令也可以一硬件来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非挥发性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非挥发性存储器模块406下达写入指令序列以将数据写入至可复写式非挥发性存储器模块406中。存储器读取电路用以对可复写式非挥发性存储器模块406下达读取指令序列以从可复写式非挥发性存储器模块406中读取数据。存储器抹除电路用以对可复写式非挥发性存储器模块406下达抹除指令序列以将数据从可复写式非挥发性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非挥发性存储器模块406的数据以及从可复写式非挥发性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非挥发性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非挥发性存储器模块406以指示执行相对应的操作。

主机接口504是连接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是连接至存储器管理电路502并且用以存取可复写式非挥发性存储器模块406。也就是说，欲写入至可复写式非挥发性存储器模块406的数据会通过存储器接口506转换为可复写式非挥发性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非挥发性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非挥发性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。

错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)及/或错误校验码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码及/或错误校验码写入至可复写式非挥发性存储器模块406中。之后，当存储器管理电路502从可复写式非挥发性存储器模块406中读取数据时会同时读取此数据对应的错误更正码及/或错误校验码，并且错误检查与校正电路508会依据此错误更正码及/或错误校验码对所读取的数据执行错误检查与校正操作。

缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非挥发性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

在本范例实施例中，存储器管理电路502会配置多个逻辑单元以映射可复写式非挥发性存储器模块406中的实体抹除单元。其中一个逻辑单元可以是指一个逻辑地址、一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，一个逻辑单元可被映射至一或多个实体抹除单元。

在本范例实施例中，存储器管理电路702会将逻辑单元与实体抹除单元之间的映射关系(也称为逻辑-实体映射关系)记录于至少一逻辑-实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体映射表来执行对于存储器存储装置10的数据存取。

在本范例实施例中，错误检查与校正电路508支援低密度奇偶校验(low-densityparity-check,LDPC)码。例如，错误检查与校正电路508可利用低密度奇偶校验码来编码与解码。在低密度奇偶校验码中，是用一个检查矩阵(也称为奇偶检查矩阵)来定义有效的码字。以下将奇偶检查矩阵标记为矩阵H，并且一码字标记为V。依照以下方程式(1)，若奇偶检查矩阵H与码字V的相乘是零向量，表示码字V为有效的码字。其中运算子

表示模2(mod 2)的矩阵相乘。换言之，矩阵H的零空间(null space)便包含了所有的有效码字(validcodeword)。然而，本发明并不限制码字V的内容。例如，码字V也可以包括用任意演算法所产生的错误更正码或是错误校验码。

其中矩阵H的维度是k-乘-n(k-by-n)，码字V的维度是1-乘-n。k与n为正整数。码字V中包括了信息比特与奇偶比特，即码字V可以表示成[U P]，其中向量U是由信息比特所组成，而向量P是由奇偶比特所组成。向量U的维度是1-乘-(n-k)，而向量P的维度是1-乘-k。在一个码字中，奇偶比特即是用来保护信息比特并且可视为是对应于信息比特产生的错误更正码或错误校验码。以下为了说明方便，统一将由奇偶比特组成的向量P视为用于保护相应的信息比特的错误更正码。此外，保护信息比特例如是指维持信息比特的正确性。例如，当从可复写式非挥发性存储器模块406中读取一笔数据时，此数据中的奇偶比特即可用来更正相应的信息数据中可能存在的错误。

在一范例实施例中，一个码字中的信息比特与奇偶比特统称为数据比特。例如，在一范例实施例中，码字V中具有n个数据比特，其中信息比特的长度为(n-k)比特，并且奇偶比特的长度是k比特，即码字V的码率(code rate)为(n-k)/n。

一般来说，在编码时会使用一个产生矩阵(以下标记为G)，使得对于任意的向量U都可满足以下方程式(2)。其中产生矩阵G的维度是(n-k)-乘-n。

由方程式(2)所产生的码字V为有效的码字。因此可将方程式(2)代入方程式(1)，借此得到以下方程式(3)。

由于向量U可以是任意的向量，因此以下方程式(4)必定会满足。也就是说，在决定奇偶检查矩阵H以后，对应的产生矩阵G也可被决定。

在解码一个码字V时，会先对码字V中的数据比特执行一个奇偶检查操作，例如将奇偶检查矩阵H与码字V相乘以产生一个向量(以下标记为S，如以下方程式(5)所示)。若向量S是零向量(即，向量S中的每一个元素都是零)，则可直接输出码字V。若向量S不是零向量(即，向量S中的至少一个元素是零)，则表示码字V中存在至少一个错误并且码字V不是有效的码字。

向量S的维度是1-乘-k，其中每一个元素也称为校验子(syndrome)。向量S也称为校验子数据。若码字V不是有效的码字，则错误检查与校正电路508会执行一个解码操作，以尝试更正码字V中的错误。

在本范例实施例中，奇偶检查矩阵H可以表示成[C D]，其中C为奇偶检查矩阵H的第一部分，而D为奇偶检查矩阵H的第二部分。因此，在编码向量U时，错误检查与校正电路508可根据以下方程式(6)来计算向量P。

P＝U×C^T×(D^-1)^T…(6)

在本范例实施例中，方程式(6)可以进一步拆解为以下方程式(7)与方程式(8)。

Y＝U×C^T…(7)

P＝Y×(D^-1)^T…(8)

其中，Y是过渡(transition)数据并且用于计算向量P。相较于方程式(6)，根据方程式(7)与(8)来执行低密度奇偶校验码的编码可以增加错误检查与校正电路508的运算效率。

在本范例实施例中，对应于所欲编码的数据，错误检查与校正电路508会依序执行低密度奇偶校验码的第一阶段编码操作与第二阶段编码操作。例如，低密度奇偶校验码的第一阶段编码操作是对应于方程式(7)并用于根据输入数据产生相应的过渡数据，而低密度奇偶校验码的第二阶段编码操作是对应于方程式(8)并且用于根据所获得的过渡数据来产生相应的错误更正码。

值得一提的是，上述方程式(7)与(8)仅为拆解方程式(6)的一个范例，但本发明并不限制要如何拆解方程式(6)。例如，在另一范例实施例中，方程式(6)也可以有其他的拆解方式，以符合不同的设计需求。

图6是根据本发明的一范例实施例所示出的错误检查与校正电路的概要方块图。

请参照图6，在本范例实施例中，错误检查与校正电路508包括第一阶段编码电路601、第二阶段编码电路602、暂存器603、暂存器604及多工器605。第一阶段编码电路601用以执行低密度奇偶校验码的第一阶段编码操作。第二阶段编码电路602用以执行低密度奇偶校验码的第二阶段编码操作。例如，在本范例实施例中，第一阶段编码电路601用以执行相应于方程式(7)的数据处理与运算功能，而第二阶段编码电路602用以执行相应于方程式(8)的数据处理与运算功能。然而，在另一范例实施例中，若方程式(6)采用其他的拆解方式，则第一阶段编码电路601与第二阶段编码电路602内部的硬体设计也可对应修改，以支援相应的数据处理与运算功能。

暂存器603与暂存器604连接至第一阶段编码电路601并且用以暂存由第一阶段编码电路601产生的数据(例如，过渡数据)。暂存器603与暂存器604的规格(例如，数据存取方式、存储器类型及/或容量)可以相同或不同。在本范例实施例中，暂存器603与暂存器604是彼此独立的暂存器。然而，在另一范例实施例中，暂存器603与暂存器604也可以是指同一个暂存器中的不同存储区域。此外，本发明也不限定暂存器603与暂存器604的总数。例如，在另一范例实施例中，暂存器603与暂存器604的总数也可以是更多。

多工器605的输入端分别连接至暂存器603与暂存器604，以从暂存器603与暂存器604的其中之一接收数据。多工器605的输出端连接至第二阶段编码电路602，以将暂存在暂存器603或暂存器604的数据传送给第二阶段编码电路602。此外，多工器605例如是根据一个控制信号(未示出)来导通暂存器603与第二阶段编码电路602之间的数据传输路径或者暂存器604与第二阶段编码电路602之间的数据传输路径。例如，此控制信号可以是由错误检查与校正电路508内部的一个控制电路(未示出)根据错误检查与校正电路508的运作状况产生，或者是由存储器管理电路502产生，本发明不加以限制。

在本范例实施例中，在存储器管理电路502从主机系统11接收写入数据U₁之后，写入数据U₁会被输入至错误检查与校正电路508进行编码以产生相应的错误更正码。例如，第一阶段编码电路601会接收写入数据U₁并对写入数据U₁执行低密度奇偶校验码的第一阶段编码操作。根据第一阶段编码操作的执行结果，第一阶段编码电路601会产生对应于写入数据U₁的过渡数据Y₁。例如，过渡数据Y₁为将写入数据U₁代入方程式(7)获得的运算结果。然后，根据暂存器603与604的状态，第一阶段编码电路601会将过渡数据Y₁暂存在暂存器603与604的其中之一。例如，在本范例实施例中，在产生过渡数据Y₁时，暂存器603与604皆未存储数据，表示暂存器603与604皆处于闲置状态(或可覆写状态)，故第一阶段编码电路601会将过渡数据Y₁暂存在暂存器603。

在本范例实施例中，对应于将过渡数据Y₁暂存在暂存器603，暂存器603会被设置为处于非闲置状态(或忙碌状态)。例如，此非闲置状态(或忙碌状态)会维持到暂存器603中的过渡数据Y₁被第二阶段编码电路602完整地读取及/或第二阶段编码电路602完整地产生错误更正码P₁为止。

在将过渡数据Y₁暂存在暂存器603之后，第二阶段编码电路602会通过多工器605从暂存器603接收过渡数据Y₁并且对过渡数据Y₁执行低密度奇偶校验码的第二阶段编码操作。根据第二阶段编码操作的执行结果，第二阶段编码电路602会产生对应于写入数据U₁的错误更正码P₁。其中，错误更正码P1是用来保护写入数据U₁。例如，错误更正码P₁是将过渡数据Y₁代入方程式(8)获得的运算结果。存储器管理电路502会发送一个写入指令序列给可复写式非挥发性存储器模块406，以指示将错误更正码P₁连同相应的写入数据U1存储至可复写式非挥发性存储器模块406中。

在本范例实施例中，存储器管理电路502还会从主机系统11接收写入数据U₂。例如，写入数据U₂是接续在写入数据U₁之后传送至存储器存储装置10。写入数据U₂会被输入至错误检查与校正电路508进行编码以产生相应的错误更正码。例如，在第二阶段编码电路602对过渡数据Y₁执行低密度奇偶校验码的第二阶段编码操作的期间，第一阶段编码电路601会接收写入数据U₂并对写入数据U₂执行低密度奇偶校验码的第一阶段编码操作。根据执行结果，第一阶段编码电路601会产生对应于写入数据U₂的过渡数据Y₂。例如，过渡数据Y₂为将写入数据U₂代入方程式(7)获得的运算结果。

在第一阶段编码电路601对写入数据U₁执行低密度奇偶校验码的第一阶段编码操作的期间，第二阶段编码电路602可能会持续地从暂存器603读取过渡数据Y₁以对过渡数据Y₁执行第二阶段编码操作。因此，在第二阶段编码电路602对过渡数据Y₁执行第二阶段编码操作的期间，第一阶段编码电路601会略过处于非闲置状态(或忙碌状态)的暂存器603，而利用处于闲置状态(或可覆写状态)的暂存器604来暂存过渡数据Y₂。

在本范例实施例中，对应于将过渡数据Y₂暂存在暂存器604，暂存器604也会被设置为处于非闲置状态(或忙碌状态)。例如，此非闲置状态(或忙碌状态)会维持到暂存器604中的过渡数据Y₂被第二阶段编码电路602完整地读取及/或第二阶段编码电路602完整地产生错误更正码P₂为止。

在将过渡数据Y₂暂存在暂存器604之后，若第二阶段编码电路602已获得错误更正码P₁，则第二阶段编码电路602会接续通过多工器605从暂存器604读取过渡数据Y₂并且对过渡数据Y₂执行低密度奇偶校验码的第二阶段编码操作。根据执行结果，第二阶段编码电路602会产生对应于写入数据U₂的错误更正码P₂。其中，错误更正码P₂是用来保护写入数据U₂。例如，错误更正码P₂是将过渡数据Y₂代入方程式(8)获得的运算结果。存储器管理电路502会发送另一个写入指令序列给可复写式非挥发性存储器模块406，以指示将错误更正码P₂连同相应的写入数据U₂存储至可复写式非挥发性存储器模块406中。

在本范例实施例中，在完整地读取暂存于暂存器603的过渡数据Y₁及/或第二阶段编码电路602完整地产生错误更正码P₁之后，暂存器603的状态会从非闲置状态(或忙碌状态)切换为闲置状态(或可覆写状态)。在闲置状态(或可覆写状态)下，新的数据可以被暂存至暂存器603中。

在本范例实施例中，存储器管理电路502还可以从主机系统11接收写入数据U₃。例如，写入数据U₃是接续在写入数据U₂之后传送至存储器存储装置10。写入数据U₃会被输入至错误检查与校正电路508进行编码以产生相应的错误更正码。例如，在第二阶段编码电路602对过渡数据Y₂执行低密度奇偶校验码的第二阶段编码操作的期间，第一阶段编码电路601会接收写入数据U₃并对写入数据U₃执行低密度奇偶校验码的第一阶段编码操作。根据执行结果，第一阶段编码电路601会产生对应于写入数据U₃的过渡数据Y₃。

在第一阶段编码电路601对写入数据U₃执行低密度奇偶校验码的第一阶段编码操作的期间，第二阶段编码电路602可能会持续地从暂存器604读取过渡数据Y₂以对过渡数据Y₂执行第二阶段编码操作。因此，在第二阶段编码电路602对过渡数据Y₂执行第二阶段编码操作的期间，第一阶段编码电路601会略过处于忙碌状态的暂存器604，而利用处于闲置状态(或可覆写状态)的暂存器603来暂存过渡数据Y₃。然后，在第二阶段编码电路602完整地产生错误更正码P₂之后，第二阶段编码电路602可接续通过多工器605从暂存器603阶收过渡数据Y₃并且对过渡数据Y₃执行低密度奇偶校验码的第二阶段编码操作。

图7与图8是根据本发明的一范例实施例所示出的操作时序示意图。

请同时参照图6、图7及图8，在时间范围T₁内，对应于写入数据U₁的第一阶段编码操作被执行。例如，在时间范围T₁内，第一阶段编码电路601对写入数据U₁进行处理。然后，在接续于时间范围T₁的时间范围T₂内，对应于写入数据U₁的第二阶段编码操作与对应于写入数据U₂的第一阶段编码操作被同时执行。例如，在产生过渡数据Y₁之后，第一阶段编码电路601接续对写入数据U₂进行处理；同时，第二阶段编码电路602则是对过渡数据Y₁进行处理。然后，在接续于时间范围T₂的时间范围T₃内，对应于写入数据U₂的第二阶段编码操作与对应于写入数据U₃的第一阶段编码操作被同时执行。例如，在产生过渡数据Y₂之后，第一阶段编码电路601接续对写入数据U₃进行处理；同时，第二阶段编码电路602则是对过渡数据Y₂进行处理。

传统上，一个编码电路一次只能对一笔写入数据进行编码，直到产生相应的错误更正码为止。例如，对应于一笔写入数据，由同一个编码操作划分出来的多个编码阶段必须连续地执行。在一个编码电路对于一写入数据的最后一个编码阶段完成(即，完整产生错误更正码)之后，下一笔待编码的写入数据才能被输入至此编码电路。即便一个编码操作中的多个编码阶段分别以编码电路中不同的电路模块来实施，负责编码操作中第一个编码阶段的电路模块也必须要等到负责同一编码操作中最后一个编码阶段的电路模块运算完毕之后，才能对下一笔写入数据进行处理。因此，在同一个编码操作中，已完成所负责的运算的电路模块往往会处于闲置状态，浪费系统资源。

然而，根据图6至图8的范例实施例，当前一笔写入数据进入到一个编码操作中的下一个编码阶段时，新的写入数据(即待编码数据)就可以进入此编码操作中的前一个编码阶段。因此，即便错误检查与校正电路508只具有一个负责第一阶段编码的电路模块与一个负责第二阶段编码的电路模块，错误检查与校正电路508也可同时执行对于依序接收的至少两笔数据的编码。借此，可减少负责不同编码阶段的电路模块彼此等待的时间、增加此些电路模块的使用效率及/或增加整个错误检查与校正电路508的数据处理效率。

在一范例实施例中，第一阶段编码电路601也可以用来执行校验码产生操作(或包含校验码产生操作的奇偶检查操作)。例如，在第一阶段编码电路601输出过渡数据之后，在第二阶段编码电路602对此过渡数据执行相应的第二阶段编码操作的期间，第一阶段编码电路601可以接续用来执行对应于来自于可复写式非挥发性存储器模块406的某一笔读取数据的校验码产生操作。例如，此校验子产生操作用于产生校验子数据，而校验子数据则用于判断一码字是否具有错误。

图9是根据本发明的另一范例实施例所示出的错误检查与校正电路的概要方块图。

请参照图9，在本范例实施例中，错误检查与校正电路508包括第一阶段编码电路601、第二阶段编码电路602、暂存器603、暂存器604、多工器605、决策电路901及解码电路902。其中，第一阶段编码电路601、第二阶段编码电路602、暂存器603、暂存器604及多工器605相同或相似于图6的范例实施例中具有相同编号的元件。决策电路901连接至第一阶段编码电路601。解码电路902连接至决策电路901与存储器管理电路502。

在本范例实施例中，第一阶段编码电路601会接收写入数据U₃并对写入数据U₃执行低密度奇偶校验码的第一阶段编码操作。根据执行结果，第一阶段编码电路601会产生对应于写入数据U₃的过渡数据Y₃。然后，过渡数据Y₃会被暂存在暂存器603。第二阶段编码电路602会通过多工器605从暂存器603读取过渡数据Y₃并且对过渡数据Y₃执行低密度奇偶校验码的第二阶段编码操作。根据执行结果，第二阶段编码电路602会产生对应于写入数据U₃的错误更正码P₃。其中，错误更正码P₃是用于保护写入数据U₃。存储器管理电路502会发送另一个写入指令序列给可复写式非挥发性存储器模块406，以指示将错误更正码P₃连同相应的写入数据U₃存储至可复写式非挥发性存储器模块406中。

在本范例实施例中，存储器管理电路502会从可复写式非挥发性存储器模块406接收读取数据V₁。例如，读取数据V₁是可复写式非挥发性存储器模块406反应于存储器管理电路502所下达的读取指令序列而回传的数据。例如，读取数据V₁可能是主机系统11所指示读取的数据或存储器管理电路502执行可复写式非挥发性存储器模块406的数据整理所收集的数据。存储器管理电路502会将读取数据V₁输入至错误检查与校正电路508进行错误检查。

在图9的范例实施例中，在第二阶段编码电路602对过渡数据Y₃执行低密度奇偶校验码的第二阶段编码操作的期间，第一阶段编码电路601会接收读取数据V₁并对应于读取数据V₁执行校验子产生操作。根据校验子产生操作的执行结果，第一阶段编码电路601会产生相应于读取数据V₁的校验子数据S₁。其中，校验子数据S₁包含多个校验子。例如，校验子数据S₁为将对应于读取数据V₁的码字代入方程式(5)获得的运算结果。

决策电路901会接收校验子数据S₁并且判断校验子数据S₁是否符合预设条件。例如，此预设条件是校验子数据S₁中的每一个校验子都是零。若校验子数据S₁符合此预设条件，表示对应于读取数据V₁的码字是有效码字(例如，此码字可能不具有错误)，故错误检查与校正电路508会输出此码字。然而，若校验子数据S₁不符合此预设条件，表示对应于读取数据V₁的码字不是有效码字(例如，此码字可能具有至少一个错误)，故解码电路902会对此码字执行低密度奇偶校验码的解码操作。例如，解码电路902可利用对数相似性比值(LogLikelihood Ratio,LLR)等与通道状态有关的信息来对码字执行相应的解码操作，以尝试更正码字中的错误。

值得一提的是，在一范例实施例中，校验码产生操作包含于低密度奇偶校验码的奇偶检查操作内。因此，第一阶段编码电路601可结合决策电路901以完成此奇偶检查操作。或者，在另一范例实施例中，决策电路901也可包含于第一阶段编码电路601内，使得第一阶段编码电路601可单独完成此奇偶检查操作。

图10与图11是根据本发明的另一范例实施例所示出的操作时序示意图。

请同时参照图9、图10及图11，在时间范围T₃内，对应于写入数据U₃的第一阶段编码操作被执行。例如，在时间范围T₃内，第一阶段编码电路601对写入数据U₃进行处理。然后，在接续于时间范围T₃的时间范围T₄内，对应于写入数据U₁的第二阶段编码操作与对应于读取数据V₁的校验子产生操作(或奇偶检查操作)被同时执行。例如，在产生过渡数据Y₃之后，第一阶段编码电路601接续对读取数据V₁进行处理；同时，第二阶段编码电路602对过渡数据Y₃进行处理。然后，若判定对应于读取数据V₁的码字不是有效码字，则在接续于时间范围T₄的时间范围T₅内，解码电路902会对对应于读取数据V₁的码字执行解码操作。借此，当主机系统11(或存储器管理电路502)在短时间内同时执行数据的写入与读取操作时，只具有一个第一阶段解码电路601的错误检查与校正电路508也可以同时对来自主机系统11的写入数据与来自可复写式非挥发性存储器模块406的读取数据进行编码与解码操作，从而提升错误检查与校正电路508的数据处理效率。

在一范例实施例中，可复写式非挥发性存储器模块406具有多个通道，并且存储器接口(例如，图5的存储器接口506)可通过此些通道来传输数据至可复写式非挥发性存储器模块406，或者从可复写式非挥发性存储器模块406接收数据。例如，存储器管理电路502可以连续地通过相同或不同的通道来存取可复写式非挥发性存储器模块406。例如，连续的写入数据(例如，图6的写入数据U₁与U₂)与相应的错误更正码(例如，图6的错误更正码P₁与P₂)可能是通过相同或不同的通道传输至可复写式非挥发性存储器模块406以进行存储。在使用不同通道来传输数据的例子中，图6中的写入数据U1与相应的错误更正码P₁的至少其中之一例如是通过多个通道中的某一通道来传输至可复写式非挥发性存储器模块406，而写入数据U₂与相应的错误更正码P₂的至少其中之一则例如是通过此些通道中的另一通道来传输至可复写式非挥发性存储器模块406。此外，在图9的一范例实施例中，若写入数据U₃与相应的错误更正码P₃的至少其中之一是通过此些通道中的某一通道来传输至可复写式非挥发性存储器模块406，读取数据V₁也可能是通过此些通道中的另一通道而从可复写式非挥发性存储器模块406接收。通过在短时间内对多个通道执行数据的写入及/或读取，可提升存储器存储装置10的数据存取效率。

一般来说，若编/解码电路的数据处理效率不足，则当存储器装置内的传输通道越多时，需要相应配置较多的编/解码电路。否则，当编/解码电路的总数不足时，来自主机系统或存储器内部的数据无法被即时的处理，往往导致存储器装置的数据传输频宽也会受限。然而，根据上述范例实施例，由于错误检查与校正电路508的数据处理效率上升，一个错误检查与校正电路508可用来处理通过更多通道传输的数据。此外，错误检查与校正电路508的数目也可以是两个、三个或更多，而不限于一个。相对于传统的编码/解码电路，当存储器存储装置10中通道的总数增加时，错误检查与校正电路508的总数也可以被控制在合理范围，而不需要大幅增加。

值得一提的是，图6至图11的范例实施例是用来对错误检查与校正电路508的可能的电路布局与相关操作进行说明，但并非用以限制本发明。例如，虽然在图6至图8的范例实施例中是以连续地从主机系统11接收写入数据U₁～U₃并连续地对写入数据U₁～U₃进行编码作为范例，但是相关的操作也可以应用于接收更多或更少的写入数据的操作情境。或者，虽然图9至图11的范例实施例是接续于图6的范例实施例来进行说明，但是图9至图11的范例实施例也可以单独实施。此外，在另一范例实施例中，更多的电路元件可以被加入至图6或图9中，并且图6或图9中部分的电路元件(例如，暂存器603、604及多工器605)也可以被具有相同或相似功能的其他电路元件取代。

图12是根据本发明的一范例实施例所示出的数据处理方法的流程图。

请参照图12，在步骤S1201中，存储器管理电路502接收第一写入数据(例如，图6中的写入数据U₁)与第二写入数据(例如，图6中的写入数据U₂)。例如，第二写入数据是接续于第一写入数据而从主机系统11接收。在步骤S1202中，第一阶段编码电路601对第一写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第一过渡数据(例如，图6中的过渡数据Y₁)。在步骤S1203中，第二阶段编码电路602对第一过渡数据执行低密度奇偶校验码的第二阶段编码操作并产生第一错误更正码(例如，图6中的错误更正码P₁)。在步骤S1204中，在第二阶段编码电路602对第一过渡数据执行低密度奇偶校验码的第二阶段编码操作的期间，第一阶段编码电路601对第二写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第二过渡数据(例如，图6中的过渡数据Y₂)。在步骤S1205中，第二阶段编码电路602对第二过渡数据执行低密度奇偶校验码的第二阶段编码操作并产生第二错误更正码(例如，图6中的错误更正码P₂)。

图13是根据本发明的另一范例实施例所示出的数据处理方法的流程图。

请参照图13，在步骤S1301中，存储器管理电路502从主机系统11接收第三写入数据(例如，图9中的写入数据U₃)并从可复写式非挥发性存储器模块406接收读取数据(例如，图9中的读取数据V₁)。在步骤S1302中，第一阶段编码电路601对第三写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第三过渡数据(例如，图9中的过渡数据Y₃)。在步骤S1303中，第二阶段编码电路602对第三过渡数据执行低密度奇偶校验码的第二阶段编码操作并产生第三错误更正码(例如，图9中的错误更正码P₃)。在步骤S1304中，在第二阶段编码电路602对第三过渡数据执行低密度奇偶校验码的第二阶段编码操作的期间，第一阶段编码电路601对应于读取数据执行校验子产生操作并产生校验子数据(例如，图9中的校验子数据S₁)。在步骤S1305中，决策电路901判断校验子数据是否符合预设条件。若是，在步骤S1306中，第一阶段编码电路601输出当前码字。若否，在步骤S1307中，解码电路902对当前码字执行低密度奇偶校验码的解码操作。

然而，图12与图13中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12与图13中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12与图13的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，对应于所接收的第一写入数据，低密度奇偶校验码的第一阶段编码操作会被执行以产生第一过渡数据。然后，对应于第一过渡数据，低密度奇偶校验码的第二阶段编码操作会接续被执行以产生用于保护第一写入数据的第一错误更正码。另外，在对第一过渡数据执行上述第二阶段编码操作的期间，对应于所接收的第二写入数据的低密度奇偶校验码的第一阶段编码操作也可同时被执行。借此，可减少编码电路的至少一部分处于闲置状态的时间，提升对应于低密度奇偶校验码的数据处理效率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种数据处理方法，其特征在于，用于编码存储于可复写式非挥发性存储器模块中的数据，该数据处理方法包括：

接收第一写入数据；

对该第一写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第一过渡数据；

对该第一过渡数据执行该低密度奇偶校验码的第二阶段编码操作并产生第一错误更正码，其中该第一错误更正码连同该第一写入数据被存储至该可复写式非挥发性存储器模块中；

接收第二写入数据；以及

在对该第一过渡数据执行该低密度奇偶校验码的该第二阶段编码操作的期间，对该第二写入数据执行该低密度奇偶校验码的该第一阶段编码操作，

其中该低密度奇偶校验码的该第一阶段编码操作包括计算：

Y＝U×C^T，

其中U用以表示该第一写入数据，C用以表示奇偶检查矩阵的第一部分，并且Y用以表示该第一过渡数据，

其中该低密度奇偶校验码的该第二阶段编码操作包括计算：

P＝Y×(D^-1)^T，

其中D用以表示该奇偶检查矩阵的第二部分，并且P用以表示该第一错误更正码。

2.根据权利要求1所述的数据处理方法，其特征在于，还包括：

在获得该第一错误更正码之后，接续对第二过渡数据执行该低密度奇偶校验码的该第二阶段编码操作并产生第二错误更正码，其中该第二过渡数据是对该第二写入数据执行该低密度奇偶校验码的该第一阶段编码操作而产生，

其中该第二错误更正码连同该第二写入数据被存储至该可复写式非挥发性存储器模块中。

3.根据权利要求1所述的数据处理方法，其特征在于，该低密度奇偶校验码的该第一阶段编码操作与校验子产生操作是由错误检查与校正电路中的同一个电路模块执行，

其中该校验子产生操作用于产生校验子数据，

其中该校验子数据用于判断码字是否具有错误。

4.根据权利要求1所述的数据处理方法，其特征在于，还包括：

接收第三写入数据；

对该第三写入数据执行该低密度奇偶校验码的该第一阶段编码操作并产生第三过渡数据；

对该第三过渡数据执行该低密度奇偶校验码的该第二阶段编码操作并产生第三错误更正码，其中该第三错误更正码连同该第三写入数据被存储至该可复写式非挥发性存储器模块中；

从该可复写式非挥发性存储器模块接收读取数据；

在对该第三过渡数据执行该低密度奇偶校验码的该第二阶段编码操作的期间，对应于该读取数据执行校验子产生操作并产生校验子数据；以及

若该校验子数据不符合预设条件，对该读取数据执行该低密度奇偶校验码的解码操作。

5.根据权利要求2所述的数据处理方法，其特征在于，还包括：

配置第一暂存器、第二暂存器及多工器，其中该多工器连接至该第一暂存器与该第二暂存器；

利用该第一暂存器来暂存该第一过渡数据；

在对该第一过渡数据执行该低密度奇偶校验码的该第二阶段编码操作的期间，利用该第二暂存器来暂存该第二过渡数据；以及

通过该多工器来从该第一暂存器与该第二暂存器的其中之一接收用于该低密度奇偶校验码的该第二阶段编码操作的数据。

6.根据权利要求4所述的数据处理方法，其特征在于，该可复写式非挥发性存储器模块具有多个通道，

其中该第三错误更正码与该第三写入数据的至少其中之一是通过该些通道中的第一通道存储至该可复写式非挥发性存储器模块中，

其中该读取数据是通过该些通道中的第二通道从可复写式非挥发性存储器模块接收。

7.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非挥发性存储器模块；以及

存储器控制电路单元，连接至该连接接口单元与该可复写式非挥发性存储器模块，

其中该存储器控制电路单元用以从该主机系统接收第一写入数据，

其中该存储器控制电路单元还用以对该第一写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第一过渡数据，

其中该存储器控制电路单元还用以对该第一过渡数据执行该低密度奇偶校验码的第二阶段编码操作并产生第一错误更正码，

其中该存储器控制电路单元还用以发送第一写入指令序列以指示将该第一错误更正码连同该第一写入数据存储至该可复写式非挥发性存储器模块中，

其中该存储器控制电路单元还用以从该主机系统接收第二写入数据，

其中在对该第一过渡数据执行该低密度奇偶校验码的该第二阶段编码操作的期间，该存储器控制电路单元还用以对该第二写入数据执行该低密度奇偶校验码的该第一阶段编码操作，

其中该低密度奇偶校验码的该第一阶段编码操作包括计算：

Y＝U×C^T，

其中U用以表示该第一写入数据，C用以表示奇偶检查矩阵的第一部分，并且Y用以表示该第一过渡数据，

其中该低密度奇偶校验码的该第二阶段编码操作包括计算：

P＝Y×(D^-1)^T，

其中D用以表示该奇偶检查矩阵的第二部分，并且P用以表示该第一错误更正码。

8.根据权利要求7所述的存储器存储装置，其特征在于，在获得该第一错误更正码之后，该存储器控制电路单元还用以接续对第二过渡数据执行该低密度奇偶校验码的该第二阶段编码操作并产生第二错误更正码，其中该第二过渡数据是该存储器控制电路单元对该第二写入数据执行该低密度奇偶校验码的该第一阶段编码操作而产生，

其中该存储器控制电路单元还用以发送第二写入指令序列以指示将该第二错误更正码连同该第二写入数据存储至该可复写式非挥发性存储器模块中。

9.根据权利要求7所述的存储器存储装置，其特征在于，该存储器控制电路单元包括：

第一阶段编码电路，用以执行该低密度奇偶校验码的该第一阶段编码操作；以及

第二阶段编码电路，连接至该第一阶段编码电路并且用以执行该低密度奇偶校验码的该第二阶段编码操作，

其中该第一阶段编码电路还用以执行校验子产生操作并产生校验子数据，

其中该校验子数据用于判断码字是否具有错误。

10.根据权利要求7所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以接收第三写入数据，

其中该存储器控制电路单元还用以对该第三写入数据执行该低密度奇偶校验码的该第一阶段编码操作并产生第三过渡数据，

其中该存储器控制电路单元还用以对该第三过渡数据执行该低密度奇偶校验码的该第二阶段编码操作并产生第三错误更正码，

其中该存储器控制电路单元还用以发送第三写入指令序列以指示将该第三错误更正码连同该第三写入数据存储至该可复写式非挥发性存储器模块中，

其中该存储器控制电路单元还用以从该可复写式非挥发性存储器模块接收读取数据，

其中在对该第三过渡数据执行该低密度奇偶校验码的该第二阶段编码操作的期间，该存储器控制电路单元还用以对应于该读取数据执行校验子产生操作并产生校验子数据，

其中若该校验子数据不符合预设条件，该存储器控制电路单元还用以对该读取数据执行该低密度奇偶校验码的解码操作。

11.根据权利要求8所述的存储器存储装置，其特征在于，该存储器控制电路单元包括：

第一暂存器，用以暂存该第一过渡数据；

第二暂存器，用以在该存储器控制电路单元对该第一过渡数据执行该低密度奇偶校验码的该第二阶段编码操作的期间，暂存该第二过渡数据；以及

多工器，连接至该第一暂存器与该第二暂存器，

其中该多工器用以从该第一暂存器与该第二暂存器的其中之一接收用于该低密度奇偶校验码的该第二阶段编码操作的数据。

12.根据权利要求10所述的存储器存储装置，其特征在于，该可复写式非挥发性存储器模块具有多个通道，

其中该第三错误更正码与该第三写入数据的至少其中之一是通过该些通道中的第一通道存储至该可复写式非挥发性存储器模块中，

其中该读取数据是通过该些通道中的第二通道从可复写式非挥发性存储器模块接收。

13.一种存储器控制电路单元，其特征在于，用于控制可复写式非挥发性存储器模块，其中该存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至该可复写式非挥发性存储器模块；

第一阶段编码电路；

第二阶段编码电路；以及

存储器管理电路，连接至该主机接口、该存储器接口、该第一阶段编码电路及该第二阶段编码电路，

其中该存储器管理电路用以从该主机系统接收第一写入数据，

其中该第一阶段编码电路用以对该第一写入数据执行低密度奇偶校验码的第一阶段编码操作并产生第一过渡数据，

其中该第二阶段编码电路用以对该第一过渡数据执行该低密度奇偶校验码的第二阶段编码操作并产生第一错误更正码，其中该存储器管理电路还用以发送第一写入指令序列以指示将该第一错误更正码连同该第一写入数据存储至该可复写式非挥发性存储器模块中，

其中该存储器管理电路还用以从该主机系统接收第二写入数据，

其中在该第二阶段编码电路对该第一过渡数据执行该低密度奇偶校验码的该第二阶段编码操作的期间，该第一阶段编码电路还用以对该第二写入数据执行该低密度奇偶校验码的该第一阶段编码操作，

其中该低密度奇偶校验码的该第一阶段编码操作包括计算：

Y＝U×C^T，

其中U用以表示该第一写入数据，C用以表示奇偶检查矩阵的第一部分，并且Y用以表示该第一过渡数据，

其中该低密度奇偶校验码的该第二阶段编码操作包括计算：

P＝Y×(D^-1)^T，

其中D用以表示该奇偶检查矩阵的第二部分，并且P用以表示该第一错误更正码。

14.根据权利要求13所述的存储器控制电路单元，其特征在于，在获得该第一错误更正码之后，该第二阶段编码电路还用以接续对第二过渡数据执行该低密度奇偶校验码的该第二阶段编码操作并产生第二错误更正码，其中该第二过渡数据是该第一阶段编码电路对该第二写入数据执行该低密度奇偶校验码的该第一阶段编码操作而产生，

其中该存储器管理电路还用以发送第二写入指令序列以指示将该第二错误更正码连同该第二写入数据存储至该可复写式非挥发性存储器模块中。

15.根据权利要求13所述的存储器控制电路单元，其特征在于，该第一阶段编码电路还用以执行校验子产生操作并产生校验子数据，

其中该校验子数据用于判断码字是否具有错误。

16.根据权利要求13所述的存储器控制电路单元，其特征在于，还包括：

解码电路，连接至该存储器管理电路，

其中该存储器管理电路还用以接收第三写入数据，

其中该第一阶段编码电路还用以对该第三写入数据执行该低密度奇偶校验码的该第一阶段编码操作并产生第三过渡数据，

其中该第二阶段编码电路还用以对该第三过渡数据执行该低密度奇偶校验码的该第二阶段编码操作并产生第三错误更正码，

其中该存储器管理电路还用以发送第三写入指令序列以指示将该第三错误更正码连同该第三写入数据存储至该可复写式非挥发性存储器模块中，

其中该存储器管理电路还用以从该可复写式非挥发性存储器模块接收读取数据，

其中在该第二阶段编码电路对该第三过渡数据执行该低密度奇偶校验码的该第二阶段编码操作的期间，该第一阶段编码电路还用以对应于该读取数据执行校验子产生操作并产生校验子数据，

其中若该校验子数据不符合预设条件，该解码电路用以对该读取数据执行该低密度奇偶校验码的解码操作。

17.根据权利要求14所述的存储器控制电路单元，其特征在于，还包括：

第一暂存器，连接至该第一阶段编码电路并且用以暂存该第一过渡数据；

第二暂存器，连接至该第一阶段编码电路并且用以在该第二阶段编码电路对该第一过渡数据执行该低密度奇偶校验码的该第二阶段编码操作的期间，暂存该第二过渡数据；以及

多工器，连接至该第一暂存器、该第二暂存器及该第二阶段编码电路，

其中该第二阶段编码电路还用以通过该多工器从该第一暂存器与该第二暂存器的其中之一接收用于该低密度奇偶校验码的该第二阶段编码操作的数据。

18.根据权利要求16所述的存储器控制电路单元，其特征在于，该可复写式非挥发性存储器模块具有多个通道，

其中该第三错误更正码与该第三写入数据的至少其中之一是通过该些通道中的第一通道存储至该可复写式非挥发性存储器模块中，

其中该读取数据是通过该些通道中的第二通道从可复写式非挥发性存储器模块接收。

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