TWI628543B - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

解碼方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明的一範例實施例提供一種解碼方法，包括：將第一資料暫存至緩衝記憶體，其中緩衝記憶體包括第一緩衝區與第二緩衝區；將第二緩衝區的解碼資料複製到第一緩衝區；於第一緩衝區中，基於所複製的解碼資料對第一資料執行第一類解碼操作，其中所複製的解碼資料不同於對應於第一資料的原始解碼資料；以及若第一類解碼操作成功，輸出已解碼資料。

Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，為了確保資料的正確性，資料會先被編碼然後再被存入可複寫式非揮發性記憶體模組中。在讀取資料時，資料會被解碼以嘗試更正其中的錯誤。若資料中的錯誤皆被更正，更正的資料才會被傳回給主機系統。然而，隨著編/解碼技術逐漸進步，編/解碼過程中需要暫存的資料的資料量可能會大於所設置的緩衝記憶體的容量。因此，在編/解碼過程中往往需要重複從可複寫式非揮發性記憶體模組中讀取特定資料，從而增加可複寫式非揮發性記憶體模組的損耗，並且也會降低編/解碼速度。特別是，在迭代解碼操作中，上述情況更加顯著。
本發明的一範例實施例提供一種解碼方法、記憶體儲存裝置及記憶體控制電路單元，可在緩衝記憶體的容量有限的狀況下提高解碼操作的效率。
本發明的一範例實施例提供一種解碼方法，其用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體單元，所述解碼方法包括：將第一資料暫存至緩衝記憶體，其中所述緩衝記憶體包括第一緩衝區與第二緩衝區；將所述第二緩衝區的解碼資料複製到所述第一緩衝區；於所述第一緩衝區中，基於所複製的所述解碼資料對所述第一資料執行第一類解碼操作，其中所複製的所述解碼資料不同於對應於所述第一資料的原始解碼資料；以及若所述第一類解碼操作成功，輸出已解碼資料。
在本發明的一範例實施例中，所述的解碼方法更包括：編碼原始資料以產生對應於所述第一資料的所述原始解碼資料；將所述原始資料儲存至所述第一實體單元；以及將對應於所述第一資料的所述原始解碼資料儲存於所述實體單元中的至少一第二實體單元。
在本發明的一範例實施例中，所述的解碼方法更包括：從所述第一實體單元讀取原始資料並從所述實體單元中的至少一第二實體單元讀取對應於所述第一資料的所述原始解碼資料；將所述原始資料與對應於所述第一資料的所述原始解碼資料暫存至所述緩衝記憶體；以及於所述第一緩衝區中，基於對應於所述第一資料的所述原始解碼資料對所述原始資料執行所述第一類解碼操作。
在本發明的一範例實施例中，所述的解碼方法更包括：在基於對應於所述第一資料的所述原始解碼資料對所述原始資料執行所述第一類解碼操作之前，將對應於所述第一資料的所述原始解碼資料複製到所述第二緩衝區。
在本發明的一範例實施例中，所述的解碼方法更包括：基於所述第二緩衝區中的所述解碼資料對已更正資料執行第二類解碼操作，以更新所述第二緩衝區中的所述解碼資料，其中所述已更正資料是經由所述第一類解碼操作更正。
在本發明的一範例實施例中，所述第一類解碼操作包括正常解碼模式與擦除模式，且所述解碼方法更包括：根據所述第一資料中具有無法更正錯誤的資料單元的總數，決定將所述第一類解碼操作操作於所述正常解碼模式或所述擦除模式。
在本發明的一範例實施例中，所述第一類解碼操作屬於多訊框解碼，且所述解碼方法更包括：根據所述第一類解碼操作的解碼結果執行單訊框解碼，以驗證所述第一類解碼操作對至少一錯誤位元之更正。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以將第一資料暫存至緩衝記憶體，其中所述緩衝記憶體包括第一緩衝區與第二緩衝區，其中所述記憶體控制電路單元更用以將所述第二緩衝區的解碼資料複製到所述第一緩衝區，其中所述記憶體控制電路單元更用以於所述第一緩衝區中基於所複製的所述解碼資料對所述第一資料執行第一類解碼操作，其中所複製的所述解碼資料不同於對應於所述第一資料的原始解碼資料，其中若所述第一類解碼操作成功，所述記憶體控制電路單元更用以輸出已解碼資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以編碼原始資料以產生對應於所述第一資料的所述原始解碼資料，其中所述記憶體控制電路單元更用以將所述原始資料儲存至所述第一實體單元，其中所述記憶體控制電路單元更用以將對應於所述第一資料的所述原始解碼資料儲存於所述實體單元中的至少一第二實體單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以指示從所述第一實體單元讀取所述原始資料並從所述實體單元中的至少一第二實體單元讀取對應於所述第一資料的所述原始解碼資料，其中所述記憶體控制電路單元更用以將所述原始資料與對應於所述第一資料的所述原始解碼資料暫存至所述緩衝記憶體，其中所述記憶體控制電路單元更用以於所述第一緩衝區中基於對應於所述第一資料的所述原始解碼資料對所述原始資料執行所述第一類解碼操作。
在本發明的一範例實施例中，在基於對應於所述第一資料的所述原始解碼資料對所述原始資料執行所述第一類解碼操作之前，所述記憶體控制電路單元更用以將對應於所述第一資料的所述原始解碼資料複製到所述第二緩衝區。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以基於所述第二緩衝區中的所述解碼資料對已更正資料執行第二類解碼操作，以更新所述第二緩衝區中的所述解碼資料，其中所述已更正資料是經由所述第一類解碼操作更正。
在本發明的一範例實施例中，所述第一類解碼操作包括正常解碼模式與擦除模式，而所述記憶體控制電路單元更用以根據所述第一資料中具有無法更正錯誤的資料單元的總數，決定將所述第一類解碼操作操作於所述正常解碼模式或所述擦除模式。
在本發明的一範例實施例中，所述第一類解碼操作屬於多訊框解碼，而所述記憶體控制電路單元更用以根據所述第一類解碼操作的解碼結果執行單訊框解碼，以驗證所述第一類解碼操作對至少一錯誤位元之更正。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體單元，其中所述記憶體控制電路單元包括主機介面、記憶體介面、緩衝記憶體、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面、所述緩衝記憶體及所述錯誤檢查與校正電路，其中所述記憶體管理電路用以將第一資料暫存至所述緩衝記憶體，其中所述緩衝記憶體包括第一緩衝區與第二緩衝區，其中所述記憶體管理電路更用以將所述第二緩衝區的解碼資料複製到所述第一緩衝區，其中所述錯誤檢查與校正電路用以於所述第一緩衝區中基於所複製的所述解碼資料對所述第一資料執行第一類解碼操作，其中所複製的所述解碼資料不同於對應於所述第一資料的原始解碼資料，其中若所述第一類解碼操作成功，所述記憶體管理電路更用以輸出已解碼資料。
在本發明的一範例實施例中，所述錯誤檢查與校正電路更用以編碼原始資料以產生對應於所述第一資料的所述原始解碼資料，其中所述記憶體管理電路更用以將所述原始資料儲存至所述第一實體單元，其中所述記憶體管理電路更用以將對應於所述第一資料的所述原始解碼資料儲存於所述實體單元中的至少一第二實體單元。
在本發明的一範例實施例中，所述記憶體管理電路更用以指示從所述第一實體單元讀取所述原始資料並從所述實體單元中的至少一第二實體單元讀取對應於所述第一資料的所述原始解碼資料，其中所述記憶體管理電路更用以將所述原始資料與對應於所述第一資料的所述原始解碼資料暫存至所述緩衝記憶體，其中所述錯誤檢查與校正電路更用以於所述第一緩衝區中基於對應於所述第一資料的所述原始解碼資料對所述原始資料執行所述第一類解碼操作。
在本發明的一範例實施例中，在基於對應於所述第一資料的所述原始解碼資料對所述原始資料執行所述第一類解碼操作之前，所述記憶體管理電路更用以將對應於所述第一資料的所述原始解碼資料複製到所述第二緩衝區。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以基於所述第二緩衝區中的所述解碼資料對已更正資料執行第二類解碼操作，以更新所述第二緩衝區中的所述解碼資料，其中所述已更正資料是經由所述第一類解碼操作更正。
在本發明的一範例實施例中，所述已更正資料不包括具有無法更正錯誤的資料單元。
在本發明的一範例實施例中，複製到所述第一緩衝區的所述解碼資料是基於對已更正資料以及對應於所述第一資料的所述原始解碼資料所執行的第二類解碼操作而產生。
在本發明的一範例實施例中，所述第一類解碼操作包括正常解碼模式與擦除模式，而所述記憶體管理電路更用以根據所述第一資料中具有無法更正錯誤的資料單元的總數，決定將所述第一類解碼操作操作於所述正常解碼模式或所述擦除模式。
在本發明的一範例實施例中，所述第一資料是在所述第一實體單元中受容錯式磁碟陣列錯誤更正碼保護。
在本發明的一範例實施例中，所述第一類解碼操作屬於多訊框解碼，而所述記憶體控制電路單元更用以根據所述第一類解碼操作的解碼結果執行單訊框解碼，以驗證所述第一類解碼操作對至少一錯誤位元之更正。
基於上述，本發明可將解碼過程中動態產生的解碼資料保存在緩衝記憶體中。當後續要解碼第一資料時，此解碼資料可即時地被使用，而不需要重複從可複寫式非揮發性記憶體模組讀取相關資料並重複計算而獲得。藉此，可在緩衝記憶體的容量有限的狀況下提高解碼操作的效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506、錯誤檢查與校正電路508及緩衝記憶體510。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。在一範例實施例中，記憶體控制電路單元404還包括電源管理電路512。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體程式化單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體抹除單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在本範例實施例中，錯誤檢查與校正電路508執行編碼程序的基本單位是一個訊框(frame)(亦稱為解碼訊框)。一個訊框包括多個資料位元。在本範例實施例中，一個訊框包括256個位元。然而，在另一範例實施例中，一個訊框也可以包括更多(例如4K bytes)或更少的位元。
在本範例實施例中，錯誤檢查與校正電路508可以針對儲存於同一個實體單元中的資料進行單訊框(single-frame)編碼與解碼，也可以針對儲存於多個實體單元中的資料進行多訊框(multi-frame)編碼與解碼。單訊框編碼與多訊框編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多訊框編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路508可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為解碼資料(即，用於解碼的資料)。在一範例實施例中，經由編碼產生的解碼資料亦稱為奇偶資料。
圖7是根據本發明的一範例實施例所繪示的多訊框編碼的示意圖。
請參照圖7，以編碼實體單元710(0)~710(E)所儲存之資料來產生相對應的解碼資料720為例，實體單元710(0)~710(E)中的每一者所儲存之至少部分資料可視為一個訊框。在多訊框編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體單元710(0)~710(E)中的資料進行編碼。例如，位於位置701(1)的位元b 11、b 21、…、b p1會被編碼為解碼資料720中的位元b o1，位於位置701(2)的位元b 12、b 22、…、b p2會被編碼為解碼資料720中的位元b o2；以此類推，位於位置701(r)的位元b 1r、b 2r、…、b pr會被編碼為解碼資料720中的位元b or。
在一範例實施例中，實體單元710(0)~710(E)亦稱為第一實體單元，而用以儲存解碼資料720的實體單元則稱為第二實體單元。第一實體單元與第二實體單元的數目皆可以是更多或更少。在一範例實施例中，解碼資料720是經由編碼實體單元710(0)~710(E)中特定資料(亦稱為原始資料)而產生的，因此解碼資料720可視為是對應於原始資料的原始解碼資料。在一範例實施例中，可視為原始資料是在實體單元710(0)~710(E)中受解碼資料720保護。在一範例實施例中，解碼資料720亦可視為是容錯式磁碟陣列(Redundant Array of Independent Disks, RAID)錯誤更正碼。基於解碼資料720，從實體單元710(0)~710(E)中讀取的資料可被解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
在一範例實施例中，用於產生解碼資料720的資料也可能包括實體單元710(0)~710(E)所儲存之資料中的資料位元所對應的冗餘位元。以實體單元710(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體單元710(0)中的資料位元進行單訊框編碼而產生的。
在一範例實施例中，當欲讀取某一個實體單元所儲存的資料(亦稱為目標資料)時，對應於此目標資料的單訊框解碼可先被執行。例如，若目標資料是基於LDPC碼來進行單訊框編碼，則此目標資料也會基於LDPC碼來進行單訊框解碼。若對應於此目標資料的單訊框解碼失敗，則對應於此目標資料的多訊框解碼會接續執行，例如，基於編碼時採用的RS碼而執行。
在一範例實施例中，單訊框解碼與多訊框解碼可以交替執行，直到判定解碼失敗或解碼成功為止。以圖7為例，當欲讀取儲存於實體單元710(0)之目標資料時，對應於實體單元710(0)中欲讀取之目標資料的第一次單訊框解碼會先被執行，以嘗試更正可能存在的錯誤。若對應於目標資料的第一次單訊框解碼失敗，則解碼資料720以及實體單元710(1)~710(E)中用於產生解碼資料720的資料會被讀取出來並且對應於目標資料的第一次多訊框解碼可被執行。若對應於目標資料的第一次多訊框解碼失敗，則根據第一次的多訊框解碼的執行結果(例如，目標資料中的某些位元可能已被更正)，對應於目標資料的第二次單訊框解碼可被執行。若第二次單訊框解碼仍然失敗，則對應於目標資料的第二次多訊框解碼可被執行。依此類推，在對目標資料執行至少一次的單訊框解碼及/或至少一次的多訊框解碼之後，目標資料中的錯誤應可逐漸被更正。若某一次的單訊框解碼或多訊框解碼成功更正目標資料中的所有錯誤，則相應的迭代解碼可停止。或者，若對同一目標資料執行的單訊框解碼及/或多訊框解碼的次數達到一個次數臨界值，則可判定解碼失敗。
在一範例實施例中，在完成對應於目標資料的某一多訊框解碼(目標資料中可能仍有錯誤存在)後，至少一個單訊框解碼可根據此多訊框解碼的解碼結果而執行。此單訊框解碼可驗證先前的多訊框解碼中對至少一個錯誤位元之更正是否正確。若此單訊框解碼的解碼結果反映出先前對於某一錯誤位元之更正是正確的，則此錯誤位元之更正可被保留。反之，若此單訊框解碼的解碼結果反映出先前對於某一錯誤位元的更正不是正確的，則此錯誤位元之更正可被取消，使得此錯誤位元的位元值回復為其初始值。
圖8至圖11是根據本發明的一範例實施例所繪示的解碼操作的示意圖。請參照圖8，緩衝記憶體510包括緩衝區810與820。緩衝區810亦稱為第一緩衝區，並且緩衝區820亦稱為第二緩衝區。在一範例實施例中，緩衝區810的容量可以相同或約略相同於緩衝區820的容量。在一範例實施例中，緩衝區820的容量小於緩衝區810的容量。在一範例實施例中，緩衝區810與820可由圖5的記憶體管理單元502動態配置。
當判定需要執行對應於資料831的多訊框解碼時，資料830與對應於資料830的解碼資料840會被分別從第一實體單元與第二實體單元讀取出來。資料830包括資料831與832。資料831為當前欲基於解碼資料840而解碼並更正的目標資料，而資料832則為用於產生解碼資料840的其餘資料。以圖7為例，若資料831是儲存於實體單元710(0)的資料，則資料832可能是儲存於實體單元710(1)~710(E)的至少部分資料。
在一範例實施例中，資料830可視為是原始資料，而解碼資料840可視為是對應於資料830、資料831及/或832的原始解碼資料。資料830與解碼資料840會被載入至緩衝記憶體510。例如，資料830與解碼資料840會被暫存於緩衝區810。須注意的是，在基於解碼資料840對資料830進行解碼前，解碼資料840會被複製到緩衝區820成為解碼資料841。在將解碼資料840複製到緩衝區820之後，基於解碼資料840，資料830可於緩衝區810中被解碼。
在一範例實施例中，由於緩衝記憶體510(或緩衝區810)的容量不足以一次性的儲存完整的資料830(即資料830的總資料量大於緩衝記憶體510或緩衝區810的容量)，因此資料830可能會分批地被存入緩衝區810並基於解碼資料840而分批地被解碼。須注意的是，在一範例實施例中，在對資料830分批地解碼的過程中，資料831會持續被維護及/或保留在緩衝區810中，直到資料831被成功解碼及/或更正為止。
在一範例實施例中，對應於緩衝區810中執行的解碼，解碼資料840中的至少部分位元可能會被更新，使得緩衝區810中更新後的解碼資料840可能會與緩衝區820中預先儲存的解碼資料841不同。在一範例實施例中，對應於緩衝區810中執行的解碼，解碼資料840會被更新為校驗(syndrome)資料。此校驗資料可反映對於資料830執行的解碼的解碼狀態或解碼結果。
請參照圖9，假設根據緩衝區810中執行的解碼，資料830中的資料833被更正，但是資料831尚未被更正。在一範例實施例中，資料833亦稱為已更正資料。在更正資料833後，基於緩衝區820中的解碼資料841，資料833會被解碼。在基於解碼資料841解碼資料833的過程中，解碼資料841中的至少部分位元可能也會被更新。更新後的解碼資料841會被持續保存在緩衝區820中。須注意的是，在一範例實施例中，緩衝區820中的解碼資料841只會用於解碼資料830中已更正的資料(即，資料833)，而不會用於解碼資料830中尚未更正的資料。此外，更新後的解碼資料841亦可稱為對應於資料833的校驗資料，以反映對於資料833執行的解碼的解碼狀態或解碼結果。
在一範例實施例中，資料833基於解碼資料840的更正仍須經由對應於資料833之單訊框解碼的驗證。例如，在圖9的一範例實施例中，在基於解碼資料840更正資料833之後，對應於資料833的單訊框解碼會被執行。若此單訊框解碼的解碼結果反映出對於資料833中錯誤位元的更正是正確的，則資料833的更正結果可被保留。反之，若此單訊框解碼的解碼結果反映出對於資料833中錯誤位元的更正不是正確的，則資料833的更正結果可被取消，使得資料833中某些被更正的位元會被回復為其原始的位元值。
在一範例實施例中，圖8與圖9的解碼操作可視為是對於資料831的第一次多訊框解碼。此第一次多訊框解碼是為了更正資料831中的錯誤而執行的。例如，資料831可能是來自主機系統的某一個讀取指令所指示讀取的資料。若資料831中的錯誤未完全被更正，則此第一次多訊框解碼會被判定為失敗。
請參照圖10，若對於資料831的第一次多訊框解碼失敗，則資料1001可被重新從第一實體單元中讀取出來。須注意的是，延續圖8與圖9的範例實施例，資料831可持續地被保存於緩衝區810中，而不需隨著資料1001重新從第一實體單元中讀取。在一範例實施例中，資料1001亦稱為第一資料。資料1001可不包含圖9的範例實施例中已被更正的資料833。資料1001會被載入至緩衝記憶體510，例如，暫存於緩衝區810中。
在解碼資料831與1001之前，解碼資料941會被從緩衝區820複製到緩衝區810中成為解碼資料942。須注意的是，解碼資料941是用以表示圖9的緩衝區820中更新後的解碼資料841。換言之，解碼資料941的資料內容會相同於圖9的緩衝區820中更新後的解碼資料841。在將解碼資料941從緩衝區820中複製到緩衝區810之後，基於解碼資料942，資料831與1001會於緩衝區810中被解碼。
須注意的是，在圖10的範例實施例中，用於解碼資料831與1001的解碼資料942是從緩衝區820複製的，而非從第二實體單元讀取。因此，圖10中用於解碼資料831與1001的解碼資料942不同於圖8與圖9中的解碼資料840。在一範例實施例中，圖8與圖9中的解碼資料840亦可視為是對應於資料1001的原始解碼資料。此外，由於緩衝記憶體510或緩衝區810的容量不足以一次性的儲存完整的資料1001(即資料1001的總資料量大於緩衝記憶體510或緩衝區810的容量)，因此資料1001可能也會分批地被存入緩衝區810並基於解碼資料942而分批地被解碼。此外，分批存入緩衝區810進行解碼的資料1001不會覆蓋資料831。
請參照圖11，假設根據圖10在緩衝區810中執行的解碼，資料1002被更正，但是資料831仍未被更正。在一範例實施例中，資料1002也稱為已更正資料。在一範例實施例中，對於資料1002之更正也會通過對應於資料1002的單訊框解碼之驗證，以決定對於資料1002之更正的正確性。在更正資料1002後，基於緩衝區820中的解碼資料941，資料1002會被解碼。在基於解碼資料941解碼資料1002的過程中，解碼資料941中的至少部分位元可能也會被更新。更新後的解碼資料941會被持續保存在緩衝區820中，以供對應於資料831的下一次迭代解碼使用。
類似於圖9的範例實施例，在圖11的一範例實施例中，緩衝區820中的解碼資料941只會用於解碼已更正的資料(即，資料1002)，而不會用於解碼尚未更正的資料(例如資料831或圖10的資料1001中未更正的資料)。更新後的解碼資料941亦可稱為對應於資料1002的校驗資料，以反映對於資料1002執行的解碼的解碼狀態或解碼結果。至此，可視為完成對資料831的第二次多訊框解碼。此第二次多訊框解碼也是為了更正資料831中的錯誤而執行的。在圖11的範例實施例中，若資料831中的錯誤未完全被更正，則此第二次多訊框解碼也會被判定為失敗。
若第二次多訊框解碼仍然失敗，則圖10與圖11的範例實施例中的讀取不包含目標資料以及已更新資料之第一資料之操作、將解碼資料從第二緩衝區複製到第一緩衝區之操作、於第一緩衝區中執行解碼與資料更正操作、基於第二緩衝區中的解碼資料對已更正資料執行解碼之操作、以及更新第二緩衝區中的解碼資料之操作皆可被重複執行，直到保存在第一緩衝區中的目標資料中的錯誤被成功更正為止。此外，圖8至圖11的解碼操作可由圖5的記憶體管理電路502搭配錯誤檢查與校正電路508執行。
在一範例實施例中，基於複製到第一緩衝區中的解碼資料(例如，圖8的解碼資料840與圖10中的解碼資料942)執行的解碼亦稱為第一類解碼操作，而基於儲存於第二緩衝區中的解碼資料(例如，圖9的解碼資料841與圖11中的解碼資料941)執行的解碼亦稱為第二類解碼操作。
在一範例實施例中，第一類解碼操作所解碼的資料(例如原始資料及/或第一資料)可包括具有無法更正(簡稱為UNC)錯誤的資料單元，而第二類解碼操作所解碼的資料(例如已更正資料)不會包括具有UNC錯誤的資料單元。在此，UNC錯誤是指無法藉由相應的單訊框解碼來更正的錯誤。以圖7為例，假設一個資料單元是指一個訊框，若儲存於實體單元710(0)中的某一個資料單元無法藉由對應於此資料單元的單訊框解碼來成功更正其中的錯誤，則此資料單元可視為是一個具有UNC錯誤的資料單元。或者，若儲存於實體單元710(1)中的某一個資料單元可以藉由對應於此資料單元的單訊框解碼來成功更正其中的錯誤，則此資料單元可視為是一個不具有UNC錯誤的資料單元。
在一範例實施例中，第一類解碼操作包括正常解碼模式與擦除(erasure)模式。根據待解碼資料(例如，圖8中的資料830或圖10的資料831與1001)中具有UNC錯誤的資料單元的總數，第一類解碼操作操作可被決定為操作於正常解碼模式或擦除模式。在一範例實施例中，若待解碼資料中具有UNC錯誤的資料單元的總數大於或等於一預定值，例如2，但並不以此為限，則對應於待解碼資料執行的第一類解碼操作操作會被操作於正常解碼模式。若待解碼資料中具有UNC錯誤的資料單元的總數小於預定值，則對應於待解碼資料執行的第一類解碼操作操作會被操作於擦除模式。在擦除模式下，第一類解碼操作通常可以保證完成對於待解碼資料(或目標資料)的解碼與更正。
在圖9或圖11的範例實施例中，緩衝區810中的待解碼資料可能會包括至少一個具有UNC錯誤的資料單元。對應於對待解碼資料執行的第一類解碼操作，緩衝區810中某一個具有UNC錯誤的資料單元可能會被更正為不具有UNC錯誤的資料單元。此不具有UNC錯誤的資料單元可被視為已更正資料。在連續執行的多次迭代解碼中，每次從第一實體單元讀取並載入至緩衝區810中的第一資料可不包含已不具有UNC錯誤的資料單元。藉此，在連續執行的多次迭代解碼中，待解碼資料中具有UNC錯誤的資料單元的數目可逐漸減少，從而提高解碼成功率。
須注意的是，在圖8至圖11的前述範例實施例中，只有在對原始資料執行第一次的第一類解碼操作時，對應於第一資料(或原始資料)的原始解碼資料會被從第二實體單元中讀取。在第二次以後執行的第一類解碼操作中，用於對第一資料進行解碼的解碼資料都是從第二緩衝區中複製的。此外，在更新儲存於第二緩衝區的解碼資料的(解碼)操作中，第二緩衝區中的解碼資料的更新只會受到不具有UNC錯誤的資料單元之影響，從而降低第二緩衝區中的解碼資料受到錯誤位元(或UNC錯誤)影響的機率。因此，在將解碼資料從第二緩衝區複製到第一緩衝區後，基於所複製的解碼資料於第一緩衝區執行的第一類解碼操作的解碼成功率可以被提高。
圖12與圖13是根據本發明的一範例實施例所繪示的解碼操作的流程圖。請參照圖12，在步驟S1201中，從可複寫式非揮發性記憶體模組讀取原始資料與對應於第一資料(或原始資料)的原始解碼資料。在步驟S1202中，將原始資料與對應於第一資料的原始解碼資料暫存至緩衝記憶體(例如，圖8的緩衝記憶體510)之第一緩衝區(例如，圖8中的緩衝區810)。在步驟S1203中，將對應於第一資料的原始解碼資料複製到緩衝記憶體之第二緩衝區(例如，圖8中的緩衝區820)。在步驟S1204中，於緩衝記憶體的第一緩衝區中，基於對應於第一資料的原始解碼資料對原始資料執行第一類解碼操作。在步驟S1205中，判斷對應於原始資料的第一類解碼操作是否成功。若是(即第一類解碼操作成功)，在步驟S1206中，輸出解碼成功的資料(亦稱為已解碼資料)。若否(即第一類解碼操作失敗)，則進入圖13的步驟S1301。
請參照圖13，在步驟S1301中，從可複寫式非揮發性記憶體模組讀取第一資料並將第一資料暫存至緩衝記憶體之第一緩衝區。須注意的是，第一資料可不包括持續保存在第一緩衝區中的目標資料以及已於先前的第一類解碼操作中更正的已更正資料。在步驟S1302中，將第二緩衝區中的解碼資料複製到第一緩衝區中。在步驟S1303中，於第一緩衝區中，基於所複製的解碼資料對第一資料與目標資料執行第一類解碼操作。在步驟S1304中，判斷第一類解碼操作是否成功。若是，在步驟S1305中，輸出已解碼資料。若否，在步驟S1306中，判斷是否有資料(或資料單元)在第一類解碼操作中被更正。若否(即沒有資料(或資料單元)在第一類解碼操作中被更正)，回到步驟S1301，重新執行下一次迭代解碼。若有(即有資料(或資料單元)在第一類解碼操作中被更正)，在步驟S1307中，基於第二緩衝區中的解碼資料對所更正的資料(即已更正資料)執行第二類解碼操作，以更新第二緩衝區中的解碼資料。基於已更正資料而更新的解碼資料可持續保存於第二緩衝區中，以供下一次的迭代解碼使用。在步驟S1307之後，步驟S1301可重複執行。此外，在圖12與圖13的範例實施例中，若所執行的解碼操作的一執行次數達到一個次數臨界值，則解碼操作可被判定失敗並且被停止。
在一範例實施例中，步驟S1206及/或S1305還可包括將解碼成功的資料(例如，目標資料)複製到其他的實體單元重新儲存，並且將原先儲存此資料(例如，目標資料)的實體抹除單元標記為損壞的實體抹除單元。此外，更多的錯誤處理手段也可在步驟S1206及/或S1305中執行，本發明不加以限制。
然而，圖12與圖13中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12與圖13中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12與圖13的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明可將解碼過程中動態產生的解碼資料持續保存在緩衝記憶體中。當後續要重覆解碼目標資料時，保存在緩衝記憶體中的解碼資料可即時地被使用，而不需要重複從可複寫式非揮發性記憶體模組讀取相關資料並重複計算而獲得。此外，本發明也可減少UNC錯誤對保存在緩衝記憶體中的解碼資料的影響。藉此，可在緩衝記憶體的容量有限的狀況下提高解碼操作的效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30‧‧‧記憶體儲存裝置
11、31‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
601‧‧‧儲存區
602‧‧‧替換區
610(0)~610(B)、710(0)~710(E)‧‧‧實體單元
612(0)~612(C)‧‧‧邏輯單元
701(1)~701(r)‧‧‧位置
830、831、832、833、1001、1002‧‧‧資料
720、840、841、941、942‧‧‧解碼資料
810、820‧‧‧緩衝區
S1201‧‧‧步驟(從可複寫式非揮發性記憶體模組讀取原始資料與原始解碼資料)
S1202‧‧‧步驟(將原始資料與原始解碼資料暫存至緩衝記憶體)
S1203‧‧‧步驟(將原始解碼資料複製到緩衝記憶體的第二緩衝區)
S1204‧‧‧步驟(於緩衝記憶體的第一緩衝區中，基於原始解碼資料對原始資料執行第一類解碼操作)
S1205‧‧‧步驟(判斷第一類解碼操作是否成功)
S1206‧‧‧步驟(輸出解碼已解碼資料)
S1301‧‧‧步驟(從可複寫式非揮發性記憶體模組讀取第一資料並將第一資料暫存至緩衝記憶體)
S1302‧‧‧步驟(將第二緩衝區中的解碼資料複製到第一緩衝區中)
S1303‧‧‧步驟(於第一緩衝區中，基於所複製的解碼資料對第一資料執行第一類解碼操作)
S1304‧‧‧步驟(判斷第一類解碼操作是否成功)
S1305‧‧‧步驟(輸出已解碼資料)
S1306‧‧‧步驟(判斷是否有資料在第一類解碼操作中被更正)
S1307‧‧‧步驟(基於第二緩衝區中的解碼資料對所更正的資料執行第二類解碼操作，以更新解碼資料)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的多訊框編碼的示意圖。 圖8至圖11是根據本發明的一範例實施例所繪示的解碼操作的示意圖。 圖12與圖13是根據本發明的一範例實施例所繪示的解碼方法的流程圖。

Claims (30)

  1. 一種解碼方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，該解碼方法包括： 將一第一資料暫存至一緩衝記憶體，其中該緩衝記憶體包括一第一緩衝區與一第二緩衝區； 將該第二緩衝區的一解碼資料複製到該第一緩衝區； 於該第一緩衝區中，基於所複製的該解碼資料對該第一資料執行一第一類解碼操作，其中所複製的該解碼資料不同於對應於該第一資料的一原始解碼資料；以及 若該第一類解碼操作成功，輸出一已解碼資料。
  2. 如申請專利範圍第1項所述的解碼方法，更包括： 編碼一原始資料以產生對應於該第一資料的該原始解碼資料； 將該原始資料儲存至該至少一第一實體單元；以及 將對應於該第一資料的該原始解碼資料儲存於該些實體單元中的至少一第二實體單元。
  3. 如申請專利範圍第1項所述的解碼方法，更包括： 從該至少一第一實體單元讀取一原始資料並從該些實體單元中的至少一第二實體單元讀取對應於該第一資料的該原始解碼資料； 將該原始資料與對應於該第一資料的該原始解碼資料載入至該緩衝記憶體；以及 於該第一緩衝區中，基於對應於該第一資料的該原始解碼資料對該原始資料執行該第一類解碼操作。
  4. 如申請專利範圍第3項所述的解碼方法，更包括： 在基於對應於該第一資料的該原始解碼資料對該原始資料執行該第一類解碼操作之前，將對應於該第一資料的該原始解碼資料複製到該第二緩衝區。
  5. 如申請專利範圍第1項所述的解碼方法，更包括： 基於該第二緩衝區中的該解碼資料對一已更正資料執行一第二類解碼操作，以更新該第二緩衝區中的該解碼資料， 其中該已更正資料是經由該第一類解碼操作更正。
  6. 如申請專利範圍第5項所述的解碼方法，其中該已更正資料不包括具有一無法更正錯誤的資料單元。
  7. 如申請專利範圍第1項所述的解碼方法，其中複製到該第一緩衝區的該解碼資料是基於對一已更正資料以及對應於該第一資料的該原始解碼資料所執行的一第二類解碼操作而產生。
  8. 如申請專利範圍第1項所述的解碼方法，其中該第一類解碼操作包括一正常解碼模式與一擦除模式，且該解碼方法更包括： 根據該第一資料中具有一無法更正錯誤的資料單元的總數，決定將該第一類解碼操作操作於該正常解碼模式或該擦除模式。
  9. 如申請專利範圍第1項所述的解碼方法，其中該第一資料是在該至少一第一實體單元中受一容錯式磁碟陣列錯誤更正碼保護。
  10. 如申請專利範圍第1項所述的解碼方法，其中該第一類解碼操作屬於一多訊框解碼，且該解碼方法更包括： 根據該第一類解碼操作的一解碼結果執行一單訊框解碼，以驗證該第一類解碼操作對至少一錯誤位元之更正。
  11. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以將一第一資料暫存至一緩衝記憶體，其中該緩衝記憶體包括一第一緩衝區與一第二緩衝區， 其中該記憶體控制電路單元更用以將該第二緩衝區的一解碼資料複製到該第一緩衝區， 其中該記憶體控制電路單元更用以於該第一緩衝區中基於所複製的該解碼資料對該第一資料執行一第一類解碼操作，其中所複製的該解碼資料不同於對應於該第一資料的一原始解碼資料， 其中若該第一類解碼操作成功，該記憶體控制電路單元更用以輸出一已解碼資料。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以編碼一原始資料以產生對應於該第一資料的該原始解碼資料， 其中該記憶體控制電路單元更用以將該原始資料儲存至該至少一第一實體單元， 其中該記憶體控制電路單元更用以將對應於該第一資料的該原始解碼資料儲存於該些實體單元中的至少一第二實體單元。
  13. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以指示從該至少一第一實體單元讀取該原始資料並從該些實體單元中的至少一第二實體單元讀取對應於該第一資料的該原始解碼資料， 其中該記憶體控制電路單元更用以將該原始資料與對應於該第一資料的該原始解碼資料載入至該緩衝記憶體， 其中該記憶體控制電路單元更用以於該第一緩衝區中基於對應於該第一資料的該原始解碼資料對該原始資料執行該第一類解碼操作。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中在基於對應於該第一資料的該原始解碼資料對該原始資料執行該第一類解碼操作之前，該記憶體控制電路單元更用以將對應於該第一資料的該原始解碼資料複製到該第二緩衝區。
  15. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以基於該第二緩衝區中的該解碼資料對一已更正資料執行一第二類解碼操作，以更新該第二緩衝區中的該解碼資料， 其中該已更正資料是經由該第一類解碼操作更正。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該已更正資料不包括具有一無法更正錯誤的資料單元。
  17. 如申請專利範圍第11項所述的記憶體儲存裝置，其中複製到該第一緩衝區的該解碼資料是基於對一已更正資料以及對應於該第一資料的該原始解碼資料所執行的一第二類解碼操作而產生。
  18. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該第一類解碼操作包括一正常解碼模式與一擦除模式，而該記憶體控制電路單元更用以根據該第一資料中具有一無法更正錯誤的資料單元的總數，決定將該第一類解碼操作操作於該正常解碼模式或該擦除模式。
  19. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該第一資料是在該至少一第一實體單元中受一容錯式磁碟陣列錯誤更正碼保護。
  20. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該第一類解碼操作屬於一多訊框解碼，而該記憶體控制電路單元更用以根據該第一類解碼操作的一解碼結果執行一單訊框解碼，以驗證該第一類解碼操作對至少一錯誤位元之更正。
  21. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，其中該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一緩衝記憶體； 一錯誤檢查與校正電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面、該緩衝記憶體及該錯誤檢查與校正電路， 其中該記憶體管理電路用以將一第一資料暫存至該緩衝記憶體，其中該緩衝記憶體包括一第一緩衝區與一第二緩衝區， 其中該記憶體管理電路更用以將該第二緩衝區的一解碼資料複製到該第一緩衝區， 其中該錯誤檢查與校正電路用以於該第一緩衝區中基於所複製的該解碼資料對該第一資料執行一第一類解碼操作，其中所複製的該解碼資料不同於對應於該第一資料的一原始解碼資料， 其中若該第一類解碼操作成功，該記憶體管理電路更用以輸出一已解碼資料。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該錯誤檢查與校正電路更用以編碼一原始資料以產生對應於該第一資料的該原始解碼資料， 其中該記憶體管理電路更用以將該原始資料儲存至該至少一第一實體單元， 其中該記憶體管理電路更用以將對應於該第一資料的該原始解碼資料儲存於該些實體單元中的至少一第二實體單元。
  23. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該記憶體管理電路更用以指示從該至少一第一實體單元讀取該原始資料並從該些實體單元中的至少一第二實體單元讀取對應於該第一資料的該原始解碼資料， 其中該記憶體管理電路更用以將該原始資料與對應於該第一資料的該原始解碼資料載入至該緩衝記憶體， 其中該錯誤檢查與校正電路更用以於該第一緩衝區中基於對應於該第一資料的該原始解碼資料對該原始資料執行該第一類解碼操作。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中在基於對應於該第一資料的該原始解碼資料對該原始資料執行該第一類解碼操作之前，該記憶體管理電路更用以將對應於該第一資料的該原始解碼資料複製到該第二緩衝區。
  25. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該記憶體控制電路單元更用以基於該第二緩衝區中的該解碼資料對一已更正資料執行一第二類解碼操作，以更新該第二緩衝區中的該解碼資料， 其中該已更正資料是經由該第一類解碼操作更正。
  26. 如申請專利範圍第25項所述的記憶體控制電路單元，其中該已更正資料不包括具有一無法更正錯誤的資料單元。
  27. 如申請專利範圍第21項所述的記憶體控制電路單元，其中複製到該第一緩衝區的該解碼資料是基於對一已更正資料以及對應於該第一資料的該原始解碼資料所執行的一第二類解碼操作而產生。
  28. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該第一類解碼操作包括一正常解碼模式與一擦除模式，而該記憶體管理電路更用以根據該第一資料中具有一無法更正錯誤的資料單元的總數，決定將該第一類解碼操作操作於該正常解碼模式或該擦除模式。
  29. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該第一資料是在該至少一第一實體單元中受一容錯式磁碟陣列錯誤更正碼保護。
  30. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該第一類解碼操作屬於一多訊框解碼，而該記憶體控制電路單元更用以根據該第一類解碼操作的一解碼結果執行一單訊框解碼，以驗證該第一類解碼操作對至少一錯誤位元之更正。
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