TW201521035A - 具有可組態之頁尺寸的非揮發性記憶體裝置 - Google Patents

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Abstract

快閃記憶體裝置包括至少一排，其中每一排具有可獨立組態之頁尺寸。每一排包括具有對應的頁緩衝器之至少兩記憶體平面，其中回應於組態資料及位址資料而同時選擇性存取記憶體平面之任何數量及組合。針對排的靜態頁組態，可在電源開啟時將組態資料載入記憶體裝置中，或可與每一命令一起接收組態資料以允許排的動態頁組態。藉由選擇性調整記憶體排之頁尺寸，相應地調整區塊之尺寸。

Description

具有可組態之頁尺寸的非揮發性記憶體裝置 [相關申請案之交互參照]
此申請案主張於2008年2月4日申請的美國臨時專利申請案號61/025,920、於2008年7月18日申請的美國臨時專利申請案號61/081,910及於2008年12月8日申請的美國專利申請案號12/329,929之優先權，其全部內容以參考方式包含於此。
本發明係有關具有可組態之頁尺寸的非揮發性記憶體裝置。
快閃記憶體為常用的非揮發性記憶體種類，廣泛用為消費性電子產品之貯存及大量儲存應用。快閃記憶體普遍用於的流行消費性產品中，如數位音頻/視頻播放器、手機及數位相機，用於儲存應用資料及/或媒體資料。快閃記憶體可進一步用為專門儲存裝置，如可插入個人電腦之通用序列埠(USB)中的可攜式快閃驅動器，以及磁性硬 碟驅動器(HDD)替代品。皆知快閃記憶體為非揮發性，意指其在無電源的情況中保留已儲存的資料，其提供上述消費性產品之省電優勢。快閃記憶體因針對其記憶體陣列之給定面積有較高密度而適合此種應用。
第1圖為先前技術之非同步快閃記憶體裝置的區塊圖。快閃記憶體裝置10包括亦稱為周邊電路之介面及控制電路，以及核心電路。介面及控制電路包括I/O緩衝器12、14及16、暫存器18、20及22及控制電路24。核心電路包括高電壓產生器26、列預先解碼器28、列解碼器30、行預先解碼器32、行解碼器34、頁緩衝器36及記憶體陣列38。熟悉該項技藝者應了解並未顯示介面及控制電路之電路功能及許多細節，以簡化示意圖。例如，互連電路區塊之線僅描繪連接之區塊間的功能關係，而無詳細說明所用之特定信號。輸出緩衝器12驅動R/B#輸出接腳或埠，控制緩衝器14包括各連接至個別輸入控制接腳或埠的輸入緩衝器，以及資料緩衝器16包括用於接收及驅動資料至個別I/O接腳或埠的雙向緩衝器。在目前所述的範例中，控制緩衝器14包括針對CE、CLE、ALE、WE#、RE#及WP#輸入控制接腳或埠之輸入緩衝器。在目前所述的範例中有八個資料I/O接腳或埠，因此有八個雙向緩衝器。非同步輸入緩衝器及輸出緩衝器電路為此技藝中已知者，而無需再進一步加以描述。
欲執行非同步快閃記憶體裝置10中之諸如抹除、編程及讀取的操作，經由資料I/O接腳提供命令。此命令可 包括對應特定操作之操作碼(OP碼)、位址資訊及資料，取決於所執行之操作。注意到由於位址及寫入(編程)資料可超過8位元長度，再所有位址及寫入資料位元閂鎖至正確暫存器中之前可能需要數次輸入重複或循環。OP碼資料係閂鎖至命令暫存器18中，且讀取及編程操作用之位址資訊係閂鎖至位址暫存器20中。OP碼資料係提供至控制電路24，其包括解碼OP碼之邏輯，如命令解碼器或解譯器。控制電路24包括控制邏輯，其產生具有操作快閃記憶體裝置10的核心電路及任何周邊電路兩者所需的時序之內部控制信號。
由高電壓產生器26、列預先解碼器28、列解碼器30、行預先解碼器32、行解碼器34、頁緩衝器36及記憶體陣列38所構成之核心電路為熟悉快閃記憶體人士皆知者。高電壓產生器26係用於讀取、編程及抹除操作。針對讀取操作，於下提供與此有關之電路說明。
針對讀取操作，列預先解碼器28從位址暫存器20接收列位址，同時行預先解碼器32從位址暫存器20接收行位址。經預先解碼的列信號被列解碼器30用來驅動記憶體陣列38的字線，以存取資料頁。經由位元線感應並儲存已儲存在連接至所選字線之記憶體單元中之資料。在範例記憶體陣列38中，連續的字線在列解碼器38從記憶體陣列38的左邊水平延伸至右邊。經預先解碼的行信號被行解碼器34用來從頁緩衝器36選擇一組8位元資料，以輸出至資料緩衝器16。範例使用8位元，但可使用其他 組態。應注意到回應於已接收之OP碼從控制電路24產生確立的控制信號之順序及時序。
第2圖為顯示任何反及(NAND)快閃記憶體陣列之基本組織的示意圖。記憶體陣列40組織成區塊區塊[1]至區塊[k]，且各區塊由頁WL1至WLi所構成，其中k及i皆為非零的整數值。每一頁對應至耦合到共同字線之一列記憶體單元。於下詳述區塊之記憶體單元。每一區塊由NAND記憶體單元串所構成，具有互相串聯式耦合的快閃記憶體單元42。因此，字線WL1至WLi耦合到記憶體單元串中的每一快閃記憶體單元的閘極。耦合至串選擇線信號SSL的串選擇裝置44選擇性連接記憶體單元串至位元線46，同時耦合至接地選擇線信號GSL之接地選擇裝置48選擇性連接記憶體單元串至來源線，如VSS。串選擇裝置44及接地選擇裝置48在目前所述範例中為n通道電晶體。位元線BL1至BLj 46，其中j為非零的整數值，為所有記憶體陣列40的區塊所共享，且各位元線46耦合至每一區塊[1]至[k]中的一NAND記憶體單元串。每一字線WL1至WLi、SSL及GSL信號耦合至區塊中之每一NAND記憶體單元中的相同對應電晶體裝置。熟悉此項技藝人士應知道沿著一字線儲存在快閃記憶體單元中的資料稱為資料頁。
耦合至每一位元線在記憶體陣列40之外者為頁緩衝器50，用於儲存待編程至一頁快閃記憶體單元中之一頁的寫入資料。頁緩衝器50亦包括暫存器、用於感應從一 頁快閃記憶體單元所讀取之資料的感應電路及驗證邏輯。在編程操作期間，頁緩衝器50執行編程驗證操作，以確保資料已經正確編程至耦合到所選之字線的快閃記憶體單元中。欲達成高密度，各快閃記憶體單元可為用於儲存兩個邏輯狀態之單一位準單元(SLC)，或用於儲存至少兩個資料位元的多位準單元(MLC)。
茲參照第1圖，記憶體陣列38連同其之對應列解碼器30、頁緩衝器36及行解碼器34常被稱為平面(plane)。此平面的尺寸會達到實際上限，由字線及位元線的長度所界定。當字線及位元線變得太長時，因性能、產率或兩者結合之降低而有所限制，這是熟悉此技藝人士皆知者。解決此問題的一種已知的技術為將列解碼器放置在記憶體陣列中間，因此使得區分之實體字線邏輯上相同。由於可共享列解碼器，這允許平面的尺寸增加。驅使平面尺寸增加的原因之一為希望頁尺寸能增加。大的頁尺寸很適合用於諸如音樂、照片及視頻的多媒體應用，因為待編程之檔案尺寸典型第於最大頁尺寸。此外，無論頁尺寸為何，總編程時間幾乎相同，藉此產生較高的編程通量，其更進一步有利於多媒體應用。
雖可增加平面中字線區段的長度，隨著字線長度增加最終仍面臨相同之性能及產率問題。因此，欲適應大容量記憶體裝置，引進第二平面作為記憶體陣列的一部分。第3圖為如第1圖之記憶體陣列38的組織成兩平面之記憶體陣列的圖。
在第3圖中，平面60包括設置在列解碼器60兩側上的兩個子陣列64及66，以及位在子陣列64及66的一端之頁緩衝器68。平面62包括設置在列解碼器74兩側上的兩個子陣列70及72，以及位在子陣列70及72的一端之頁緩衝器76。頁緩衝器68及76統一儲存一資料頁。每一子陣列具有先前顯示在第2圖中之基本NAND快閃記憶體組織。在此範例中，每一平面的兩個子陣列皆共享一共同列解碼器，使得相同邏輯字線從列解碼器水平延伸到每一子陣列中。假設頁緩衝器包括第1圖中所示之行解碼電路。
在第3圖的兩平面記憶體陣列組態中，藉由同時選擇或啟動兩平面60及62中之一列來讀取或編程一資料分頁。例如，編程平面60係藉由載入半資料頁至頁緩衝器68以及另一半資料頁至頁緩衝器76，接著執行編程操作以將資料寫入頁部分78及80。當例如讀取時，啟動兩平面60及62中的一列(亦即頁78及80)，並感應及儲存資料於頁緩衝器68及76中以供後續之叢發型讀出。
雖多媒體應用獲得增加頁尺寸所帶來的好處，使用如NAND快閃記憶體的其他應用會遭受到性能及可靠度之降級。此種應用包括用於硬碟驅動器(HDD)替代品之快閃快取及固態驅動器(SSD)。在這些應用中，檔案尺寸遠小於多媒體檔案，且經常做更新。例如，小檔案可能僅佔頁尺寸容量的1/4，在量上僅為頁的一小部分，且相較於與頁關連的記憶體區塊甚至更小。然而，每次資料變更 時，其針對SSD及快取應用經常發生，必須首先抹除全部的記憶體區塊。例如在第3圖中，頁部分78及80在編程操作前皆先被抹除。如前述，每一記憶體區塊包括儲存其他之前編程的資料之許多頁。因此，如必須執行如頁複製操作之熟知操作來保留未被變更的其他資料。此為記憶體裝置持久性降低的主因，因為相同頁中未被變更的其他記憶體單元會經歷不必要的抹除及編程循環。在目前所述的範例中，對應至頁之剩餘的3/4之記憶體單元會經歷抹除及編程循環。可藉由損耗整平法(wear levelling scheme)來解決此問題，但得付出系統性能下降的代價。因此，與每頁待編程或變更之小資料量相比之下，耗電量為高。
本發明之一目的在於免除或減輕先前NAND快閃記憶體架構的至少一項缺點。
在第一態樣中，提供一種快閃記憶體裝置。此快閃記憶體裝置包括記憶體排及頁尺寸組態器。記憶體排具有複數平面，其中複數平面的每一個具有儲存用於編程至對應平面的寫入資料的頁緩衝器。頁緩衝器儲存來自對應平面的讀取資料。頁尺寸組態器在記憶體操作期間回應於組態資料及位址資料而同時選擇性致能複數平面的組合。
在第二態樣中，提供一種存取記憶體排的方法，記憶體排可具有M平面，其中M為大於1的整數。此方法包 括接收組態資料、邏輯組態解碼電路、產生平面致能信號以及致能列解碼器電路。在接收步驟中，組態資料對應至頁尺寸，其中頁尺寸對應至在記憶體操作期間被同時存取的1及該M平面之間。在邏輯組態的步驟中，以該組態資料邏輯組態解碼電路。在產生步驟中，解碼電路回應於位址資料而產生平面致能信號。在致能步驟中，回應於同時驅動1至M平面的字線之平面致能信號而致能列解碼電路。
對此技藝中具有通常知識者而言，在連同附圖閱讀下詳細說明後，可輕易明瞭到本發明之其他態樣及特徵。
12、14、16‧‧‧I/O緩衝器
18、20、22‧‧‧暫存器
24‧‧‧控制電路
26‧‧‧高電壓產生器
28‧‧‧列預先解碼器
30‧‧‧列解碼器
32‧‧‧行預先解碼器
34‧‧‧行解碼器
36‧‧‧頁緩衝器
38‧‧‧記憶體陣列
40‧‧‧記憶體陣列
42‧‧‧快閃記憶體單元
44‧‧‧串選擇裝置
46‧‧‧位元線
48‧‧‧接地選擇裝置
50‧‧‧頁緩衝器
60、62‧‧‧平面
60、74‧‧‧列解碼器
64、66、70、72‧‧‧子陣列
68、76‧‧‧頁緩衝器
78、80‧‧‧頁部分
100‧‧‧排
102、104、106、108‧‧‧平面
110、112、114、116‧‧‧頁緩衝器
118、120‧‧‧列解碼器
122、124、126、128‧‧‧頁
200‧‧‧排
202、204、206、208‧‧‧平面
214、216、218、220‧‧‧頁緩衝器
210、212‧‧‧列解碼器
222‧‧‧核心控制電路
224‧‧‧頁尺寸組態器
226‧‧‧第一平面選擇器
228‧‧‧第二平面選擇器
230‧‧‧組態解碼器
232‧‧‧組態暫存器
300‧‧‧列解碼器
302‧‧‧列解碼邏輯
304、306‧‧‧記憶體區塊驅動電路
308‧‧‧區塊解碼器
310‧‧‧列驅動器
350、352‧‧‧反向器
354‧‧‧n通道重設電晶體
356、358‧‧‧n通道致能電晶體
362‧‧‧乏模n通道傳遞電晶體
364‧‧‧本體n通道二極體連接升壓電晶體
366‧‧‧高崩潰電壓n通道解耦合電晶體
368‧‧‧高崩潰電壓n通道鉗位電晶體
370‧‧‧NAND邏輯閘
372‧‧‧電容器
374、376‧‧‧n通道傳遞電晶體
380‧‧‧第一組n通道傳遞電晶體
382‧‧‧第二組n通道傳遞電晶體
402‧‧‧頁尺寸組態器
400‧‧‧排
404‧‧‧第一平面選擇器
406‧‧‧第二平面選擇器
408‧‧‧組態解碼器
410‧‧‧組態暫存器
450、452、456、458‧‧‧NAND邏輯閘
454、460‧‧‧反向器
470、476‧‧‧平面選擇器
472、474、478、480‧‧‧AND邏輯閘
500‧‧‧排
502‧‧‧頁尺寸組態器
504‧‧‧第一平面選擇器
506‧‧‧第二平面選擇器
508‧‧‧組態解碼器
510‧‧‧組態暫存器
550、552、556、558、562、564‧‧‧NAND邏輯閘
554、560、566‧‧‧反向器
570、572、574、576、578、580‧‧‧AND邏輯閘
800‧‧‧排
802、804、806、808‧‧‧平面
810、812、814‧‧‧邏輯列群組
816、818、820‧‧‧記憶體區塊
900‧‧‧排
902、904、906、908‧‧‧平面
910、912、914、918‧‧‧邏輯列群組
茲舉例並參照附圖描述本發明的實施例，圖中：第1圖為NAND快閃記憶體裝置之區塊圖；第2圖為顯示NAND快閃記憶體組織的電路圖；第3圖為先前技術記憶體陣列的區塊圖；第4a至4d圖顯示同時選擇不同平面及頁緩衝器單位之不同方式；第5圖為具有可組態頁尺寸之記憶體排的一般性實施例；第6圖為用於第5圖中之記憶體排中之列解碼器/區塊解碼器的電路圖；第7圖為顯示在第6圖中之區塊解碼器電路的電路圖； 第8圖為顯示在第6圖中之列驅動器的電路圖；第9圖為根據一目前實施例具有固定平面可組態頁尺寸之記憶體排的區塊圖；第10圖為顯示在第9圖中之組態解碼器的電路圖；第11圖為顯示在第9圖中之平面選擇器的電路圖；第12圖為根據一目前實施例具有彈性平面可組態頁尺寸之記憶體排的區塊圖；第13圖為顯示在第12圖中之組態解碼器的電路圖；第14圖為顯示在第12圖中之平面選擇器的電路圖；第15圖為根據一目前實施例的操作可組態頁尺寸記憶體排之方法的流程圖；第16圖為根據一目前實施例的控制可組態頁尺寸記憶體排之方法的流程圖；第17圖為根據一目前實施例的完成多平面讀取操作之方法的流程圖；第18圖為根據一目前實施例的執行多平面讀取操作之操作順序；第19圖為根據一目前實施例的執行多平面編程操作之操作順序；第20圖為根據一目前實施例的執行多平面抹除操作之操作順序；第21圖為根據一目前實施例的記憶體排之一範例邏輯區隔；以及第22圖為根據一目前實施例的記憶體排之另一範例 邏輯區隔。
本發明之各種實施例描述一種具有至少一排的快閃記憶體裝置，其中每一個排具有獨立可組態之頁尺寸。每一排包括具有對應頁緩衝器之至少兩記憶體平面，其中回應於組態資料而同時選擇性存取記憶體平面的任何數量及組合。針對排之靜態頁組態可在供電時將組態資料載入記憶體裝置中，或針對排之動態頁組態可接收具有命令之組態資料。命令可為指示快閃記憶體裝置執行操作用之操作命令，或命令可為組態所選之排的頁尺寸用之專門指令。
第4a至4d圖為顯示快閃記憶體裝置之一排的示意圖，其中快閃記憶體裝置可具有任何適當數量的排。在目前所述之實施例中所示的範例排可調適成用於第1圖的裝置中作為記憶體陣列38。替代地，在目前所述之實施例中所示的範例排可調適成用於針對序列操作所組態的記憶體裝置中，如共同擁有之於2006年7月31日所申請的名稱為「菊鍊級聯裝置(DASIY CHAIN CASCADING DEVICES)」之美國專利公開案號2007-0076502、於2005年12月30日所申請的名稱為「多獨立序列鏈結記憶體(MULTIPLE INDEPENDENT SERIAL LINK MEMORY)」之美國專利公開案號2007-0076479以及於2006年10月19日所申請的名稱為「具有輸出控制之記憶體(MEMORY WITH OUTPUT CONTROL)」之美國專 利公開案號2007-0153576中所述的那些。參考第4a圖，排100包括四個平面102、104、106及108，分別標示為平面1、平面2、平面3及平面4。各平面具有對應的頁緩衝器110、112、114及116，其具有與第3圖中所示之也緩衝器68相同的功能。為了最小化電路面積，平面102及104分享共同的列解碼器118，且類似地，平面106及108分享共同的列解碼器120。雖未顯示在第4a至4d圖中，平面102、104、106及108各具有從其個別的共同列解碼器118及120水平延伸的字線，以及從其個別的頁緩衝器110、112、114及116垂直延伸的位元線。在一替代電路組態中，各平面可具有其個別的列解碼器，配置在其右側或左側作為不與另一平面分享之專用的列解碼器。
在目前所述的實施例中，列解碼器118於編程、讀取或抹除操作期間選擇性致能或啟動平面102或104中的一字線，或平面102及104兩者中的一字線。列解碼器120亦於編程、讀取或抹除操作期間選擇性致能或啟動平面106或108中的一字線，或平面106及108兩者中的一字線。注意到有與排100關連之核心控制電路，以於編程、讀取或抹除操作期間控制其中之電路的時序及啟動。因此，排中的所有平面執行由核心控制電路所指定之相同操作。
第4a圖顯示其中排100係組態成具有等於對應至單一平面的頁緩衝器的頁尺寸之範例。單一平面頁緩衝器為 排之最小頁緩衝器尺寸，且從此稱為一頁緩衝器單位。相應地，最小頁尺寸為一頁單位。舉例而言，最小的頁緩衝器單位尺寸可為512k位元寬。在第4a圖中，選擇平面102中之一頁122用於讀取或編程操作。若操作為抹除操作，則選擇含有頁122的區塊供抹除。針對目前所述的實施例，字線的選擇類同於藉由將字線驅動至用於讀取、編程或抹除其所連接之記憶體單元的電壓位準來驅動字線。由於第4a圖之排100的頁尺寸組態成一頁緩衝器單位，可選擇平面102、104、106及108的任何頁供任何操作。
第4b圖顯示其中排100係組態成具有等於兩個頁緩衝器單位的頁尺寸之範例。因此，同時選擇橫跨平面102及104的頁124。替代地，頁124可由選自排100中之任兩平面組合的兩個頁單位所構成。
第4c圖顯示其中排100係組態成具有等於三個頁緩衝器單位的頁尺寸之範例。因此，同時選擇橫跨平面102、104及106的頁126。替代地，頁126可由選自排100中之任三平面組合的三個頁單位所構成。
第4d圖顯示其中排100係組態成具有等於四個頁緩衝器單位的頁尺寸之範例。因此，同時選擇橫跨平面102、104、106及108的頁128。由於排100中只有四個平面，同時選擇所有來自這四個個別平面的四個頁單位。在第4b至4d圖中，假設對應至每一平面之列解碼邏輯為相同。因此，列解碼器118及120所接收的一列位址會導致相同實體字線被啟動。在其中每一平面具有專用的列解 碼器之替代實施例中，可在每一平面中同時啟動不同的實體字線。
第5圖為顯示根據目前所述實施例之記憶體裝置中一排的功能電路區塊之區塊圖。排200包括由四平面202、204、206及208所構成的記憶體陣列、列解碼器210及212以及頁緩衝器214、216、218及220。從此處開始，平面202及204配置在共享的列解碼器210兩側上的記憶體陣列組態將稱為記憶體陣列磚(tile)，因為半導體裝置可包括相同的記憶體陣列磚的多個實例。貼磚為減少半導體記憶體裝置設計時間之熟知的設計技術。列解碼器及頁緩衝器接收從位址暫存器(未圖示)之位址信號，以及用於在編程、抹除及讀取操作期間控制電路之其他控制信號。由核心控制電路222控制這些控制信號。熟悉此技藝人士應了解到核心控制電路222回應於記憶體裝置接收到的經解碼命令而負責啟動排200中的電路。欲致能排200中之選擇性頁尺寸組態，頁尺寸組態器224係包括在排200內。頁尺寸組態器224包括第一平面選擇器226、第二平面選擇器228及組態解碼器230。組態暫存器232係包括在其中在電源開啟時靜態地以及以特別組態選定記憶體排之頁尺寸的專用命令動態地設定排之頁組態之實施例中。靜態組態意指針對所有記憶體操作之頁尺寸為固定直到記憶體裝置的電源關閉或重設。可在以正常快閃記憶體命令(如讀取、編程及抹除命令)動態地組態記憶體排之頁尺寸的實施例中省略組態暫存器232。此種動態頁尺寸 組態亦可稱為即時動態頁組態，其中可以每一命令改變頁尺寸。針對目前所述的實施例，假設針對靜態頁尺寸組態及專用命令動態頁尺寸組態而包括組態暫存器232。
第5圖之排200包括先前描述於第4a至4d圖中之電路區塊。於下提供頁尺寸組態器224之功能區塊的討論。
平面選擇器226提供用於選擇性致能列解碼器210以驅動平面202及204之一或兩者的平面選擇信號。類似地，平面選擇器228提供用於選擇性致能列解碼器220以驅動平面206及208之一或兩者的平面選擇信號。根據從組態解碼器230所接收的控制信號，控制平面選擇器226及228兩者以互相獨立操作，或控制以互相相同操作。於後進一步討論此特徵。
組態解碼器230包括用以產生控制平面選擇器226及228之控制信號的解碼電路。這些控制信號類同於致能信號，因其可用來選擇性致能平面選擇器226及228之一或兩者。組態解碼器230回應於組態暫存器232所提供的排位址BANK_ADD、平面位址PLANE_ADD及組態資料CONF而產生控制信號。若在記憶體裝置中可選擇超過一排，則使用排位址BANK_ADD。組態暫存器232儲存經由資料輸入緩衝器外部接收之組態資料PAGE_SIZE(頁_尺寸)。將於後討論，針對在記憶體裝置電源開啟時的排200之頁尺寸的靜態組態可提供組態資料PAGE_SIZE，或可在成功電源開啟後的正常操作時期中在用於排200之頁尺寸的動態組態之已接收的命令中提供PAGE_SIZE。組 態暫存器232尺寸上可為任何適當數量的位元，以適應排中之平面的數量及可選擇之排的數量。
茲參照讀取操作舉例說明排200之操作。提供讀取命令至記憶體裝置，其包括讀取操作碼(OP碼)及對應至所希望之讀取資料的記憶體陣列位置的位址資訊。此位址資訊可包括列位址、行位址、平面位址PLANE_ADD及磚位址TILE_ADD。假設在解碼任何位址資訊前，已將頁尺寸組態資料載入組態暫存器232中。可在記憶體裝置之電源開啟期間載入頁尺寸組態資料，或可作為與命令所一起提供之位址資訊的一部分動態地載入。回應於儲存在組態暫存器232中之頁尺寸組態資料，組態解碼器230會改變其解碼已接收之PLANE_ADD及TILE_ADD信號的方式。詳言之，組態解碼器230根據組態資料而改變其提供給平面選擇器226及228之控制信號的邏輯狀態。因此，回應於特定的PLANE_ADD及TILE_ADD信號，組態解碼器230之輸出可根據組態資料而變。此彈性提供排之頁尺寸組態性。
如前述，每一平面選擇器提供用於選擇性致能其對應之列解碼器的平面選擇信號，以驅動列解碼器旁之平面之一或兩者。於下提供根據所示實施例顯示在第5圖中之列解碼器的說明。
第6圖顯示顯示在第5圖中之列解碼器210或212的區塊圖。在目前所示的範例中，由相同磚中之兩相鄰的平面分享列解碼器300。列解碼器300包括列解碼邏輯302 及針對個別記憶體區塊的記憶體區塊驅動電路304及306。製造出之快閃記憶體裝置包括複數記憶體區塊，如1024、2048或4096個記憶體區塊。在此簡化範例中，每一平面組共有四個記憶體區塊，以及總共四個記憶體區塊驅動電路，其中兩個為了簡化圖示而未顯示。列解碼邏輯302接收用於產生個別列驅動信號(如SS、S[1：i]及GS)之多位元列位址RA。在目前所述的範例中，磚中的所有記憶體區塊有一個列解碼邏輯302，且列驅動信號SS、S[1：i]及GS為提供至所有記憶體區塊驅動電路304及306之總體信號。尤其，總體信號SS、GS及S[1：i]分別對應至每一個記憶體區塊驅動電路(如電路304及306)中之SSL、GSL及字線。列解碼邏輯302包括用於解碼多位元列位址RA之眾所皆知的邏輯電路，因此不在此描述其之細節。
記憶體區塊驅動電路304包括與記憶體區塊驅動電路306相同的電路元件，因此為了簡明僅進一步詳細說明記憶體區塊驅動電路304的元件。記憶體區塊驅動電路304包括區塊解碼器308及列驅動器310。在第6圖中所示的範例中，記憶體區塊驅動電路304的區塊解碼器308接收用於致能其對應的列驅動器310的兩位元區塊位址B_ADDR[1：2]。因此，針對任何B_ADDR[1：2]的組合致能一區塊解碼器，以選擇供抹除、編程或讀取操作用之記憶體區塊。如前述，本範例之平面各具有四個記憶體區塊。在具有複數記憶體區塊(如1024、2048或4096個)的製 造出之快閃記憶體裝置中，區塊解碼器308組態成接收用以選擇針對記憶體操作的記憶體區塊之恰好一個的適當數量的區塊位址。列驅動器310包括用於將列驅動信號SS、S[1：i]及GS傳遞給一平面之記憶體區塊中的NAND單元串及相同磚中之相鄰平面的記憶體區塊中的NAND單元串的裝置。詳言之，一平面之記憶體區塊中的NAND單元串接收列驅動信號為SSLA、字線WLA[1：i]及GSLA，而相鄰平面的記憶體區塊中的NAND單元串接收列驅動信號為SSLB、字線WLB[1：i]及GSLB。在目前所述的實施例中，回應於區塊解碼器308所提供之信號，可傳遞列驅動信號至磚中的兩平面之一或同時至磚中的兩平面。
回應於多位元列位址RA，由列解碼器302將列驅動信號SSL、GSL及一條字線WL1至WLi驅動至現行邏輯位準，如VDD。回應於區塊位址，僅由區塊位址B_ADDR[1：2]定址的一選定記憶體區塊之列驅動器310會被致能，以驅動或傳遞列驅動信號SS、S[1：i]及GS至磚的一或兩平面中之NAND單元串。由於僅有一個列解碼邏輯302用來產生磚的兩平面所分享的一組列驅動信號，當由區塊解碼器308選擇供操作之磚的兩平面時，可驅動兩平面中之相同實體的字線。在未被選擇之記憶體區塊中，列驅動器310為禁能，藉此防止磚之一或兩平面中的NAND單元串接收到列驅動信號SS、S[1：i]及GS的電壓位準。
第7圖為一記憶體區塊驅動電路(如第6圖中所示的 記憶體區塊驅動電路304)之區塊解碼器308的電路圖。區塊解碼器308與一記憶體區塊關連，且包括交互耦合的反向器閂鎖電路及電荷泵。閂鎖電路包括交互耦合的反向器350及352、n通道重設電晶體354及n通道致能電晶體356及358。當閂鎖致能信號LTCH_EN及經解碼區塊位址BA位在高邏輯位準時，閂鎖電路被致能或設立(set)。經解碼區塊位址BA亦稱為區塊選擇信號。由及(AND)邏輯閘360產生經解碼區塊位址BA，AND邏輯閘360接收區塊位址B_ADDR[1]及B_ADDR[2]。熟悉此技藝人士應了解到記憶體排之不同區塊解碼器308之AND邏輯閘360對B_ADDR[1]及B_ADDR[2]之不同的邏輯狀態組合有反應，以選擇供讀取、編程及抹除操作之一記憶體區塊。雖未圖示，每一區塊解碼器308的AND邏輯閘360可設定成解碼B_ADDR[1]及B_ADDR[2]之不同的邏輯狀態組合，藉由在其接收B_ADDR[1]及B_ADDR[2]的輸入處包括不同的反向器組合。此種解碼方法在此技藝中為眾所皆知者。當重設信號RST_BD被驅動至高邏輯位準(如VCC位準)時，重設電晶體354啟通以將反向器352的輸入耦合至VSS。這造成反向器350及352之閂鎖電路被重設。
區塊解碼器308包括耦合至反向器350之本地電荷泵。電荷泵包括乏模n通道傳遞電晶體362、本體n通道二極體連接升壓電晶體364、高崩潰電壓n通道解耦合電晶體366、高崩潰電壓n通道鉗位電晶體368、NAND邏 輯閘370及電容器372。NAND邏輯閘370具有耦合至反向器350之輸出的一輸入端子以及接收受控信號OSC之另一輸入端子，用於驅動電容器372之一端子。傳遞電晶體362受到編程信號PGM之補數(稱為PGMb)的控制。解耦合電晶體366及鉗位電晶體368的共同端子係耦合至高電壓VH。輸出電壓BD係連接至選擇電路，其係由並聯式連接至主控輸出電壓BD之n通道傳遞電晶體374及376所構成。傳遞電晶體374係由平面選擇器信號PLA所控制以傳遞BD作為BDA，同時傳遞電晶體376係由平面選擇器信號PLB所控制以傳遞BD作為BDB。由個別的平面選擇器(如第5圖之平面選擇器226)提供信號PLA及PLB。因此，針對任何操作，BDA及BDB之一或兩者可具有主控輸出電壓BD。注意到平面選擇器信號PLA及PLB可具有夠高的電壓位準，足以致使n通道傳遞電晶體374及376完全傳遞BD而使BDA及BDB之電壓位準等於BD。例如，若BD大約為編程電壓Vpgm+Vtn，其中Vtn為n通道電晶體的臨限電壓，則PLA及PLB應至少為Vpgm+2Vtn。因此，BDA及BDB可等於BD。
茲描述電荷泵的操作。在讀取或抹除操作期間，PGMb在高邏輯位準且OSC維持在低邏輯位準。因此，電路元件372、364、366及368為非現行，且輸出端子BC反應出現在反向器350之輸出的邏輯位準。在編程操作期間，PGMb在低邏輯位準，且允許OSC在高與低邏輯位準 之間以預定頻率振盪。若反向器350之輸出在高邏輯位準，則電容器372會重複在其另一端子累積電荷並經由升壓電晶體364釋放累積的電荷。解耦合電晶體366將VH與升壓電晶體364之閘極上的升壓隔離。鉗位電晶體368將輸出端子BD的電壓位準維持在約VH+Vtn，其中Vtn為鉗位電晶體368的臨限電壓。第7圖中所示之本地電荷泵為可用來驅動信號至比供應電壓VDD更高的電壓位準之一種範例電路，但熟悉此技藝人士應了解到可使用具有相同效用之其他電荷泵電路。
第8圖為第6圖之列驅動器310的電路圖。列驅動器310包括第一組n通道傳遞電晶體380及第二組n通道傳遞電晶體382。這兩組n通道傳遞電晶體380及382皆傳遞列驅動信號SS、S[1：i]及GS至磚的一或兩平面的NAND單元串。詳言之，信號SS、S[1：i]及GS由第一組n通道傳遞電晶體380回應於電壓BDA而傳遞作為信號SSLA、字線WLA[1：i]及GSLA，並藉由第二組n通道傳遞電晶體382回應於電壓BDB而傳遞作為信號SSLB、字線WLB[1：i]及GSLB。操作上，當BDA被驅動高於VDD，則大於VDD之列驅動信號SS、S[1：i]及GS可分別被傳遞至SSLA、字線WLA[1：i]及GSLA上。若BDA在VSS，則傳遞電晶體380會關閉以將列驅動信號SS、S[1：i]及GS分別與SSLA、字線WLA[1：i]及GSLA解耦合。BDB及傳遞電晶體382之操作為相同。
第6、7及8圖之先前描述的電路範例與分享的列解 碼器架構有關，其可免除針對每一平面而複製電路來最小化電路佔據面積。使用分享的列解碼器架構而獲得節省電路面積的代價為無法選擇相同磚之兩平面中的不同字線。這是因為僅有一個列解碼邏輯302用來提供磚的兩平面所分享之一組列驅動信號。在可設想之替代範例中，其中電路面積保存並不那麼重要，可取而代之使用專用列解碼器架構。在專用的列解碼器架構中，每一平面有一列解碼器300，藉此允許同時選擇磚的相鄰平面同時選擇驅動每一平面中的不同字線。將列解碼器300轉變成每一平面一專用列解碼器的主要變更處包括組態區塊解碼器308以提供僅一個BDA或BDB，並組態列驅動器310以提供兩組列驅動信號SSLA、字線WLA[1：i]及GSLA及SSLB、字線WLB[1：i]及GSLB中的一組。另一平面的列解碼器具有區塊解碼器，其組態成提供BDA或BDB的另一者，且列驅動器310組態成提供兩組列驅動信號SSLA、字線WLA[1：i]及GSLA及SSLB、字線WLB[1：i]及GSLB中的另一組。為了簡潔與一致性，後續以每一磚使用分享的列解碼器的假設來描述各種電路實施例。
雖第5圖描繪具有可組態頁尺寸之記憶體排的一般性實施例，第9圖提出一範例記憶體裝置之一排的可組態頁尺寸架構。在第9圖之範例中，排400包括相同的平面202、204、206及208、列解碼器210及212、頁緩衝器214、216、218及220以及核心控制電路222。另一方面，頁尺寸組態器402特別組態成回應於頁組態資料、平 面位址資訊及排位址資訊而選擇特定的平面。一般而言，頁尺寸組態器402將排400靜態或動態組態成具有一頁緩衝器單位、兩頁緩衝器單位及四頁緩衝器單位的尺寸。於下提供頁尺寸組態器402之功能電路區塊的詳細說明。
頁尺寸組態器402包括第一平面選擇器404、第二平面選擇器406、組態解碼器408及組態暫存器410。組態暫存器410接收並儲存經頁尺寸組態資料P_SIZE，其在目前範例中由兩位元所構成。在目前討論的範例中，經由記憶體裝置的輸入/輸出介面在由內部命令暫存器(未圖示)所解碼的命令中提供P_SIZE，此內部命令暫存器將P_SIZE的位元路由至組態暫存器410。如前述，可在電源開啟時提供此種命令，或替代地，在正常操作命令之間動態地提供。針對第9圖目前所示的範例中，其中共有群集成兩記憶體陣列磚之四個平面，使用P_SIZE的一位元來組態記憶體陣列磚選擇，並使用P_SIZE的第二位元來組態平面選擇。此第一位元係稱為CONF1以及第二位元係稱為CONF2，它們被提供至組態解碼器408作為信號匯流排CONF[1：2]。組態解碼器408包括可組態邏輯解碼閘，接收磚位址位元T_ADD以及平面位址位元P_ADD，以產生經解碼的磚致能信號TSEL1及TSEL2，以及平面致能信號PSEL1及PSEL2。由CONF1及CONF2控制組態解碼器408內的可組態邏輯解碼閘以針對磚位址位元T_ADD及平面位址位元P_ADD的任何給定邏輯狀態來改變TSEL1、TSEL2、PSEL1及PSEL2的邏輯狀態。
如第9圖中所示，提供TSEL1給第一平面選擇器404、提供TSEL2給第二平面選擇器406，而提供PSEL1及PSEL2至兩平面選擇器404及406。第一平面選擇器404回應於TSEL1、PSEL1及PSEL2而產生列解碼器致能信號PL1及PL2。第二平面選擇器406回應於TSEL2、PSEL1及PSEL2而產生列解碼器致能信號PL3及PL4。組態解碼器408作為第一級解碼器，而第一及第二平面選擇器第二級解碼器。在目前所示的範例組態中，當TSEL1在現行邏輯位準時第一平面選擇器404會被致能，並且當TSEL2在現行邏輯位準時第二平面選擇器406會被致能。第一平面選擇器404回應於PSEL1在現行邏輯位準而驅動PL1至現行邏輯位準，且回應於PSEL2在現行邏輯位準而驅動PL2至現行邏輯位準。類似地，第二平面選擇器406回應於PSEL1在現行邏輯位準而驅動PL3至現行邏輯位準，且回應於PSEL2在現行邏輯位準而驅動PL4至現行邏輯位準。接著列解碼器210及212回應於PL1、PL2、PL3及PL4的現行邏輯位準而驅動選定平面中之字線。參考第7圖之區塊解碼器308，信號PL1及PL2邏輯上分別等效於PLA及PLB，且信號PL3及PL4邏輯上分別等效於PLA及PLB。熟悉此技藝人士可理解到可調整排400的大小以包括超過兩個記憶體陣列磚，其因而需要額外平面選擇器、定址位元及更多頁尺寸組態資料之位元。
第10圖為根據目前所討論的實施例之第9圖中所示 之組態解碼器408及組態暫存器410的電路圖。組態暫存器410在目前所討論的實施例中為兩位元的暫存器。組態暫存器410接收並儲存P_SIZE1及P_SIZE2，並分別提供對應位元CONF1及CONF2。在目前所討論的實施例中，CONF1用來組態記憶體陣列磚選擇，而CONF2用來組態平面選擇。組態解碼器408包括兩個獨立操作之解碼電路。第一解碼電路為由NAND邏輯閘450及452以及反向器454所構成之磚解碼電路。第二解碼電路為由NAND邏輯閘456及458以及反向器460所構成之平面解碼電路。
在磚解碼電路中，NAND邏輯閘450接收磚位址T_ADD及組態位元CONF1，以提供經解碼磚致能信號TSEL1。NAND邏輯閘452經由反向器454接收磚位址T_ADD的補數及組態位元CONF1，以提供經解碼磚致能信號TSEL2。對任何熟悉此技藝人士應很明顯地，當CONF1在現行高邏輯位準時，NAND邏輯閘450及452兩者皆被致能，藉此使其回應於T_ADD而驅動TSEL1及TSEL2至現行高邏輯位準。
在平面解碼電路中，NAND邏輯閘456接收平面位址P_ADD及組態位元CONF2，以提供經解碼平面致能信號PSEL1。NAND邏輯閘458經由反向器460接收平面位址P_ADD的補數及組態位元CONF2，以提供經解碼平面致能信號PSEL2。對任何熟悉此技藝人士應很明顯地，當CONF2在現行高邏輯位準時，NAND邏輯閘456及458兩者皆被致能，藉此使其回應於P_ADD而驅動PSEL1及 PSEL2至現行高邏輯位準。下列表1總結回應於CONF1及CONF2的不同邏輯位準組合，組態解碼器408之功能操作。在一替代範例中，組態解碼器408之邏輯閘可組態成解碼CONF1及CONF2之反向形式。例如，當CONF1及CONF2皆在「0」邏輯狀態時，選擇1頁緩衝器單位作為最小頁尺寸。
組態解碼器408之輸出係提供至平面選擇器404及406。第11圖為可用於平面選擇器404及406之解碼電路的電路圖。平面選擇器470包括兩個AND邏輯閘472及474，其可用於第9圖之平面選擇器404中。AND邏輯閘472具有用於接收PSEL1的第一輸入及用於接收TSEL1的第二輸入。AND邏輯閘474具有用於接收PSEL2的第一輸入及用於接收TSEL2的第二輸入。AND邏輯閘472的輸出驅動信號PL1，而AND邏輯閘474的輸出驅動信號PL2。平面選擇器476包括兩個AND邏輯閘478及480，其可用於第9圖之平面選擇器406中。AND邏輯閘478具有用於接收PSEL1的第一輸入及用於接收TSEL1的第二輸入。AND邏輯閘480具有用於接收PSEL2的第 一輸入及用於接收TSEL2的第二輸入。AND邏輯閘478的輸出驅動信號PL3，而AND邏輯閘480的輸出驅動信號PL4。
如表1中所示，排400可靜態或動態組態成具有1、2或4頁緩衝器單位的頁寬。然而，可選擇不同平面組合以提供1及2頁緩衝器單位頁尺寸。參照第10及11圖的電路，藉由將CONF1及CONF2皆設定成「1」邏輯狀態來選擇1頁緩衝器單位之頁尺寸組態。這允許回應於P_ADD及T_ADD而將PSEL1、PSEL2、TSEL1及TSEL2驅動至不同邏輯位準。詳言之，回應於T_ADD而驅動TSEL1及TSEL2之一至現行邏輯狀態，而回應於P_ADD而驅動PSEL1及PSEL2之一至現行邏輯狀態。在第11圖的平面選擇器470中的解碼邏輯後，僅致能第9圖之平面選擇器404及406之一。在致能的平面選擇器中，回應於PSEL1或PSEL2而僅驅動PL1及PL2(或PL3及PL4)之一至現行邏輯位準。因此，可針對讀取、編程或抹除操作定址平面202、204、206及208的任一平面。
針對2頁緩衝器單位的頁尺寸組態，可使用兩種不同組態設定。在這兩種設定中，CONF1及CONF2在互補邏輯狀態，如表1中所示。雖兩種設定達成相同最終結果，選擇了不同平面組合。參考第一種設定，在「1」邏輯狀態的CONF1致能磚選擇，而在「0」邏輯狀態的CONF2禁能平面選擇。在第10圖中，NAND邏輯閘456及458為禁能，且PSEL1及PSEL2設定至高邏輯狀態。因此， 禁止P_ADD被解碼。由於回應於T_ADD僅TSEL1及TSEL2之一被驅動至現行邏輯位準，PL1及PL2(或PL3及PL4)兩者皆經由平面選擇器470的邏輯被驅動至現行邏輯位準。因此，同時選擇一磚中的兩個平面。因此，此組態僅允許由相同磚之平面所構成的2頁緩衝器單位組合。
參考第二種設定，在「0」邏輯狀態的CONF1禁能磚選擇，而在「1」邏輯狀態的CONF2致能平面選擇。在第10圖中，NAND邏輯閘450及452為禁能，導致TSEL1及TSEL2被設定至高邏輯狀態。因此，禁止T_ADD被解碼，且平面選擇器404及406兩者皆被致能。由於回應於P_ADD僅PSEL1及PSEL2之一被驅動至現行邏輯位準，PL1及PL3或PL2及PL4對之一對會經由平面選擇器470的邏輯被驅動至現行邏輯位準。換言之，在此組態設定中僅同時選擇兩磚之左或右平面。
針對4頁緩衝器單位的頁尺寸組態，CONF1及CONF2皆在「0」邏輯狀態。在第10圖中，NAND邏輯閘450、452、456及458為禁能，因此導致PSEL1、PSEL2、TSEL1及TSEL2被設定至高邏輯狀態。因此，禁止P_ADD及T_ADD被解碼。平面選擇器404及406兩者皆被致能且列解碼器致能信號PL1、PL2、PL3及PL4被驅動至現行邏輯位準以同時選擇排400中的四個平面。若記憶體裝置具有多個排，則可提供排位址以選擇性致能排400之電路，因為組態解碼器408未使用位址P_ADD及 T_ADD。
在前述1、2及4頁緩衝器單位尺寸組態的範例中，可在知道或不知道排400之頁尺寸組態下於命令中提供位址P_ADD及T_ADD。例如，記憶體控制器保持頁尺寸至對應位址的映照。這意指僅需提供會被組態解碼器408解碼的位址，而其他位址靜態保持在非現行電壓位準。
雖排400可組態成具有不同頁尺寸，其不允許3頁緩衝器單位的頁尺寸，也不提供選擇2頁緩衝器單位之任何組合的完整彈性。例如，無法同時選擇平面204及206，亦無法同時選擇平面202及208。也許會有應該選擇不同平面組合的情況，例如當記憶體控制器遵循損耗整平演算法時。熟悉此技藝人士了解損耗整平為一種已知的技術，用以藉由平衡所有記憶體磚或排之平面的編程及抹除操作來最大化記憶體裝置的持久性。
第10圖的先前提出之範例實施例包括用以接收頁尺寸組態資料P_SIZE的位元之組態暫存器410。針對其中使用即時動態頁尺寸組態的替代實施例，省略組態暫存器410，且P_SIZE1及P_SIZE2分別直接連接至線CONF1及CONF2。因此，當解碼了操作命令時，直接饋送P_SIZE1及P_SIZE2至組態解碼器408。
第12圖提出另一範例記憶體裝置之一排的可組態頁尺寸架構。在第12圖之範例中，排500包括相同的平面202、204、206及208、列解碼器210及212、頁緩衝器214、216、218及220以及核心控制電路222。另一方 面，頁尺寸組態器502特別組態成回應於頁組態資料、平面位址資訊及排位址資訊而選擇特定的平面。頁尺寸組態器502將排500靜態或動態組態成具有一頁緩衝器單位、兩頁緩衝器單位、三頁緩衝器單位及四頁緩衝器單位的頁尺寸。在目前所示的範例中，可針對2及3頁緩衝器單位選擇任何頁緩衝器單位的組合。於下提供頁尺寸組態器502之功能電路區塊的詳細說明。
頁尺寸組態器502包括第一平面選擇器504、第二平面選擇器506、組態解碼器508及組態暫存器510。組態暫存器510接收並儲存頁尺寸組態資料P_SIZE，其在目前範例中由三位元所構成。在目前所示之第12圖的範例中，其中總共有四個平面群集成兩個記憶體陣列磚，使用P_SIZE的一位元來組態記憶體陣列磚選擇，並使用P_SIZE的兩位元來組態平面選擇。此第一位元係稱為CONF1以及第二及第三位元係稱為CONF2及CONF3，它們被提供至組態解碼器508作為信號匯流排CONF[1：3]。組態解碼器508包括可組態邏輯解碼閘，接收磚位址位元T_ADD以及兩平面位址位元P_ADD1及P_ADD2，以產生經解碼的磚致能信號TSEL1及TSEL2，以及平面致能信號PSEL1、PSEL2、PSEL3及PSEL4。由CONF1、CONF2及CONF3控制組態解碼器508內的可組態邏輯解碼閘，以針對磚位址位元T_ADD及平面位址位元P_ADD1及P_ADD2的任何給定邏輯狀態來改變TSEL1、TSEL2、PSEL1、PSEL2、PSEL3及PSEL4的邏輯狀態。
如第12圖中所示，提供TSEL1給第一平面選擇器504、提供TSEL2給第二平面選擇器506，而提供PSEL1及PSEL2給第一平面選擇器504以及提供PSEL3及PSEL4給第二平面選擇器506。第一平面選擇器504回應於TSEL1、PSEL1及PSEL2而產生列解碼器致能信號PL1及PL2。第二平面選擇器506回應於TSEL2、PSEL3及PSEL4而產生列解碼器致能信號PL3及PL4。組態解碼器508作為第一級解碼器，而第一及第二平面選擇器第二級解碼器。在目前所示的範例組態中，當TSEL1在現行邏輯位準時第一平面選擇器504會被致能，並且當TSEL2在現行邏輯位準時第二平面選擇器506會被致能。第一平面選擇器504回應於PSEL1在現行邏輯位準而驅動PL1至現行邏輯位準，且回應於PSEL2在現行邏輯位準而驅動PL2至現行邏輯位準。類似地，第二平面選擇器506回應於PSEL1在現行邏輯位準而驅動PL3至現行邏輯位準，且回應於PSEL2在現行邏輯位準而驅動PL4至現行邏輯位準。接著列解碼器210及212回應於PL1、PL2、PL3及PL4的現行邏輯位準而驅動選定平面中之字線。參考第7圖之區塊解碼器308，信號PL1及PL2邏輯上分別等效於PLA及PLB，且信號PL3及PL4邏輯上分別等效於PLA及PLB。熟悉此技藝人士可理解到可調整排500的大小以包括超過兩個記憶體陣列磚，其因而需要額外平面選擇器、定址位元及更多頁尺寸組態資料之位元。
第13圖為根據目前所討論的實施例之第12圖中所示之組態解碼器508及組態暫存器510的電路圖。組態暫存器510在目前所討論的實施例中為三位元的暫存器，其中每一暫存器可為任何適當的資料儲存電路。組態暫存器510接收並儲存P_SIZE1、P_SIZE2及P_SIZE3，並分別提供對應位元CONF1、CONF2及CONF3。在目前所述的範例中，CONF1用來組態記憶體陣列磚選擇、CONF2用來組態第一磚中之平面選擇以及CONF3用來組態第二磚中之平面選擇。在目前所述的範例中，第一磚包括平面202及204，且第二磚包括平面206及208。組態解碼器508包括三個獨立操作之解碼電路。第一解碼電路為由NAND邏輯閘550及552以及反向器554所構成之磚解碼電路。第二解碼電路為由NAND邏輯閘556及558以及反向器560所構成之平面解碼電路。第三解碼電路為由NAND邏輯閘562及564以及反向器566所構成之平面解碼電路。
在磚解碼電路中，NAND邏輯閘550接收磚位址T_ADD及組態位元CONF1，以提供經解碼磚致能信號TSEL1。NAND邏輯閘552經由反向器554接收磚位址T_ADD的補數及組態位元CONF1，以提供經解碼磚致能信號TSEL2。對任何熟悉此技藝人士應很明顯地，當CONF1在現行高邏輯位準時，NAND邏輯閘550及552兩者皆被致能，藉此使其回應於T_ADD而驅動TSEL1及TSEL2至現行高邏輯位準。
在第一平面解碼電路中，NAND邏輯閘556接收平面位址P_ADD1及組態位元CONF2，以提供經解碼平面致能信號PSEL1。NAND邏輯閘558經由反向器560接收平面位址P_ADD1的補數及組態位元CONF2，以提供經解碼平面致能信號PSEL2。對任何熟悉此技藝人士應很明顯地，當CONF2在現行高邏輯位準時，NAND邏輯閘556及558兩者皆被致能，藉此使其回應於P_ADD1而驅動PSEL1及PSEL2之一至現行高邏輯位準。在第二平面解碼電路中，NAND邏輯閘562接收平面位址P_ADD2及組態位元CONF3，以提供經解碼平面致能信號PSEL3。NAND邏輯閘564經由反向器566接收平面位址P_ADD2的補數及組態位元CONF3，以提供經解碼平面致能信號PSEL4。
組態解碼器508之輸出係提供至平面選擇器504及506。第14圖為可分別用於平面選擇器504及506之解碼電路的電路圖。平面選擇器504包括兩個AND邏輯閘570及572。AND邏輯閘570具有用於接收PSEL1的第一輸入及用於接收TSEL1的第二輸入。AND邏輯閘572具有用於接收PSEL1的第一輸入及用於接收TSEL2的第二輸入。AND邏輯閘570的輸出驅動信號PL1，而AND邏輯閘572的輸出驅動信號PL2。平面選擇器506包括兩個AND邏輯閘574及576。AND邏輯閘574具有用於接收PSEL3的第一輸入及用於接收TSEL2的第二輸入。AND邏輯閘576具有用於接收PSEL4的第一輸入及用於接收 TSEL2的第二輸入。AND邏輯閘574的輸出驅動信號PL3，而AND邏輯閘576的輸出驅動信號PL4。
下列表2總結回應於CONF1、CONF2、CONF3、P_ADD1、P_ADD2及T_ADD的不同邏輯位準組合組態解碼器508之功能操作。同樣地，組態解碼器508之邏輯閘可設計成解碼CONF1、CONF2及CONF3之任一或更多的反向形式，同時提供相同的解碼結果。
如表2中所示，排500可靜態或動態組態成具有一至四頁緩衝器單位的任何頁尺寸。此外，針對二及三頁緩衝器單位組態，可同時選擇任何平面組合。此提供彈性給記憶體控制器來執行延長各平面耐久性之損耗整平法。注意到有CONF1、CONF2及CONF3的兩種組合無需被用到，且針對目前所述範例標示為無效組態設定。這是因為可能會提供不匹配的磚及平面位址，導致即使提供了平面與磚 位址仍沒有平面被選擇到。例如，T_ADD可選擇含有平面202及204之磚，但僅選擇平面206及208之一的P_ADD2係處於現行邏輯位準。
第13圖的先前提出之範例實施例包括用以接收頁尺寸組態資料P_SIZE的位元之組態暫存器510。針對其中使用即時動態頁尺寸組態的替代實施例，省略組態暫存器510，且P_SIZE1、P_SIZE2及P_SIZE3分別直接連接至線CONF1、CONF2及CONF3。因此，當解碼了操作命令時，直接饋送P_SIZE1、P_SIZE2及P_SIZE3至組態解碼器508。
先前呈現的範例實施例有關於具有兩磚之記憶體排，其中各磚包括耦合至共享的列解碼器之一對平面。其他範例實施例可包括具有超過兩磚之記憶體排。因此，將適當地調整對應的頁尺寸組態器之大小以接收對應數量的位址信號，使得可提供對應數量的致能信號以控制共享的列解碼器。此外，先前呈現的範例實施例描繪解碼架構，其中磚致能信號與用於產生列解碼器致能信號之平面致能信號同時解碼。熟悉此技藝人士應了解到可解碼平面致能信號以包括磚致能信號的邏輯狀態資訊，藉此免除平面選擇器的需要，因為將會包括額外的解碼邏輯來結合平面位址資訊及磚位址資訊，以提供平面致能信號。因此，平面致能信號在一種替代實施例中變成列解碼器致能信號。在另一替代實施例中，平面並非組織成磚。在此一替代實施例中，不需磚位址，因每一專用的列解碼器會直接接收一對 應的致能信號以致能其個別平面的字線。
總言之，將參照第15圖的流程圖描述包括第5圖之記憶體排200、第6圖之記憶體排400及第12圖之記憶體排500的實施例之記憶體裝的一般操作。任何操作一開始為載入頁尺寸組態資料P_SIZE至組態暫存器，如第12圖之組態暫存器510。如前述，可在記憶體裝置之電源開啟初始化在步驟600靜態載入組態暫存器，或在步驟602以記憶體裝置所接收之命令動態載入。動態載入可包括以專門命令在正常命令之間或在正常命令中即時載入組態暫存器。正常命令會具有經變更的操作指令，控制快閃記憶體裝置內的電路以直接路由頁尺寸組態資料至記憶體排的組態解碼器。替代地，可使用一些方法的組合。例如，在電源開啟初始化，記憶體控制器可發出針對記憶體裝置的內定組態設定。接著，可稍後由記憶體控制器發出包括頁尺寸組態資料之命令。一旦載入組態暫存器，在步驟604針對由頁尺寸組態資料之位元型樣所定之特定解碼方法邏輯組態解碼器電路。如先前描述的實施例中所示，由頁尺寸組態資料邏輯組態平面解碼器及磚解碼器。一旦已由頁尺寸組態資料組態解碼器，其準備好在步驟606解碼來自命令的位址資訊，以在讀取、編程或抹除期間選擇記憶體排的一或更多平面。
根據目前所述的實施例，可用正常操作命令或專門命令或至記憶體裝置的輸入信號來提供頁尺寸組態資料。例如，如讀取命令之正常操作命令可包括對應至讀取操作及 行與列位址資料的操作碼，其中列位址資料可包括頁尺寸資料。專門命令或輸入信號可包括預設操作碼及頁尺寸資料。記憶體裝置的輸入/輸出(I/O)介面將指定命令的格式。例如，若I/O介面為串聯式介面，則接收命令作為一或更多位元串。另一方面，若I/O介面為並聯式介面，則在並聯組中接收每一命令的位元，其中每一組與記憶體裝置的預設I/O寬度等寬。
先前所示之第15圖的流程圖描繪記憶體裝置的一般操作。於下提供描述跟目前所述的實施例來控制記憶體裝置之方法的詳細說明。
第16圖之流程圖描述記憶體裝置外部的控制裝置(如記憶體控制器)所執行以用來存取記憶體裝置之一或更多平面的步驟。此方法從步驟700開始，其中由記憶體控制器接收操作請求。可從記憶體控制器與其內部通訊之主機系統接收此種請求，且操作請求可包括讀取、編程或抹除操作請求之一。在步驟702，記憶體控制器判斷是否已準備好提供最後一平面/列位址給記憶體裝置。若否，則方法進至步驟704，其中發出多平面命令至記憶體裝置，連同位址及/或寫入資料。在一範例中，此列位址為3位元組的尺寸且包括選擇特定頁或平面中的列之位址資料，以及選擇特定平面之平面位址資料。例如，列位址可為RA而平面位址可為P_ADD1及P_ADD2。方法在步驟702及704之間重複直到已提供最後一平面/列位址給記憶體裝置。藉由每一次重複，閂鎖位址資訊於記憶體裝置的 電路內。一旦準備好發出最後一平面/列位址，在步驟706記憶體控制器與位址資料一起發出對應至操作請求的命令。作為回應，記憶體裝置使用閂鎖的位址來執行命令，包括在步驟706中所提供之最後位址。一旦在步驟708記憶體裝置向記憶體控制器確認其已準備好，則在步驟710執行另外的完成步驟以完成操作。
已描述先前的方法步驟以上位地包括讀取、編程及抹除操作。因此，在步驟704、706及710中執行針對各個讀取、編程及抹除操作之特定步驟。針對編程操作，步驟704包括發出具有欲編程之資料的行位址及列位址，以及步驟706包括發出具有最後一行位址、列位址及寫入資料的編程命令。針對編程操作的完成步驟710包括檢查記憶體裝置的編程狀態，其可導致編程錯誤或成功完成編程的指示。針對抹除操作，如區塊抹除操作，步驟704包括發出具有欲抹除之區塊位址的位址，以及步驟706包括發出具有欲抹除的最後一區塊位址的區塊抹除命令。針對區塊抹除操作的完成步驟710包括檢查記憶體裝置的抹除狀態，其可導致抹除錯誤或成功完成抹除的指示。熟悉此技藝人士應了解到一記憶體區塊典型為一次可抹除之記憶體的最小單位。然而，可如共同擁有之於2007年7月18日申請的美國專利公開案2008-0219053號中所述般抹除記憶體區塊的某部份。因此，所呈現之實施例可應用至美國專利公開案2008-0219053號中所述的快閃記憶體中。
讀取操作的完成步驟需要比編程及抹除操作更多的步 驟。參照先前所示的第16圖的流程圖、第17圖之讀取操作完成流程圖及第18圖之對應描繪的讀取序列來描述根據目前所呈現的實施例之多平面讀取操作的完整說明。在此範例中，選擇兩不同磚中的兩平面以從其讀取資料。從第16圖中開始，記憶體控制器在步驟702檢查是否已準備好發出最後一平面/列位址。由於將發出第一位址，方法進至步驟704，其中與列及平面位址一起發出第一多平面位址輸入命令。在第18圖中，一範例多平面位址輸入命令位元組以十六進位的格式顯示為01h，跟隨著3週期的列位址輸入序列，其包括平面位址。在目前所述的範例中，選擇平面2中的頁或列。此時，在對應至平面2的解碼電路中閂鎖列位址及平面位址。回到第16圖的步驟702，準備好提供第二及最後一平面/列位址，且方法進至步驟706，其中提供具有5週期行及列位址輸入序列的讀取命令。在第18圖中，一範例多平面位址輸入命令位元組以十六進位的格式顯示為00h，跟隨著5週期的行及列位址輸入序列。在發出位址後提供讀取確認命令30h。在目前所述範例中，選擇平面4中的頁或列。
由於之前發出頁讀取命令，記憶體裝置的控制電路開始內部操作，以從平面2及4中選定的頁讀取資料。詳言之，一旦完成最後位址的位址閂鎖週期則開始內部讀取操作。在小於tR內同時感應及傳輸選定頁之資料至頁緩衝器，其中tR為從單位陣列到頁緩衝器的傳輸時間。注意到無論已選定之平面數量為何tR都一樣。
在第16圖中，記憶體裝置最終會提供指示，如準備好/忙碌信號，在步驟708告知記憶體控制器tR時期結束並且資料準備好可從頁緩衝器讀出。針對多平面讀取操作之710的操作完成步驟顯示在第17圖的流程圖中。
第17圖的第一完成步驟為判斷待讀出之資料是否將來自提供至記憶體裝置的最後一平面位址，其對應至目前所述範例中的平面4。替代地，步驟712可判斷待讀出之資料是否將來自提供至記憶體裝置的第一平面位址。這兩種不同的方式為記憶體裝置的設計選擇且皆可使用。由於符合此條件，在步驟716發出叢發資料讀取命令，並從記憶體裝置讀出儲存在對應平面4的頁緩衝器中的資料。否則，若將從先前定址的平面讀取資料，方法進至步驟714，其中與行位址一起發出隨機讀取命令，其中行位址對應至將自其讀出資料之頁緩衝器中的特定位元位置。在目前所述的範例中，隨機讀取命令用來致能記憶體裝置的解碼電路，以接收從對應的頁緩衝器讀出資料的新的行位址。跟隨步驟718，記憶體控制器判斷是否有從其讀取資料之另一平面。由於在平面2中有待讀取的資料，方法返回步驟714，其中與新的行位址一起發出隨機讀取命令至記憶體裝置。隨機讀取命令在第18圖中顯示成05h，並跟隨著2週期的行位址輸入序列，以確認命令E0h做結束。接著在步驟716中發生叢發資料讀取以從平面2讀出資料。在步驟718，沒有待讀出資料的平面，並且讀取操作在步驟720結束。
茲提供參照第19及20圖之所示序列根據目前所述的實施例之多平面編程及抹除操作的概略範例說明。第19圖為編程具有4平面的記憶體排之2平面的例示性序列。編程序列以多平面寫入資料輸入命令81h作為開始，跟隨5週期的行及列位址輸入序列，其本身跟隨著編程資料。在目前所述的範例中，載入編程資料到對應至平面2的頁緩衝器中，並且選擇平面2中的特定列作為編程頁緩衝器中之資料的目標位置。藉由發出頁編程命令80h，並跟隨5週期的行及列位址輸入序列，來提供待編程之第二及最後一頁的位址。在目前所述的範例中，針對平面4選擇與平面2不同的列位址。在進一步的編程資料之後跟隨著頁編程確認命令10h。一旦位址閂鎖結束，開始用於編程頁緩衝器中之資料的內部操作。在小於tPROG內同時編程載入到平面2及4的頁緩衝器中的資料。注意到無論記憶體排中選定的平面數量為何，頁編程時間tPROG都一樣。
第20圖為從具有4平面的記憶體排之2平面抹除區塊的例示性序列。抹除序列以多平面寫入資料輸入命令01h作為開始，跟隨3週期的列位址輸入序列。在目前所述的範例中，列位址選擇平面2中的一特定區塊。藉由發出區塊抹除命令60h，並跟隨3列位址輸入序列，來提供待抹除之第二及最後一區塊的區塊位址。在目前所述的範例中，針對平面4選擇與平面2不同的列位址。在提供列位址之後跟隨著區塊抹除確認命令D0h。一旦位址閂鎖結 束，開始抹除平面2及4之選定區塊中之資料的內部操作。在小於tBERS內同時抹除選定區塊之資料，其中tBERS為區塊抹除時間。注意到無論記憶體排中選定的平面數量為何，區塊抹除時間tBERS都一樣。
因此，多排存取之電路及方法提供完整的彈性給主機系統，藉由允許其選擇性組態記憶體裝置之每一記憶體排的頁尺寸。組態資料可在記憶體裝置的電源開啟時靜態完成，或經由記憶體裝置所接收的命令動態完成。動態組態之優點在於可根據提供至記憶體排的列位址而將記憶體排邏輯區分成具有不同的頁尺寸。第21及22圖為根據目前所述之實施例的具有4平面之記憶體排的邏輯區隔。
在第21圖中，記憶體排800包括設置在兩磚中的四平面802、804、806及808，如第5、9及12圖中所示的範例實施例中般。目前所述的實施例之四個平面配置為對稱區隔的方式。在對稱區隔方式中，每一平面具有相同的邏輯組態。詳言之，每一平面具有代表記憶體排之最小頁尺寸或預定頁尺寸的一部分的相同數量及實體定位的列。如第21圖中所示，平面的每一個具有邏輯列群組810、812及814。這是眾多可能組合之一範例邏輯列組態。每一列群組包括連續列或頁數量。在第21圖中所示的範例映照，將列群組810設定成使得每一平面提供記憶體排800之一頁單位的最小頁尺寸，將列群組812設定成使得每一平面提供2頁單位頁的一半，及將列群組814設定成使得每一平面提供4頁單位頁的四分之一。一旦記憶體控 制器知道此邏輯映照方式，可將特定應用資料選擇性編程為最適當的列群組。例如，大型多媒體檔案係編程至列群組814，由於其頁尺寸為記憶體排800之最大者，小型資料檔案係編程至列群組810，且中型資料檔案係編程至列群組812。
第21圖進一步描繪1、2及4頁單位頁尺寸的另一特徵。1頁單位頁尺寸具有記憶體區塊816，僅顯示其中之一，其中記憶體區塊尺寸係由每NAND單元串的字線數量及一平面之NAND單元串所定。2頁單位頁尺寸具有記憶體區塊818，僅顯示其中之一，並具有每NAND單元串相同之字線數量。因此，記憶體區塊818為記憶體區塊816的兩倍大小，因其包括兩平面的NAND單元串。4頁單位頁尺寸具有每NAND單元串相同之字線數量的記憶體區塊820。因此，記憶體區塊820為記憶體區塊818的兩倍大小且為記憶體區塊816的四倍大小，因其包括所有四平面的NAND單元串。
在第22圖中，記憶體排900包括設置在兩磚中的四平面902、904、906及908，如第5、9及12圖中所示的範例實施例中般。目前所述的實施例之四個平面配置為對稱區隔的方式。在對稱區隔方式中，邏輯列群組從一平面到另一平面有變化。在第22圖中例如，平面902及904具有列群組910及912，同時平面902、904、906及908具有列群組914。然而，平面906及908具有列群組918。因此，僅平面902及904可提供單一頁單位頁，同 時平面906及908不提供任何單一頁單位頁。取而代之，平面906及908組態成提供比平面902及904更大數量的2頁單位頁。
雖位顯示在第21及22圖的範例區隔方式中，可設定具有3頁單位頁尺寸的列群組以橫跨三平面。針對2及3頁單位頁尺寸，可將不同平面組合結合在一起，其中非相鄰的平面形成頁。因此，記憶體排之可組態頁尺寸允許針對不同應用有效利用可得的記憶體容量。
因此，前述實施例允許記憶體裝置之記憶體排中之特定應用的資料儲存。為了最大化儲存效率並因此最小化暴露於不必要編程及抹除週期之記憶體單元的數量，資料可儲存在指定成具有比資料尺寸更大之最小頁尺寸的記憶體排之列中。此外，性能得到增進，因為當頁尺寸增加時內部讀取、編程及抹除時間維持實質上不變。已提出記憶體裝置之電路實施例以描繪如何使用組態資料動態或靜態地設定邏輯解碼操作的範例。已提出藉由具有此種電路之控制記憶體裝置之記憶體控制器的存取操作，以描繪存取構成經組態頁尺寸之個別平面的範例順序。
在前述說明中，為了解釋，提出各種細節以提供本發明之實施例的詳盡了解。然而，對熟悉該項技藝人士而言很明顯地，本發明之實施例將採用與已述之各種特定細節不相干的不同形式。並且，在一些實例中，以區塊圖方式顯示眾所皆知的電性結構與電路以不混淆本發明。
上述本發明的實施例僅意圖作為範例。熟悉此技藝人 士可實現對特定實施例之修改、變更及變化而不背離本發明之範疇，其係由所附之申請專利範圍所界定。
200‧‧‧排
202、204、206、208‧‧‧平面
214、216、218、220‧‧‧頁緩衝器
210、212‧‧‧列解碼器
222‧‧‧核心控制電路
224‧‧‧頁尺寸組態器
226‧‧‧第一平面選擇器
228‧‧‧第二平面選擇器
230‧‧‧組態解碼器
232‧‧‧組態暫存器

Claims (28)

  1. 一種快閃記憶體裝置，包含：包含複數平面之記憶體排，該些複數平面的每一個具有用於儲存用於編程至對應平面的寫入資料之頁緩衝器，該些複數平面被組織成複數磚，該些磚的每一個包括兩個平面，其係耦合至用於驅動該些兩個平面的每一個中之字線的共享列解碼器；以及頁尺寸組態器，可操作以同時選擇性致能至少第一磚之第一平面及第二磚之第二平面。
  2. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該頁尺寸組態器係根據接收的頁尺寸組態資料及位址資料以在當需要時選擇性地致能該第一及第二平面。
  3. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該些磚的每一個的該共享列解碼器可操作以回應於列解碼器致能信號而選擇性地驅動該些兩個平面的至少一者之字線。
  4. 如申請專利範圍第3項所述之快閃記憶體裝置，其中該共享列解碼器包含：列驅動器，用於回應於第一輸出電壓而選擇性地傳遞列驅動信號至該些兩個平面之一的該些字線，以及回應於第二輸出電壓而選擇性地傳遞列驅動信號至該些兩個平面之另一的該些字線，區塊解碼器，用於回應於該些列解碼器致能信號而選擇性地提供主輸出電壓作為該第一輸出電壓及該第二輸出 電壓。
  5. 如申請專利範圍第4項所述之快閃記憶體裝置，其中該頁尺寸組態器包含：一或更多平面選擇器，可操作以回應於平面致能信號及磚致能信號而提供該些列解碼器致能信號至對應的共享列解碼器，以及組態解碼器，可操作以解碼平面位址以提供該些平面致能信號，以及用以解碼磚位址以提供該磚致能信號，該些平面致能信號及該磚致能信號具有可回應於頁尺寸組態資料而組態的邏輯位準。
  6. 如申請專利範圍第5項所述之快閃記憶體裝置，其中該頁尺寸組態器進一步包括用於儲存該頁尺寸組態資料之組態暫存器。
  7. 如申請專利範圍第5項所述之快閃記憶體裝置，其中該些一或更多平面選擇器的每一個解碼相同的平面致能信號及不同的磚致能信號。
  8. 如申請專利範圍第7項所述之快閃記憶體裝置，其中該組態解碼器包含：平面解碼電路，其係由該頁尺寸組態資料的第一位元所致能，用於解碼該平面位址並用於驅動該些平面致能信號之一至一現行邏輯位準，以及磚解碼電路，其係由該頁尺寸組態資料的第二位元所致能，用於解碼該磚位址並用於驅動該些磚致能信號之一至一現行邏輯位準。
  9. 如申請專利範圍第8項所述之快閃記憶體裝置，其中當被該頁尺寸組態資料的該第一位元禁能時，該平面解碼電路驅動該些平面致能信號兩者至該現行邏輯位準，以及當被該頁尺寸組態資料的該第二位元禁能時，該磚解碼電路驅動該些磚致能信號兩者至該現行邏輯位準。
  10. 如申請專利範圍第5項所述之快閃記憶體裝置，其中該些一或更多平面選擇器之每一個解碼不同對的平面致能信號及不同的磚致能信號。
  11. 如申請專利範圍第10項所述之快閃記憶體裝置，其中該組態解碼器包含：一或更多平面解碼電路，各可操作以：接收該頁尺寸組態資料的一位元來解碼該平面位址；及當被該頁尺寸組態資料之該對應一位元所致能時驅動該不同對的平面致能信號之每一個的一平面致能信號至一現行邏輯位準；以及磚解碼電路，可操作以：解碼該磚位址；及當被該頁尺寸組態資料之另一位元所致能時驅動該些磚致能信號之一至一現行邏輯位準。
  12. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該些複數磚包含N磚，其中N為大於1的整數。
  13. 如申請專利範圍第12項所述之快閃記憶體裝置，其中該頁尺寸組態器包含： N平面選擇器，用於回應於平面致能信號及N磚致能信號而提供N對列解碼器致能信號至對應的N共享列解碼器；以及組態解碼器，用於解碼平面位址以提供該些平面致能信號，以及用於解碼磚位址以提供該些N磚致能信號，該些平面致能信號及該些N磚致能信號具有可回應於頁尺寸組態資料而組態的邏輯位準。
  14. 如申請專利範圍第13項所述之快閃記憶體裝置，其中該組態解碼器包含：一平面解碼電路，其係由該頁尺寸組態資料的第一位元所致能，用於解碼該平面位址並用於驅動該些平面致能信號之一至一現行邏輯位準，該些N平面選擇器之每一個接收該些相同的平面致能信號，以及磚解碼電路，其係由該頁尺寸組態資料的第二位元所致能，用於解碼該磚位址並用於驅動該些N磚致能信號之一至一現行邏輯位準。
  15. 如申請專利範圍第13項所述之快閃記憶體裝置，其中該些平面致能信號包括N對平面致能信號，以及該組態解碼器提供：N平面解碼電路，各可操作以：解碼該平面位址；以及當被該頁尺寸組態資料之一對應位元所致能時驅動該N對平面致能信號之一至一現行邏輯位準，該些N平面選擇器的每一個接收該些N對平面致能信號之一；以 及磚解碼電路，可操作以：解碼該磚位址；及當被該頁尺寸組態資料之另一位元所致能時驅動該些N磚致能信號之一至一現行邏輯位準。
  16. 一種系統，包含：控制器，可操作以產生一或更多控制信號；以及快閃記憶體裝置，通訊地耦合至該控制器並可操作以接收該些一或更多控制信號，該快閃記憶體裝置包含：包含複數平面之記憶體排，該些複數平面的每一個具有用於儲存用於編程至對應平面的寫入資料之頁緩衝器，該些複數平面被組織成複數磚，該些磚的每一個包括兩個平面，其係耦合至用於驅動該些兩個平面的每一個中之字線的共享列解碼器；以及頁尺寸組態器，可操作以回應於該些一或更多控制信號而同時選擇性致能至少第一磚之第一平面及第二磚之第二平面。
  17. 如申請專利範圍第16項所述之系統，其中該頁尺寸組態器係回應於根據該些接收的控制信號所產生之頁尺寸組態資料及位址資料以在當需要時選擇性地致能該第一及第二平面。
  18. 如申請專利範圍第16項所述之系統，其中該些磚的每一個的該共享列解碼器可操作以回應於列解碼器致能信號而選擇性地驅動該些兩個平面的至少一者之字線。
  19. 如申請專利範圍第18項所述之系統，其中該共享列解碼器包含：列驅動器，用於回應於第一輸出電壓而選擇性地傳遞列驅動信號至該些兩個平面之一的該些字線，以及回應於第二輸出電壓而選擇性地傳遞列驅動信號至該些兩個平面之另一的該些字線，區塊解碼器，用於回應於該些列解碼器致能信號而選擇性地提供主輸出電壓作為該第一輸出電壓及該第二輸出電壓。
  20. 如申請專利範圍第19項所述之系統，其中該頁尺寸組態器包含：一或更多平面選擇器，可操作以回應於平面致能信號及磚致能信號而提供該些列解碼器致能信號至對應的共享列解碼器，以及組態解碼器，可操作以解碼平面位址以提供該些平面致能信號，以及用以解碼磚位址以提供該磚致能信號，該些平面致能信號及該磚致能信號具有可回應於頁尺寸組態資料而組態的邏輯位準。
  21. 如申請專利範圍第20項所述之系統，其中該頁尺寸組態器進一步包括用於儲存該頁尺寸組態資料之組態暫存器。
  22. 如申請專利範圍第20項所述之系統，其中該些一或更多平面選擇器的每一個解碼相同的平面致能信號及不同的磚致能信號。
  23. 如申請專利範圍第22項所述之系統，其中該組態解碼器包含：平面解碼電路，其係由該頁尺寸組態資料的第一位元所致能，用於解碼該平面位址並用於驅動該些平面致能信號之一至一現行邏輯位準，以及磚解碼電路，其係由該頁尺寸組態資料的第二位元所致能，用於解碼該磚位址並用於驅動該些磚致能信號之一至一現行邏輯位準。
  24. 如申請專利範圍第23項所述之系統，其中當被該頁尺寸組態資料的該第一位元禁能時，該平面解碼電路驅動該些平面致能信號兩者至該現行邏輯位準，以及當被該頁尺寸組態資料的該第二位元禁能時，該磚解碼電路驅動該些磚致能信號兩者至該現行邏輯位準。
  25. 如申請專利範圍第20項所述之系統，其中該些一或更多平面選擇器之每一個解碼不同對的平面致能信號及不同的磚致能信號。
  26. 如申請專利範圍第25項所述之系統，其中該組態解碼器包含：一或更多平面解碼電路，各可操作以：接收該頁尺寸組態資料的一位元來解碼該平面位址；及當被該頁尺寸組態資料之該對應一位元所致能時驅動該不同對的平面致能信號之每一個的一平面致能信號至一現行邏輯位準；以及 磚解碼電路，可操作以：解碼該磚位址；及當被該頁尺寸組態資料之另一位元所致能時驅動該些磚致能信號之一至一現行邏輯位準。
  27. 一種快閃記憶體裝置，包含：包含第一平面及第二平面之記憶體排，該第一平面及該第二平面的每一個具有：用於儲存用於編程至對應平面的寫入資料之頁緩衝器；以及專用列解碼器，用於驅動對應平面之字線，至少該第一平面之第一字線及該第二平面之第二字線被同時選擇性地致能，該第一字線係不同於該第二字線。
  28. 一種系統，包含：控制器，可操作以產生一或更多控制信號；以及快閃記憶體裝置，通訊地耦合至該控制器並可操作以接收該些一或更多控制信號，該快閃記憶體裝置包含：包含第一平面及第二平面之記憶體排，該第一平面及該第二平面的每一個具有：用於儲存用於編程至對應平面的寫入資料之頁緩衝器；以及專用列解碼器，用於驅動對應平面之字線，至少該第一平面之第一字線及該第二平面之第二字線係回應於該些一或更多控制信號而被同時選擇性地致能，該第一字線係不同於該第二字線。
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