KR100204810B1 - 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치 - Google Patents

소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 전기적으로 개서(改書)가 가능한 불휘발성 반도체 메모리장치의 정해져 있는 소거블럭사이즈를 가변시켜 소거동작을 수행할 수 있는 회로에 관한 것으로서, 외부로부터 커맨드신호에 의해 소거모드 명령신호를 발생하고, 외부로부터 인가되는 소거블럭사이즈에 대한 데이터와 어드레스를 입력하여 소거블럭사이즈를 가변시켜주며, 가변된 소거블럭사이즈에 대한 프리디코딩신호를 출력하는 소거블럭사이즈 가변회로와, 소거블럭사이즈 가변회로로부터 인가되는 가변된 소거블럭사이즈에 대한 프리디코딩신호를 디코딩하는 메인 로우 디코더와, 열과 행방향으로 다수의 메모리셀이 배열되고, 다수의 메모리셀이 열방향으로 분할된 다수의 메모리 블럭을 구비하며, 메인 로우 디코더로부터 출력되는 디코딩신호에 의해 다수의 메모리블럭중 해당하는 메모리블럭이 선택되어지는 메모리셀 어레이를 포함한다.

Description

소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치(semconductor memory device varying erase block size)
본 발명은 전기적으로 개서(改書)가 가능한 불휘발성 반도체 메모리장치에 관한 것으로서, 설계시 이미 정해져 있는 소거블럭사이즈를 가변시켜 소거동작을 수행할 수 있는 EEPROM 에 관한 것이다.
불휘발성 반도체 메모리장치의 개서동작중 소거동작은 프로그램동작보다 장시간이 요구되기 때문에, 소거동작시 일정한 수의 메모리셀을 기본단위(이하 블럭(block) 이라 함.)로 하여 동시에 메모리 셀에 대한 정보의 소거동작을 수행함으로써, 느린 소거동작을 개선하였다. 이 소거 블럭은 반도체 메모리장치의 설계시 이미 그의 크기(size)가 정해지며, 일단 정해진 소거블럭크기는 통상적으로 변경이 불가능하였다. 소거블럭의 크기란 한번에 소거가능한 메모리 셀의 수를 말한다.
이로 인하여 불휘발성 반도체 메모리장치에 있어서, 소거해야할 메모리셀의 수 즉 블럭의 크기가 설계시 이미 정해져 있는 블럭의 크기보다 큰 경우에는, 한번의 소거동작으로 블럭단위의 메모리셀의 데이타를 소거하는 것이 불가능한 문제점이 있었다. 그리고, 한번의 소거동작을 수행하는 데에는 장기간이 소요되기 때문에 소거해야 될 메모리셀의 수가 많으면 많을수록 소거동작을 수행하는 데 많은 시간이 소요된다. 이것은 전반적인 반도체메모리장치의 수행능력(performance)를 저하시키는 요인이 된다.
본 발명의 목적은 설계시 이미 정해져 있는 소거 블럭 사이즈를 임의로 가변시켜 소거동작을 수행함으로써 소거동작에 소요되는 시간을 최소화하고, 전체적인 소자의 수행능력을 향상시킬 수 있는 불휘발성 반도체 메모리장치를 제공하는 데 그 목적이 있다.
도 1 은 본 발명의 실시예에 따른 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치의 블록도,
도 2 는 도 1 의 본 발명의 실시예에 따른 반도체 메모리장치에 있어서, 메인 로우디코더 및 메모리셀어레이의 상세도,
도 3 은 도 1 의 본 발명의 실시예에 따른 반도체 메모리장치에 있어서, 소거블럭사이즈 가능한 반도체 메모리 장치의 블록도,
도 4 는 도 3 의 본 발명의 반도체 메모리장치의 소가블럭사이즈 가변회로에 있어서, 블럭사이즈 데이타 레지스터의 상세회로도,
도 5 는 도 3 의 본 발명의 반도체 메모리장치의 소거블럭사이즈 가변회로에 있어서, 블럭사이즈 디코더의 상세회로도,
도 6 은 도 3 의 본 발명의 반도체 메모리장치의 소거블럭사이즈 가변회로에 있어서, 블럭어드레스 레지스터의 상세회로도,
도 7 은 도 3 의 본 발명의 반도체 메모리장치의 소거블럭사이즈 가변회로에 있어서, 로우 프리디코더의 상세회로도,
도 8 (A)-(L)은 본 발명의 반도체 메모리장치의 동작 타이밍도를 나타낸 도면,
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 소거블럭사이즈 가변회로200 : 메인 로우디코더
300 : 패스트랜지스터부400 : 메모리셀 어레이
110 : 커맨드 레지스터120 : 블록사이즈 레지스터
130 : 블록 사이즈 디코더140 : 블록 어드레스 레지스터
150 : 로우 프리디코더
(구성)
상기 목적을 달성하기 위한 본 발명은 외부로부터 커맨드신호에 의해 소거모드 명령신호를 발생하고, 외부로부터 인가되는 소거블럭사이즈에 대한 데이터와 어드레스를 입력하여 소거블럭사이즈를 가변시켜주며, 가변된 소거블럭사이즈에 대한 프리디코딩신호를 출력하는 소거블럭사이즈 가변회로와, 소거블럭사이즈 가변회로로부터 인가되는 가변된 소거블럭사이즈에 대한 프리디코딩신호를 디코딩하는 메인 로우 디코더와, 열과 행방향으로 다수의 메모리셀이 배열되고, 다수의 메모리셀이 열방향으로 분할된 다수의 메모리 블럭을 구비하며, 메인 로우 디코더로부터 출력되는 디코딩신호에 의해 다수의 메모리블럭중 해당하는 메모리블럭이 선택되어지는 메모리셀 어레이를 포함하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치를 제공하는 것을 특징으로 한다.
본 발명의 반도체 메모리장치에 있어서,
상기 소거블럭사이즈 가변회로는 외부로부터 커맨드를 입력하여 소거모드 명령신호를 출력하는 커맨드 레지스터와, 외부로부터 인가되는 로드신호에 따라서 외부로부터 인가되는 소거블럭크기에 대한 데이타를 입력하여 저장하는 블럭사이즈 레지스터와, 블럭사이즈 레지스터로부터 출력되는 소거블럭 크기에 대한 데이타를 입력하고, 커맨드 레지스터로부터 소거명령신호에 따라 블럭사이즈 레지스터로부터 소거블럭 크기에 대한 데이타를 디코딩하며, 디코딩된 가변된 소거블럭 크기에 대한 정보를 출력하는 블럭사이즈 디코더와, 외부로부터 로드신호에 따라서 외부로부터 소거할 블럭의 어드레스를 입력하여 저장하며, 블럭사이즈 디코더의 가변된 소거블럭크기에 대한 정보를 입력하여 메모리셀 어레이의 가변된 소거블럭의 어드레스를 출력하는 블럭어드레스 레지스터와, 블럭어드레스 레지스터로부터 가변된 소거블럭의 어드레스를 프리디코딩하여 메인 로우 디코더로 출력하는 프리디코더로 이루어지는 것을 특징으로 한다.
(작용)
본 발명의 불휘발성 메모리장치는 설계시 이미 정해진 소거블럭의 크기를 가변시켜 소거동작을 수행함으로써, 소거동작에 소요되는 시간을 최소화하여 소자의 전체적인 수행능력을 향상시킬 수 있다.
(실시예)
도 3 을 참조하면, 본 발명의 신규한 불휘발성 반도체메모리장치는 메인 로우 디코더(200)의 전단에 소거블럭사이즈 가변부(100)를 구성하여, 설계시 이미 정해진 소거블럭의 크기를 변경하여 주는 것이 가능하다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
도 1 은 본 발명의 실시예에 따른 소거블럭사이즈의 가변이 가능한 반도체 메모리장치의 블럭도를 도시한 것이다.
도 1 을 참조하면, 본 발명의 소거블럭사이즈의 가변이 가능한 반도체 메모리장치는 소거블럭 사이즈가변회로(100)와, 메인 로우디코더(200) 및 메모리 셀 어레이(400)로 이루어졌다.
도 1 을 참조하면, 본 발명의 소거블럭사이즈의 가변이 가능한 반도체 메모리장치는소거블럭 사이즈 가변회로(100)는 외부로부터 커맨드신호(6ch)에 의해 소거모드 명령신호(Sch)가 발생되면, 외부로부터 인가되는 소거블럭사이즈에 대한 데이터와 어드레스를 입력한다. 인가된 소거블럭사이즈에 따라 소거블럭사이즈를 결정하여 소거블럭사이즈에 대한 프리디코딩신호를 메인 로우디코더(200)로 출력한다.
메인 로우 디코더(200)는 소거블럭사이즈 가변회로(100)로부터 인가되는 가변된 소거블럭사이즈에 대한 프리디코딩신호를 디코딩하고 디코딩신호를 메모리셀 어레이(400)로 출력한다. 따라서, 메인 로우 디코더(200)로부터 출력되는 디코딩신호에 의해 메모리셀 어레이의 복수개의 블록중 소거될 블록들이 선택되어지고, 선택된 블록들에 저장된 데이터의 소거동작이 동시에 수행되어진다.
도 2 는 도 1 에 도시된 본 발명의 실시예에 따른 메인 로우디코더(200) 및 메모리셀 어레이(400)의 상세도를 도시한 것이다. 도 2 를 참조하면, 본 발명의 메모리 셀 어레이(400)는 낸드형으로서 열과 행방향의 매트릭스형태로 배열된 복수개의 메모리 셀로 구성된다. 메모리셀 어레이는 다수의 메모리셀이 열방향으로 분할된 다수의 메모리 블럭(400-1 ~ 400-i)으로 이루어지고, 각 메모리블럭(400-1 ~400-i)은 행방향으로 각 비트라인(B/Li)과 공통소오스라인(CSL)사이에 배열된 다수의 스트링(ST1-STi)으로 구성된다.
각 메모리블럭의 각 스트링(STi)는 각 비트라인(B/Li)과 공통 소오스라인(CSL)사이에 직렬연결된, 스트링 선택 트랜지스터(SST1), 소오스선택 트랜지스터(SST2, 그리고 상기 스트링 선택 트랜지스터(SST1)와 소오스선택 트랜지스터(SST2)사이의 다수의 메모리셀(M1-Mj)을 구비한다.
각 스트링(STi)에 있어서, 스트링선택 트랜지스터(SST1)의 드레인은 비트라인(B/Li)에 연결되고 게이트는 스트링선택라인(SSL1)에 공통 연결되고, 메모리셀 트랜지스터(M1-Mj)의 콘트롤 게이트는 각각 해당 워드라인(S0-Sj)에 연결되고, 각 스트링의 소오스선택 트랜지스터(SST2)의 게이트는 소오스선택라인(SSL2)에 연결되고 소오스는 공통소오스라인(CSL)에 공통 연결된다.
또한, 메모리셀 어레이(400)는 로우디코더(200)로부터 출력되는 디코딩신호에 의해 구동되어 각 스트링(STi)에 스트링 선택라인(SSL1), 워드라인(S0-Sj) 및 소오스선택라인(SSL2)을 통해 해당하는 선택신호를 인가하는 패스 트랜지스터부(300-1 ~ 300-i)를 더 포함한다.
메인 로우디코더(200)는 소거블럭사이즈 가변회로(100)의 출력신호(Pi, Qi, Ri)를 디코딩하여 메모리 셀 어레이(400내의 블럭들(400-1~400-i)중 해당 소거블럭을 선택하기 위한 디코딩신호를 출력한다. 메인 로우디코더(200)는 메모리 셀어레이(400)내의 블럭 수에 대응하여 배열되는 다수개의 로우 디코더부(200-1 -200-i)를 포함한다. 각 로우디코더부(200-1 - 200-i)는 소거블럭사이즈 가변회로(100)의 출력신호(Pi, Qi, Ri)중 해당하는 출력신호를 디코딩하여 최소크기의 소거블럭을 선택하기 위한 디코딩신호를 메모리셀 어레이(400)내의 대응하는 각 블럭(400-1 ~ 400-i)으로 출력한다.
각 로우 디코딩부(200-1 ~ 200-i)은 소거블럭사이즈 가변회로(100)의 출력신호(Pi, Qi, Ri)중 해당하는 출력신호를 입력하여 디코딩하는 디코딩수단(210)과, 디코딩수단(210)의 출력신호에 따라서 메모리셀 어레이(400)내의 블럭들중 해당 블럭의 해당 워드라인을 선택하기 위한 패스 트랜지스터수단(220)와, 프로그램동작시 워드라인에 고전압을 인가하기 위한 차아지 펌프수단(230)으로 구성된다.
도 2 를 참조하면, 각 로우디코딩부(200-1 ~ 200-i)의 디코딩수단(210)은 소거블럭사이즈 가변회로(100)의 출력신호(Pi, Qi, Ri)중 해당하는 출력신호를 입력하여 논리낸드하기위한 낸드 게이트(211)와, 낸드 게이트(211)의 출력신호를 반전시켜 패스 트랜지스터수단(220)으로 인가하기 위한 인버터(212)로 구성된다.
패스 트랜지스터수단(220)은 게이트에 전원전압(Vcc)이 인가되고 드레인이 상기 디코딩수단(210)의 인버터(212)의 출력이 인가되는 증가형(enhancement type) N형 모스 트랜지스터(221)와, 게이트에 전원전압(Vcc)이 인가되고 드레인이 상기 증가형 N형 모스 트랜지스터의 소오스에 연결되며 소오스가 메모리셀 어레이(400)의 각 블럭(400-1 ~ 400-i)의 패스트랜지스터부(300-1 ~ 300-i)에 연결된 공핍형(depletion type) N형 모스 트랜지스터(222)로 구성된다.
차아지 펌프수단(300)은 반도체 메모리장치에 사용되는 통상적인 차아지펌프회로이다.
도 3 은 도 1 에 도시된 본 발명의 실시예에 따른 반도체 메모리장치에 있어서, 소거블럭사이즈 가변이 가능한 반도체 메모리 장치의 회로(100)의 블럭도를 도시한 것이다.
도 3 을 참조하면, 소거블럭사이즈 가변회로(100)는 외부로부터 커맨드(6ch)를 입력하여 소거모드 명령신호(Scb)을 출력하는 커맨드 레지스터(110)와, 외부로부터 인가되는 로드신호(DLD)에 따라서 외부로부터 인가되는 소거블럭크기에 대한 데이타(BDi-BD7)를 입력하여 저장하는 블럭사이즈 레지스터(120)와, 블럭사이즈 레지스터(120)로부터 출력되는 소거블럭 크기에 대한 데이타(pA0-pA7)를 입력하고, 커맨드 레지스터(110)로부터 소거명령신호(Scb)에 따라 블럭사이즈 레지스터(120)로부터 소거블럭 크기에 대한 데이타(pA0-pA7)를 디코딩하며, 디코딩된 가변된 소거블럭 크기에 대한 정보(BSi)를 출력하는 블럭사이즈 디코더(130)와, 외부로부터 로드신호(XADL)에 따라서 외부로부터 소거할 블럭의 어드레스를 입력하여 저장하며, 블럭사이즈 디코더(130)의 가변된 소거블럭크기에 대한 정보(BSi)를 입력하여 메모리셀 어레이(400)의 가변된 소거블럭의 어드레스를 출력하는 블럭어드레스 레지스터(140)와, 블럭어드레스 레지스터(140)로부터 가변된 소거블럭의 어드레스를 프리디코딩하여 메인 로우 디코더(200)로 출력하는 프리디코더(150)로 이루어졌다.
도 4 는 도 3 의 소거블럭사이즈 가변회로(100)에 있어서, 블럭사이즈 레지스터(120)의 상세회로도를 도시한 것이다. 도 4 를 참조하면, 블럭사이즈 레지스터(120)는 외부로부터 인가되는 로드신호(DLD)와 블럭사이즈 데이타(BD0 - BD7)를 각각 입력하는 2진 카운터(121-1 - 121-7)과, 각 2진 카운터(121-1 - 121-7)의 각 출력을 반전시켜 블럭사이즈에 대한 데이타(pA0 - pA7)을 출력하기 위한 인버터(122-1 - 122-7)로 구성된다.
도 4 의 블럭사이즈 레지스터(120)는 외부로부터 인가되는 로드신호(DLD)에 따라 외부로부터 인가되는 블럭사이즈 데이타(BD0 - BD7)를 저장하고 블럭사이즈에 대한 데이타(pA0 - pA7)를 출력한다.
도 5 는 도 3 의 소거블럭사이즈 가변회로(100)에 있어서, 블럭사이즈 디코더(130)의 상세회로도를 도시한 것이다. 블럭사이즈 디코더(130)는 커맨드 레지스터(110)로부터 인가되는 소거모드 명령신호(Sch)에 따라 블럭사이즈 레지스터(120)로부터 인가되는 블럭사이즈 데이타(pA0 - pA7)를 입력하여 디코딩하는 디코더로서, 블럭사이즈 디코더(130)는 커맨드 레지스터(120)로부터 소거모드 명령신호(Scb)가 인가되면 블럭사이즈 레지스터(120)로부터 블럭사이즈 데이타(pA0 - pA7)를 입력하고, 블럭사이즈 데이타(pA0 - pA7)를 디코딩하여 소거블럭사이즈에 대한 디코딩신호(BS0-BSi)를 블럭어드레스 디코더(140)로 발생하는 복수개의 디코딩수단(131-1 ~ 131-i)로 이루어졌다.
블럭사이즈 디코더(130)의 각 디코딩수단(131-1 - 131-i)은 상기 블럭사이즈에 대한 데이타중 하위 4비트 데이타(pA0 - pA3)를 입력하는 제1낸드 게이트(131)와, 상기 블럭사이즈에 대한 데이타중 상위 4비트 데이타(pA4 - pA7)를 입력하는 제2낸드 게이트(132)와, 커맨드 레지스터(110)로부터 소거모드 명령신호(Scb)를 반전시켜 주는 제1반전 게이트(133)와, 상기 제1낸드 게이트(131), 제2낸드 게이트(132) 및 반전 게이트(NOT gate)(133)의 출력을 입력하는 제1노아 게이트(134)와, 상기 노아 게이트(134)의 출력과 다음단의 디코딩수단(131-2 - 131-i)의 디코딩신호(BS1 - BSi)를 입력하는 제2노아 게이트(135)와, 상기 제2노아 게이트(NOR32)의 출력을 반전시켜 소거블럭사이즈에 대한 디코딩신호(BS0 - BSi)를 출력하는 제2반전 게이트(136)로 구성된다.
상기한 바와같은 구조를 갖는 블럭사이즈 디코더(130)는 도 8 (G)에 도시된 바와같이 커맨드 레지스터(110)로부터 소거명령(Scb)이 인가되면, 도 8 (J)와 같은 소거블럭에 대한 디코딩신호(BS0 - BSi)를 출력한다. 즉, 블럭사이즈 레지스터(120)로부터 '00h' 의 블럭사이즈 데이타가 입력되면 모든 디코딩신호 BS0 - BSi 가 로우상태로 된다. 그리고, 블럭사이즈 데이타가 '01h' 이면 디코딩신호들중 BS0 , 블럭사이즈 데이타가 '02h' 이면 디코딩신호 BS0 와 BS1가, 블럭사이즈 데이타가 '03h' 이면 디코딩신호 BS0 - BS2가, 블럭사이즈 데이타가 '04h' 이면 디코딩신호 BS0 - BS3 가 각각 로우상태에서 하이상태로 전이(transition)된다.
도 6 은 도 3 의 소거블럭사이즈 가변회로(100)에 있어서, 블럭어드레스 레지스터(140)의 상세 회로도를 도시한 것이다. 블럭 어드레스 레지스터(140)는 외부로부터 인가되는 블럭어드레스신호(BA0 - BAi)를 외부로부터 인가되는 어드레스 로드신호(XALD)에 따라 저장하고, 블럭사이즈 디코더(130)로부터의 디코딩신호(BS0 - BSi)에 따른 소거 블럭 어드레스(A0, nA0) - (Ai, nAi)를 출력한다. 블럭어드레스 레지스터(140)는 소거블럭 어드레스를 저장하기 위한 복수개의 레지스터수단(140-1 - 140-i)으로 이루어졌다. 각 레지스터수단(140-1 - 140-i)은 각각의 소거블럭 어드레스(BA0-BAi)를 외부로부터 인가되는 어드레스 로드신호(XALD)에 따라 입력하는 2진 카운터(141)와, 상기 2진 카운터(141)의 출력을 반전시켜 주기 위한 제1반전 게이트(142)와, 제1반전 게이트(142)의 출력과 블럭사이즈 디코더(130)로부터의 디코딩신호(BSi)를 입력하는 제1노아 게이트(143)와, 상기 카운터(141)의 출력과 블럭사이즈 디코더(130)로부터의 디코딩신호(BSi)를 입력하는 제2노아 게이트(144)와, 제1노아 게이트(143)와 제2노아 게이트(144)의 출력을 각각 반전시켜 소거블럭 어드레스신호(Ai)와 반전소거블럭 어드레스신호(nAi)를 각각 출력하는 제3반전 게이트(145)와 제4반전 게이트(146)로 구성된다.
상기 블럭어드레스 레지스터(140)의 동작을 살펴보면, 블럭사이즈 디코더(130)로부터 모두 로우상태의 디코딩신호(BS0 -BSi)가 인가되면, 블럭어드레스 레지스터(140)의 출력중 nA0 - nAi 는 모두 로우상태로 된다. 디코딩신호중 BS0 만이 하이상태로 출력되는 경우, 입력어드레스(BA0-BAi)에 관계없이 디코딩신호 BS0 에 의해 출력 어드레스(A0, nA0)가 모두 하이상태로 된다. 디코딩신호중 BS0, BS1 이 하이상태로 출력되는 경우, 어드레스(A0, nA0), (A1, nA1)가 모두 하이상태로 되고, 디코딩신호중 BS0 - BS2 이 하이상태로 출력되는 경우, 어드레스(A0, nA0) - (A2, nA2)가 모두 하이상태로 된다. 이와같이 디코딩신호 BS0 - BSi 에 따라 블럭어드레스 레지스터(140)로부터 해당되는 어드레스신호가 하이상태로 출력된다. 이때, nAi 은 어드레스 Ai 의 반전 어드레스를 의미한다.
도 7 은 도 3 의 소거블럭사이즈 가변회로(100)에 있어서, 로우프리 디코더(150)의 상세 회로도를 도시한 것이다.
도 7 을 참조하면, 로우 프리디코더(150)는 블럭어드레스 레지스터(140)로부터 출력되는 어드레스신호(Ai, nAi)중 하위 3비트 어드레스(AO, A1, A2)를 입력하여 프리디코딩하고, 프리디코딩신호(P0-P7)를 메인 로우디코더(200)로 출력하는 Pi 어드레스에 대한 각 프리디코딩수단(150-1 ~ 150-n)으로 이루어졌다.
각 Pi 어드레스에 대한 프리디코딩수단(150-1 ~ 150-n)은 블럭어드레스 레지스터(140)로부터 출력되는 어드레스신호(Ai, nAi)중 하위 3비트 어드레스(AO, A1, A2)를 입력하여 논리낸드하고, 논리낸드한 값을 프리디코딩신호(P0-P7)로서 메인 로우디코더(200)로 출력하는 낸드 게이트(151)로 구성된다.
상기의 블럭어드레스 레지스터(140)로부터 출력되는 어드레스신호(Ai, nAi)중 하위 3비트 어드레스(AO, A1, A2)를 입력하여 프리디코딩신호(P0-P7)를 메인 로우디코더(200)로 출력한다. 도 7 의 로우 프리디코더(150)에는 어드레스 Pi 에 대한 것만 도시되어 있으나, Qi 및 Ri 어드레스에 대한 로우 디코더의 구성도 동일하다.
따라서, 프리로우 디코더(150)로부터 디코딩신호(Pi, Qi, Ri)는 메인 로우 디코더(200)에 인가되고, 메인 로우 디코더(200)는 디코딩신호(Pi, Qi, Ri)에 따라 메모리셀 어레이(400)의 복수 개의 블록중 해당하는 블록을 선택한다.
상기한 바와같은 본 발명의 실시예에 따른 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치의 동작을 도 8 에 도시된 동작 파형도를 참조하여 설명하면 다음과 같다.
먼저 블럭사이즈 변경모드를 위한 커맨드(6ch)가 도 8 (F)와 같이 외부로부터 인가되면 커맨드 레지스터(110)는 커맨드 플래그 Scb 가 로우상태에서 하이상태로 전이된다. 이어서, 소거되어야 할 블럭사이즈에 대한 데이타와 블럭 어드레스가 각각 블럭사이즈 레지스터(120) 및 블럭어드레스 레지스터(140)에 각각 인가된다. 블럭사이즈 레지스터(120)는 입력된 블럭사이즈 데이타가 '00h' 면 블럭사이즈 디코더의 출력(BS0 - BSi)가 모두 로우상태로 유지되고, 블럭사이즈 데이타가 '01h' 면 블럭사이즈 디코더의 출력 BS0 이 하이상태로 전이되며, 블럭사이즈 데이타가 '02h' 면 블럭사이즈 디코더의 출력 BS0, BS1 이 로우에서 하이상태로 전이된다.
블럭어드레스 레지스터(140)는 로우프리디코더에 의해 프리디코딩되어 선택된 메인 워드라인을 활성화시키게 된다. 이때, 블록사이즈에 대한 데이터를 디코딩하는 블록 사이즈 디코더(130)의 디코딩출력 BS0 - BSi 가 모두 로우상태이면 입력된 블럭어드레스에 의해 로우 프리디코더의 출력중 하나만이 로우상태에서 하이상태로 전이된다. 블럭사이즈 데이타의 디코딩 출력 BS1 이 하이상태이면 입력된 블럭어드레스중 반전 및 비반전 출력(nA0), (A0)가 모두 하이상태로 되어 로우프리디코더의 출력 P0 와 P1, P2 와 P3, P4 와 P5, P6 과 P7 이 한 쌍을 이루어 동시에 로우상태에서 하이상태로 전이된다.
또한, 입력된 블럭사이즈 레지스터의 디코딩출력 BS0 와 BS1 가 하이상태면 입력된 블럭어드레스중 최하위비트의 반전 출력 nA0 및 비반전출력 A0 과 그 다음 최하위비트의 반전출력 nA1 및 비반전출력 A1 이 모두 하이상태가 되어 로우프리디코더의출력 P0-P3 또는 P4-P7 이 동시에 로우상태에서 하이상태로 전이된다. 이상과 같이 입력된 블럭사이즈에 대한 데이타에 따라 활성화되는 로우프리디코더의 개수가 변하게 되고, 이에 따라 선택되는 메모리셀의 갯수 역시 변하게 된다.
상기한 바와같은 방법에 의한 메모리셀의 선택동작이 이루어지면 메모리셀에 대한 소거동작을 위한 커맨드(D0h)가 입력되고 메모리셀에 대한 소거동작이 수행된다, 이때 입력된 블럭사이즈 데이타에 따라 선택되어진 메모리셀이 모두가 동시에소거되어진다.
상기한 바와같은 본 발명에 따르면, 설계시 이미 정해진 소거블럭의 크기를 가변시켜 줄 수 있는 가변회로를 구비하여, 외부에서 입력되는 데이타에 따라 불휘발성 반도체메모리장치의 일시에 소거되는 메모리셀의 수를 변경시켜 줌으로써, 많은 양의 데이타를 일시에 소거할 수 있으며, 이에 따라 반도체 메모리소자의 능력을 향상시킬 수 있다.

Claims (10)

  1. 외부로부터 커맨드신호(6ch)에 의해 소거모드 명령신호(Sch)를 발생
    하고, 외부로부터 인가되는 소거블럭사이즈에 대한 데이터와 어드레스를 입력하여 소거블럭사이즈를 가변시켜주며, 가변된 소거블럭사이즈에 대한 프리디코딩신호(Pi, Qi, Ri)를 출력하는 소거블럭사이즈 가변회로(100)와,
    소거블럭사이즈 가변회로(100)로부터 인가되는 가변된 소거블럭사이즈에 대한 프리디코딩신호를 디코딩하는 메인 로우 디코더(200)와,
    열과 행방향으로 다수의 메모리셀이 배열되고, 다수의 메모리셀이 열방향으로 분할된 다수의 메모리 블럭(400-1 ~ 400-i)을 구비하며, 메인 로우 디코더(200)로부터 출력되는 디코딩신호에 의해 다수의 메모리블럭중 해당하는 메모리블럭이 선택되어지는 메모리셀 어레이(400)를 포함하는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 메인 로우디코더(200)는 메모리 셀어레이(400)내의 블럭 수에 대응하여 배열되는 다수개의 로우 디코더부(200-1 -200-i)를 포함하며, 각 로우 디코딩부(200-1 ~ 200-i)은 소거블럭사이즈 가변회로(100)의 출력신호(Pi, Qi, Ri)중 해당하는 출력신호를 입력하여 디코딩하는 디코딩수단(210)과, 디코딩수단(210)의 출력신호에 따라서 메모리셀 어레이(400)내의 블럭들중 해당 블럭의 해당 워드라인을 선택하기 위한 패스 트랜지스터수단(220)와, 프로그램동작시 워드라인에 고전압을 인가하기 위한 차아지 펌프수단(230)으로 이루어지는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
  3. 제 1 항에 있어서,
    상기 소거블럭사이즈 가변회로(100)는 외부로부터 커맨드(6ch)를 입력하여 소거모드 명령신호(Scb)을 출력하는 커맨드 레지스터(110)와,
    외부로부터 인가되는 로드신호(DLD)에 따라서 외부로부터 인가되는 소거블럭크기에 대한 데이타(BDi-BD7)를 입력하여 저장하는 블럭사이즈 레지스터(120)와,
    블럭사이즈 레지스터(120)로부터 출력되는 소거블럭 크기에 대한 데이타(pA0-pA7)를 입력하고, 커맨드 레지스터(110)로부터 소거명령신호(Scb)에 따라 블럭사이즈 레지스터(120)로부터 소거블럭 크기에 대한 데이타(pA0-pA7)를 디코딩하며, 디코딩된 가변된 소거블럭 크기에 대한 정보(BSi)를 출력하는 블럭사이즈 디코더(130)와,
    외부로부터 로드신호(XADL)에 따라서 외부로부터 소거할 블럭의 어드레스를 입력하여 저장하며, 블럭사이즈 디코더(130)의 가변된 소거블럭크기에 대한 정보(BSi)를 입력하여 메모리셀 어레이(400)의 가변된 소거블럭의 어드레스를 출력하는 블럭어드레스 레지스터(140)와,
    블럭어드레스 레지스터(140)로부터 가변된 소거블럭의 어드레스를 프리디코딩하여 메인 로우 디코더(200)로 출력하는 프리디코더(150)로 이루어지는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
  4. 제 3 항에 있어서,
    상기 소거블럭사이즈 가변회로(100)에 있어서, 블럭사이즈 레지스터(120)는 외부로부터 인가되는 로드신호(DLD)와 블럭사이즈 데이타(BD0 - BD7)를 각각 입력하는 2진 카운터(121-1 - 121-7)과, 각 2진 카운터(121-1 - 121-7)의 각 출력을 반전시켜 블럭사이즈에 대한 데이타(pA0 - pA7)을 출력하기 위한 인버터(122-1 - 122-7)로 구성되는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
  5. 제 3 항에 있어서,
    상기 소거블럭사이즈 가변회로(100)의 블럭사이즈 디코더(130)는 커맨드 레지스터(120)로부터 소거모드 명령신호(Scb)가 인가되면 블럭사이즈 레지스터(120)로부터 블럭사이즈 데이타(pA0 - pA7)를 입력하고, 블럭사이즈 데이타(pA0 - pA7)를 디코딩하여 소거블럭사이즈에 대한 디코딩신호(BS0-BSi)를 블럭어드레스 디코더(140)로 발생하는 복수개의 디코딩수단(131-1 ~ 131-i)로 이루어지는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
  6. 제 5 항에 있어서,
    블럭사이즈 디코더(130)의 각 디코딩수단(131-1 - 131-i)은 상기 블럭사이즈에 대한 데이타중 하위 4비트 데이타(pA0 - pA3)를 입력하는 제1낸드 게이트(131)와,
    상기 블럭사이즈에 대한 데이타중 상위 4비트 데이타(pA4 - pA7)를 입력하는 제2낸드 게이트(132)와,
    커맨드 레지스터(110)로부터 소거모드 명령신호(Scb)를 반전시켜 주는 제1반전 게이트(133)와,
    상기 제1낸드 게이트(131), 제2낸드 게이트(132) 및 반전 게이트(133)의 출력을 입력하는 제1노아 게이트(134)와,
    상기 노아 게이트(134)의 출력과 다음단의 디코딩수단(131-2 - 131-i)의 디코딩신호(BS1 - BSi)를 입력하는 제2노아 게이트(135)와,
    상기 제2노아 게이트(NOR32)의 출력을 반전시켜 소거블럭사이즈에 대한 디코딩신호(BS0 - BSi)를 출력하는 제2반전 게이트(136)로 구성되는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
  7. 제 3 항에 있어서,
    소거블럭사이즈 가변회로(100)의 블럭어드레스 레지스터(140)는 블럭어드레스 레지스터(140)는 외부로부터 인가되는 블럭어드레스신호(BA0 - BAi)를 외부로부터 인가되는 어드레스 로드신호(XALD)에 따라 저장하고, 블럭사이즈 디코더(130)로부터의 디코딩신호(BS0 - BSi)에 따른 소거 블럭 어드레스(A0, nA0) - (Ai, nAi)를 출력하는 복수개의 레지스터수단(140-1 - 140-i)으로 이루어지는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
  8. 제 7 항에 있어서,
    각 레지스터수단(140-1 - 140-i)은 각각의 소거블럭 어드레스(BA0-BAi)를 외부로부터 인가되는 어드레스 로드신호(XALD)에 따라 입력하는 2진 카운터(141)와,
    상기 2진 카운터(141)의 출력을 반전시켜 주기 위한 제1반전 게이트(142)와,
    제1반전 게이트(142)의 출력과 블럭사이즈 디코더(130)로부터의 디코딩신호(BSi)를 입력하는 제1노아 게이트(143)와,
    상기 카운터(141)의 출력과 블럭사이즈 디코더(130)로부터의 디코딩신호(BSi)를 입력하는 제2노아 게이트(144)와,
    제1노아 게이트(143)와 제2노아 게이트(144)의 출력을 각각 반전시켜 소거블럭 어드레스신호(Ai)와 반전소거블럭 어드레스신호(nAi)를 각각 출력하는 제3반전 게이트(145)와 제4반전 게이트(146)로 구성되는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
  9. 제 3 항에 있어서,
    소거블럭사이즈 가변회로(100)의 로우 프리디코더(150)는 블럭어드레스 레지스터(140)로부터 출력되는 어드레스신호(Ai, nAi)중 하위 3비트 어드레스(AO, A1, A2)를 입력하여 프리디코딩하고, 프리디코딩신호(P0-P7)를 메인 로우디코더(200)로 출력하는 Pi 어드레스에 대한 각 프리디코딩수단(150-1 ~ 150-n)으로 이루어지는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
  10. 제 9 항에 있어서,
    각 Pi 어드레스에 대한 프리디코딩수단(150-1 ~ 150-n)은 블럭어드레스 레지스터(140)로부터 출력되는 어드레스신호(Ai, nAi)중 하위 3비트 어드레스(AO, A1, A2)를 입력하여 논리낸드하고, 논리낸드한 값을 프리디코딩신호(P0-P7)로서 메인 로우디코더(200)로 출력하는 낸드 게이트(151)로 구성되는 것을 특징으로 하는 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치.
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