JP2766082B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2766082B2 JP2766082B2 JP3021879A JP2187991A JP2766082B2 JP 2766082 B2 JP2766082 B2 JP 2766082B2 JP 3021879 A JP3021879 A JP 3021879A JP 2187991 A JP2187991 A JP 2187991A JP 2766082 B2 JP2766082 B2 JP 2766082B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Description
【０００１】
【産業上の利用分野】本発明は、一括消去型のＥＥＰＲ
ＯＭ(電気的消去書込み可能型ＲＯＭ)であるフラッシュ
型ＥＥＰＲＯＭからなる半導体記憶装置に関する。
ＯＭ(電気的消去書込み可能型ＲＯＭ)であるフラッシュ
型ＥＥＰＲＯＭからなる半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、一括消去型のＥＥＰＲＯＭであ
るフラッシュ型ＥＥＰＲＯＭは、ＥＥＰＲＯＭを基本に
設計されている。したがって、フラッシュ型ＥＥＰＲＯ
Ｍは、書き込みも消去も電気的に行なうことができる。
ただし、フラッシュ型ＥＥＰＲＯＭの消去単位はチップ
一括あるいはブロック単位である。
るフラッシュ型ＥＥＰＲＯＭは、ＥＥＰＲＯＭを基本に
設計されている。したがって、フラッシュ型ＥＥＰＲＯ
Ｍは、書き込みも消去も電気的に行なうことができる。
ただし、フラッシュ型ＥＥＰＲＯＭの消去単位はチップ
一括あるいはブロック単位である。
【０００３】従来、フラッシュ型ＥＥＰＲＯＭからなる
半導体記憶装置は、各ブロックの動作試験を行う際に
は、まず、全メモリ領域に「０」を書き込んでから、消去
するブロックを１ブロックずつ順次選択して、ブロック
単位の消去動作と、消去するブロックと他のブロックと
の干渉がないこととを確認していた。
半導体記憶装置は、各ブロックの動作試験を行う際に
は、まず、全メモリ領域に「０」を書き込んでから、消去
するブロックを１ブロックずつ順次選択して、ブロック
単位の消去動作と、消去するブロックと他のブロックと
の干渉がないこととを確認していた。
【０００４】
【発明が解決しようとする課題】ところで、上記フラッ
シュ型ＥＥＰＲＯＭは、そのブロックのサイズの大きさ
にかかわらず上記ブロックの消去に約１秒を要する。そ
して、上記従来の半導体記憶装置は、消去するブロック
を１ブロックずつ選択して消去動作の試験を行なうの
で、上記半導体記憶装置が有するブロック数をＮ個とす
ると、消去動作の試験だけで、約Ｎ×１秒間の時間が必
要になる。したがって、１Ｍバイトの記憶容量を有し、
ブロックサイズが４Ｋバイトの半導体記憶装置の場合、
消去動作の試験に３２秒間もかかり、消去動作の試験の
コストが非常に高くなるという問題がある。
シュ型ＥＥＰＲＯＭは、そのブロックのサイズの大きさ
にかかわらず上記ブロックの消去に約１秒を要する。そ
して、上記従来の半導体記憶装置は、消去するブロック
を１ブロックずつ選択して消去動作の試験を行なうの
で、上記半導体記憶装置が有するブロック数をＮ個とす
ると、消去動作の試験だけで、約Ｎ×１秒間の時間が必
要になる。したがって、１Ｍバイトの記憶容量を有し、
ブロックサイズが４Ｋバイトの半導体記憶装置の場合、
消去動作の試験に３２秒間もかかり、消去動作の試験の
コストが非常に高くなるという問題がある。
【０００５】そこで、本発明の目的は、消去動作の試験
時間を短縮できて、消去動作の試験のコストを低減でき
る半導体記憶装置を提供することにある。
時間を短縮できて、消去動作の試験のコストを低減でき
る半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、複数のＥＥＰＲＯＭセ
ルを有するブロックを複数個有するＥＥＰＲＯＭセルア
レイと、上記ブロックに１対１に対応して、対応するブ
ロックのＥＥＰＲＯＭセルの消去を行なう消去ラインド
ライバを複数個有する消去ラインドライバアレイと、外
部から与えられたアドレス信号をデコードして、読み出
し時には特定のＥＥＰＲＯＭセルを選択する一方、ブロ
ック消去時には特定の消去ラインドライバを駆動するロ
ウデコーダを備える半導体記憶装置において、上記ロウ
デコーダは、外部から与えられたテスト信号を受ける
と、外部から与えられたアドレス信号に応じて、上記消
去ラインドライバアレイの偶数番目のすべての消去ライ
ンドライバを同時に駆動する信号と、上記消去ラインド
ライバアレイの奇数番目のすべての消去ラインドライバ
を同時に駆動する信号とを出力する消去ブロックデコー
ダを備え、上記消去ブロックデコーダを、読み出し/書
込み時のデコーダと兼用にしたことを特徴としている。
め、本発明の半導体記憶装置は、複数のＥＥＰＲＯＭセ
ルを有するブロックを複数個有するＥＥＰＲＯＭセルア
レイと、上記ブロックに１対１に対応して、対応するブ
ロックのＥＥＰＲＯＭセルの消去を行なう消去ラインド
ライバを複数個有する消去ラインドライバアレイと、外
部から与えられたアドレス信号をデコードして、読み出
し時には特定のＥＥＰＲＯＭセルを選択する一方、ブロ
ック消去時には特定の消去ラインドライバを駆動するロ
ウデコーダを備える半導体記憶装置において、上記ロウ
デコーダは、外部から与えられたテスト信号を受ける
と、外部から与えられたアドレス信号に応じて、上記消
去ラインドライバアレイの偶数番目のすべての消去ライ
ンドライバを同時に駆動する信号と、上記消去ラインド
ライバアレイの奇数番目のすべての消去ラインドライバ
を同時に駆動する信号とを出力する消去ブロックデコー
ダを備え、上記消去ブロックデコーダを、読み出し/書
込み時のデコーダと兼用にしたことを特徴としている。
【０００７】
【作用】上記ロウデコーダが備える消去ブロックデコー
ダは、外部から与えられたテスト信号を受けると、外部
から与えられたアドレス信号に応じて、上記消去ライン
ドライバアレイの偶数番目のすべての消去ラインドライ
バを同時に駆動する信号と、上記消去ラインドライバア
レイの奇数番目のすべての消去ラインドライバを同時に
駆動する信号とを出力するので、上記消去ラインドライ
バに１対１に対応するブロックのすべての消去動作の試
験が偶数番目のすべてのブロックの消去動作と奇数番目
のすべてのブロックの消去動作との２回の消去動作で完
了する。したがって、１ブロックずつ順次、消去動作の
試験を行う必要がある従来例と異なり、消去動作の試験
時間が短縮して、消去の試験のコストが低減する。
ダは、外部から与えられたテスト信号を受けると、外部
から与えられたアドレス信号に応じて、上記消去ライン
ドライバアレイの偶数番目のすべての消去ラインドライ
バを同時に駆動する信号と、上記消去ラインドライバア
レイの奇数番目のすべての消去ラインドライバを同時に
駆動する信号とを出力するので、上記消去ラインドライ
バに１対１に対応するブロックのすべての消去動作の試
験が偶数番目のすべてのブロックの消去動作と奇数番目
のすべてのブロックの消去動作との２回の消去動作で完
了する。したがって、１ブロックずつ順次、消去動作の
試験を行う必要がある従来例と異なり、消去動作の試験
時間が短縮して、消去の試験のコストが低減する。
【０００８】
【実施例】以下、本発明の半導体記憶装置を図示の実施
例により詳細に説明する。 図１は本発明の半導体記憶
装置の一実施例のＥＥＰＲＯＭセルアレイの一部を示す
回路図である。また、図２は上記ＥＥＰＲＯＭセルアレ
イの模式図である。図１,２に示すように、上記ＥＥＰ
ＲＯＭセルアレイが有するＥＥＰＲＯＭの消去ゲートは
消去ラインに接続している。また、上記ＥＥＰＲＯＭセ
ルのコントロールゲートはワードラインに接続してい
る。そして、上記ＥＥＰＲＯＭセルのソースとドレイン
はビットラインに接続している。また、表１は上記ＥＥ
ＰＲＯＭセルアレイから選択されたＥＥＰＲＯＭセルの
データの読み出し時およびデータの書き込み時およびデ
ータの消去時において、このＥＥＰＲＯＭセルに対応す
るワードラインとビットラインと消去ラインに印加する
電圧の設定値を示す。尚、上記ＥＥＰＲＯＭセルの非選
択時には、上記電圧の設定値はすべてＯＶである。
例により詳細に説明する。 図１は本発明の半導体記憶
装置の一実施例のＥＥＰＲＯＭセルアレイの一部を示す
回路図である。また、図２は上記ＥＥＰＲＯＭセルアレ
イの模式図である。図１,２に示すように、上記ＥＥＰ
ＲＯＭセルアレイが有するＥＥＰＲＯＭの消去ゲートは
消去ラインに接続している。また、上記ＥＥＰＲＯＭセ
ルのコントロールゲートはワードラインに接続してい
る。そして、上記ＥＥＰＲＯＭセルのソースとドレイン
はビットラインに接続している。また、表１は上記ＥＥ
ＰＲＯＭセルアレイから選択されたＥＥＰＲＯＭセルの
データの読み出し時およびデータの書き込み時およびデ
ータの消去時において、このＥＥＰＲＯＭセルに対応す
るワードラインとビットラインと消去ラインに印加する
電圧の設定値を示す。尚、上記ＥＥＰＲＯＭセルの非選
択時には、上記電圧の設定値はすべてＯＶである。
【０００９】
【表１】
【００１０】図３は、上記実施例の１Ｍビットのフラッ
シュ型ＥＥＰＲＯＭのブロック図である。ここでは、書
き込み用の電源電圧ＶPPと消去用の電源電圧ＶEEは外部
から直接に上記フラッシュ型ＥＥＰＲＯＭに供給するよ
うになっている。コマンドデコーダ４は、データバスを
通して上記フラッシュ型ＥＥＰＲＯＭに書き込まれるコ
マンドを識別して、上記フラッシュ型ＥＥＰＲＯＭの内
部動作の状態を決定する。上記内部動作の状態には、書
き込み動作の状態と読み出し動作の状態と消去動作の状
態等がある。ロウデコーダ２はロウプリデコーダとロウ
メインデコーダからなる。上記ロウメインデコーダは全
部で１０２４個ある。上記ロウメインデコーダの出力
は、上記ＥＥＰＲＯＭセルアレイからなるフラッシュセ
ルアレイ１のワードラインに接続している。消去ライン
ドライバアレイ３は３２個の消去ラインドライバ３０を
有している。１個の消去ラインドライバ３０は上記フラ
ッシュセルアレイ１の１０２４本の消去ラインのうち３
２本の消去ラインを同時にドライブするようになってい
る。そして、上記ロウメインデコーダ内で生成する中間
デコード信号が上記消去ラインドライバ３０をドライブ
するようになっている。図４に上記フラッシュセルアレ
イ１の構成を示す。上記フラッシュセルアレイ１は３２
個のブロックからなり、１個のブロックは複数のＥＥＰ
ＲＯＭセルを有している。また、１個のブロックに、３
２本のワードラインと１２８本のビットラインを接続し
ている。また、１個のブロックは１個の消去ラインドラ
イバ３０に対応している。そして、上記１個の消去ライ
ンドライバ３０は、上記１個のブロックが有する複数の
ＥＥＰＲＯＭセルの消去を行なう。
シュ型ＥＥＰＲＯＭのブロック図である。ここでは、書
き込み用の電源電圧ＶPPと消去用の電源電圧ＶEEは外部
から直接に上記フラッシュ型ＥＥＰＲＯＭに供給するよ
うになっている。コマンドデコーダ４は、データバスを
通して上記フラッシュ型ＥＥＰＲＯＭに書き込まれるコ
マンドを識別して、上記フラッシュ型ＥＥＰＲＯＭの内
部動作の状態を決定する。上記内部動作の状態には、書
き込み動作の状態と読み出し動作の状態と消去動作の状
態等がある。ロウデコーダ２はロウプリデコーダとロウ
メインデコーダからなる。上記ロウメインデコーダは全
部で１０２４個ある。上記ロウメインデコーダの出力
は、上記ＥＥＰＲＯＭセルアレイからなるフラッシュセ
ルアレイ１のワードラインに接続している。消去ライン
ドライバアレイ３は３２個の消去ラインドライバ３０を
有している。１個の消去ラインドライバ３０は上記フラ
ッシュセルアレイ１の１０２４本の消去ラインのうち３
２本の消去ラインを同時にドライブするようになってい
る。そして、上記ロウメインデコーダ内で生成する中間
デコード信号が上記消去ラインドライバ３０をドライブ
するようになっている。図４に上記フラッシュセルアレ
イ１の構成を示す。上記フラッシュセルアレイ１は３２
個のブロックからなり、１個のブロックは複数のＥＥＰ
ＲＯＭセルを有している。また、１個のブロックに、３
２本のワードラインと１２８本のビットラインを接続し
ている。また、１個のブロックは１個の消去ラインドラ
イバ３０に対応している。そして、上記１個の消去ライ
ンドライバ３０は、上記１個のブロックが有する複数の
ＥＥＰＲＯＭセルの消去を行なう。
【００１１】上記ロウデコーダ２のロウプリデコーダの
構成を図５に示す。上記ロウプリデコーダはアンドゲー
トとナンドゲートとインバータを備えている。上記ロウ
プリデコーダは、消去テスト用のテスト信号ＴＥＳＴと
アドレス入力信号Ａ7〜Ａ16または反転したアドレス入
力信号／Ａ7〜／Ａ16を受けて、デコード信号／Ｗ(i,j,
k),／Ｖ(i,j),／Ｕ(i,j,k),Ｒ(i,j)を上記ロウメインデ
コーダに出力する。ここで、上記i,j,kの値は０または
１である。１個のロウメインデコーダと１個のＥＥＰＲ
ＯＭセルと１個の消去ラインドライバ３０との結線図を
図６に示す。上記ロウメインデコーダは、上記ロウプリ
デコーダからのデコード信号／Ｗ(i,j,k),／Ｖ(i,j),／
Ｕ(i,j,k),Ｒ(i,j)と上記コマンドデコーダ４からの／
ＥＲＡＳＥ信号を受けて、ワードライン選択信号ＷＳを
上記ＥＥＰＲＯＭセルに出力する。また、上記消去ライ
ンドライバ３０は、上記ロウメインデコーダが上記デコ
ード信号／Ｖ(i,j),／Ｗ(i,j,k)をデコードして生成す
る中間デコード信号を受けて、駆動する。上記ロウプリ
デコーダと上記ロウメインデコーダからなるロウデコー
ダ２は、消去動作を試験する消去テスト時に上記消去ラ
インドライバ３０を選択して駆動する消去ブロックデコ
ーダを兼ねている。
構成を図５に示す。上記ロウプリデコーダはアンドゲー
トとナンドゲートとインバータを備えている。上記ロウ
プリデコーダは、消去テスト用のテスト信号ＴＥＳＴと
アドレス入力信号Ａ7〜Ａ16または反転したアドレス入
力信号／Ａ7〜／Ａ16を受けて、デコード信号／Ｗ(i,j,
k),／Ｖ(i,j),／Ｕ(i,j,k),Ｒ(i,j)を上記ロウメインデ
コーダに出力する。ここで、上記i,j,kの値は０または
１である。１個のロウメインデコーダと１個のＥＥＰＲ
ＯＭセルと１個の消去ラインドライバ３０との結線図を
図６に示す。上記ロウメインデコーダは、上記ロウプリ
デコーダからのデコード信号／Ｗ(i,j,k),／Ｖ(i,j),／
Ｕ(i,j,k),Ｒ(i,j)と上記コマンドデコーダ４からの／
ＥＲＡＳＥ信号を受けて、ワードライン選択信号ＷＳを
上記ＥＥＰＲＯＭセルに出力する。また、上記消去ライ
ンドライバ３０は、上記ロウメインデコーダが上記デコ
ード信号／Ｖ(i,j),／Ｗ(i,j,k)をデコードして生成す
る中間デコード信号を受けて、駆動する。上記ロウプリ
デコーダと上記ロウメインデコーダからなるロウデコー
ダ２は、消去動作を試験する消去テスト時に上記消去ラ
インドライバ３０を選択して駆動する消去ブロックデコ
ーダを兼ねている。
【００１２】上記構成において、読み出し動作時には、
データを読み出そうとするＥＥＰＲＯＭセルのアドレス
入力信号に対応するロウプリデコーダのデコード信号／
Ｕ(i,j,k),／Ｖ(i,j),／Ｗ(i,j,k),Ｒ(i,j)が選択され
る。そして、上記ロウプリデコーダは、デコード信号／
Ｗ(i,j,k),／Ｖ(i,j),／Ｕ(i,j,k),Ｒ(i,j)を上記ロウ
メインデコーダに出力する。すると、上記ロウメインデ
コーダはワードライン選択信号ＷＳを出力して、上記デ
ータを読み出そうとするＥＥＰＲＯＭセルのワードライ
ンを選択する。このとき、コマンドデコーダ４が出力す
る／ＥＲＡＳＥ信号によって、全ての消去ラインは非選
択状態になっている。
データを読み出そうとするＥＥＰＲＯＭセルのアドレス
入力信号に対応するロウプリデコーダのデコード信号／
Ｕ(i,j,k),／Ｖ(i,j),／Ｗ(i,j,k),Ｒ(i,j)が選択され
る。そして、上記ロウプリデコーダは、デコード信号／
Ｗ(i,j,k),／Ｖ(i,j),／Ｕ(i,j,k),Ｒ(i,j)を上記ロウ
メインデコーダに出力する。すると、上記ロウメインデ
コーダはワードライン選択信号ＷＳを出力して、上記デ
ータを読み出そうとするＥＥＰＲＯＭセルのワードライ
ンを選択する。このとき、コマンドデコーダ４が出力す
る／ＥＲＡＳＥ信号によって、全ての消去ラインは非選
択状態になっている。
【００１３】ブロック消去動作時には、上記ロウプリデ
コーダは、上記フラッシュセルアレイ１のうち消去する
ブロックのアドレス入力信号に対応するデコード信号／
Ｗ(i,j,k),／Ｖ(i,j),／Ｕ(i,j,k),Ｒ(i,j)を上記ロウ
メインデコーダに出力する。すると、上記ロウメインデ
コーダは、上記デコード信号／Ｗ(i,j,k)と／Ｖ(i,j)を
デコードした中間デコード信号を生成して、上記消去す
るブロックに対応する消去ラインドライバをドライブす
る。そして、上記消去ラインドライバは、上記ブロック
が有する複数のＥＥＰＲＯＭセルの消去を行なう。この
とき、コマンドデコーダ４が出力する／ＥＲＡＳＥ信号
によって、全てのワードラインは非選択状態になってい
る。
コーダは、上記フラッシュセルアレイ１のうち消去する
ブロックのアドレス入力信号に対応するデコード信号／
Ｗ(i,j,k),／Ｖ(i,j),／Ｕ(i,j,k),Ｒ(i,j)を上記ロウ
メインデコーダに出力する。すると、上記ロウメインデ
コーダは、上記デコード信号／Ｗ(i,j,k)と／Ｖ(i,j)を
デコードした中間デコード信号を生成して、上記消去す
るブロックに対応する消去ラインドライバをドライブす
る。そして、上記消去ラインドライバは、上記ブロック
が有する複数のＥＥＰＲＯＭセルの消去を行なう。この
とき、コマンドデコーダ４が出力する／ＥＲＡＳＥ信号
によって、全てのワードラインは非選択状態になってい
る。
【００１４】上記ブロックの消去動作を試験するテスト
モード時には、コマンドデコーダ４は、／ＥＲＡＳＥ信
号を出力して、ブロック消去動作時と同様に全てのワー
ドラインを非選択状態にする。このとき、図５に示すロ
ウプリデコーダにテスト信号ＴＥＳＴが印加され、アド
レス入力信号Ａ12が消去ブロックデコーダを兼ねるロウ
デコーダ２のロウプリデコーダとロウメインデコーダを
通して、消去ラインドライバ３０に伝わる。したがっ
て、上記アドレス入力信号Ａ12が「０」のときには、上記
消去ラインドライバアレイ３の偶数番目のすべての消去
ラインドライバ３０が駆動する一方、上記アドレス入力
信号Ａ12が「１」のときには、上記消去ラインドライバア
レイ３の奇数番目のすべての消去ラインドライバ３０が
駆動する。このため、上記消去ラインドライバ３０に１
対１に対応するブロックのすべての消去動作の試験を、
偶数番目のすべてのブロックの消去動作と奇数番目のす
べてのブロックの消去動作との２回の消去動作で完了で
きる。すなわち、上記すべてのブロックの消去動作の確
認を約２秒で行なうことができる。したがって、１ブロ
ックずつ順次、消去動作の試験を行なう必要がある従来
例と異なり、消去動作の試験時間を大巾に短縮できる。
したがって、上記消去動作の試験のコストを低減でき
る。また、上記消去動作の試験の際に、１つおきのブロ
ックの消去動作の確認を行なうので、隣接するブロック
同士の相互干渉がないことの確認を行なうことができ
る。さらに、読み出し時に動作するロウデコーダ１が消
去ブロックデコーダを兼ねているので、読み出しテスト
時に上記消去ブロックデコーダを兼ねるロウデコーダ１
の動作確認を行なうことができる。したがって、上記フ
ラッシュ型ＥＥＰＲＯＭの内部回路の動作確認を非常に
効率良く行なうことができる。
モード時には、コマンドデコーダ４は、／ＥＲＡＳＥ信
号を出力して、ブロック消去動作時と同様に全てのワー
ドラインを非選択状態にする。このとき、図５に示すロ
ウプリデコーダにテスト信号ＴＥＳＴが印加され、アド
レス入力信号Ａ12が消去ブロックデコーダを兼ねるロウ
デコーダ２のロウプリデコーダとロウメインデコーダを
通して、消去ラインドライバ３０に伝わる。したがっ
て、上記アドレス入力信号Ａ12が「０」のときには、上記
消去ラインドライバアレイ３の偶数番目のすべての消去
ラインドライバ３０が駆動する一方、上記アドレス入力
信号Ａ12が「１」のときには、上記消去ラインドライバア
レイ３の奇数番目のすべての消去ラインドライバ３０が
駆動する。このため、上記消去ラインドライバ３０に１
対１に対応するブロックのすべての消去動作の試験を、
偶数番目のすべてのブロックの消去動作と奇数番目のす
べてのブロックの消去動作との２回の消去動作で完了で
きる。すなわち、上記すべてのブロックの消去動作の確
認を約２秒で行なうことができる。したがって、１ブロ
ックずつ順次、消去動作の試験を行なう必要がある従来
例と異なり、消去動作の試験時間を大巾に短縮できる。
したがって、上記消去動作の試験のコストを低減でき
る。また、上記消去動作の試験の際に、１つおきのブロ
ックの消去動作の確認を行なうので、隣接するブロック
同士の相互干渉がないことの確認を行なうことができ
る。さらに、読み出し時に動作するロウデコーダ１が消
去ブロックデコーダを兼ねているので、読み出しテスト
時に上記消去ブロックデコーダを兼ねるロウデコーダ１
の動作確認を行なうことができる。したがって、上記フ
ラッシュ型ＥＥＰＲＯＭの内部回路の動作確認を非常に
効率良く行なうことができる。
【００１５】尚、本実施例では、書き込み用の電源電圧
ＶＰＰと消去用の電源電圧ＶEEを外部から直接に上記フ
ラッシュ型ＥＥＰＲＯＭに供給したが、電源電圧ＶCCを
印加した内部発生回路を上記フラッシュ型ＥＥＰＲＯＭ
に設けて、この内部発生回路から書き込み用の電源電圧
ＶPPと消去用の電源電圧ＶEEを発生するようにしてもよ
い。
ＶＰＰと消去用の電源電圧ＶEEを外部から直接に上記フ
ラッシュ型ＥＥＰＲＯＭに供給したが、電源電圧ＶCCを
印加した内部発生回路を上記フラッシュ型ＥＥＰＲＯＭ
に設けて、この内部発生回路から書き込み用の電源電圧
ＶPPと消去用の電源電圧ＶEEを発生するようにしてもよ
い。
【００１６】
【発明の効果】以上の説明より明らかなように、本発明
の半導体記憶装置は、ロウデコーダが備える消去ブロッ
クデコーダが、外部から与えられたテスト信号を受ける
と、外部から与えられたアドレス信号に応じて、上記消
去ラインドライバアレイの偶数番目のすべての消去ライ
ンドライバを同時に駆動する信号と、上記消去ラインド
ライバアレイの奇数番目のすべての消去ラインドライバ
を同時に駆動する信号とを出力するので、上記消去ライ
ンドライバに１対１に対応するブロックのすべての消去
動作の試験が偶数番目のすべてのブロックの消去動作と
奇数番目のすべてのブロックの消去動作との２回の消去
動作で完了できる。したがって、１ブロックずつ順次、
消去動作の試験を行う必要がある従来例と異なり、消去
動作の試験時間を短縮できて、消去動作の試験のコスト
を低減できる。
の半導体記憶装置は、ロウデコーダが備える消去ブロッ
クデコーダが、外部から与えられたテスト信号を受ける
と、外部から与えられたアドレス信号に応じて、上記消
去ラインドライバアレイの偶数番目のすべての消去ライ
ンドライバを同時に駆動する信号と、上記消去ラインド
ライバアレイの奇数番目のすべての消去ラインドライバ
を同時に駆動する信号とを出力するので、上記消去ライ
ンドライバに１対１に対応するブロックのすべての消去
動作の試験が偶数番目のすべてのブロックの消去動作と
奇数番目のすべてのブロックの消去動作との２回の消去
動作で完了できる。したがって、１ブロックずつ順次、
消去動作の試験を行う必要がある従来例と異なり、消去
動作の試験時間を短縮できて、消去動作の試験のコスト
を低減できる。
【図１】 本発明の実施例のＥＥＰＲＯＭセルアレイの
一部を示す回路図である。
一部を示す回路図である。
【図２】 上記実施例のＥＥＰＲＯＭセルアレイの模式
図である。
図である。
【図３】 上記実施例の１Ｍビットのフラッシュ型ＥＥ
ＰＲＯＭのブロック図である。
ＰＲＯＭのブロック図である。
【図４】 上記実施例のＥＥＰＲＯＭセルアレイからな
るフラッシュセルアレイの構成図である。
るフラッシュセルアレイの構成図である。
【図５】 上記実施例のロウプリデコーダの構成図であ
る。
る。
【図６】 上記実施例のロウメインデコーダとＥＥＰＲ
ＯＭセルと消去ラインドライバとの結線図である。
ＯＭセルと消去ラインドライバとの結線図である。
１ フラッシュセルアレイ ２ ロウデコーダ ３ 消去ラインドライバアレイ ４ コマンドデコーダ
Claims (1)
- 【請求項１】 複数のＥＥＰＲＯＭセルを有するブロッ
クを複数個有するＥＥＰＲＯＭセルアレイと、上記ブロ
ックに１対１に対応して、対応するブロックのＥＥＰＲ
ＯＭセルの消去を行なう消去ラインドライバを複数個有
する消去ラインドライバアレイと、外部から与えられた
アドレス信号をデコードして、読み出し時には特定のＥ
ＥＰＲＯＭセルを選択する一方、ブロック消去時には特
定の消去ラインドライバを駆動するロウデコーダを備え
る半導体記憶装置において、 上記ロウデコーダは、 外部から与えられたテスト信号を受けると、外部から与
えられたアドレス信号に応じて、上記消去ラインドライ
バアレイの偶数番目のすべての消去ラインドライバを同
時に駆動する信号と、上記消去ラインドライバアレイの
奇数番目のすべての消去ラインドライバを同時に駆動す
る信号とを出力する消去ブロックデコーダを備え、 上記消去ブロックデコーダを、読み出し/書込み時のデ
コーダと兼用にしたことを特徴とする半導体記憶装置。
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| JP3021879A JP2766082B2 (ja) | 1991-02-15 | 1991-02-15 | 半導体記憶装置 |
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