KR100472741B1 - 판독 및 기입을 동시에 행할수 있는 비휘발성 메모리용 뱅크 아키 텍춰 - Google Patents

판독 및 기입을 동시에 행할수 있는 비휘발성 메모리용 뱅크 아키 텍춰 Download PDF

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Abstract

플래시메모리 디바이스는 두개 또는 그 이상의 뱅크로 분리된다. 각 뱅크는 복수의 섹터를 가지고 있다. 각 섹터는 플래시 메모리셀을 포함한다. 각 뱅크는 내부 상태머신에 의해 제어되는 내부 어드레스 시퀀서 또는 입력 어드레스 버퍼로부터 어드레스를 선택적으로 수신하는 디코더를 가지고 있다. 각 뱅크에 대한 출력 데이터는 판독 감지 증폭기 또는 검증 감지 증폭기에 통신될 수 있다. 판독 감지 증폭기는 출력버퍼에 연결되고, 검증 감지 증폭기는 상태머신에 연결된다. 한 뱅크가 기입명령을 수신할때, 내부 상태머신은 제어를 통해 프로그래밍 및 소거 동작을 시작한다. 한 뱅크가 프로그래밍 및 소거동작을 수행하는 동안 다른 뱅크는 판독동작을 위해 엑세스 될 수 있다.

Description

판독 및 기입을 동시에 행할수 있는 비휘발성 메모리용 뱅크 아키 텍춰{BANK ARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND WRITING}
본 발명은 비휘발성 메모리 분야에 관한 것이다. 보다 특별하게, 본 발명은 동시적인 판독 및 기입동작을 가능케하는 구성을 갖는 비휘발성 메모리 어레이에 관한 것이다.
도 1은 본 발명에 따른 메모리 디바이스의 블록 선도.
도 2는 도 1에 도시된 뱅크 0, 뱅크 1 및 디코더들에 대한 상세 블록 선도.
도 3A 및 도 3B는 도 1의 섹터 디코더의 디코더 로직에 대한 개략도.
도 4는 도 1의 메모리 디바이스를 프로그래밍하는 방법을 예시하는 흐름도.
도 5는 도 1의 상태머신이 프로그래밍 시퀀스를 수행하는 과정을 설명하는 흐름도.
도 6은 도 1의 메모리 디바이스를 소거하는 방법을 설명하는 흐름도.
도 7A 및 도 7B는 도 1의 상태머신이 소거 시퀀스를 수행하는 과정을 설명하는 흐름도.
도 8은 본 발명의 동시적인 판독/기입 기능을 설명하는 시간선도.
[상세한설명]
도 1은 동시적인 판독 및 기입 동작을 수행하는 비휘발성 메모리 디바이스(100)를 예시한다. 메모리 디바이스(100)은 19비트 어드레스 입력(102), 8비트 데이터 입력/출력(데이터), 전원입력 (도 1에는 도시않됨) 및 제어입력 (도 1에는 도시않됨)을 포함한다. 제어입력은 칩 인에이블(Chip Enable), 출력 인에이블(Out Enable) 및 기입 인에이블(Write Enable)을 포함한다. 칩 인에이블 신호는 칩의 제어로직 및 입력버퍼를 작동시킨다. 칩 인에이블이 표명(assert)되지 않을때, 메모리 디바이스는 스탠바이 모드에서 동작한다. 출력 인에이블은 판독 싸이클 동안 입/출력 버퍼를 통해 디바이스의 출력을 게이트(gate)하는데 사용된다. 기입 인에이블은 메모리 디바이스의 기입 기능을 인에이블시키는데 사용된다. 한 실시예에서, 도 1의 모든 구성요소들은 단일의 집적회로칩에 구성된다.
어드레스 입력(102)은 버퍼(104)에 의해 수신되며, 이 버퍼(104)는 어드레스를 멀티플렉서(106),(108)에 전송한다. 메모리 디바이스(100)는 상태머신 및 제어로직(122)에 의해 제어되는 어드레스 시퀀서(110)를 포함한다. 한 실시예에서, 어드레스 시퀀서는 상태머신 및 제어로직(122)의 일부가 된다. 어드레스 시퀀서(110)의 출력은 멀티플렉서(106),(108) 모두에 전송되는 어드레스이다. 어드레스 시퀀서(110)는 소거 시퀀스동안 순차적인 어드레스를 발생시키는데 사용된다. 멀티플렉서(106)의 출력, 즉 상위 어드레스 UA는 X 디코드(112)와 Y 디코드(114)에 전송된다. 멀티플렉서(108)의 출력, 즉 하위 어드레스 LA는 X 디코드(118) 및 Y 디코드(120)에 전송된다. 멀티플렉서(106)는 제어신호 BO_SEL에 응답하여, 버퍼(104)로부터의 어드레스와 어드레스 시퀀서(110)로부터의 어드레스 사이에서 선택을행한다. 멀티플렉서(108)는 선택신호 B1_SEL에 근거하여, 어드레스 버퍼(104)로부터의 어드레스와 어드레스 시퀀서(110)로부터의 어드레스 사이에서 선택을 행한다. 선택신호 BO_SEL 및 B1_SEL은 상태머신 및 제어로직(122)에 의해 발생된다.
뱅크 0 및 뱅크 1은 플래시 메모리셀 어레이(또는 세트)이다. 그러나, 다른 비휘발성 메모리들 역시 본 발명의 범주내에 든다. 뱅크 0에 대한 어드레스 디코드 로직은 X 디코드(112) 및 Y 디코드(114)를 포함한다.
X 디코드(112)는 워드라인 디코더 및 섹터 디코더를 포함한다. 워드라인 디코더는 어드레스 비트 UA[6:14]를 수신하고, 섹터 디코더는 어드레스 비트 UA[15:18]를 수신한다. Y 디코드(114)는 비트라인 디코더 및 Y 게이팅을 포함한다. 비트라인 디코더는 어드레스 비트 UA[0:5]를 수신한다.
뱅크 1에 대한 어드레스 디코드 로직은 X 디코드(118) 및 Y 디코드(120)를 포함한다. X디코드(118)는 워드라인 디코더 및 섹터 디코더를 포함한다. 워드라인 디코더는 어드레스 비트 LA[6:14]를 수신하고, 섹터 디코더는 어드레스 비트 LA[15:18]를 수신한다. Y 디코드(120)는 비트라인 디코더 및 Y 게이팅을 포함한다. 비트라인 디코더는 어드레스 비트 LA[0:5]를 수신한다. 한 실시예에서, 버퍼(102)는 디코딩되는 어드레스를 저장하는 래치를 포함한다. 다른 실시예에서, 상기 래치는 상기 디코더들의 부분이 될 수 있다.
도 1은 3개의 입력, 즉 부스터 0 (132), VPXGG 펌프(134) 및 VCC를 갖는 멀티플렉서(130)를 보이고 있다. VPXGG 펌프(134)는 조정된(regulated) 양(+)전위를 발생하여, 워드라인을 경유하여 선택된 플래시 메모리 셀의 제어 게이트에 공급하는 양(+)전원이다. 본 기술분야에 공지된 많은 다른 전압 펌프들도 본 발명에 적용될 수 있다. VPXGG 펌프(134)에 포함될 수 있는 기술에 대한 상세한 설명이 참고자료로써 언급된 발명 명칭이 "조정된 양전위를 제어 하기 위한 레귤레이터 회로를 갖는 VPP 전원"인 미국특허 번호 제5,291,446호에 기재되어 있다. 판독시 워드라인을 승압(boost)시키기 위해 부스터 0(132)이 사용된다. 멀티플렉서(130)는 상태 머신 및 제어로직(122)으로부터 선택신호를 수신하며, 그것의 3개의 입력 중 하나를 선택해서 X 디코드(112)를 통해 뱅크 0의 워드라인에 전송한다. 멀티 플렉서(130)의 출력은 VPXG0로 표시했다.
도 1은 간략화를 위해 3개의 입력(132),(134) 및 VCC가 하나의 멀티플렉서에 연결된 것으로 도시했다. 보다 상세한 예가 참고자료로써 언급된 명칭이 "고속 3-상태 부스터 회로"인 미국특허 출원번호 제08/560,459 (1995.11.17)에 예시되어 있다. 본 기술분야에 공지된 많은 부스터 회로 및 선택 회로들이 본 발명에 적절히 사용될 수 있다.
도 1은 또한 3개의 입력, 즉 부스터 1(136), VPXGG 펌프(134) 및 VCC를 갖는 멀티 플렉서(138)를 포함한다. 부스터 1(136)은 부스터 0(132)와 흡사하다. 멀티플렉서(138)는 멀티플렉서(130)와 흡사하게 동작하며, 상태머신 및 제어로직(122)으로부터 선택신호를 수신한다. 멀티플렉서(138)의 출력은 X 디코드(118)를 경유하여 뱅크 1의 워드라인에 전송되는 VPXG1이다. 멀티플렉서(130)를 채용한 목적은 메모리셀의 특별 뱅크에서 수행되는 동작에 의거한 3개의 파워라인들 사이에서의 스위칭을 위해서이다.
VPPIG 펌프(142)는 고전압을 메모리셀의 드레인에 전송하기 위해 사용되는 고전압 펌프이다. VPPIG 펌프(142)의 출력은 멀티플렉서(140) 및 (144)에 전송된다. 이 두 멀티플렉서는 또한 입력으로서 VCC를 갖는다. 멀티플렉서(140) 및 (144)는 상태머신 및 제어로직(122)으로부터의 신호들에 근거하여 입력들 사이에서 스위칭한다. 멀티플렉서(140)의 출력은 VPPI0이며, 멀티플렉서(144)의 출력은 VPPI1이다. 정상적인 판독 동작시, VPPI1 및 VPPI0는 VCC에 연결된다. VPPI0는 N-채널 트랜지스터(152)의 게이트에 연결된다. VPPI1은 N-채널 트랜지스터(154)의 게이트에 연결된다. 트랜지스터(152)의 소오스는 Y디코드(114), 멀티플렉서(170),(172)에 연결된다. 트랜지스터(152)의 드레인은 D펌프(160) 및 트랜지스터(154)의 드레인에 연결된다. D펌프(160)는 드레인 전원이다. 본 기술분야에 공지된 다양한 드레인 전원들이 본 발명에 사용될 수 있다. 드레인 펌프의 한 예가 참고자료로 언급된, 명칭이 "드레인 전원"이며 발명자가 반 버스커크(Van Buskirk)등인 미국특허 번호 제5,263,000호에 기술되어 있다. 트랜지스터(154)의 소오스가 멀티플렉서(170) 및 (172)에 연결된다. 트랜지스터(154)의 소오스가 또한, 뱅크 1에서의 비트 라인들을 엑세스하도록 Y디코드(120)에 연결된다. 멀티플렉서(170) 및 (172)의 연결부는 뱅크 0과 뱅크 1로부터 데이터 판독을 위한 경로를 제공한다. 멀티플렉서(170)는 상태머신 및 제어로직(122)으로 부터의 신호 RSA_SEL를 이용, 두개의 입력 신호 중 하나를 선택적으로 선정하여 판독 감지증폭기(174)에 전송한다. 멀티플렉서(172)는 상태머신 및 제어로직(122)으로 부터의 선택 신호 VSA_SEL를 이용하여, 그의 두개의 입력신호중 하나가 검증 감지 증폭기(175)에 선택적으로 전송될 수 있도록 한다. 따라서, 두개의 트랜지스터(152),(154) 및 두개의 멀티플렉서(170), (172)는 뱅크 0 또는 뱅크 1에서의 선택된 셀의 드레인에 전압을 선택적으로 전송하고, 뱅크 0 또는 뱅크 1로부터 데이터를 선택적으로 판독하는데 사용된다.
뱅크 0 또는 뱅크 1로 부터의 데이터는 판독감지증폭기(174) 또는 검증감지증폭기(176)에 전송될 수 있다. 이들 두 감지증폭증폭기들은 상태머신 및 제어로직(122)과 서로 교신할 수 있게 된다. 뱅크 0으로 부터의 데이터가 검증감지증폭기(176)에 전송되는 동안 뱅크 1로 부터의 데이터는 판독감지증폭기(174)에 전송될 수 있다. 검증감지증폭기(176)의 출력은 상태머신 및 제어로직(122)에 전송되어, 특정 바이트가 프로그래밍 또는 소거되었는지를 검증하는데 이용된다.
판독감지증폭기(174)로부터의 데이터는 멀티플렉서(180)에 전송된다. 멀티플렉서(180)의 제2 입력은 상태머신 및 제어로직(122)으로부터의 상태정보를 포함한다. 멀티플렉서(180)에 대한 선택신호는 상태머신 및 제어로직(122)에 의해 제공된다.
입/출력 버퍼(182)는 메모리 디바이스(100)에 및 이로부터 데이터를 입력 및 출력하는데 이용된다. 뱅크들중 어떤 뱅크에서 판독이 수행되는 동안, 멀티플렉서(180)는 판독감지증폭기(174)로부터 입/출력 버퍼(182)에 출력을 전송한다. 소거 또는 프로그래밍 시퀀스동안, 멀티플렉서(180)는 상태정보를 입/출력 버퍼(182)에 전송하여 외부 프로세서가 소거 또는 프로그래밍에 관한 상태에 대해 메모리 디바이스(100)를 조사할 수 있도록 한다.
메모리 디바이스(100)는 또한 부(-) 펌프(190)를 포함하는데, 이 펌프는 상태머신 및 제어로직(122)에 의해 선택되는 뱅크 0 또는 뱅크 1의 워드라인을 경유하여 선택된 메모리셀의 게이트를 제어하도록 비교적 높은 부(-) 전압을 발생시키는데 사용된다. 따라서, 부(-) 펌프(190)는 X 디코더들과 서로 통신한다. 부(-) 펌프의 한 예가 참고자료로 언급된, 명칭이 "저 전원 부(-)충전펌프"인 미국특허 출원번호 제08/559,705호에 기술되어 있다.
상태머신 및 제어로직(122)은 판독, 기입 및 프로그래밍 동작에 대한 제어를 제공한다. 뱅크 0과 뱅크 1 사이에서의 선택을 위해 사용되는 많은 선택라인들이 상태머신 및 제어로직(122)에 의해 제어된다. 대안적으로, 섹터 디코더들로부터의 출력이 메모리 셀들의 뱅크들사이에서 선택을 행하는데 사용될 수 있다.
메모리 디바이스(100)는 내부에 수록된 프로그래밍 시퀀스를 이용하여 프로그래밍되며, 소거 시퀀스를 이용하여 소거된다. 이들 시퀀스들은 프로세서가 프로그래밍 또는 소거동작을 시작할 수 있도록 하며, 프로그래밍 또는 소거 시퀀스가 수행되는 동안에도 다른 과업들을 수행할 수 있도록 한다. 프로그래밍 및 소거 시퀀스들은 상태머신 및 제어로직(122)에 의해 제어되며, 이 상태머신 및 제어로직(122)은 명령 레지스터를 사용하여 각 시퀀스의 시작을 관리한다. 소거 및 프로그래밍 동작들은 단지 명령 레지스터를 통해서는 엑세스되는데, 이 명령 레지스터는 디바이스의 동작을 관리하는 내부 상태 머신을 제어한다. 명령들은 메모리 디바이스(100)로의 데이터 입력을 통해 명령 레지스터에 기입된다.
한 뱅크가 프로그래밍되는 동안, 다른 뱅크는 판독 동작을 위해 엑세스될 수 있다. 예컨대, 뱅크 1에서 바이트의 프로그래밍 동안, 상태머신 및 제어로직(122)은 멀티플렉서(108)가 디코더(118) 및 (120)로의 전송을 위해 버퍼(104)로 부터 어드레스를 선택하도록 한다. 뱅크 1의 출력은 멀티플렉서(172)를 통해 검증감지증폭기(176)에 전송될 수도 있다. 뱅크 0에로의 판독 동작시, 상태머신 및 제어로직(122)은 디코더(112) 및 (114)로의 전송을 위해 멀티플렉서(106)에 버퍼(104)로부터 어드레스를 선택하도록 지시한다. 뱅크 0의 출력은 멀티플렉서(170)를 통해 판독감지증폭기(174)에 전송될 수도 있다. 판독감지증폭기(174)의 출력은 멀티플렉서(180)를 통해 입/출력버퍼(182)에 전송될 수도 있다.
마찬가지로, 뱅크 0에서의 섹터의 소거시에, 상태머신 및 제어로직(122)은 멀티플렉서(106)가 어드레스 시퀀서(110)로부터 어드레스를 선택할 수 있게한다. 어드레스 시퀀서(110)는 각 바이트가 프로그래밍 될 수 있도록 특정 섹터에서 모든 바이트들을 싸이클링하는데 사용된다. 이 섹터는 계속해서 소거된다. 소거후, 어드레스 시퀀서는 이 소거섹터의 각 바이트를 검증하기 위해 어드레스들은 발생시키는데 사용될 수 있다. 뱅크 0이 소거되고 그리고 멀티플렉서(106)가 어드레스 시퀀서(110)로부터 어드레스를 선택하는 동안 멀티플렉서(108)를 이용하여 어드레스 시퀀서(11))로 부터의 어드레스 보다는 버퍼(104)로 부터의 어드레스를 선택함으로써 뱅크 1에서 판독이 수행될 수 있다. 뱅크 0에 대한 소거방법의 검증동작시, 상태 머신 및 제어로직(122)은 검증감지증폭기(172)를 이용하여 데이터를 검증할 수 있으며, 뱅크 1로부터의 판독 데이터는 판독감지증폭기(174)에 전송될 수 있다. 따라서, 각 뱅크는 멀티플렉싱 될 수 있는 두개의 입력 어드레스 경로 및 두개의 출력 데이터 경로를 가지게 되어, 한 뱅크가 판독되는 것과 동시에 다른 뱅크는 기입될 수 있게 된다.
도 2는 뱅크 0, 뱅크 1 및 관련 디코더들을 보다 상세히 나타낸 것이다. 뱅크 0은 14개의 섹터(섹터 0 - 섹터 13)를 포함하는데, 각 섹터는 64K바이트를 갖는다. 이 섹터들은 쌍으로 그룹지어져 있다. 각 쌍은 워드라인 디코더와 섹터 디코더를 공유한다. 뱅크 0의 우수의 섹터 모두는 비트라인 디코더(230)를 공유하며, 기수의 모든 뱅크들은 비트라인 디코더(232)를 공유한다. 섹터 디코더(202)는 어드레스 비트 A15, A16, A17 및 A18를 수신한다. 만일 이들 4개의 신호에 근거하여 섹터 디코더(202)가 엑세스 되는 어드레스가 섹터 0에 있는 것으로 판단하는 경우, 섹터 디코더(202)는 섹터 0로직을 선택(선택 0)하기 위해 섹터 인에이블 신호를 전송하는데, 상기 섹터 0로직은 워드 라인 디코더(202)와 비트 라인 디코더(230)가 섹터 0에서 특정 바이트를 엑세스 할 수 있게 한다. 마찬가지로, 만일 섹터 디코드 로직(202)이 어드레스 A15, A16, A17 및 A18이 섹터 1에서 바이트를 엑세스하는 것으로 판단하는 경우, 섹터 디코더(202)는 섹터 1로직을 선택(선택1)하기 위해 섹터인에이블 신호를 전송하며, 상기 섹터 1로직은 워드라인 디코더(204)와 비트 라인 디코더(232)가 섹터 1에서 바이트를 엑세스할 수 있게 한다.
섹터 2 및 섹터 3은 섹터 디코더(206) 및 워드라인 디코더(208)를 공유한다. 섹터 디코더(206)는 어드레스 비트 A15, A16, A17 및 A18을 수신한다. 만일 이들 4개의 신호에 근거하여, 섹터 디코더(206)가 엑세스되는 어드레스가 섹터 2에 있는 것으로 판단하는 경우, 섹터 디코더(206)는 섹터 2로직을 선택(선택2)하기 위해 선택 인에이블 신호를 전송하는데, 상기 섹터 2로직은 워드라인 디코더(208)및 비트라인 디코더(230)가 섹터 2에서 특정 바이트를 엑세스 할 수 있게 한다. 마찬가지로, 만일 섹터 디코더(206)가 어드레스 A15, A16, A17 및 A18이 섹터 3에서 바이트를 엑세스 하는 것으로 판단하는 경우, 섹터 디코더(206)는 섹터 3 로직을 선택(선택 3) 하기 위해 섹터 인에이블 신호를 전송하는데, 상기 섹터 3로직은 워드라인 디코더(208) 및 비트 라인 디코더(232)가 섹터 3에서 바이트를 엑세스 할 수 있게 한다.
마찬가지로, 섹터 4 및 섹터 5는 섹터 디코더(210) 및 워드라인 디코더(212)를 공유한다. 섹터 디코더(210)는 어드레스 비트 A15, A16, A17 및 A18을 수신하며, 섹터 4로직을 선택(선택4) 및 섹터 5로직을 선택(선택 5)하기위해 섹터 인에이블 신호를 전송하여 섹터 4 및 5가 엑세스 되도록 한다. 섹터 6 및 섹터 7은 섹터 디코더(214) 및 워드라인 디코더(216)를 공유한다. 섹터 디코더(214)는 어드레스 비트 A15, A16, A17 및 A18을 수신하며, 섹터 6로직을 선택(선택 6) 및 섹터 7로직을 선택(선택 7)하기위해 섹터 인에이블 신호를 전송하여 섹터 6 및 섹터 7이 엑세스 되도록 한다. 섹터 8 및 섹터 9는 섹터 디코더(218) 및 워드라인 디코더(220)를 공유한다. 섹터 디코더(218)는 어드레스 비트 A15, A16, A17 및 A18을 수신하며, 섹터 10로직을 선택(선택 10) 및 섹터 11 로직을 선택(선택 11)하기 위해 섹터 인에이블 신호를 전송하여 섹터 10 및 섹터 11이 엑세스되도록 한다. 섹터 12 및 섹터 13은 섹터 디코더(226) 및 워드라인 디코더(228)를 공유한다. 섹터 디코더(226)는 어드레스 비트 A15, A16, A17 및 A18을 수신하며, 섹터 12 로직을 선택(선택 12) 및 섹터 13 로직을 선택(선택 13) 하기 위해 섹터 인에이블신호를 전송하여 섹터 12 및 섹터 13이 엑세스되도록 한다.
뱅크 1 은 두개의 섹터, 즉 섹터 14 및 섹터 15를 포함하며, 이들 두 섹터는 64K 바이트를 포함한다. 섹터 14 및 섹터 15는 섹터 디코더(230) 및 워드 라인 디코더(232)를 공유한다. 섹터 디코더(230)는 어드레스 비트 A15, A16, A17 및 A18 을 수신하며, 섹터 14 로직을 선택(선택 14) 및 섹터 15 로직을 선택(선택 15)하기 위해 섹터 인에이블 신호를 전송하여 섹터 14 및 섹터 15가 엑세스되도록 한다. 비트 라인 디코더(234)는 섹터 14를 어드레스 하는데 사용되고 비트라인 디코더(236)는 섹터 15를 어드레스하는 데 사용된다. 서로 다른 수의 섹터, 서로 다른 수의 섹터당 바이트등을 비롯한 뱅크 0 및 뱅크 1 에 대한 다른 적절한 구성을 포함할 수 있는 다양한 실시예들이 응용될 수 있다. 추가로, 데이터는 바이트, 워드 또는 기타 적절한 량으로 엑세스될 수 있다.
전술한 바와 같이, 섹터 디코더들(202, 206, 210, 214, 218, 222) 각각은 각 섹터에 섹터 인에이블신호를 전송하는데 이용된다. 도 3A 및 도3B는 섹터 디코드 장치의 개략도이다. NAND 게이트(302)가 3개의 입력을 갖는다. 제 1 입력은 어드레스 비트 A16 이거나 또는 그것의 상보 A16B 로 될 수 있다.(예컨대, A16=0 이면 A16B=1 이며, A16B는 인버터를 사용하여 구해진다). NAND 게이트(302)로의 제 2 입력은 어드레스 비트 A17이거나 또는 그것의 상보 A17B로 될 수 있다. NAND 게이트(302)로의 제 3 입력은 어드레스 비트 A18 이거나 또는 그것의 상보 A18B로 될 수 있다.
NAND 게이트(302)의 출력은 인버터(304)에 전송된다. 인버터(304)의 출력은 NAND 게이트(306) 및 NAND 게이트(310)의 입력이 된다. NAND 게이트(306)로의 추가 입력은 A15B 이다. NAND 게이트(306)의 출력은 인버터(308)로의 입력이 된다. 인버터(308)의 출력은 특정 섹터 디코더와 관련된 섹터쌍들중 우수 섹터에 대한 섹터 인에이블 신호가 된다. NAND 게이트(310)로의 다른 입력은 어드레스 비트 A15 이다. NAND 게이트(310)의 출력은 인버터(312)로의 입력이 된다. 인버터(312)의 출력은 특정 섹터 디코더와 관련돤 섹터쌍들중 기수 섹터에 대한 섹터 인에이블 신호가 된다. 하기 표 1 은 섹터들의 어드레싱을 예시한 것이다. 예컨데, 섹터 0 에서의 바이트는 모두 0 인 어드레스 비트 A15, A16, A17 및 A18 을 가질 수 있다.
도 3A 에서 볼 수 있는 바와 같이, NAND 게이트(302)로의 입력들 각각은 두개의 가능성을 가지고 있다. 디코드 회로와 관계하는 특정 섹터들에 근거하여 특정입력들이 선정된다. 예컨데, 도 3B는 섹터 0 및 섹터 1 과 관계하는 섹터 디코더 회로(202)를 보여주고 있다. 섹터 디코더 회로(202)는 NAND 게이트(302)로의 입력으로서 A16B, A17B 및 A18B 를 이용한다. 만일 어드레스 A[18:15]가 [0,0,0,0]과 같으면, 인버터(308)의 출력인 신호 S0가 표명될 것이다. 만일 어드레스 A[18:15]가 [0,0,0,1]과 같으면, 신호 S1이 표명된다(인버터(312)의 출력). 디코더들(206, 210, 214, 218, 222, 226 및 230) 각각은 도 3A 및 도 3B와 같은 구조를 가지고 있으며, 차이점은 각 디코더에 대한 NAND 게이트(302)로의 입력이다. 표 2 는 섹터 디코더들 각각에 대한 NAND 게이트(302)의 입력을 보여주고 있다.
도 4 는 메모리 디바이스(100)의 유저가 뱅크 0 또는 뱅크 1 에서 바이트를 프로그래밍하는데 수행되는 단계를 예시한 것이다. 먼저, 유저는 어떤 필요한 제어입력(402)을 요청해야 한다. 즉, 유저는 그 제어입력을 이용하여 메모리 디바이스(100)를 프로그래밍 모드로 설정해야 한다. 유저라는 의미는 메모리에 엑세스를 추구하는 프로세서 또는 다른 구성요소를 의미한다. 이어서, 유저는 프로그램 셋업 명령을 입력하고(단계 404) 그 다음 프로그램 명령을 입력한다(단계 406). 다른 실시예로써 단계 402, 404 및 406 을 한 명령에 결합시키는 것을 포함할 수 있다. 상기 프로그램 셋업 명령은 디바이스가 어드레스된 바이트의 자동프로그래밍을 행하도록 한다. 단계 406 후, 상태머신 및 제어로직(122)은 프로그래밍 시퀀스를 수행한다. 프로그래밍 시퀀스가 수행되는 동안 유저는 메모리 디바이스(100) 상태를 검사할 수 있다(단계 408). 프로그래밍 시퀀스가 끝난 후, 프로그래밍 동작이 완료된다(단계 410). 메모리(100)는 바이트 또는 워드로 프로그래밍된다.
도 5 는 상태머신 및 제어로직(122)에 의해 제어되는 프로그래밍 시퀀스의 흐름도이다.
유저가 셋업명령을 기입하면(단계 404), 상태머신은 그 셋업명령을 수신한다(단계 502). 유저가 프로그램 명령을 기입하면(단계 406), 상태머신은 그 프로그램 명령을 수신한다(단계 504). 이때, 유저는 프로그램 될 바이트의 어드레스를 어드레스 입력(102)에 기입한다. 이어서, 메모리 디바이스(100)는 상태머신 및 제어로직(122)의 제어하에서 프로그램 검증을 수행한다(단계 506). 즉, 바이트를 프로그램 하기에 앞서, 디바이스는 바이트에 있는 비트가 이미 프로그램되었는지를 판단한다. 만일 필요한 비트가 이미 프로그램되었으면(단계 508), 나머지 프로그램단계들을 수행할 필요가 없어 프로그래밍이 완료된다(단계 510).
만일 모든 필요한 비트가 프로그램되지 않았으면, 펄스 카운터가 초기화 된다(단계 512). 단계 514 에서, 프로그래밍 펄스가 필요한 비트들에 인가되어 이 비트들이 프로그래밍된다. 단계 516 에서, 상기 프로그래밍된 바이트가 검증된다. 즉, 프로그래밍이 성공적이었는지 판단된다. 단계 516 에서, 디바이스는 각 뱅크로부터 바이트를 판독하여 감지 증폭기(176)에 전송된다. 단계 518 에서, 상태머신 및 제어로직(122)은 프로그래밍이 성공적이었는지 판단한다. 만일 성공적이었다면, 프로그래밍 시퀀스는 완료된다(단계 520). 만일 그렇지 않았다면, 펄스 카운터가 증분(increment)된다(단계 522). 펄스 카운터는 상태머신 로직에 내장된다. 펄스 카운터가 증분된후, 펄스 카운터가 최대의 허용값에 있는지를 판단한다(단계 524). 한예로서의 최대의 허용값은 250 펄스이다. 만일 최대값에 도달하였으면, 프로그래밍 시퀀스는 실패되고 메모리 디바이스(100)는 정체(hang)된다(단계 526). 만일 펄스 카운터가 최대값에 도달하였으면, 프로그래밍 단계(단계 514)가 추가의 펄스로 다시 수행된다. 이러한 흐름은 전술한 바와 같이 단계 516 및 518 에서 계속 진행된다.
프로그램 동작동안, 상태머신은 어드레스 비트 A[15:18]을 이용하여 프로그램된 바이트가 어떤 섹터내에 있는지를 판단한다. 바이트가 어떤 섹터에 있는지를 확인함으로써 상태머신은 바이트가 어떤 뱅크에 있는지를 알 수 있게 된다. 정확한 뱅크를 알므로써, 상태머신은 B0_SEL 또는 B1_SEL(도1 참조)이 버퍼(104)로 부터 어드레스를 선택할 수 있게 한다.
검증단계동안, 상태머신 및 제어로직(122)은 VSA_SEL 이 적절한 뱅크로 부터 출력을 선택할 수 있게 하여 그 데이터를 검증감지증폭기(176)에 전송하도록 한다. 상태머신 및 제어로직(122)은 또한 정확한 제어 신호를 멀티플렉서(130, 138, 140, 144)에 전송한다. 만일 프로그램된 바이트가 뱅크 0 에 있으면, 유저는 뱅크 0 을 판독할 수 없다. 유저는 프로그래밍 시퀀스가 완료될 때까지 계속해서 데이터를 검사할 수 있다(단계 408). 이 시점에서, 유저는 뱅크 0 으로부터 판독할 수 있다. 그러나, 뱅크 0 에 대해 프로그램 시퀀스가 수행되면, 유저는 뱅크 1 로 부터 판독할 수 있다. 마찬가지로, 뱅크 1 에서 바이트가 프로그래밍 되면, 유저는 뱅크 0 으로부터 판독할 수 있다.
도 6 은 유저가 메모리 디바이스(100)의 섹터를 소거하는 단계를 예시한 것이다.
첫단계 602 에서, 적절한 제어입력을 인가한다. 유저는 소거셋업명령을 전송하고(단계 604) 그리고 이어서 소거 명령(단계 606)을 전송한다. 다른 실시예로써, 단계 602, 604 및 606 은 하나의 단계로 결합될 수도 있다. 단계 606후에, 상태머신 및 제어로직(112)의 제어하에서 소거 시퀀스가 시작된다. 소거 시퀀스가 진행되면, 유저는 그 상태를 조사할 수 있다(단계 608). 한 실시예에서, 데이터 비트들중 하나가 상태비트로서 지정될 수 있다. 이 상태비트는 소거 동작이 완료될 때까지 로직 0 으로 될 것이다. 소거 동작의 완료하에서, 그 상태비트상의 데이터는 소정 시간주기동안 로직 1 이 될 것이다. 소거 시퀀스가 끝난후 소거가 완료된다(단계 610).
도 7A 및 도 7B는 상태머신 및 제어로직(122)에 의해 제어되는 소거 시퀀스의 흐름을 예시한 것이다. 유저가 도 6 의 단계 604 에서 소거셋업명령을 기입할 때, 상태 머신은 그 셋업명령을 수신한다(단계 712). 유저가 단계 606에서 소거명령을 기입하면, 상태머신은 그 소거 명령을 수신한다(단계 714). 이때, 유저는 소거될 섹터의 어드레스를 어드레스 입력(102)에 기입한다. 한 실시예에서, 메모리 디바이스(100)는 유저가 어느 시간에 1개 섹터 이상을 소거할 수 있게 해준다. 그 경우에, 유저는 1개 어드레스 이상을 기입해야 할 것이다.
메모리 디바이스가 어떤 섹터를 소거하기전, 그 섹터에 있는 모든 비트들은 프로그래밍 되어야 한다. 단계 716 내지 734 는 소거에 앞서 모든 바이트들을 프로그래밍하는 프로세서의 일부분이다. 단계 716 에서, 상태머신 및 제어로직(122)은 어드레스 섹터에 있는 제 1 바이트가 프로그래밍되었는지를 검증한다. 즉, 제 1 바이트의 어드레스가 어드레스 시퀀서(110)를 통해 디코더들에 전송되고, 어드레스된 데이터는 검증감지 증폭기(172)에 전송된다. 단계 718 에서, 상태머신 및 제어로직(122)은 그 바이트가 (예컨대, 그 바이트에 있는 데이터가 OOH로)완벽하게 프로그래밍 되었는지를 판단한다. 만일 그 바이트의 데이터가 완벽하게 프로그래밍 되었으면, 그 디바이스는 상기 바이트가 섹터에 있는 마지막 어드레스 이었는지를 판단한다(단계 720). 만일 그러하면, 그 섹터는 완벽하게 프로그래밍되고 그 디바이스는 소거를 시작할 준비 상태에 있게 된다. 화살표 721 은 도 7A 의 흐름도를 도 7B의 흐름도에 연결시키는 것이다. 따라서, 상기 마지막 어드레스가 단계 720에 도달했을 때 그 흐름은 화살표 721 을 따라 도 7B 에 기술된 단계로 진행된다. 만일 상기 마지막 어드레스가 도달되지 않았으면, 어드레스 시퀀서(110)는 증분되며 단계 716 및 단계 718이 반복된다.
만일 단계 718에서 상태머신 및 제어로직 122가 상기 바이트가 프로그래밍되지 않음을 판단하면, 그 바이트는 다음의 단계에서 프로그래밍된다. 단계 726 에서, 그 바이트는 프로그래밍되고, 단계 728 에서 상태머신 및 제어로직(122)은 그 바이트가 바람직하게 프로그래밍되었는지를 검증한다. 만일 그 바이트가 바람직하게 프로그래밍되었으면(단계 730), 그 디바이스는 단계 720 으로 진행되어 그 바이트가 상기 섹터에 있는 마지막 바이트 인지를 판단한다. 만일 그 바이트가 바람직하지 않게 프로그래밍되었으면(단계 730), 펄스카운터가 증분된다(단계 732). 만일 펄스 카운터가 그것의 최대값에 있으면 (단계 734), 메모리 디바이스(100)는 정체된다. 만일 펄스 카운터가 그것의 최대값에 있지 않으면, 시퀀스는 다시 단계 726 로 되돌아가며 그 바이트를 프로그래밍하기 위한 또 다른 시도가 이루어진다. 어드레싱된 섹터에 있는 모든 바이트들이 프로그래밍된 후, 그 섹터는 소거될 것이다.
단계 740(도 7B)에서, 어드레스 시퀀서(110)는 다시 그 섹터의 첫번째 어드레스로 초기화되고, 펄스 카운터는 리세팅된다. 단계 742 에서, 그 어드레싱된 섹터는 플래시 메모리들에 대하여 본 기술분야에 공지된 일반적인 방법으로 소거된다. 단계 744 에서, 그 디바이스는 섹터에 있는 첫번째 바이트가 과도하게 소거되었는지를 판단한다. 만일 그렇지 않았으면, 단계 746 에서 그 디바이스는 과도하게 소거된 것으로 여겨지는 바이트가 그 섹터에 있는 마지막 바이트인지를 판단한다. 만일 마지막 바이트가 아니면, 어드레스 시퀀서(110)는 증분되고, 다음 바이트가 과도하게 소거되었는지에 대해 검토된다. 만일 어떤 바이트가 과도하게 소거된 것으로 판단되면, 단계 770 에서 그 과도소거를 보상하기 위한 보정이 수행된다. 이 보정은 과도소거된 플래시 메모리 셀에 대해 본 기술분야에서 공지된 많은 표준기술들중 하나로 될 수 있다. 단계 770 에 앞서서, 펄스 카운터가 리세팅된다. 단계 722 에서, 그 시스템은 과도소거된 셀이 바람직하게 설정되었는지를 검증한다. 만일 누설전류가 없으면(단계 774), 그 시퀀스는 다시 단계 746 으로 돌아가며, 이것이 섹터에 있는 마지막 바이트인지를 판단한다. 추가로, 펄스 카운터는 이것이 단계 770 이전에 가졌던 값으로 다시 세팅된다. 만일 여전히 누설전류가 있으면, 펄스 카운터는 단계 776 에서 증분된다. 단계 778 에서, 그 시스템은 펄스 카운터가 그것의 최대값에 있는지를 판단한다. 만일 그러하면, 시스템은 정체된다(단계 780). 만일 펄스 카운터가 그 최대값에 있지 않으면, 시스템은 다시 단계 770 으로 돌아가 과도소거에 대한 보정을 수행한다.
모든 바이트들이 과도하게 소거되지 않은 것으로 판단되면, 시스템은 바이트 별로 소거 검증을 수행한다.
만일 특정 바이트가 FFH 이면, 그 특정 바이트에 대한 소거는 성공적인 것으로 된다(단계 750). 그 바이트가 성공적으로 소거되었음을 판단한후, 상태머신은 상기 바이트가 섹터에 있는 마지막 바이트인지를 판단한다(단계 754). 만일 그것이 마지막 바이트이면, 소거가 완료된다(단계 756). 만일 마지막 바이트가 아니면, 어드레스 시퀀서가 증분되고(단계 758), 시퀀스는 다시 단계 750 으로 돌아가서 다음 바이트를 검증한다. 만일 단계 752 에서 데이터가 FFF가 아닌 것(예컨데 소거가 성공적이지 않았음)으로 판단되면, 펄스 카운터는 증분된다(단계 760). 만일 펄스 카운터가 그것의 최대값으로 증분되면(단계 762), 시스템은 정체된다(단계 764). 만일 펄스 카운터가 그것의 최대값으로 증분되지 않았으면, 그 시스템은 다시 단계 742 로 돌아간다.
시스템이 소거검증을 수행하는 동안 플래시 메모리셀을 엑세스하는데 이용되는 어드레스가 어드레스 시퀀서(110)에 의해 발생된다. 그러므로, 상태머신 및 제어로직(122)은 BO_SEL 또는 B1_SEL을 이용하여, 멀티플렉서(106) 또는 (108)가 어드레스 시퀀서(100)로 부터 어드레스를 선택할 수 있게 한다.
전술한 소거 시퀀스는 한 섹터를 소거하는 것으로 기술되었다. 다른 대안들로써, 복수의 섹터들을 소거하거나 또는 섹터들의 전체 뱅크를 소거하는 것을 포함할 수 있다. 각 대안에서, 도 6 및 도 7 의 방법은 적절히 변경될 수 있다. 예컨대, 소거전 검증이 각 섹터에 대해 수행될 수 있으며, 전체 소거가 각 섹터들을 검증하는 것을 포함할 수 있다.
도 8 은 본 발명의 장점을 예시하는 흐름선도이다. 예시 목적으로써, 유저가 섹터 1 에 대해 소거 시퀀스를 수행하는 것으로 가정한다. 따라서, 뱅크 0 은 시간 T0 에서 소거 시퀀스를 시작할 것이다. 이 소거 시퀀스는 시간 t4 에서 완료될 것이다. 시간 t0 에서 시간 t4 까지의 시간주기에서, 판독동작시에는 뱅크 0 은 이용가능하지 않다. 그러나, 뱅크 1 은 판독동작동안 이용가능하다. 유저는 시간 t1 에 뱅크 1 로 부터 판독을 요청하고 시간 t2 에서 그 판독으로 부터 데이터를 수신할 수 있다. 따라서, 하나의 뱅크가 동작을 수행하는 동안, 다른 뱅크는 판독동작을 위해 엑세스될 수 있다.
도 1 과 관련하여 기술한 실시예는 두개의 뱅크를 가지고 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 본 발명은 3개 또는 그 이상의 뱅크를 포함할 수 있다. 각 뱅크는 자체의 어드레스 멀티플렉서를 가질 수 있으며, 판독 감지증폭기 또는 검증감지증폭기에 판독 데이터를 전송할 수 있다.
본 발명의 전술한 상세한 설명은 예시 및 기술의 목적을 위한 것이다. 본 발명은 전술한 기재 내용으로만 국한되도록 의도된 것이 아니며 상기 기술 내용으로부터 여러가지 변형 및 응용이 가능하다. 전술한 실시예들은 본 발명의 원리들 및 실용적인 응용을 상세히 설명함으로써 당업자가 본 발명을 다양한 실시예들 및 변형들에서 가장잘 실시할 수 있도록 선정된 것이다. 본 발명의 범위는 첨부한 청구의 범위로 정의된 것임을 주지하고자 한다.
EP-A-0 745 995는 메모리셀의 한 섹터를 판독하고, 메모리셀의 다른 섹터를 기입하거나 소거하는 것을 동시에 수행할 수 있는 플래시-EEPROM 메모리 디바이스를 기술하고 있다. 한 실시예에서, 이 메모리 디바이스는 복수의 메모리 셀의 섹터, 한쌍의 칼럼 디코더, 한쌍의 감지 증폭기 장치를 포함하고 있다. 칼럼 디코더들중 하나 및 감지 증폭기 장치중 하나는 판독 절차에 관계하며, 다른 칼럼 디코더 및 다른 감지 증폭기는 소거 검증 절차에 관계한다. 따라서, 이러한 배열은 서로 다른 섹터 칼럼에서 한 섹터에 대한 판독 및 다른 섹터에 대한 소거 또는 기입을 가능하게 해준다.전자 시스템들은 통상적으로 프로세서 및 메모리를 포함하고 있다.
메모리는 명령 및/또는 데이터를 저장하는데 이용된다. 일부 시스템에서, 시스템이 턴오프 하는 경우에도 데이터가 계속해서 저장될 수 있도록 하기위해서 비휘발성 메모리가 필요로된다.
광범위하게 사용되는 하나의 비휘발성 메모리는 EPROM이다. 그러나, 통상의 EPROM들은 현장에서 재프로그래밍될 수 없다. 따라서, 많은 전자회로 설계에 있어서 전기적으로 재프로그래밍이 가능한 EEPROM들, 플래시 메모리 또는 배터리지원 SRAM을 사용한다.
가격이 하나의 인자가 되는 디바이스에 있어 플래시 메모리들이 선호되는데, 그 이유는 이 플래시 메모리들은 EEPROM들이나 배터리지원 SRAM들보다 가격이 저렴하기 때문이다.
종래의 플래시 메모리들이 갖는 하나의 문제는 이들이 충분한 랜덤 엑세스를 제공하지 못한다는 점이다.
예컨데, 종래의 플래시 메모리 디바이스들은 플래시 메모리 디바이스에서 프로그래밍 또는 소거 동작이 진행될때 프로세서가 판독 동작을 수행할 수 있게 해주지 못한다. 통상적으로, 프로세서들은 플래시 메모리 디바이스에서 판독 동작을 개시하기전 프로그래밍 및 또는 소거 동작의 종료를 검출하기위해 플래시 메모리 디바이스의 상태 레지스터를 주기적으로 조사(poll)한다.
불행하게도, 통상적인 플래시 메모리 디바이스에 대한 프로그래밍 및 소거 주기 시간은 랜덤 엑세스 메인 메모리의 허용가능한 판독 엑세스 시간보다 길게 되어있다. 프로그래밍 또는 소거 동작과 관련된 그와 같은 긴 시간대기는 동작시스템을 동작차단 할 수 있으며, 만일 플래시 메모리가 전자 시스템에서 전용 메모리가 되는 경우, 허용 할 수 없는 긴 시간 구간 동안 시스템이 동작하지 못하게 할 수도 있다. 종래의 일부 플래시 메모리는 이와같은 문제를 해결하기 위해 소거유지 동작을 가능하게 한다. 그러나, 그러한 메모리는 통상적으로 판독 동작이 개시되기전 수 마이크로초 동안의 유지대기 구간을 갖도록 한다.
종래의 시스템들은 상기와 같은 동작시스템의 동작차단을 방지하기 위한 시도로써 복수의 플래시 메모리 디바이스들을 채용한다. 그러한 시스템에서, 프로세서는 일반적으로 복수의 플래시 메모리중 일 메모리에 판독엑세스를 제공하며, 반면에 타 메모리는 프로그래밍 또는 소거 동작을 시작한다.
그러나, 그러한 시스템들은 비록 단일 플래시 메모리 디바이스의 용량이 특정 전자 디바이스에 적합하다 하더라도 복수의 플래시 메모리 디바이스들을 사용해야 하기 때문에 제조 원가가 높아지는 문제가 있다.
다른 종래의 시스템들은 EEPROM메모리와 조합하여 플래시 메모리를 사용한다. 이 시스템은 메모리들중 일 메모리를 판독하는 동안 타 메모리에 기입 동작을 할 수 있다. EEPROM셀의 사이즈는 플래시 메모리의 사이즈보다 상당히 크다. 그러므로, 플래시 메모리 보다는 EEPROM을 사용하는 디바이스는 비용이 매우 높다. 또한, 이 디바이스는 2개의 서로 다른 기술을 포함하고 있으므로, 다바이스가 복잡해지고 그 결과 설계 및 제조비용이 매우 높게된다.
따라서, 판독 및 기입을 동시에 제공할수 있는 플래시 메모리가 필요로 된다.
[발명의 개요]
본 발명은 간략히 말해서 판독 및 기입 동작을 동시에 제공하는 비휘발성 메모리 디바이스를 제공하는 것이다.
일 실시예에서, 메모리 디바이스는 두개 이상의 뱅크로 분리된다. 각각의 뱅크는 많은 섹터를 갖는다. 각 섹터는 한 세트의 메모리 셀을 포함한다. 각 뱅크는 입력 어드레스 버퍼, 또는 내부 상태머신에 의해 제어되는 내부 어드레스 시퀀서로부터 어드레스를 선택적으로 수신하는 디코더를 가지고 있다. 각 뱅크의 출력데이터는 판독 감지 증폭기 또는 검증 감지 증폭기에 전송된다. 상기 판독 감지 증폭기는 출력 버퍼에 연결되고, 상기 검증 감지 증폭기는 상기 상태 머신에 연결된다. 한 뱅크가 기입 명령(프로그래밍 또는 소거)을 수신하면, 내부 상태머신은 제어를 통해 프로그래밍 또는 소거 동작을 시작한다. 한 뱅크가 프로그래밍 또는 소거동작에 참여할때, 다른 뱅크는 데이터를 판독하도록 엑세스 된다.
본 발명은 제1뱅크섹터 및 제2뱅크섹터를 구비하는 반도체 비휘발성 메모리로서 특징이 있는데, 상기 각 섹터는 플래시 메모리 셀 어레이를 포함한다. 이 메모리 디바이스는 출력으로서 제 1 세트의 디코드라인 및 제 2 세트의 디코드라인을 갖는 어드레스 로직을 포함하고 있다. 이 어드레스 로직은 상기 제 1 세트의 디코드라인을 이용하여 상기 제 1 뱅크를 엑세스하기 위해 제 1 어드레스 또는 제 2 어드레스를 선택적으로 이용함과 아울러 상기 제 2 세트의 디코드라인을 이용하여 상기 제 2 뱅크를 엑세스하기 위해 제 1 어드레스 또는 제 2 어드레스를 선택적으로 이용한다. 한 실시예에서, 메모리 디바이스는 어드레스입력을 수신하며, 소거 및 프로그래밍 방법을 수행하는 상태머신을 포함하고 있다.
본 발명을 이용하는 한 방법은 반도체 비휘발성 메모리 디바이스에서 동시적으로 판독 및 기입동작을 수행하는 것을 포함한다. 상기 메모리 디바이스는 제 1 세트의 메모리셀 및 제 2 세트의 메모리 셀을 포함한다. 본 방법은 제 1 세트의 메모리셀 또는 제 2세트의 메모리셀에 기입을 행하는 것을 포함한다. 만일 데이터가 상기 제 1 세트의 메모리 셀에 기입되면, 기입 어드레스가 제 1 디코더에 전송된다.만일 데이터가 제 2 세트의 메모리셀에 기입되면, 기입 어드레스는 제 2 디코더에 전송된다. 기입 단계가 시작된 후 만일 이 기입단계가 제 1 세트의 메모리셀로의 기입을 포함하면 제 2 세트의 메모리셀로부터 데이터가 판독된다. 기입단계가 시작된 후 만일 이 기입단계가 제 2 세트의 메모리셀로의 기입을 포함하면 제 1 세트의 메모리셀로부터 데이터가 판독된다.
본 발명의 이들 및 기타 목적 및 장점들이 도면을 참조로한 본 발명의 바람직한 실시예의 상세한 설명으로부터 더욱 분명해질 것이다.

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  12. 플래시 메모리셀의 적어도 2개의 뱅크와; 그리고
    상기 2개의 뱅크 중 타 뱅크에 기입을 하는 동안, 일 뱅크로부터 판독을 동시에 수행하는 수단을 구비하는 플래시 메모리 디바이스로서,
    상기 동시에 판독을 수행하는 수단은 수록된 소거 및 프로그래밍 방법을 수행하는 상태머신을 포함함과 아울러 상기 상태머신이 타 뱅크를 소거하는 동안 상기 일 뱅크로부터 판독을 수행하며;
    상기 플래시 메모리 디바이스는 또한, 어드레스 입력을 포함하고;
    상기 동시에 판독을 수행하는 수단은 또한, 제어 어드레스를 발생시키는 제어 로직과; 상기 어드레스 입력과 상기 제어 어드레스를 수신하는 제 1 디코드 로직 - 상기 제 1 디코드 로직은 상기 적어도 2개의 뱅크 중 제 1 뱅크를 엑세스하기 위해 상기 어드레스 입력 또는 상기 제어 어드레스를 선택적으로 이용한다 - 과; 그리고 상기 어드레스 입력과 상기 제어 어드레스를 수신하는 제 2 디코드 로직 - 상기 제 2 디코드 로직은 상기 적어도 2개의 뱅크 중 제 2 뱅크를 엑세스하기 위해 상기 어드레스 입력 또는 상기 제어 어드레스를 선택적으로 이용하며, 상기 제 2 디코드 로직은 상기 제 1 디코드 로직과 다른 수단이다 - 을 구비하며;
    상기 플래시 메모리 디바이스는 또한,
    상기 제 1 뱅크로부터의 판독 데이터와 상기 제 2 뱅크로부터의 판독 데이터를 수신하는 제 1 감지 증폭기 회로 - 상기 제 1 감지 증폭기 회로는 판독 데이터 출력을 발생시키기 위해 상기 제 1 뱅크로부터의 상기 판독 데이터와 상기 제 2 뱅크로부터의 판독 데이터를 선택적으로 이용한다 - 와; 그리고
    상기 제 1 뱅크로부터의 판독 데이터와 상기 제 2 뱅크로부터의 판독 데이터를 수신하는 제 2 감지 증폭기 회로 - 상기 제 2 감지 증폭기 회로는 검증 데이터를 발생시키기 위해 상기 제 1 뱅크로부터의 상기 판독 데이터와 상기 제 2 뱅크로부터의 판독 데이터를 선택적으로 이용하며, 상기 검증 데이터는 상기 기입 제어 로직으로 전송된다 - 를 더 구비하는 것을 특징으로 하는 플래시 메모리 디바이스.
  13. 제 12 항에 있어서,
    플래시 메모리셀의 상기 적어도 2개의 뱅크 중 적어도 일 뱅크에서 수행되는 동작에 기초하여 파워를 공급하는 다중상태 전원을 더 구비하는 것을 특징으로 하는 플래시 메모리 디바이스.
  14. 제 12 항에 있어서,
    플래시 메모리셀의 상기 적어도 2개의 뱅크 중 일 뱅크로부터 판독될 어드레스를 저장하도록 구성된 어드레스 버퍼와; 그리고
    플래시 메모리셀의 상기 적어도 2개의 뱅크 중 제 2 뱅크에서 프로그램 및 검증될 적어도 하나의 어드레스 세트를 시퀀스하도록 구성된 어드레스 시퀀서를 더 구비하는 것을 특징으로 하는 플래시 메모리 디바이스.
  15. 제 1 세트의 메모리셀과;
    제 2 세트의 메모리셀과; 그리고
    제 1 세트의 디코드 라인과 제 2 세트의 디코드 라인을 포함하는 출력을 갖는 어드레스 로직 - 상기 어드레스 로직은 상기 제 1 세트의 디코드 라인을 갖는 상기 제 1 세트의 메모리셀을 엑세스하기 위해 제 1 어드레스 또는 제 2 어드레스를 선택적으로 이용하고, 상기 제 2 세트의 디코드 라인을 갖는 상기 제 2 세트의 메모리셀을 엑세스하기 위해 상기 제 1 어드레스 또는 상기 제 2 어드레스를 선택적으로 이용한다 - 을 구비하는, 판독과 기입을 동시에 할 수 있는 비휘발성 메모리 디바이스로서,
    상기 제 1 세트의 메모리셀은 플래시 메모리셀이고;
    상기 제 2 세트의 메모리셀은 플래시 메모리셀이며;
    상기 플래시 메모리 디바이스는 또한, 어드레스 및 제어 정보를 수신하고, 상기 어드레스 입력은 상기 제 1 어드레스를 수신하며;
    상기 플래시 메모리 디바이스는 또한,
    상기 제어 정보를 수신하는 제어 로직 - 상기 제어 로직은 상기 제 2 어드레스를 발생시키고, 상기 어드레스 로직과 교신한다 - 과;
    상기 제 1 세트의 플래시 메모리셀로부터의 판독 데이터와 상기 제 2 세트의 플래시 메모리셀로부터의 판독 데이터를 수신하는 제 1 감지 증폭기 회로 - 상기 제 1 감지 증폭기 회로는 판독 데이터 출력을 발생시키기 위해 상기 제 1 세트의 플래시 메모리셀로부터의 상기 판독 데이터와 상기 제 2세트의 플래시 메모리셀로부터의 판독 데이터를 선택적으로 이용한다 - 와; 그리고
    상기 제 1세트의 플래시 메모리셀부터의 판독 데이터와 상기 제 2세트의 플래시 메모리셀로부터의 판독 데이터를 수신하는 제 2 감지 증폭기 회로 - 상기 제 2 감지 증폭기 회로는 검증 데이터를 발생시키기 위해 상기 제 1 세트의 플래시 메모리셀로부터의 상기 판독 데이터와 상기 제 2 세트의 플래시 메모리셀로부터의 판독 데이터를 선택적으로 이용하고, 상기 검증 데이터는 상기 제어 로직으로 전송된다 - 를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 세트의 플래시 메모리 셀은 14개 섹터의 플래시 메모리 셀을 포함하고; 그리고
    상기 제 2 세트의 플래시 메모리 셀은 2개 섹터의 플래시 메모리 셀을 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  17. 제 15 항에 있어서,
    상기 제 2 어드레스는 프로그램 어드레스로서 이용되는 것을 특징으로 하는 플래시 메모리 디바이스.
  18. 제 15 항에 있어서,
    상기 제 2 어드레스는 소거 어드레스로서 이용되는 것을 특징으로 하는 플래시 메모리 디바이스.
  19. 제 15 항에 있어서,
    상기 제 2 세트의 플래시 메모리 셀이 기입을 수행하는 동안, 상기 제 1 세트의 플래시 메모리셀이 판독을 수행할 수 있고; 그리고
    상기 제 1 세트의 플래시 메모리 셀이 기입을 수행하는 동안, 상기 제 2 세트의 플래시 메모리셀이 판독을 수행할 수 있는 것을 특징으로 하는 플래시 메모리 디바이스.
  20. 제 15 항에 있어서,
    상기 플래시 메모리 디바이스는 어드레스 입력 및 제어로직을 포함하고, 상기 어드레스 입력은 상기 제 1 어드레스를 수신하고, 상기 제어 로직은 상기 제 2 어드레스를 발생시키며; 그리고
    상기 어드레스 로직은
    상기 제 1 어드레스 및 상기 제 2 어드레스를 수신하는 제 1 디코드 로직 - 상기 제 1 디코드 로직은 상기 제 1 세트의 디코드 라인을 갖는 상기 제 1 세트의 플래시 메모리셀을 엑세스하기 위해 상기 어드레스 입력 또는 상기 기입 어드레스를 선택적으로 이용한다 - 과; 그리고
    상기 제 1 및 제 2 어드레스를 수신하는 제 2 디코드 로직 - 상기 제 2 디코드 로직은 상기 제 2 세트의 디코드 라인을 갖는 상기 제 2 세트의 플래시 메모리셀을 엑세스하기 위해 상기 제 1 어드레스 또는 상기 제 2 어드레스를 선택적으로 이용하고, 상기 제 2 디코드 로직은 상기 제 1 디코드 로직과 서로 다르다 - 을 구비하는 것을 특징으로 하는 플래시 메모리 디바이스.
  21. 제 20 항에 있어서,
    상기 제 1 디코드 로직은 멀티플렉서 및 디코더를 포함하고, 상기 멀티플렉서는 상기 제 1 및 제 2 어드레스를 수신하며, 상기 디코더는 상기 멀티플렉서 및 상기 제 1 세트의 플래시 메모리 셀과 교신하는 것을 특징으로 하는 플래시 메모리.
  22. 제 20 항에 있어서,
    상기 제어 로직은 상태머신을 포함하는 것을 특징으로 하는 플래시 메모리 디바이스.
  23. 제 15 항에 있어서,
    상기 플래시 메모리 디바이스는 어드레스 입력과 제어 입력을 포함하고;
    상기 플래시 메모리 디바이스는 상기 제 2 어드레스를 발생시키는 제어 로직을 더 포함하며, 상기 제어 로직은 상기 제어 입력을 수신하고; 그리고
    상기 어드레스 로직은
    상기 제 1 및 제 2 어드레스를 수신하는 제 1 멀티플렉서 - 상기 제 1 멀티프렉서는 상기 제어 로직으로부터 제 1 신호에 기초하여 상기 제 1 어드레스 또는 상기 제 2 어드레스를 선택한다 - 와;
    상기 제 1 멀티플렉서의 출력의 제 1 서브세트를 수신하는 제 1 워드라인 디코더와;
    상기 제 1 멀티플렉서의 상기 출력의 제 2 서브세트를 수신하는 제 1 비트라인 디코더와;
    상기 제 1 및 제 2 어드레스를 수신하는 제 2 멀티플렉서 - 상기 제 2 멀티플렉서는 상기 제어 로직으로부터 제 2 신호에 기초하여 상기 제 1 어드레스 또는 상기 제 2 어드레스를 선택한다 - 와;
    상기 제 2 멀티플렉서의 출력의 제 1 서브세트를 수신하는 제 2 워드라인 디코더와; 그리고
    상기 제 2 멀티플렉서의 상기 출력의 제 2 서브세트를 수신하는 제 2 비트라인 디코더를 구비하는 것을 특징으로 하는 플래시 메모리 디바이스.
  24. 제 23 항에 있어서,
    상기 어드레스 로직은 제 1 섹터 디코더 및 제 2 섹터 디코더를 더 포함하고, 상기 제 1 섹터 디코더는 상기 제 1 멀티플렉서의 상기 출력의 제 3 서브세트를 수신하며, 상기 제 2 섹터 디코더는 상기 제 2 멀티플렉서의 상기 출력의 제 3 서브세트를 수신하는 것을 특징으로 하는 플래시 메모리 디바이스.
  25. 제 23 항에 있어서,
    상기 제 1 세트의 플래시 메모리 셀로부터의 판독 데이터와 상기 제 2 세트의 플래시 메모리 셀로부터의 판독 데이터를 수신할 수 있는 제 3 멀티플렉서 - 상기 제 3 멀티플렉서는 상기 제어 로직으로부터 수신되는 제 3 제어 신호에 기초하여 상기 제 1 세트의 플래시 메모리 셀로부터의 상기 판독 데이터 또는 상기 제 2 세트의 플래시 메모리 셀로부터의 상기 판독 데이터를 선택한다 - 와;
    상기 제 3 멀티플렉서의 출력을 수신하는 판독 감지 증폭기와;
    상기 제 1 세트의 플래시 메모리셀로부터의 판독 데이터와 상기 제 2 세트의 플래시 메모리로부터의 판독 데이터를 수신할 수 있는 제 4 멀티플렉서 - 상기 제 4 멀티플렉서는 상기 제어 로직으로부터 수신되는 제 4 제어 신호에 기초하여 상기 제 1 세트의 플래시 메모리 셀로부터의 상기 판독 데이터 또는 상기 제 2 세트의 플래시 메모리 셀로부터의 상기 판독 데이터를 선택한다 - 와; 그리고
    상기 제 4 멀티플렉서의 출력을 수신하는 검증 감지 증폭기를 더 구비하는 것을 특징으로 하는 플래시 메모리 디바이스.
  26. 제 23 항에 있어서,
    상기 제 1 세트의 플래시 메모리 셀로부터의 판독 데이터와 상기 제 2 세트의 플래시 메모리 셀로부터의 판독 데이터를 수신할 수 있는 제 1 감지 증폭기 회로 - 상기 제 1 감지 증폭기 회로는 판독 데이터 출력을 발생시키기 위해 상기 제 1 세트의 플래시 메모리 셀로부터의 상기 판독 데이터와 상기 제 2 세트의 플래시 메모리 셀로부터의 판독 데이터를 선택적으로 이용한다 - 와; 그리고
    상기 제 1 세트의 플래시 메모리 셀로부터의 상기 판독 데이터와 상기 제 2 세트의 플래시 메모리 셀로부터의 상기 판독 데이터를 수신할 수 있는 제 2 감지 증폭기 회로 - 상기 제 2 감지 증폭기 회로는 검증 데이터를 발생시키기 위해 상기 제 1 세트의 플래시 메모리 셀로부터의 상기 판독 데이터 또는 상기 제 2 세트의 플래시 메모리 셀로부터의 판독 데이터를 선택적으로 이용한다 - 를 더 구비하는 것을 특징으로 하는 플래시 메모리 디바이스.
  27. 제 15 항에 있어서,
    상기 제 1 및 제 2 세트의 메모리셀 중 적어도 하나에서 수행되는 동작에 기초하여 파워를 공급하는 다중상태 전원을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  28. 제 15 항에 있어서,
    상기 제 1 및 제 2 세트의 플래시 메모리셀 중 일 세트로부터 판독될 어드레스를 저장하도록 구성된 어드레스 버퍼와; 그리고
    상기 제 1 및 제 2 세트의 플래시 메모리셀 중 타 세트에서 프로그램 및 검증될 적어도 하나의 어드레스 세트를 시퀀스하도록 구성된 어드레스 시퀀서를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  29. 제 1 뱅크 섹터들과;
    제 2 뱅크 섹터들 - 상기 제 1 및 제 2 뱅크의 각 섹터는 비휘발성 메모리 셀을 포함한다 - 과;
    상기 제 1 뱅크를 엑세스하는 제 1 어드레스 디코드 로직과; 그리고
    상기 제 2 뱅크를 엑세스하는 제 2 어드레스 디코드 로직을 구비하는 반도체 비휘발성 메모리 디바이스로서,
    상기 메모리 디바이스는 어드레스 입력을 수신하고;
    상기 메모리 디바이스는 수록된 소거 및 프로그래밍 방법을 수행하는 상태머신을 더 포함하며, 상기 상태머신은 제어 어드레스를 발생시키고;
    상기 제 2 뱅크가 상기 제어 어드레스를 이용하여 기입을 수행하는 동안, 상기 제 1 뱅크는 상기 어드레스 입력으로부터 제 1 어드레스를 이용하여 판독을 수행할 수 있고;
    상기 제 1 뱅크가 상기 제어 어드레스를 이용하여 기입을 수행하는 동안, 상기 제 2 뱅크는 상기 제 1 어드레스를 이용하여 판독을 수행할 수 있고; 그리고
    상기 반도체 비휘발성 메모리 디바이스는 또한,
    상기 제 1 뱅크로부터의 판독 데이터와 상기 제 2 뱅크로부터의 판독 데이터를 수신하는 제 1 감지 증폭기 회로 - 상기 제 1 감지 증폭기 회로는 판독 데이터 출력을 발생시키기 위해 상기 제 1 뱅크로부터의 상기 판독 데이터와 상기 제 2 뱅크로부터의 판독 데이터를 선택적으로 이용한다 - 와; 그리고
    상기 제 1 뱅크로부터의 판독 데이터와 상기 제 2 뱅크로부터의 판독 데이터를 수신하는 제 2 감지 증폭기 회로 - 상기 제 2 감지 증폭기 회로는 검증 데이터를 발생시키기 위해 상기 제 1 뱅크로부터의 상기 판독 데이터와 상기 제 2 뱅크로부터의 판독 데이터를 선택적으로 이용한다 - 를 더 구비하는 것을 특징으로 하는 반도체 비휘발성 메모리 디바이스.
  30. 제 29 항에 있어서, 상기 제 1 및 제 2 뱅크의 섹터 중 적어도 하나에서 수행되는 동작에 기초하여 파워를 공급하는 다중상태 전원 공급기를 더 구비하는 것을 특징으로 하는 반도체 비휘발성 메모리 디바이스.
  31. 제 29 항에 있어서,
    상기 제 1 및 제 2 뱅크의 섹터 중 일 섹터로부터 판독될 어드레스를 저장하도록 구성된 어드레스 버퍼와; 그리고
    상기 제 1 및 제 2 뱅크의 섹터중 타 섹터에서 프로그램 및 검증될 적어도 하나의 어드레스 세트를 시퀀스하도록 구성된 어드레스 시퀀서를 더 구비하는 것을 특징으로 하는 반도체 비휘발성 메모리 디바이스.
  32. 플래시 메모리에서 판독 및 기입 동작을 동시에 가능하게 하는 방법으로서,
    복수의 섹터로서 플래시 메모리 셀의 세트를 배열하는 단계와, 여기서 각각의 섹터는 복수의 상기 플래시 메모리셀을 포함하고;
    상기 섹터를 2개의 뱅크 섹터내에 배열하는 단계와;
    상기 뱅크들 각각에 독립적인 어드레스 디코드 회로를 제공하여, 상기 어드레스 디코드 회로들 각각에 의해 상기 뱅크들 각각을 액세스하는 단계와;
    제어 회로에 의해 상기 뱅크들에 기입을 행하는 단계와, 여기서 상기 제어회로는 제어 어드레스를 발생시키고;
    선택회로에 의해 상기 제어 어드레스 또는 외부 어드레스에 상기 어드레스 디코드 로직을 선택적으로 결합하는 단계와;
    제 1 감지 증폭기 회로에 의해 상기 뱅크들로부터 데이터를 판독하는 단계와; 그리고
    제 2 감지 증폭 회로에 의해 상기 뱅크들로부터 데이터를 판독하는 단계를 구비하며, 상기 제 2 감지 증폭회로는 상기 뱅크들로의 기입을 검증하기 위해 상기 제어 회로와 교신하는 것을 특징으로 하는 방법.
  33. 제 32 항에 있어서,
    상기 뱅크들 중 적어도 하나에서 수행되는 동작에 기초하여 파워를 공급하는 다중상태 전원 공급기를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  34. 제 32 항에 있어서,
    버퍼내로 어드레스들을 로딩하는 단계와, 상기 어드레스들은 상기 뱅크 섹터 중 일 섹터로부터 판독을 수행하고; 그리고
    상기 뱅크 섹터 중 타 섹터에서 프로그램 및 검증될 적어도 하나의 어드레스 세트를 통해 어드레스 시퀀서를 시퀀스하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  35. 제 1 세트의 플래시 메모리셀과 관련된 제 1 디코더에 제 1 어드레스를 전송하는 단계와;
    상기 제 1 세트의 메모리셀에 기입을 수행하는 단계와;
    제 2 세트의 플래시 메모리셀과 관련된 제 2 디코더에 제 2 어드레스를 전송하는 단계와;
    상기 기입 단계 시작 후 상기 기입 단계 완료 전, 상기 제 2 세트의 플래시 메모리셀로부터 데이터를 판독하는 단계와;
    상기 제 2 세트의 메모리셀에 기입을 수행하는 단계와; 그리고
    상기 제 2 세트의 메모리셀로의 기입 단계 시작 후 상기 제 2 세트의 메모리셀로의 기입 단계 완료 전, 상기 제 1 세트의 메모리셀로부터 데이터를 판독하는 단계를 구비하는 플래시 메모리에서 동시에 판독 및 기입을 수행하는 방법으로서,
    상기 기입 단계는 상기 프로그래밍 시퀀스를 검증하기 위해 상태머신에 데이터를 전송하는 검증 감지 증폭기를 이용하는 수록된 프로그래밍 시퀀스를 포함하고;
    상기 기입 단계는 상기 제 1 세트의 메모리셀 중 하나의 셀을 프로그래밍하는 것과 상기 프로그램된 셀을 검증하는 것을 포함하고; 그리고
    상기 판독 단계는 상기 프로그램된 셀을 검증하는 단계와 동시에, 어드레스된 셀을 감지할 수 있는 것을 특징으로 하는 방법.
  36. 제 35 항에 있어서,
    상기 기입 단계는 수록된 소거 시퀀스를 포함하는 것을 특징으로 하는 방법.
  37. 제 35 항에 있어서,
    상기 제 1 및 제 2 세트의 플래시 메모리셀 중 적어도 하나에서 수행되는 동작에 기초하여 파워를 공급하는 다중상태 전원 공급기를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  38. 제 1 세트의 메모리셀과 제 2 세트의 메모리셀을 포함하는 반도체 비휘발성 메모리 디바이스에서 동시에 판독 및 기입을 수행하는 방법으로서,
    상기 제 1 세트의 메모리셀 또는 상기 제 2 세트의 메모리셀에 기입을 수행하는 단계와, 여기서 상기 기입 단계가 상기 제 1 세트에 기입하는 것을 포함하는 경우, 상기 기입 단계는 제 1 디코더에 제 1 어드레스를 전송하는 것을 포함하며, 상기 기입 단계가 상기 제 2 세트의 메모리 셀에 기입하는 것을 포함하는 경우, 상기 기입 단계는 제 2 디코더에 제 2 어드레스를 전송하는 것을 포함하고;
    상기 기입 단계 시작 후 상기 기입 단계 완료 전, 상기 기입 단계가 상기 제 1 세트의 메모리 셀에 기입하는 것을 포함하는 경우, 상기 제 2 세트의 메모리 셀로부터 데이터를 판독하는 단계와; 그리고
    상기 기입 단계 시작 후 상기 기입 단계 완료 전, 상기 기입 단계가 상기 제 2 세트의 메모리 셀에 기입하는 것을 포함하는 경우, 상기 제 1 세트의 메모리 셀로부터 데이터를 판독하는 단계를 포함하며,
    상기 제 1 세트의 메모리셀은 플래시 메모리셀의 제 1 뱅크 섹터이고;
    상기 제 2 세트의 메모리셀은 플래시 메모리셀의 제 2 뱅크이고;
    상기 기입 단계는 셀을 프로그래밍하고, 상기 프로그램된 셀을 검증하는 것을 포함하고; 그리고
    상기 데이터 판독 단계는 상기 프로그램된 셀을 검증하는 상기 단계와 동시에, 어드레스된 셀을 전송할 수 있는 것을 특징으로 하는 방법.
  39. 제 38 항에 있어서,
    상기 제 1 및 제 2 세트의 메모리셀 중 적어도 하나에서 수행되는 동작에 기초하여 파워를 공급하는 다중상태 전원 공급기를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
KR10-1999-7005615A 1996-12-20 1997-11-13 판독 및 기입을 동시에 행할수 있는 비휘발성 메모리용 뱅크 아키 텍춰 KR100472741B1 (ko)

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