KR100454144B1 - 멀티 뱅크 구조의 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 따른 멀티 뱅크 구조의 플래쉬 메모리 장치에 관한 것으로, 메모리 셀 어레이, 로우 및 컬럼 디코더를 포함하여 구성된 다수의 뱅크와, 입력 어드레스를 읽기 또는 쓰기 동작에 따라 읽기 어드레스 및 쓰기 어드레스로 분류하기 위한 수단과, 상기 입력 어드레스에 할당된 뱅크 어드레스 및 상기 읽기 어드레스에 따라 상기 다수의 뱅크중 적어도 하나의 뱅크를 선택하여 읽기 동작을 수행하도록 하기 위한 제 1 선택 수단과, 상기 입력 어드레스에 할당된 뱅크 어드레스 및 상기 쓰기 어드레스에 따라 상기 다수의 뱅크중 적어도 하나의 뱅크를 선택하여 쓰기 동작을 수행하도록 하기 위한 제 2 선택 수단과, 상기 뱅크의 데이터를 센싱하여 기준 셀과 비교하기 위한 센스 증폭기와, 상기 뱅크에 소정 바이어스를 공급하기 위한 펌핑 수단을 포함하여 이루어져, 면적을 증가시키지 않고도 듀얼 오퍼레이션이 가능하도록 하는 멀티 뱅크 구조의 플래쉬 메모리 장치가 제시된다.

Description

멀티 뱅크 구조의 플래쉬 메모리 장치{Flash memory device having a multi bank structure}
본 발명은 멀티 뱅크 구조의 플래쉬 메모리 장치에 관한 것으로, 특히 각각의 동작에 따라 읽기 어드레스와 쓰기 어드레스로 구별하고, 입력 어드레스에서 할당된 뱅크 어드레스에 따라 뱅크를 구별하도록 함으로써 2뱅크 이상의 멀티 뱅크 구성에서 면적을 증가시키지 않고도 듀얼 오퍼레이션이 가능하도록 하는 멀티 뱅크 구조의 플래쉬 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고속화 및 고집적화를 구현하기 위하여 다수의 메모리 셀 어레이를 다수의 블록으로 구성하고, 그 다수의 블록을 로우 및 컬럼 방향으로 배열하여 하나의 뱅크를 형성한다. 일반적으로 하나의 뱅크는 메모리 셀 어레이, 로우 및 컬럼 디코더, 패스 게이트를 포함하여 구성된다.
도 1은 종래의 듀얼 오퍼레이션(dual operation)을 구현하기 위한 2뱅크 플래쉬 메모리 장치의 블럭도로서, 그 구성 및 동작을 설명하면 다음과 같다.
어드레스 버퍼(102)로부터 버퍼링된 어드레스(ADDR)를 입력한 어드레스 래치 수단(102)은 제 1 뱅크 어드레스(BANK1 ADDR)와 제 2 뱅크 어드레스(BANK2 ADDR)를 구분하여 출력한다. 제 1 뱅크(10)를 구성하는 제 1 뱅크 로우 디코더(103) 및 제 1 뱅크 컬럼 디코더(104)는 어드레스 래치 수단(102)으로부터의 제 1 뱅크 어드레스(BANK1 ADDR)에 따라 제 1 뱅크 메모리 셀 어레이(107) 및 제 1 패스 게이트(108)를 선택하여 제 1 뱅크 메모리 셀 어레이(107)의 소정 셀을 선택한다. 한편, 제 2 뱅크(20)을 구성하는 제 2 뱅크 로우 디코더(105) 및 제 1 뱅크 컬럼 디코더(106)는 어드레스 래치 블럭(102)으로부터의 제 2 뱅크 어드레스(BANK2 ADDR)에 따라 제 2 뱅크 메모리 셀 어레이(110) 및 제 2 패스 게이트(111)를 선택하여 제 2 뱅크 메모리 셀 어레이(110)의 소정 셀을 선택한다. 제 1 센스 증폭기(109)는 제 1 뱅크 메모리 셀 어레이(107)의 선택된 셀을 센싱하여 그 결과를 출력하고, 제 2 센스 증폭기(112)는 제 2 뱅크 메모리 셀 어레이(110)의 선택된 셀을 센싱하여 그 결과를 출력한다. 제 1 및 제 2 센스 증폭기(109 및 112)의 출력 결과는 데이터 래치 수단(113) 및 입출력 버퍼(114)를 통해 외부로 출력된다.
상기와 같이 제 1 및 제 2 뱅크 어드레스(BANK1 ADDR 및 BANK2 ADDR)를 구분하는 이유는 제 1 뱅크(10)와 제 2 뱅크(20)가 별도의 동작을 수행하도록 하는 듀얼 오퍼레이션을 구현하기 위해서이다. 즉, 제 1 뱅크(10)가 쓰기(write) 동작을 수행하고 있을 때 제 2 뱅크(20)가 읽기(read) 동작을 수행하도록 하기 위해 구별되는 어드레스가 필요하기 때문이다. 따라서, 상기와 같은 구성으로 2뱅크 이상의멀티 뱅크에서 듀얼 오퍼레이션을 구현하기 위해서는 뱅크의 갯수 만큼 어드레스를 가져야 하기 때문에 어드레스 버스 라인이 그 만큼 증가하게 된다. 예를들어, 어드레스 갯수가 20개라고 가정하면 2뱅크에서 40개의 어드레스 버스 라인이 필요하지만, 만약 4뱅크가 된다면 80개의 어드레스 버스 라인이 필요하게 된다.
본 발명의 목적은 2뱅크 이상의 멀티 뱅크 구성에서 면적을 증가시키지 않고도 듀얼 오퍼레이션을 효과적으로 구현함으로써 소자의 성능을 향상시킬 수 있는 멀티 뱅크 구조의 플래쉬 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 각각의 동작에 따라 읽기 어드레스와 쓰기 어드레스로 구별하고, 입력 어드레스에서 할당된 뱅크 어드레스에 따라 뱅크를 구별하도록하여 듀얼 오퍼레이션이 가능하도록 하는 멀티 뱅크 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 2뱅크 플래쉬 메모리 장치의 구성을 도시한 블럭도.
도 2는 본 발명에 따른 멀티 뱅크 플래쉬 메모리 장치의 구성을 도시한 블럭도.
도 3은 본 발명의 실시 예에 따른 2뱅크 플래쉬 메모리 장치의 부분 구성을 도시한 블럭도.
도 4는 본 발명의 다른 실시 예에 따른 4뱅크 플래쉬 메모리 장치의 부분 구성을 도시한 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
100 내지 400 : 제 1 내지 제 4 뱅크
201 : 어드레스 버퍼 202 : 어드레스 래치 수단
203 : 읽기 컬럼 디코더 204 및 206 : 뱅크 어드레스 디코더
205 : 쓰기 컬럼 디코더
207, 210, 213 및 216 : 로우 및 컬럼 디코더
208, 211, 214 및 217 : 메모리 셀 어레이
209, 212, 215 및 218 : 패스 게이트
219 및 220 : 센스 증폭기 221 : 드레인 펌프
본 발명에 따른 멀티 뱅크 구조의 반도체 메모리 장치는 메모리 셀 어레이, 로우 및 컬럼 디코더를 포함하여 구성된 다수의 뱅크와, 입력 어드레스를 읽기 또는 쓰기 동작에 따라 읽기 어드레스 및 쓰기 어드레스로 분류하기 위한 수단과, 상기 입력 어드레스에 할당된 뱅크 어드레스 및 상기 읽기 어드레스에 따라 상기 다수의 뱅크중 적어도 하나의 뱅크를 선택하여 읽기 동작을 수행하도록 하기 위한 제1 선택 수단과, 상기 입력 어드레스에 할당된 뱅크 어드레스 및 상기 쓰기 어드레스에 따라 상기 다수의 뱅크중 적어도 하나의 뱅크를 선택하여 쓰기 동작을 수행하도록 하기 위한 제 2 선택 수단과, 상기 뱅크의 데이터를 센싱하여 기준 셀과 비교하기 위한 센스 증폭기와, 상기 뱅크에 소정 바이어스를 공급하기 위한 펌핑 수단을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 다수의 뱅크와 상기 센스 증폭기 사이에 상기 제 1 선택 수단의 제어 신호 따라 구동되는 제 1 스위칭 수단 및 상기 다수의 뱅크와 상기 펌핑 수단 사이에 상기 제 2 선택 수단의 제어 신호에 따라 구동되는 제 2 스위칭 수단이 더 포함되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 멀티 뱅크 반도체 메모리 장치의 블럭도로서, 그 구성 및 동작을 설명하면 다음과 같다.
어드레스 래치 수단(202)은 어드레스 버퍼(201)를 통해 버퍼링된 어드레스(ADDR)를 입력하여 읽기 또는 쓰기 동작에 따라 읽기 어드레스(READ ADDR)와 쓰기 어드레스(WRITE ADDR)로 분류한다. 어드레스 래치 수단(202)에 의해 분류된 어드레스가 읽기 동작에 따른 읽기 어드레스(READ ADDR)일 경우 읽기 컬럼 디코더(203) 및 뱅크 어드레스 디코더(204)는 제 1 내지 제 4 뱅크(100 내지 400)중 어느 하나의 뱅크를 선택하여 읽기 동작을 수행하도록 한다. 여기서, 뱅크 어드레스 디코더(204)는 입력 어드레스(ADDR)에 할당된 뱅크 어드레스에 따라 소정 뱅크를선택한다. 제 1 내지 제 4 뱅크(100 내지 400)는 각각 로우 및 컬럼 디코더(207, 210, 213 및 216), 메모리 셀 어레이(208, 211, 214 및 217) 및 패스 게이트(209, 212, 215 및 218)로 구성된다. 읽기 동작을 수행하기 위해 뱅크를 선택하면 해당 뱅크의 로우 및 컬럼 디코더는 메모리 셀 어레이의 소정 셀 및 소정 패스 게이트를 선택하여 선택된 메모리 셀의 데이터를 센스 증폭기(219 및 220)를 이용하여 센싱한다. 한편, 어드레스 래치 수단(202)에 의해 분류된 어드레스가 쓰기 동작에 따른 쓰기 어드레스(WRITE ADDR)일 경우 쓰기 컬럼 디코더(205) 및 뱅크 어드레스 디코더(206)는 제 1 내지 제 4 뱅크(100 내지 400)중 어느 하나의 뱅크를 선택하여 쓰기 동작을 수행하도록 한다. 이때, 드레인 펌프(221)에서 발생된 소정 바이어스를 메모리 셀 어레이의 각 셀의 드레인 단자로 공급한다.
도 3은 본 발명의 실시 예에 따른 듀얼 오퍼레이션을 위한 2뱅크 플래쉬 메모리 장치의 구성을 나타낸 블럭도로서, 뱅크와 드레인 펌프 및 센스 증폭기의 관계를 나타낸 것이다.
도시된 바와 같이 제 1 및 제 2 뱅크(500 및 600), 메모리 셀의 데이터를 센싱하여 기준 셀(310)과 비교하기 위한 센스 증폭기(309) 및 메모리 셀의 드레인 단자에 소정의 바이어스를 공급하기 위한 드레인 펌프(311)로 구성된다. 제 1 및 제 2 뱅크(500 및 600)는 로우 디코더(301 및 305), 컬럼 디코더(302 및 306), 메모리 셀 어레이(303 및 307) 및 패스 게이트(304 및 308)로 구성된다. 그리고, 제 1 뱅크(500)와 센스 증폭기(309) 사이에 제 1 뱅크 읽기 인에이블 신호(B1REN)에 따라구동되는 제 1 NMOS 트랜지스터(N11)이 접속되며, 제 2 뱅크(600)와 센스 증폭기(309) 사이에 제 2 뱅크 읽기 인에이블 신호(B2REN)에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 접속된다. 또한, 제 1 뱅크(500)와 드레인 펌프(311) 사이에 제 1 뱅크 쓰기 인에이블 신호(B1WEN)에 따라 구동되는 제 3 NMOS 트랜지스터(N13)가 접속되며, 제 2 뱅크(600)와 드레인 펌프(311) 사이에 제 2 뱅크 쓰기 인에이블 신호(B2WEN)에 따라 구동되는 제 4 NMOS 트랜지스터(N14)가 접속된다.
상기와 같은 구성에서 읽기 동작을 수행하기 위해 제 1 뱅크(500)가 선택되었을 경우 제 1 뱅크 읽기 인에이블 신호(B1REN)가 하이 상태로 인가되어 제 1 NMOS 트랜지스터(N11)가 턴온되고, 제 2 뱅크 읽기 인에이블 신호(B2REN)가 로우 상태로 인가되어 제 2 NMOS 트랜지스터(N12)가 턴오프된다. 따라서, 턴온된 제 1 NMOS 트랜지스터(N11)를 통해 제 1 뱅크(500)의 메모리 셀 어레이(303)의 셀 데이터가 센스 증폭기(309)로 입력된다. 센스 증폭기(309)는 셀 데이터와 기준 셀(310)의 데이터를 비교하여 그 결과를 출력한다.
상기와 같은 읽기 상태에서 제 2 뱅크에 쓰기 동작을 수행하기 위해 제 2 뱅크 쓰기 인에이블 신호(B2WEN)가 하이 상태로 인가되어 제 4 NMOS 트랜지스터(N14)가 턴온되고, 제 1 뱅크 쓰기 인에이블 신호(B1WEN)가 로우 상태로 인가되어 제 3 NMOS 트랜지스터(N13)가 턴오프된다. 따라서, 턴온된 제 4 NMOS 트랜지스터(N14)를 통해 드레인 펌프(311)로부터 발생된 소정의 바이어스가 제 1 뱅크(500)로 인가된다. 그런데, 하나의 뱅크가 동시에 쓰기 및 읽기 동작을 수행할 수 없다. 즉, 읽기인에이블 신호가 쓰기 인에이블 신호가 동시에 하나의 뱅크로 입력될 수 없다.
도 4는 본 발명의 다른 실시 예에 따른 듀얼 오퍼레이션을 위한 멀티 뱅크 플래쉬 메모리 장치의 구성을 나타낸 블럭도로서, 4뱅크 각각에 쓰기 인에이블 신호 및 읽기 인에이블 신호가 입력되는 뱅크와 드레인 펌프 및 센스 증폭기와의 관계를 나타낸 것이다. 2뱅크의 구성 및 동작을 4뱅크에 확대 적용한 것이다.
도시된 바와 같이 제 1 내지 제 4 뱅크(700 내지 1000), 메모리 셀의 데이터를 센싱하여 기준 셀(418 및 420)과 비교하기 위한 센스 증폭기(417 및 419) 및 메모리 셀의 드레인 단자에 소정의 바이어스를 공급하기 위한 드레인 펌프(421)로 구성된다. 제 1 내지 제 2 뱅크(700 내지 1000) 각각은 로우 디코더(401, 405, 409 및 413), 컬럼 디코더(402, 406, 410 및 414), 메모리 셀 어레이(403, 407, 411 및 415) 및 패스 게이트(404, 408, 412 및 416)로 구성된다. 그리고, 제 1 내지 제 4 뱅크(700 내지 1000)와 센스 증폭기(417 및 419) 사이에 제 1 내지 제 4 뱅크 읽기 인에이블 신호(B1REN, B2REN, B3REN 및 B4REN)에 따라 각각 구동되는 제 1 내지 제 4 NMOS 트랜지스터(N21 내지 N24)가 접속된다. 또한, 제 1 내지 제 4 뱅크(700 내지 1000)와 드레인 펌프(421) 사이에 제 1 내지 제 4 뱅크 쓰기 인에이블 신호(B1WEN, B2WEN, B3WEN 및 B4WEN)에 따라 각각 구동되는 제 5 내지 제 8 NMOS 트랜지스터(N25 내지 N28)가 접속된다.
상술한 바와 같이 본 발명에 의하면 입력 어드레스를 각각의 동작에 따라 읽기 어드레스와 쓰기 어드레스로 구별하고, 입력 어드레스에서 할당된 뱅크 어드레스에 따라 뱅크를 구별하도록 함으로써 2뱅크 이상의 멀티 뱅크 구성에서 면적을 증가시키지 않고도 듀얼 오퍼레이션이 가능하도록 하여 칩의 성능을 향상시킬 수 있다.

Claims (5)

  1. 메모리 셀 어레이, 로우 및 컬럼 디코더를 포함하여 구성된 다수의 뱅크;
    입력 어드레스를 읽기 또는 쓰기 동작에 따라 읽기 어드레스 및 쓰기 어드레스로 분류하기 위한 수단;
    상기 입력 어드레스에 할당된 뱅크 어드레스 및 상기 읽기 어드레스에 따라 상기 다수의 뱅크중 적어도 하나의 뱅크를 선택하여 읽기 동작을 수행하도록 하기 위한 제 1 선택 수단;
    상기 입력 어드레스에 할당된 뱅크 어드레스 및 상기 쓰기 어드레스에 따라 상기 다수의 뱅크중 적어도 하나의 뱅크를 선택하여 쓰기 동작을 수행하도록 하기 위한 제 2 선택 수단;
    상기 읽기 동작을 수행하는 뱅크의 데이터를 센싱하여 기준 셀과 비교하기 위한 센스 증폭기; 및
    상기 쓰기 동작을 수행하는 뱅크에 소정 바이어스를 공급하기 위한 펌핑 수단을 포함하여 이루어진 것을 특징으로 하는 멀티 뱅크 구조의 플래쉬 메모리 장치.
  2. 제 1 항에 있어서, 상기 다수의 뱅크와 상기 센스 증폭기 사이에 상기 제 1 선택 수단의 제어 신호 따라 구동되는 제 1 스위칭 수단이 더 포함되는 것을 특징으로 하는 멀티 뱅크 구조의 플래쉬 메모리 장치.
  3. 제 1 항에 있어서, 상기 다수의 뱅크와 상기 펌핑 수단 사이에 상기 제 2 선택 수단의 제어 신호에 따라 구동되는 제 2 스위칭 수단이 더 포함되는 것을 특징으로 하는 멀티 뱅크 구조의 플래쉬 메모리 장치.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 선택 수단은 상기 다수의 뱅크중 동일 뱅크를 동시에 선택하지 않는 것을 특징으로 하는 멀티 뱅크 구조의 플래쉬 메모리 장치.
  5. 제 1 항에 있어서, 상기 펌핑 수단은 상기 뱅크를 구성하는 메모리 셀 어레이의 드레인 단자에 소정 바이어스를 공급하는 것을 특징으로 하는 멀티 뱅크 구조의 플래쉬 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101189011B1 (ko) * 2010-10-26 2012-10-08 에스케이하이닉스 주식회사 반도체 메모리 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434112B1 (ko) * 2002-07-11 2004-06-04 주식회사 하이닉스반도체 듀얼 뱅크 구조의 메모리 셀의 소거 방법
JP4217242B2 (ja) 2003-08-18 2009-01-28 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリ
US7246215B2 (en) * 2003-11-26 2007-07-17 Intel Corporation Systolic memory arrays
EP2248130A1 (en) * 2008-02-19 2010-11-10 Rambus Inc. Multi-bank flash memory architecture with assignable resources
US10090027B2 (en) * 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
CN112447218A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05204596A (ja) * 1992-01-24 1993-08-13 Dainippon Screen Mfg Co Ltd リングバッファ装置
KR960042756A (ko) * 1995-05-27 1996-12-21 김광호 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로
JPH1031886A (ja) * 1996-07-17 1998-02-03 Nec Corp ランダムアクセスメモリ
KR19990066611A (ko) * 1998-01-31 1999-08-16 구본준 반도체메모리의 제어장치
JP2000057769A (ja) * 1998-06-03 2000-02-25 Fujitsu Ltd 半導体記憶装置及びデ―タバス制御方法
US6240040B1 (en) * 2000-03-15 2001-05-29 Advanced Micro Devices, Inc. Multiple bank simultaneous operation for a flash memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5867430A (en) * 1996-12-20 1999-02-02 Advanced Micro Devices Inc Bank architecture for a non-volatile memory enabling simultaneous reading and writing
JP2000101050A (ja) * 1998-09-22 2000-04-07 Nec Corp 半導体記憶装置およびメモリセルのレイアウト方法
US6327181B1 (en) * 1999-10-19 2001-12-04 Advanced Micro Devices Inc. Reference cell bitline path architecture for a simultaneous operation flash memory device
US6160750A (en) * 2000-02-04 2000-12-12 Advanced Micro Devices, Inc. Noise reduction during simultaneous operation of a flash memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05204596A (ja) * 1992-01-24 1993-08-13 Dainippon Screen Mfg Co Ltd リングバッファ装置
KR960042756A (ko) * 1995-05-27 1996-12-21 김광호 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로
JPH1031886A (ja) * 1996-07-17 1998-02-03 Nec Corp ランダムアクセスメモリ
KR19990066611A (ko) * 1998-01-31 1999-08-16 구본준 반도체메모리의 제어장치
JP2000057769A (ja) * 1998-06-03 2000-02-25 Fujitsu Ltd 半導体記憶装置及びデ―タバス制御方法
US6240040B1 (en) * 2000-03-15 2001-05-29 Advanced Micro Devices, Inc. Multiple bank simultaneous operation for a flash memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101189011B1 (ko) * 2010-10-26 2012-10-08 에스케이하이닉스 주식회사 반도체 메모리 장치
US8675421B2 (en) 2010-10-26 2014-03-18 Hynix Semiconductor Inc. Semiconductor memory device

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