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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung:
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Die
vorliegende Erfindung betrifft im allgemeinen eine Flash-Speichervorrichtung
mit einem Multi-Bank-Aufbau und insbesondere eine Flash-Speichervorrichtung
mit einer Multi-Bank-Struktur,
welche einen dualen Betrieb erlaubt, ohne die Fläche der Multi-Bank-Struktur
mit mehr als zwei Bänken
durch Unterscheiden einer Leseadresse und einer Schreibadresse,
abhängig
vom jeweiligen Vorgang, zu vergrößern und
die Bänke, abhängig von
der Bankadresse, welche in einer Eingangsadresse zugewiesen ist,
zu bestimmen.
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Beschreibung des Standes der Technik:
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Um
Halbleiterspeichervorrichtungen mit höherer Geschwindigkeit und höherer Integration
umzusetzen, wird eine Vielzahl von Speicherzellenanordnungen in
einer Vielzahl von Blöcken
festgelegt, und die Vielzahl von Blöcken sind in einer Zeilen-
und Spaltenrichtung angeordnet, um eine einzelne Bank zu bilden.
Im allgemeinen weist eine einzelne Bank eine Speicherzellenanordnung,
einen Zeilen- und Spaltendecoder und ein Durchgangsgatter auf.
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In
der
US 5867430 A ist
eine Bankarchitektur für
nicht flüchtige
Speicher beschrieben, welche das gleichzeitige Lesen und Schreiben
in zwei Bänken
ermöglicht,
wobei dreizehn obere und dreizehn untere Adressen zum Schreiben
und Lesen notwendig sind.
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1 ist
ein Blockdiagramm, welches eine übliche
Zweifachbank-Flash-Speichervorrichtung zum Umsetzen eines Dualbetriebs
darstellt. Der Aufbau und der Betrieb der Zweifach-Bank-Flash-Speichervorrichtung
wird im nachstehenden erläutert.
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Eine
Adressenregistereinrichtung 102, die eine in einem Adressenzwischenspeicher 101 gepufferte
Adresse ADDR aufnimmt, gibt eine erste Bankadresse BANK1 ADDR und
eine zweite Bankadresse BANK2 ADDR aus. Ein erster Bankzeilendecoder 103 und
ein erster Bankspaltendecoder 104, die beide eine erste
Bank 10 festlegen, wählt
eine erste Bankspeicherzellenanordnung 107 und ein erstes Durchgangsgatter 108,
abhängig
von der ersten Bankadresse BANK1 ADDR der Adressenregistereinrichtung 102 aus,
um eine gegebene Zelle der ersten Bankspeicherzellenanordnung 107 auszuwählen. Derweil
wählt ein
zweiter Bankzeilendecoder 105 und ein zweiter Bankspaltendecoder 106,
welche eine zweite Bank 20 festlegen, eine zweite Bankspeicherzellenanordnung 110 und
ein zweites Durchgangsgatter 111, abhängig von der zweiten Bankadresse
BANK2 ADDR aus der Adressenregistereinrichtung 102 aus,
um eine gegebene Zelle der zweiten Bankspeicherzellenanordnung 110 auszuwählen. Ein
erster Abtastverstärker 109 tastet
die gewählte Zelle
der ersten Bankspeicherzellenanordnung 107 zum Ausgeben
deren Ergebnis ab, und ein zweiter Abtastverstärker 112 tastet die
gewählte
Zelle der zweiten Bankspeicherzellenanordnung 110 zum Ausgeben
deren Ergebnis ab. Die Ausgangsergebnisse des ersten und zweiten
Abtastverstärkers 109 und 112 werden
nach außen
durch eine Datenregistereinrichtung 113 und einen Eingangs-/Ausgangszwischenspeicher 114 ausgegeben.
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Wie
im vorangehenden erwähnt,
besteht der Grund, daß die
erste und zweite Bankadresse BANK1 ADDR und BANK2 ADDR aufgeteilt
sind, darin, einen Dualbetrieb umzusetzen, um es der ersten Bank 10 und
der zweiten Bank 20 zu erlauben, separate Arbeitsgänge auszuführen. Mit
anderen Worten ist das der Grund, warum eine Adresse zum Unterscheiden,
daß die
zweite Bank 20 einen Lesearbeitsgang durchführt, obwohl
die erste Bank 10 einen Schreibarbeitsgang durchführt, erforderlich
ist.
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Deshalb
ist zum Umsetzen eines Dualbetriebs in einer Multi-Bank mit mehr als
zwei Bänken, wie
sie oben gestaltet ist, eine Adressenbusleitung um die Nummer der
Bank vergrößert, da
die Adressnummer genau so wie die Nummer der Bank erforderlich ist.
Angenommen, daß beispielsweise
die Adressnummer zwanzig (20) ist, so ist die Anzahl der in der
Zweifach-Bank erforderlichen Adressbusleitungen vierzig (40), aber
wenn es eine Vierfach-Bank ist, so ist die erforderliche Anzahl
der Adressbusleitungen achtzig (80).
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die
Aufgabe der vorliegenden Erfindung besteht darin, eine Flash-Speichervorrichtung
mit einem Multi-Bank-Aufbau für
dualen Betrieb zu schaffen, ohne die Fläche des Multi-Bank-Aufbaus mit mehr
als vier Bänken
durch Zunahme von Adressen zu vergrößern. Ferner hat die vorliegende
Erfindung die Aufgabe einen effektiven dualen Betrieb für eine Multi-Bank-Halbleiterspeichervorrichtung
zur Verfügung
zu stellen.
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Um
die oben genannte Aufgabe zu erfüllen, ist
eine Halbleiterspeichervorrichtung mit einer Multi-Bank-Struktur
gemäß der vorliegenden
Erfindung dadurch gekennzeichnet, daß sie eine Vielzahl von Bänken, welche
eine Speicherzellenanordnung und einen Reihen- und Spaltendecoder;
eine Einrichtung zum Klassi fizieren einer Eingangsadresse in eine
Leseadresse und eine Schreibadresse, abhängig vom Lese- oder Schreibbetrieb;
eine erste Auswahleinrichtung zum Aktivieren einer aus der Vielzahl
der Bänke,
abhängig
von der Bankadresse, welche zur Eingangsadresse zugewiesen ist,
und der Leseadresse zum Ausführen
des Lesevorgangs; einer zweiten Wahleinrichtung zum Aktivieren einer
aus der Vielzahl der Bänke,
abhängig
von der Bankadresse, die der Eingangsadresse zugewiesen ist, und
der Schreibadresse, um den Schreibvorgang durchzuführen; einen
Abtastverstärker
zum Abtasten von Daten aus der Bank zum Vergleichen der Daten mit
Daten einer Referenzzelle; und eine pumpende Einrichtung zum Vorsehen
einer gegebenen Vorspannung bei der Bank aufweist.
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Die
Halbleiterspeichervorrichtung mit einer Multi-Bank-Struktur weist
ebenfalls eine erste schaltende Einrichtung, welche zwischen der
Vielzahl von Bänken
und dem Abtastverstärker
angeschlossen ist, und abhängig
von einem Steuerungssignal der ersten Wähleinrichtung angesteuert wird,
auf.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Die
im vorangehenden erwähnten
Aspekte und andere Merkmale der vorliegenden Erfindung werden in
der nachfolgenden Beschreibung in Verbindung mit den begleitenden
Zeichnungen erläutert, worin:
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1 ein
Blockdiagramm einer herkömmlichen
Zweifach-Bank-Flash-Speichervorrichtung
ist;
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2 ein
Blockdiagramm einer Multi-Flash-Speichervorrichtung gemäß der vorliegenden
Erfindung ist;
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3 ein
Blockdiagramm ist, welches einen Teil der Multi-Bank-Flash-Speichervorrichtung gemäß der vorliegenden
Erfindung darstellt; und
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4 ein
Blockdiagramm ist, welches einen Teil einer Vierfach-Bank-Flash-Speichervorrichtung gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung darstellt.
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DETAILLIERTE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Die
vorliegende Erfindung wird detailliert mittels einer bevorzugten
Ausführungsform
mit Bezug auf begleitende Zeichnungen beschrieben, in welchen gleiche
Bezugszeichen benutzt werden, um gleiche oder ähnliche Teile zu bezeichnen.
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2 ist
ein Blockdiagramm, welches eine Multi-Bank-Flash-Speichervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung darstellt. Struktur und Betrieb der Multi-Bank-Flash-Speichervorrichtung
werden im nachstehenden detailliert beschrieben.
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Eine
Adressenregistereinrichtung 202 empfängt eine Adresse ADDR, welche
in einem Adreßzwischenspeicher 201 zwischengespeichert
ist, um sie in eine Leseadresse READ ADDR und eine Schreibadresse
WRITE ADDR, abhängig
von einem Lese- oder Schreibvorgang, einzuordnen. Wenn die durch
die Adressenregistereinrichtung 202 eingeordnete Adresse
eine Leseadresse READ ADDR, abhängig
vom Lesevorgang, ist, aktiviert ein Lesespaltendecoder 203 und
ein Bankadressendecoder 204 eine der ersten bis vierten
Bank 100 bis 400, um den Lesevorgang durchzuführen. In
dieser Zeit wählt
der Bankadressendecoder 204 eine gegebene Bank, abhängig von
einer Bankadresse, die der Eingangs adresse ADDR zugewiesen ist.
Jede der ersten bis vierten Bank 100 bis 400 weist
Zeilen- und Spaltendecoder 207, 210, 213 und 216,
Speicherzellenanordnungen 208, 211, 214 und 217 und
Durchgangsgatter 209, 212, 215 und 218 auf.
Wenn eine Bank ausgewählt
wurde, einen Lesevorgang durchzuführen, wählt ein Zeilen- und Spaltendecoder,
der mit der Bank korrespondiert, eine gegebene Zelle der Speicherzellenanordnung
und das Durchgangsgatter aus, um die Daten der gewählten Speicherzelle,
die Abtastverstärker 219 und 220 einsetzend,
abzutasten. Derweil, wenn die durch die Adressenregistereinrichtung 202 eingeordnete
Adresse eine Schreibadresse WRITE ADDR, abhängig von dem Schreibvorgang,
ist, aktiviert der Schreibspaltendecoder 205 und der Bankadressendecoder 206 eine
der ersten bis vierten Bank 100 bis 400, um den
Schreibvorgang auszuführen.
Zu dieser Zeit wird eine gegebene Vorspannung, welche in der Drain-Pumpe 221 erzeugt wird,
an einem Drain-Anschluß jeder
der Zellen der Speicherzellenanordnung bereitgestellt.
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3 ist
ein Blockdiagramm einer Zweifach-Bank-Flash-Speichervorrichtung
für einen
Dualbetrieb gemäß der vorliegenden
Erfindung, welches die Beziehung zwischen der Bank, der Drain-Pumpe und dem Abtastverstärker darstellt.
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Wie
aus 3 zu sehen ist, weist die Zweifach-Bank-Flash-Speichervorrichtung
für einen
Dualbetrieb eine erste und zweite Bank 500 und 600,
einen Leseverstärker 309 zum
Abtasten von Daten der Speicherzelle, um sie mit Daten einer Referenzzelle 310 zu
vergleichen, und eine Drain-Pumpe 311 zum Bereitstellen
einer gegebenen Vorspannung an einem Drain-Anschluß der Speicherzelle
auf. Die erste und zweite Bank 500 und 600 weist
Zeilendecoder 301 und 305, Spaltendecoder 302 und 306,
Speicherzellenanordnungen 303 und 307 und ein
Durchgangsgatter 304 und 308 auf. Ein erster NMOS-Transistor
N11 ist ebenfalls zwi schen der ersten Bank 500 und dem
Abtastverstärker 309 angeschlossen
und wird, abhängig
von einem ersten Bankleseaktivierungssignal B1REN, angesteuert,
und ein zweiter NMOS-Transistor N12 ist zwischen der zweiten Bank 600 und
dem Abtastverstärker 309 angeschlossen und
wird, abhängig
von einem zweiten Bankleseaktivierungssignal B2REN, angesteuert.
Des weiteren ist ein dritter NMOS-Transistor N13 zwischen der ersten Bank 500 und
der Drain-Pumpe 311 angeschlossen und wird abhängig vom
ersten Bankschreibaktivierungssignal B1WEN angesteuert, und ein
vierter NMOS-Transistor N14 ist zwischen der zweiten Bank 600 und
der Drain-Pumpe 311 angeschlossen und wird abhängig von
einem zweiten Bankschreibaktivierungssignal B2WEN angesteuert.
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Wenn
in dem oben genannten Aufbau die erste Bank 500 gewählt wird,
einen Lesevorgang durchzuführen,
wird das erste Bankleseaktivierungssignal B1REN mit einem HIGH-Pegel
angelegt, um den ersten NMOS-Transistor N11 einzuschalten, und das
zweite Bankleseaktivierungssignal B2REN wird mit einem LOW-Pegel
angelegt, um den zweiten NMOS-Transistor N12 auszuschalten. Dadurch
werden die Zellendaten der Speicherzellenanordnung 303 in
der ersten Bank 500 in den Abtastverstärker 309 durch den
eingeschalteten ersten NMOS-Transistor N11 eingegeben. Der Abtastverstärker 309 vergleicht
die Zellendaten und die Daten der Referenzzelle 310, um
sein Ergebnis auszugeben.
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In
dem oben genannten Lesezustand wird das zweite Bankschreibaktivierungssignal
B2WEN mit einem HIGH-Pegel angelegt, um den vierten NMOS-Transistor
N14 einzuschalten, um die zweite Bank zu beschreiben, und das erste
Bankschreibaktivierungssignal B1WEN wird mit einem LOW-Pegel angelegt,
um den dritten NMOS-Transistor
N13 auszuschalten. Daher wird eine gegebene Vorspannung, welche
von der Drain-Pumpe 311 erzeugt wird, an die zweite Bank 600 durch
den eingeschalteten vierten NMOS-Transistor N14 angelegt. Eine einzelne
Bank jedoch kann den Schreib- und Lesevorgang nicht zur gleichen
Zeit durchführen.
Mit anderen Worten können
das Leseaktivierungssignal und das Schreibaktivierungssignal nicht
gleichzeitig in eine einzelne Bank eingegeben werden.
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4 ist
ein Blockdiagramm einer Multi-Bank-Flash-Speichervorrichtung für einen
Dualbetrieb gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung, welches die Beziehung zwischen der Bank,
der Drain-Pumpe und dem Abtastverstärker zeigt, in welchem das
Schreibaktivierungssignal und das Leseaktivierungssignal an jeweils
vier Bänke
eingegeben wird. 4 besteht darin, daß die Struktur
und der Betrieb der zwei Bänke auf
vier Bänke
angelegt wird.
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Wie
aus der Zeichnung gesehen werden kann, weist die Multi-Bank-Flash-Speichervorrichtung
eine erste bis vierte Bank 700 bis 1000, Abtastverstärker 417 und 419 zum
Abtasten von Daten der Speicherzellen, um sie mit Daten der Referenzzellen 418 und 420 zu
vergleichen, und eine Drain-Pumpe 421 zum Bereitstellen
einer gegebenen Vorspannung an einem Drain-Anschluß des Speichers,
auf. Jede der ersten bis vierten Bank 700 bis 1000 weist
Zeilendecoder 401, 405, 409 und 413,
Spaltendecoder 402, 406, 410 und 414,
Speicherzellenanordnungen 403, 407, 411 und 415 und
Durchgangsgatter 404, 408, 412 und 416 auf.
Der erste bis vierte NMOS-Transistor N21 bis N24 sind ebenfalls
zwischen der ersten bis vierten Bank 700 bis 1000 und
den Abtastverstärkern 417 und 419 angeschlossen
und werden jeweils abhängig
von dem ersten bis vierten Bankleseaktivierungssignal B1REN, B2REN,
B3REN und B4REN angesteuert. Des weiteren sind der fünfte bis
achte NMOS-Transistor N25 bis N28 zwischen der ersten bis vierten
Bank 700 bis 1000 und der Drain-Pumpe 421 angeschlossen
und werden jeweils abhängig von
dem ersten bis vierten Bankschreibaktivierungssignal B1WEN, B2WEN,
B3WEN und B4WEN angesteuert.
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Wie
oben erläutert,
unterteilt die vorliegende Erfindung eine Eingangsadresse in Leseadressen und
Schreibadressen, abhängig
vom jeweiligen Vorgang und unterscheidet die Bänke, abhängig von der Bankadresse, welche
durch die Eingangsadresse zugewiesen ist. Deshalb weist die vorliegende
Erfindung einen Vorteil auf, daß sie
einen Dualbetrieb erlaubt, und die Leistung (Performance) eines
Chips steigert, ohne die Fläche
des Multi-Bank-Aufbaus
mit mehr als zwei Bänken
zu vergrößern.
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Die
vorliegende Erfindung wurde mit Bezug auf eine bevorzugte Ausführungsform
in Verbindung mit einer bevorzugten Anwendung beschrieben. Diejenigen,
die normale Kenntnisse auf dem Gebiet und Zugang zu den Lehren der
vorliegenden Erfindung haben, werden zusätzliche Modifikationen und
Anwendungen in deren Bereich erkennen.
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Es
ist deshalb beabsichtigt, durch die angehängten Ansprüche jede und alle solche Anwendungen,
Modifikationen und Ausführungsformen
im Bereich der vorliegenden Erfindung abzudecken.