DE102005017828A1 - Verfahren zum Lesen von Speicherfeldern - Google Patents

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Abstract

Gemäß Ausführungsformen der vorliegenden Erfindung wird ein Verfahren zur Verringerung des Nachbareffekts beim Lesen von Daten in einem nichtflüchtigen Speicherfeld zur Verfügung gestellt, indem benachbarte Speicherzellen in einem Virtual Ground-Feld von Speicherzellen im wesentlichen gleichzeitig abgetastet werden und welches das im wesentlichen gleichzeitige Abtasten eines Zustands benachbarter Speicherzellen aufweist, wobei ein Bit, das in einem Ladungseinfangbereich jeder Zelle der benachbarten Zellen gespeichert ist, in einem identischen Zustand ist.

Description

  • Die vorliegende Erfindung betrifft allgemein Speicherfelder und insbesondere ein Verfahren zum Lesen von Information, wobei Nachbareffekte in derartigen Speicherfeldern unterdrückt werden.
  • Speichervorrichtungen, wie etwa Direktzugriffsspeicher (RAM), Nur-Lese-Speicher (ROM), nichtflüchtige Speicher (NVM) und ähnliche sind auf dem Fachgebiet bekannt. Diese Vorrichtungen liefern typischerweise eine Anzeige der darin gespeicherten Daten, indem sie ein elektrisches Auslesesignal bereitstellen. Ein Leseverstärker kann verwendet werden, um das Signal zu erkennen und den logischen Inhalt der Speicherzelle, die gerade gelesen wird, zu bestimmen.
  • Im allgemeinen bestimmen Leseverstärker den in einer Zelle gespeicherten logischen Wert, indem sie das Ausgangssignal der Zelle mit einem Referenzpegel vergleichen. Wenn das Ausgangssignal über dem Referenzpegel ist, wird bestimmt, daß die Zelle in einem Zustand, z.B. gelöscht, ist; und wenn die Ausgabe unter dem Referenzpegel ist, wird bestimmt, daß die Zelle in einem anderen Zustand, z.B. programmiert, ist. Der Referenzpegel ist typischerweise als ein Spannungs- oder Strompegel zwischen den erwarteten gelöschten und programmierten Ausgangssignalspannungs- oder Strompegeln festgelegt und ist ausreichend weit von beiden Ausgangssignalpegeln entfernt, so daß Rauschen auf dem Ausgangssignal der gelesenen Speicherzelle keine falschen Ergebnisse erzeugt. Als ein Beispiel kann das erwartete Speicherzellen-Ausgangssignal für ihre gelöschten und programmierten Zustände jeweils 150 mV und 50 mV sein, und der Referenzpegel kann 100 mV sein. Wenn sich in diesem Beispiel verschiedene Rauschquellen aufsummieren und ein Rauschsignal von etwa 50 mV oder mehr erzeugen, dann kann die Zelle feh lerhaft gelesen werden. Um einen derartigen Fall zu bewältigen, sollten die Rauschsignalgeneratoren unterdrückt werden oder die Spanne zwischen den gelöschten und programmierten Zustandssignalen sollte erhöht werden.
  • In einem Virtual Ground-Feld (VG-Feld: Feld auf virtuellem Massepotential) kann das Auslesen einer Zelle von dem Zustand seiner benachbarten Zellen abhängen. Daher kann eine Zustandsänderung der Nachbarn einer Zelle die Auslese-Zuverlässigkeit der Zelle beeinflussen. Dieser unerwünschte Effekt ist auf dem Fachgebiet als der "Nachbareffekt" (NE) bekannt. Der NE wird unter Bezug auf 1 besser verstanden, welches ein Blockschaltbild von NVM-Zellen in einem Virtual Ground-Feld (VG-Feld) ist. Für die Zelle MC3 in 1 wird geprüft; daß sie in einem bestimmten Zustand, z.B. programmiert oder gelöscht, ist. Wenn MC3 gelesen wird, hat das an dem Leseknoten entwickelte Signal, abhängig davon, ob die Zelle MC3 von der Source oder der Drain gelesen wird, zum Beispiel entweder auf der Drain-Seite oder der Source-Seite der Zelle zwei Komponenten: den Strom der Zelle selbst und den Strom, der in die oder aus den Nachbarzellen fließt. Nachbarzellen können die gleiche Wortleitung mit der gerade gelesenen Zelle gemeinsam nutzen und können entweder direkt oder durch andere Zellen mit dem Leseknoten verbunden sein. Zum Beispiel sind in dem Aufbau von 1 Zellen MC2 und MC4 benachbart zur Zelle MC3. Wenn eine oder mehr Nachbarzellen sich von einem gelöschten Zustand in einen programmierten Zustand oder umgekehrt ändern, kann der Auslesestrom von MC3 an dem Leseknoten ein anderes Signal zeigen, weil sich die Stromkomponente ihrer Nachbarzellen verändert hat.
  • Wenn zum Beispiel die Zelle MC3 von ihrer Drain-Seite (in 1 gezeigt) ausgelesen wird, dann kann sich auf diese Weise ihr Strombeitrag zu dem Auslesestrom von MC3 ändern, nachdem der Zustand von MC2 von einem gelöschten Zustand in einen programmierten Zustand geändert wurde, und daher kann das Auslesen für MC3 an dem Leseknoten ein ande res Signal zeigen. Ein ähnlicher Effekt kann zum Beispiel auftreten, nachdem der Zustand von MC4 ebenso für den Fall des Source-seitigen Lesens geändert wurde. Wenn weiter entfernte Zellen entlang der gleichen Wortleitung ihren Zustand ändern (z.B. MC1, MC5, MC6, etc., in 1 nicht gezeigt), können diese das Auslesen von MC3 ebenfalls beeinflussen. Der Einfluß derartiger Änderungen in den Zuständen der Zellen MC1, MC2, MC4, MC5 und MC6 auf MC3 braucht nicht notwendigerweise von gleicher Größe sein und kann von dem Auslesesystem, d.h. Drain-seitigem Lesen oder Source-seitigem Lesen, abhängen.
  • Eine Speicherzelle, wie etwa MC3 in 1, kann von ihrer Drain-Seite oder ihrer Source-Seite gelesen werden, d.h. das Zellenstrom- oder Spannungssignal kann entweder von ihren Drain- oder Source-Anschlüssen abgetastet werden. Der NE kann die Spanne einer Speicherzelle verringern, was bewirkt, daß sie entweder in dem Drain-seitigen oder dem Source-seitigen Schema falsch gelesen wird.
  • Es wurden bereits mehrere Arten vorgeschlagen, um den NE zu verringern. Ein derartiger Vorschlag, den NE zu verringern, ist zum Beispiel, einen Spannungspegel einzufügen, der die Drain- und Source-Spannung einer oder mehrerer Nachbarzellen nahezu ausgleicht. Ein derartiges Verfahren ist in US-A-6 351 415 und US-A-6 510 082 beschrieben. Da der abgetastete Leseknoten jedoch transient ist und daher seine Steigung und sein Pegel von Daten-, Verfahrens- und Temperaturfaktoren abhängen, ist die Drain-Source-Spannung der Nachbarzellen typischerweise nicht null, und gewöhnlich ist etwas Nachbarstrom vorhanden, was zu einer lediglich teilweisen NE-Verringerung führt.
    •
  • Entsprechend besteht ein Bedarf an einem wirkungsvollen und zuverlässigen Verfahren zum Lesen von Zellen in einem Speicherfeld.
  • Gemäß Ausführungsformen der vorliegenden Erfindung wird ein Verfahren zum Lesen von Daten in einem Virtual Ground-Feld aus Speicherzellen zur Verfügung gestellt, das im wesentlichen gleichzeitiges Abtasten eines Zustands benachbarter Speicherzellen aufweist, wobei die in jeder Zelle von benachbarten Speicherzellen gespeicherten Daten in einem identischen Zustand sind oder wobei ein in jeder Zelle der benachbarten Speicherzellen gespeichertes Bit in einem identischen Zustand ist.
  • Gemäß Ausführungsformen der vorliegenden Erfindung wird ferner ein Verfahren zur Verfügung gestellt, bei dem das im wesentlichen gleichzeitige Abtasten des Zustands der benachbarten Speicherzellen das Verbinden eines Leseverstärkers mit einem ersten Source-/Drain-Anschluß jeder Zelle der benachbarten Speicherzellen, das Einstellen einer Spannung an einem zweiten Drain-/Source-Anschluß jeder Zelle der benachbarten Zellen auf einen Lesepegel und das Abtasten des Zustands der benachbarten Zellen in einer Leserichtung aufweist.
  • Der als die Erfindung betrachtete Gegenstand wird insbesondere in dem Abschlußteil der Beschreibung hervorgehoben und eindeutig beansprucht. Die Erfindung kann jedoch sowohl, was den Aufbau als auch das Betriebsverfahren anbetrifft, zusammen mit ihren Aufgaben, Merkmalen und Vorteilen am besten unter Bezug auf die folgende nicht einschränkende Beschreibung verstanden werden, wenn sie gemeinsam mit den beigefügten Zeichnungen gelesen wird, wobei:
  • 1 ein vereinfachtes Blockschaltbild ist, das den Nachbareffekt (NE) in nichtflüchtigen Speicherzellen (NVM-Zellen) in einem Virtual Ground-Feld (VG-Feld) darstellt;
  • 2A und 2B vereinfachte Blockschaltbilder von möglichen Verfahren für den Lesebetrieb von Speicherzellen in einem VG-NVM-Feld in einer Zwei-Zellen-pro-Bit-Konfiguration gemäß einer Ausführungsform der Erfindung sind, wobei 2A ein vereinfachtes Blockschaltbild eines Source-seitigen Lesebetriebs ist und 2B ein vereinfachtes Blockschaltbild eines Drain-seitigen Lesebetriebs ist;
  • 3A und 3B Blockschaltbild-Darstellungen möglicher Verfahren für den Lesebetrieb von Speicherzellen in ei nem VG-NVM-Feld in einer Zwei-Zellen-pro-Zwei-Bit-Konfiguration gemäß einer Ausführungsform der Erfindung sind, wobei 3A ein vereinfachtes Blockschaltbild eines Source-seitigen Lesebetriebs ist und 3B ein vereinfachtes Blockschaltbild eines Drain-seitigen Lesebetriebs ist;
  • 4A, 4B und 4C Blockschaltbild-Darstellungen möglicher Verfahren für den Lesebetrieb von Speicherzellen in einem VG-NVM-Feld in einer N-Zellenpaare-pro-Bit- oder N-Zellenpaare-pro-Zwei-Bit-Konfiguration gemäß einer Ausführungsform der Erfindung sind, wobei die Zellen in 4A in N Paare unterteilt sind, die die gleiche Wortleitung gemeinsam nutzen, die Zellen in 4B in N Paare unterteilt sind, die die gleiche Bitleitung gemeinsam nutzen, und die Zellen in 4C in N Paare unterteilt sind, die eine Kombination von Wortleitungen und Bitleitungen gemeinsam nutzen;
  • 5 eine Blockschaltbild-Darstellung eines VG-NVM-Felds ist, das gemäß Ausführungsformen der vorliegenden Erfindung betreibbar ist; und
  • 6 eine Blockschaltbild-Darstellung einer anderen Konfiguration eines VG-NVM-Feld ist, das gemäß dieser Ausführungsform der vorliegenden Erfindung betreibbar ist.
  • Es wird zu schätzen gewußt, daß in den Figuren gezeigte Elemente aus Gründen der Einfachheit und Klarheit dieser nicht einschränkenden Darstellungen nicht notwendigerweise maßstabsgerecht gezeichnet sind. Zum Beispiel können die Abmessungen einiger der Elemente relativ zu anderen Elementen der Klarheit halber übertrieben sein. Wo es für angebracht erachtet wurde, können ferner Bezugszeichen unter den Figuren wiederholt sein, um entsprechende oder analoge Elemente anzuzeigen.
    •
  • In der folgenden detaillierten Beschreibung sind zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis der Erfindung bereitzustellen. Es versteht sich jedoch für Leute mit gewöhnlichen Kenntnissen auf dem Gebiet, daß die vorliegende Erfindung ohne diese spezifischen Details praktiziert werden kann. In anderen Fällen wurden wohlbekannte Methoden und Verfahren nicht im Detail beschrieben, um die vorliegende Erfindung nicht zu verdecken.
  • Es wird nun auf 2A und 2B Bezug genommen, die Blockschaltbild-Darstellungen einer Gruppe von Speicherzellen in einem VG-NVM-Feld 10 sind, das unter Verwendung möglicher Verfahren für den Lesebetrieb in einer Zwei-Zellen-pro-Bit-Konfiguration (d.h. ein Paar pro Bit) gemäß einer Ausführungsform der Erfindung gelesen wird. Eine geeignete beispielhafte Struktur eines Felds, die gemäß dieser Erfindung verwendet werden kann, ist wie in US-A-5 963 465 oder US-A-6 633 496, die hier als Ganzes per Referenz eingebunden sind und die beide dem gleichen Anmelder wie die vorliegende Erfindung zugeordnet sind, beschrieben. Das beispielhafte Feld kann eine erste Mehrzahl von Wortleitungen (WL), eine zweite Mehrzahl von globalen Bitleitungen (GBL), die aus Metall sein können, eine dritte Mehrzahl von lokalen Bitleitungen (LBL), die durch Diffusion gebildet werden können, und eine vierte Mehrzahl von Auswahltransistoren umfassen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung können in 2A und 2B abgebildete Speicherzellen MC1 bis MC8 NROM-Zellen sein. NROM-Zellen sind in verschiedenen Veröffentlichungen, wie etwa der US-Patentanmeldung mit der Seriennummer 08/905 286, die dem gleichen Anmelder wie die vorliegende Erfindung zugeordnet ist und deren Offenbarung hier als Ganzes per Referenz eingebunden ist, beschrieben. Die US-Patentanmeldung mit der Seriennummer 08/905 286 beschreibt unter anderem die Schritte Programmieren, Lesen und Löschen von NROM-Zellen. Die US-Patentanmeldung mit der Seriennummer 09/730 586, ebenfalls dem gleichen Anmelder wie die vorliegende Erfindung zugeordnet und hier als Ganzes per Referenz eingebunden, beschreibt ein zusätzliches Verfahren zum Programmieren und Löschen eines NROM-Felds.
  • NROM-Zellen, die gemäß der vorliegenden Erfindung betrieben werden, können Einzelbitzellen sein oder können alternativ mehr als ein Bit speichern oder darstellen. Im letzteren Fall können zum Beispiel zwei einzelne Bits, ein linkes Bit und ein rechtes Bit, in physikalisch unterschiedlichen Speicherbereichen der zu der Zelle gehörigen Ladungseinfangsbereichsschicht gespeichert werden. Außerdem kann jede Zelle gemäß der vorliegenden Erfindung eine Ein-Pegel- oder eine Mehr-Pegel-Zelle sein. Im letzteren Fall können die Speicherbereiche in der Zelle auf verschiedene Spannungspegeln programmiert werden.
  • 2A zeigt mehrere Bitleitungen BL(1) bis BL(g), mehrere Wortleitungen WL(1) bis WL(3), einen Spaltendecoder 20, der Auswahltransistoren und zusätzliche Peripheriegeräte umfassen kann, und einen Zeilendecoder 30, der Auswahltransistoren und zusätzliche Peripheriegeräte umfassen kann. Die folgende Diskussion nimmt einen Lesebetrieb nahe am Massepotential an, wie etwa den, der für NROM-Zellen verwendet wird und in US-A-6 128 226 beschrieben ist und dem gleichen Anmelder wie die vorliegende Erfindung zugeordnet ist. Diese Erfindung ist jedoch auch auf andere Arten des Lesens nicht in der nähe des Massepotentials und Felder aus anderen Arten von Speicherzellen anwendbar.
  • Gemäß einer beispielhaften Ausführungsform der Erfindung kann ein Paar benachbarter Zellen MC3 und MC4 mit der gleichen Wortleitung WL(2) verbunden werden und eine innere gemeinsame Bitleitung, z.B. in diesem Beispiel BL4, die der Leseknoten sein kann, gemeinsam nutzen. Die äußeren Bitleitungen BL3 und BL5 für das gleiche Beispiel können mit einer Spannungsquelle verbunden werden. Die zwei benachbarten Zellen MC3 und MC4 können die gleichen Daten halten und können parallel von der gleichen (nicht gezeigten) Abtastschaltung gelesen oder abgetastet werden. Gemäß dieser Ausführungsform gibt es in diesem Aufbau im wesentlichen keinen NE, weil der Leseknoten keine Nachbarzellen hat. Außerdem kann dieser Aufbau etwa den zweifachen Strom wie den Strom in einer Ein-Bit-pro-Zelle-Lesebetriebsart, die zum Beispiel in US-A-5 768 192, das dem gleichen Anmelder wie die vorliegende Erfindung zugeordnet ist, bereitstellen.
  • Der Leseknoten kann z.B. für das in 2A gezeigte Source-seitige Lesen als die Source der Zellen oder z.B. für das in 2B gezeigte Drain-seitige Lesen als das Drain der Zellen wirken. In dem ersten Fall können die äußeren Bitleitungen BL3 und BL5 auf eine niedrige positive Spannung, z.B. im Bereich von 1–2 V, gesteuert werden, während die äußeren Bitleitungen geerdet oder nahe an das Massepotential gebracht werden können. Die Steuerung der äußeren oder nicht gemeinsam genutzten Bitleitungen kann entweder direkt oder über Schalter erledigt werden, und der innere oder gemeinsam genutzte Leseknoten kann direkt oder über Schalter mit einer Abtastschaltung verbunden werden, die den Zustand der gerade gelesenen Zellen bestimmen kann.
  • Wenn die Speicherzellen in dem Feld gemäß der in 2A und 2B abgebildeten Ausführungsform NROM-Zellen sind, können die Zellen in einem Ein-Bit-Modus verwendet werden. Im allgemeinen können NROM-Zellen bevorzugt umgekehrt gelesen werden, wenn z.B. das Programmieren in einer Richtung durchgeführt wird, wobei eine erste Bitleitung als die Source und eine zweite Bitleitung als das Drain wirkt, dann wird der Lesebetrieb in der umgekehrten Richtung durchgeführt, wobei z.B. die zweite Bitleitung als die Source wirkt und die erste Bitleitung als das Drain wirkt. Auf diese Weise können die Zellen, wie in 2A gezeigt, im Source-seitigen Lesefall bevorzugt Daten in die Speicherbereiche nahe der gemeinsam genutzten Bitleitungen BL4 speichern oder alternativ, wie in 2B gezeigt, im Drain-seitigen Lesefall bevorzugt Daten in die Speicherbereiche nahe der äußeren Bitleitungen BL3 und BL5.
  • Gemäß der Ausführungsform von 2B kann der Betrieb von NROM-Zellen in einer Vorwärts-Lesekonfiguration in dem Drain-seitigen Lesefall auch anwendbar sein, wobei Programmieren und Lesen in der gleichen Richtung durchgeführt werden können. Obwohl dies eine aggressivere Programmierung erfordern kann, kann eine derartige Konfiguration die Peri pherieschaltungen, zum Beispiel insbesondere den Spaltendecoder 20 und den Zeilendecoder 30, vereinfachen.
  • Es lohnt sich zu bemerken, daß ein wichtiges Kriterium beim Messen der Leistung eines Speicherfelds die Zugriffszeit ist. Einer der Faktoren bei der Bestimmung der Zugriffszeit eines Speicherfelds ist der Pegel des Auslesesignals, den eine Speicherzelle während einer gewissen Zeit entwickeln kann. Dieser Signalpegel sollte wünschenswerterweise groß genug sein, um die Inhalte der Zelle zuverlässig abzutasten. Das von der Zelle während des Abtastens entwickelte Signal ist typischerweise eine Funktion ihres Stroms. Daher kann das Erhöhen des Stroms der Zelle ihre Auslesezeit verringern. Als solche ist einer der möglichen Vorteile einiger Ausführungsformen der vorliegenden Erfindung eine Erhöhung des Zellenstroms und daher eine Verringerung der Auslesezeit.
  • Es wird nun Bezug genommen auf 3A und 3B, die Blockschaltbild-Darstellungen einer Gruppe von Speicherzellen in einem VG-NVM-Feld 10 sind, das unter Verwendung möglicher Verfahren für den Lesebetrieb in einer Zwei-Zellen-pro-Zwei-Bit-Konfiguration gemäß einer Ausführungsform der Erfindung gelesen wird. Die Bestandteile des Felds von 3A und 3B, die ähnlich denen von 2A und 2B sind, sind mit den gleichen Bezugszeichen bezeichnet, und ihre Beschreibung wird der Kürze halber nicht wiederholt.
  • Gemäß einer Ausführungsform der Erfindung kann ein Paar benachbarter Zellen MC3 und MC4 auf der gleichen Wortleitung WL(2) sein, die gemeinsamen Bitleitung, in diesem Beispiel BL4, kann der Leseknoten sein, und die äußeren Bitleitungen BL3 und BL5 können für das gleiche Beispiel mit der gleichen Spannungsquelle verbunden sein. Die zwei benachbarten Zellen MC3 und MC4, auf die gleichzeitig zugegriffen werden kann, können die gleichen Daten halten und können simultan gelesen werden. Dieser Aufbau kann etwa den zweifachen Strom wie den Strom in einem "Eine-Zelle-pro-Bit"-Fall bereitstellen, was zum Beispiel in US-A-5 768 192, das dem gleichen Anmelder wie die vorliegende Erfindung zugeordnet ist, beschrieben ist. Außerdem gibt es gemäß dieser Ausführungsform im wesentlichen keinen NE, da der Leseknoten im wesentlichen von unerwünschtem Strom von Nachbarzellen unbeeinflußt ist.
  • Gemäß der Ausführungsform von 3A und 3B kann eine NROM-Zelle zwei verschiedene Datenbits speichern und kann daher im Vergleich zu der Zwei-Zellen-pro-Bit-Konfiguration die zweifache Dichte erreichen. Der Betrieb der NROM-Zellen in dieser Konfiguration kann ein Zwei-Bit-pro-Zelle-Betrieb sein, wobei das Programmieren und Lesen in umgekehrten Richtungen durchgeführt werden kann.
  • 3A beschreibt ein Verfahren für den Source-seitigen Lesebetrieb von Speicherzellen in einem VG-NVM-Feld 10 in einer Zwei-Zellen-pro-Zwei-Bit-Konfiguration gemäß einer Ausführungsform der Erfindung. Wenn benachbarte Zellen MC2 und MC3 Source-seitig gelesen werden, können die Daten, die gelesen werden können, wenn auf sie zugegriffen wird, auf den ersten Speicherbereichen nahe der gemeinsamen Bitleitung BL3 gespeichert werden. Diese ersten Speicherbereiche können im wesentlichen gleichzeitig gelesen werden und können im wesentlichen die gleichen Daten enthalten. Gemäß dieser Ausführungsform können die zweiten Speicherbereiche der Zellen MC2 und MC3, z.B. der Speicherbereich jeweils nahe den äußeren Bitleitungen BL2 und BL4, den Daten entsprechen, die gelesen werden, wenn jeweils auf die Zellen MC1 und MC2 oder die Zellen MC3 und MC4 zugegriffen wird.
  • 3B beschreibt ein Verfahren für den Drain-seitigen Lesebetrieb von Speicherzellen in einem VG-NVM-Feld 10 in einer Zwei-Zellen-pro-Zwei-Bit-Konfiguration gemäß einer Ausführungsform der Erfindung. Wenn benachbarte Zellen MC2 und MC3 Drain-seitig gelesen werden, können die Daten, die gelesen werden, wenn auf sie zugegriffen wird, in den zweiten Speicherbereichen nahe den äußeren Bitleitungen BL2 und BL4 gespeichert werden. Diese zweiten Speicherbereiche kön nen im wesentlichen gleichzeitig gelesen werden und können im wesentlichen die gleichen Daten enthalten. Gemäß dieser Ausführungsform können die ersten Speicherbereiche der Zellen MC2 und MC3 z.B. nahe der inneren gemeinsam genutzten Bitleitung BL3 den Daten entsprechen, die gelesen werden können, wenn jeweils auf die Zellen MC1 und MC2 oder MC3 und MC4 zugegriffen wird.
  • In dem Source-seitigen Lesebetrieb können die äußeren Bitleitungen auf eine niedrige positive Spannung, z.B. im Bereich von 1–2 V, gesteuert werden, während die äußeren Bitleitungen in dem Drain-seitigen Lesebetrieb auf Masse oder nahe an das Massepotential gesteuert werden können. Die äußeren Bitleitungen können entweder direkt oder über Schalter gesteuert werden, und der Leseknoten kann direkt oder über Schalter mit einer Abtastschaltung verbunden werden, die den Zustand der gerade gelesenen Zellen bestimmen kann.
  • Nun wird Bezug auf 4A–4C genommen, die Blockschaltbild-Darstellungen einer Gruppe von Speicherzellen in einem VG-NVM-Feld 10 sind, das unter Verwendung möglicher Verfahren für den Lesebetrieb von Speicherzellen in einem VG-NVM-Feld in N Zellenpaaren pro Datenbit oder N Zellenpaaren pro zwei Datenbits gemäß einer Ausführungsform der Erfindung gelesen wird. Die Bestandteile des Felds von 4A –4C, die ähnlich denen von 2A sind, sind mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung wird der Kürze halber nicht wiederholt.
  • Gemäß der in 4A–4C abgebildeten Ausführungsform kann auf N Paare benachbarter Zellen im Ein-Bit-Modus oder im Zwei-Bit-Modus im wesentlichen gleichzeitig zugegriffen werden und sie können gleichzeitig gelesen werden. Wenn die Zellen in einem Ein-Bit-Modus betrieben werden, können N Paare ein Datenbit speichern, und wenn die Zellen im Zwei-Bit-Modus betrieben werden, können die N Paare zwei Datenbits speichern.
  • Die N Paare benachbarter Zellen können, wie in 4A gezeigt, die gleiche Wortleitung oder, wie in 4B ge zeigt, die gleichen Lesebitleitungen und äußeren Bitleitungen gemeinsam nutzen. Alternativ können die N Paare benachbarter Zellen, wie in 4C gezeigt, eine Kombination von Wortleitungen und Bitleitungen gemeinsam nutzen.
  • Nun Bezug nehmend auf 4A können die N Paare benachbarter Zellen die gleiche Wortleitung, z.B. W(2), gemeinsam nutzen, die Lesebitleitungen aller Paare, z.B. BL2, BL4 und BL6, können entweder direkt oder über Schalter mit einer Abtastschaltung verbunden sein, und die benachbarten Bitleitungen aller Paare, z.B. BL3 und BL5, können entweder direkt oder über Schalter miteinander verbunden sein und auf die gleiche Spannungsquelle gesteuert werden.
  • Nun Bezug nehmend auf 4B können die N Paare benachbarter Zellen die gleichen inneren Bitleitungen und äußeren Bitleitungen, z.B. MC3 und MC4, gemeinsam nutzen, und MC'3 und MC'4 können BL3 und BL5 und die gleichen Wortleitungen, z.B. WL(2) und WL(1), gemeinsam nutzen. Entsprechend können die mit den Zellenpaaren verbundenen Bitleitungen und Wortleitungen im wesentlichen zu der gleichen Zeit gesteuert werden, zu der auf die Paare für den Lesebetrieb zugegriffen wird.
  • Nun Bezug nehmend auf 4C kann eine dritte Konfiguration dieser Ausführungsform der Erfindung, die N Paare benachbarter Zellen, eine Kombination aus Wortleitungen und Bitleitungen gemeinsam nutzen. Für das in 4C gezeigte Beispiel mit N = 4 kann eine Anzahl K der N Zellenpaare, z.B. die zwei Zellenpaare MC3 bis MC6 die gleiche Wortleitung, z.B. WL(2), gemeinsam nutzen. N-K Zellenpaare, z.B. Zellenpaare MC'3 bis MC'6 können auf einer oder mehr Wortleitungen, z.B. WL(1) in 4C, angeordnet werden und können die gleichen Bitleitungen wie die ersten K Paare gemeinsam nutzen. Die Lesebitleitungen, z.B. BL3, BL5 und BL7, der Zellen können miteinander entweder direkt oder über Schalter mit einer Abtastschaltung verbunden werden. Die benachbarten Bitleitungen der in Zellen unterteilten Paare, z.B. BL4 und BL6, und ihre Wortleitungen WL(2) und WL(1) können entweder direkt oder über Schalter miteinander verbunden werden und können auf die gleiche Spannungsquelle gesteuert werden.
  • Gemäß jeder der beschriebenen Ausführungsformen kann eine erhöhte Menge an Strom abgetastet werden, und der Nachbareffekt kann verringert oder beseitigt werden. Auf diese Weise kann ein schneller und zuverlässiger Lesebetrieb erreicht werden.
  • In einer beispielhaften Ausführungsform der vorliegenden Erfindung können benachbarte Zellen, die gemeinsam gelesen werden, so programmiert und/oder gelöscht werden, daß sie im gleichen Zustand sind. Es versteht sich, daß die vorliegende Erfindung mit jedem geeigneten Verfahren zum Programmieren und Löschen von Zellen praktiziert werden kann. Auf diese Weise kann gemäß einer Ausführungsform der vorliegenden Erfindung das VG-NVM-Feld zum Beispiel durch Anlegen einer Reihe von Programmierimpulsen entweder an das Drain oder das Gate der einschlägigen Speicherzellen in dem Feld programmiert werden. Zum Beispiel kann ein an das Drain angelegter Programmierimpuls bei einer Amplitude von 4,5 V auslösen. Ein an das Gate angelegter Programmierimpuls kann zum Beispiel bei 8,0 V auslösen.
  • Gemäß einer Ausführungsform der vorliegenden Erfin dung kann ein VG-NVM-Feld programmiert werden, indem Programmierimpulse an Zellenpaare oder Kombinationen von Zellenpaaren in dem VG-NVM-Feld gleichzeitig oder in serieller Reihenfolge angelegt werden. Auf diese Weise können zum Beispiel in einer Ausführungsform der vorliegenden Erfindung, in der die gleichzeitige Programmierung von zum Beispiel N Zellenpaaren genutzt wird, alle 2N Zellen gleichzeitig durch identische Programmierimpulse programmiert werden. Alternativ kann jedes der N Zellenpaare einzeln programmiert werden. In einer anderen Ausführungsform der Erfindung kann eine Kombination der gleichzeitigen und seriellen Programmierverfahren verwendet werden. Auf diese Weise können in einer derartigen Ausführungsform einige der N Zellenpaare gleichzeitig programmiert werden, bis alle N Paare programmiert sind.
  • Es wird nun Bezug auf 5 genommen, die eine Blockschaltbild-Darstellung eines VG-NVM-Felds ist, das gemäß Ausführungsformen der vorliegenden Erfindung betreibbar ist. Die globalen Bitleitungen (GBL) des VG-NVM-Felds, z.B. GBL(N) und GBL(N+1), können über Auswahlvorrichtungen SEL1 bis SEL7 mit lokalen Bitleitungen (LBL), z.B. BL0 bis BL7, verbunden werden. Gemäß dieser Ausführungsform können die lokalen Bitleitungen als die lokalen Lesebitleitungen oder als die Bitleitungen dienen, die mit der gleichen Spannungsquelle verbunden werden können. Die LBLs können über die GBLs mit peripheren Schaltungen, Leseverstärkern oder Spannungstreibern verbunden werden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung kann ein Teil der LBLs, der mit der gleichen Spannungsquelle verbunden sein kann, z.B. die Nicht-Lese-LBLs, ohne Auswahlvorrichtungen miteinander verbunden werden. Auf diese Weise kann die Größe des Felds aufgrund der verringerten Anzahl von Auswahlvorrichtungen verringert werden. Nun wird Bezug auf 6 genommen, die eine Blockschaltbild-Darstellung eines VG-NVM-Felds ist, das gemäß dieser Ausführungsform der vorliegenden Erfindung betreibbar ist. In dieser Konfiguration können die globalen Bitleitungen (GBL) des VG-NVM-Felds, z.B. GBL(M) und GBL(M+1), mit den lokalen Bitleitungen verbunden werden, die als die lokalen Lesebitleitungen, z.B. BRL2, BRL4, BRL6, BRL8 etc., dienen. Gemäß dieser Ausführungsform können die lokalen Nicht-Lesebitleitungen, z.B. BNRL1, BNRL3, BNRL5, BNRL7 etc., zusammen zum Beispiel über WL1 mit der gleichen Spannungsquelle verbunden werden.
  • Fachleute auf dem Gebiet werden zu schätzen wissen, daß die vorliegende Erfindung nicht durch das, was hier weiter oben insbesondere gezeigt und beschrieben wurde, beschränkt ist. Obwohl zum Beispiel in dem bestimmten Verfahren weiter oben eine bestimmte Feldstruktur beschrieben wurde, versteht sich, daß innerhalb der Grenzen der Erfin dung andere Feldstrukturen und Konfigurationen verwendet werden können und daß die Erfindung in dieser Hinsicht nicht eingeschränkt wird. Zum Beispiel können anstelle von NROM-Zellen Floating Gate-Transistoren verwendet werden, und das Beispiel von 4C kann auch verändert werden.

Claims (17)

  1. Verfahren zum Lesen von Daten in einem Virtual Ground-Feld von Speicherzellen, das aufweist: im wesentlichen gleichzeitiges Abtasten eines Zustands von benachbarten Speicherzellen, wobei ein in jeder Zelle gespeichertes Bit der benachbarten Speicherzellen in einem identischen Zustand ist.
  2. Verfahren nach Anspruch 1, wobei das im wesentlichen gleichzeitige Abtasten aufweist: Verbinden eines Leseverstärkers mit einem ersten Source-/Drain-Anschluß jeder Zelle der benachbarten Speicherzellen; Einstellen einer Spannung an einem zweiten Drain-/Source-Anschluß jeder Zelle der benachbarten Zellen auf einen Lesepegel; und Abtasten des Zustands der benachbarten Zellen in einer Leserichtung.
  3. Verfahren nach Anspruch 1, wobei die benachbarten Zellen mindestens eine Wortleitung gemeinsam nutzen.
  4. Verfahren nach Anspruch 1, wobei die benachbarten Zellen mindestens eine innere Bitleitung gemeinsam nutzen.
  5. Verfahren nach Anspruch 1, wobei das Verbinden eines Leseverstärkers mit einer ersten Source/Drain ferner das Verbinden des Leseverstärkers mit einer gemeinsam genutzten Bitleitung der benachbarten Zellen aufweist.
  6. Verfahren nach Anspruch 1, wobei das Verbinden eines Leseverstärkers mit einer ersten Source/Drain ferner das Verbinden des Leseverstärkers mit Bitleitungen der benachbarten Zellen aufweist, welche von den benachbarten Zellen nicht gemeinsam genutzt werden.
  7. Verfahren nach Anspruch 1, wobei jede der Speicherzellen mindestens ein Bit in dem Ladungseinfangbereich speichert.
  8. Verfahren nach Anspruch 1, wobei die benachbarten Zellen mit im wesentlichen identischem Strom abgetastet werden.
  9. Verfahren nach Anspruch 1, wobei die Speicherzellen Nitrid-Nur-Lese-Speicherzellen (NROM-Zellen) sind.
  10. Verfahren nach Anspruch 1, wobei das Verbinden eines Leseverstärkers mit einer ersten Source/Drain ferner das Verbinden des Leseverstärkers mit den gemeinsam genutzten oder nicht gemeinsam genutzten Bitleitungen über Auswahltransistoren aufweist.
  11. Verfahren nach Anspruch 1, wobei das Verbinden eines Leseverstärkers mit einer ersten Source/Drain ferner das im wesentlichen direkte Verbinden des Leseverstärkers mit den nicht gemeinsam genutzten Bitleitungen aufweist.
  12. Verfahren zum Programmieren von zumindest einem Paar benachbarter Speicherzellen, wobei das Verfahren Programmierimpulse verwendet, die entweder an ein Drain oder ein Gate von mindestens einem Paar benachbarter Speicherzellen angelegt werden.
  13. Verfahren nach Anspruch 12, wobei die Programmierimpulse gleichzeitig an die benachbarten Speicherzellen angelegt werden.
  14. Verfahren nach Anspruch 12, wobei die Programmierimpulse seriell an die benachbarten Speicherzellen angelegt werden.
  15. Verfahren nach Anspruch 12, wobei die Programmierimpulse seriell an Gruppen der benachbarten Speicherzellen angelegt werden, wobei die Programmierimpulse für jede Gruppe gleichzeitig angelegt werden.
  16. Verfahren nach Anspruch 12, wobei die Programmierimpulse in die Leserichtung ausgerichtet sind.
  17. Verfahren nach Anspruch 12, wobei die Programmierimpulse entgegengesetzt zur Leserichtung ausgerichtet sind.
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