JP4467815B2 - 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに保持されているデータを読み出すための読み出し動作技術に関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体メモリは、メモリセルの絶縁膜中に電子を注入して閾値電圧を変えることで、データを記憶している。メモリセルの閾値電圧は、電子が絶縁膜中に存在すると高くなり、電子が絶縁膜中に存在しないと低くなる。フラッシュメモリのメモリセルが２値データを記憶する場合、閾値電圧が高く読み出し動作時にメモリセルに電流が流れない状態が、"データ０"が書き込まれた状態（"０状態"）であり、閾値電圧が低く読み出し動作時にメモリセルに電流が流れる状態が、"データ１"が書き込まれた状態（"１状態"）である。
【０００３】
"０状態"および"１状態"は、読み出し動作時にメモリセルに流れる電流（メモリセル電流）を基準電流と比較することで検出される。
この種の不揮発性半導体メモリは、記憶容量（記憶密度）が年々高くなってきている。記憶密度を高める手法として、メモリセルの多値化が提案されている。しかし、一つのメモリセルに多値データを記憶させる場合、読み出しマージンを確保するためには、メモリセルへの電子の注入量を精密に調整しなくてはならない。一般に、電子の注入量を精密に調整することは難しく、この手法によりメモリセルに多値データを記憶させる場合、半導体プロセスの微少な変動により歩留が低下しやすい。さらに、メモリセルに多値データを記憶させる場合、データの論理値を検出するために複数の基準電流が必要になる。一方、ワード線の集積度を高くすることで、メモリセルの集積度を高くし記憶密度を上げる手法が、特開平２−２３１７７２号公報等に開示されている。
【０００４】
図１５は、この種の公報に開示された不揮発性半導体メモリのメモリセルアレイのセル構造を示している。
この不揮発性半導体メモリは、第１ワード線WL1の間に、この第１ワード線WL1と配線幅の異なる第２ワード線WL2が配列されていることを特徴としている。メモリセル上に位置する第１および第２ワード線WL1、WL2は、制御ゲートとして機能する。制御ゲートの下には、図に網掛けで示したフローティングゲートが形成されている。フローティングゲートは、拡散層で構成されたビット線BLの間のシリコン基板上に酸化膜を介して形成されている。
【０００５】
図において、第１ワード線WL1とビット線BLとが交差する部分に、セルトランジスタ（以下、第１メモリセルと称する）のソースSおよびドレインDが形成されている。そして、ソースSおよびドレインDの間に第１メモリセルのチャネル領域CHが形成されている。同様に、第２ワード線WL2とビット線BLとが交差する部分に、セルトランジスタ（以下、第２メモリセルと称する）のソースSおよびドレインDが形成され、ソースSおよびドレインDの間に第２メモリセルのチャネル領域CHが形成されている。
【０００６】
この不揮発性半導体メモリでは、第１ワード線WL1とこのワード線WL1に対応するフローティングゲートが形成された後、第１ワード線WL1の隙間に第２ワード線WL2とこの第２ワード線WL2に対応するフローティングゲートが形成される。そのため、第２メモリセルMC2のゲート幅Ｗ２は、第１ワード線６のゲート幅Ｗ１より小さくなる。チャネル長（ソースSとドレインDとの間隔）は、第１メモリセルMC1と第２メモリセルMC2とで同じである。
【０００７】
図１６は、図１５に示したメモリセルアレイの等価回路を示している。
複数の第１メモリセルMC1は、第１ワード線WL1に沿って直列に接続されている。隣接するメモリセルMC1のソースSおよびドレインD（データ入出力ノード）は、それぞれ共通のビット線BLに接続されている。複数の第２メモリセルMC2は、第２ワード線WL2に沿って直列に接続されている。隣接するメモリセルMC2のソースSおよびドレインD（データ入出力ノード）は、共通のビット線BLに接続されている。この種のメモリセルアレイは、一般に仮想接地型のメモリセルアレイと称されている。
【０００８】
【発明が解決しようとする課題】
図１７は、上述した不揮発性半導体メモリにおいて、メモリセルに保持されているデータの読み出し動作の概要を示している。
第１メモリセルMC1からデータを読み出す場合、このメモリセルMC1に接続された第１ワード線WL1に、例えば2.5Vの読み出し電圧が与えられ、第１メモリセルMC1のソースおよびドレインに接続されたビット線BLに、0Vおよび5Vが与えられる。第１メモリセルMC1が"０状態"の場合、メモリセルは閾値電圧が高いためオフし、メモリセル電流はビット線BL間に流れない。第１メモリセルMC1が"１状態"の場合、メモリセルは閾値電圧が低いためオンし、メモリセル電流がビット線BL間に流れる。
【０００９】
同様に、第２メモリセルMC2からデータを読み出す場合、第２ワード線WL2に読み出し電圧2.5Vが与えられ、第２メモリセルMC2の両側のビット線BLに、0Vおよび5Vが与えられる。第２メモリセルMC2が"０状態"の場合、メモリセル電流は流れず、第２メモリセルMC2が"１状態"の場合、メモリセル電流が流れる。そして、メモリセル電流が基準電流IREFと比較され、メモリセルMC1（またはMC2）が"０状態"、"１状態"のいずれを保持しているかが検出される。
【００１０】
しかしながら、上述したように、第１メモリセルMC1のゲート幅Ｗ１と第２メモリセルMC2のゲート幅Ｗ２とは異なる。メモリセルMC1、MC2のセルトランジスタがオンしたときのメモリセル電流の値は、セルトランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌに依存する。このため、"１状態"の読み出し時に、第２メモリセルMC2のメモリセル電流は、第１メモリセルMC1のメモリセル電流より小さくなってしまう。
【００１１】
基準電流IREFは、メモリセル電流の最大値と最小値との間に設定する必要がある。そのため、基準電流IREFは、"１状態"のメモリセル電流の小さい第２メモリセルMC2に合わせて設定しなくてはならない。この結果、第１メモリセルMC1において、"０状態"の読み出しマージンM0が"１状態"の読み出しマージンM1に比べて小さくなり、信頼性が低くなるという問題があった。
【００１２】
従来、配線幅（ゲート幅）が異なる複数のワード線を有する不揮発性半導体メモリにおいて、メモリセルに保持されているデータを確実に読み出す手法は提案されていない。
本発明の目的は、配線幅の異なる複数のワード線を有する不揮発性半導体メモリにおいて、メモリセルに保持されているデータを確実に読み出すことにある。
【００１３】
本発明の別の目的は、仮想接地型の不揮発性半導体メモリにおいて、メモリセルに保持されているデータを確実に読み出すことにある。
【００１４】
【課題を解決するための手段】
本発明の不揮発性半導体メモリの読み出し動作方法、および本発明の不揮発性半導体メモリでは、第１ワード線が、不揮発性の第１メモリセルの制御ゲートに接続され、第１ワード線と配線幅の異なる第２ワード線が、不揮発性の第２メモリセルの制御ゲートに接続されている。
【００１６】
不揮発性半導体メモリは、例えば、間隔を置いて配列された複数の第１ワード線と、これ等第１ワード線の間にそれぞれ配列された第２ワード線とを有している。第１および第２メモリセルは、例えば、電荷を蓄積するフローティングゲート、あるいは電荷をトラップするトラップゲートを有している。
【００１８】
第１メモリセルからデータを読み出すときに、第１ワード線に第１電圧が与えられ、この第１メモリセルに流れるメモリセル電流が基準電流と比較され、第１メモリセルに保持されているデータの論理レベルが検出される。第２メモリセルからデータを読み出すときに、第２ワード線に第１電圧と異なる第２電圧が与えられ、この第２メモリセルに流れるメモリセル電流が基準電流と比較され、第２メモリセルに保持されているデータの論理レベルが検出される。
【００１９】
例えば、第１電圧および第２電圧は、第１および第２メモリセルに同じ論理レベルのデータが保持されているとき、第１および第２メモリセルに流れるメモリセル電流が等しくなるように設定される。具体的には、メモリセルが２値データを記憶する場合、第１および第２メモリセルの閾値電圧が低くなるようにプログラムされた状態で、第１および第２メモリセルに流れるメモリセル電流が同じになるように、第１電圧および第２電圧が設定される。ゲート幅（配線幅）の異なる第１および第２メモリセル（第１および第２ワード線）のメモリセル電流を同一にできるため、データの論理レベルを判定する基準電流を一つにできる。この結果、基準電流の生成回路を簡易に構成でき、不揮発性半導体メモリのチップサイズを小さくできる。
【００２０】
第１および第２電圧により、同じ論理レベルのデータに対応する第１および第２メモリセルのメモリセル電流を等しくできるため、第１および第２メモリセルの読み出しマージンを同一にできる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第１の実施形態を示している。
【００２４】
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、メモリセルアレイ１０、ロウデコーダ１２、コラムデコーダ１４、センスアンプ１６、基準電流発生回路１８、および図示しない入出力回路、制御回路等を有している。
メモリセルアレイ１０は、フローティングゲートを有する複数の第１および第２メモリセルMC1、MC2で構成されている。第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第２ワード線WL2に接続されている。より詳細には、複数の第１ワード線WL1が間隔を置いて配列され、これ等第１ワード線WL1の隙間に第２ワード線WL2がそれぞれ配列されている。第２ワード線WL2の配線幅は、第１ワード線WL1の配線幅の半分にされている。第１および第２ワード線WL1、WL2の配線幅は、第１および第２メモリセルMC1、MC2のセルトランジスタのゲート幅に相当する。これ等セルトランジスタのチャネル長およびチャネル領域の不純物濃度は同一のため、第２メモリセルMC2のオン抵抗は、第１メモリセルMC1のオン抵抗の２倍になる。すなわち、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００２５】
第１ワード線WL1に接続された複数の第１メモリセルMC1は、直列に接続されている。すなわち、隣接する第１メモリセルMC1のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。同様に、第２ワード線WL2に接続された複数の第２メモリセルMC2は、直列に接続されている。すなわち、隣接する第２メモリセルMC2のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。
【００２６】
第１および第２ワード線WL1、WL2に直交して複数のビット線BLが配列されている。ビット線BLは、第１および第２メモリセルMC1、MC2のデータ入出力ノードに接続されている。このように、本実施形態のメモリセルアレイ１０は、メモリセルMC1（またはMC2）が直列に配置された複数のメモリセル列を有し、これ等メモリセル列における各メモリセルのデータ入出力ノードをビット線BLを介して接続している。すなわち、メモリセルアレイ１０は、仮想接地型と称される構造を有している。メモリセルアレイ１０の断面構造は、前述した図１５と同じである。
【００２７】
ロウデコーダ１２は、チップの外部から供給されるロウアドレスに応じて所定の第１および第２ワード線WL1、WL2のいずれかを活性化する。コラムデコーダ１４は、チップの外部から供給されるコラムアドレスに応じて所定のメモリセルを選択するために、これ等メモリセルの両側のビット線BLに高電圧および低電圧をそれぞれ供給する。
【００２８】
センスアンプ１６は、コラムデコーダ１４により選択されたメモリセルMC1（またはMC2）に流れ、ビット線BLを介して伝達されるメモリセル電流IMC1（またはIMC2）を、基準電流IREF1（またはIREF2）と比較し、メモリセルが保持しているデータの論理レベルを検出する。
基準電流発生回路１８は、基準電流IREF1、IREF2を生成し、そのいずれかをセンスアンプ１６に供給する。後述するように、基準電流IREF1は、基準電流IREF2より大きい。
【００２９】
図２は、第１の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。書き込み条件および読み出し条件は、一例として図１に丸印で示した第１および第２メモリセルMC1、MC2に対するデータの読み書きについて説明する。
書き込み動作（選択書き込み）では、データを書き込む第１メモリセルMC1（または第２メモリセルMC2）の両側に位置する一対のビット線BL2、BL3にそれぞれ8V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には8Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。データを書き込むメモリセルMC1（またはMC2）に接続された第１ワード線WL11（または第２ワード線WL21）に12Vが与えられ、他のワード線は接地される。この結果、基板からメモリセルMC1（またはMC2）のフローティングゲートにホットエレクトロンが注入され、メモリセルの閾値が高くなる。そして、メモリセルの状態は、"データ０"が書き込まれた"０状態"になる。
【００３０】
一括消去では、全てのビット線BLに15Vが与えられ、全ての第１および第２ワード線WL11、WL12、...、WL21、WL22、...は、非選択される（0V）。フローティングゲートに蓄積された電子は、トンネル電流により基板に放出され、全てのメモリセルMC1、MC2は、閾値電圧の低い"１状態"になる。
読み出し動作では、データを読み出す第１メモリセルMC1（または第２メモリセルMC2）の両側に位置する一対のビット線BL2、BL3にそれぞれ2V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。データを読み出すメモリセルMC1（またはMC2）に接続された第１ワード線WL11（または第２ワード線WL21）に2.5Vが与えられる。メモリセルMC1（またはMC2）が"１状態"のとき、セルトランジスタの閾値は低いため、ビット線BL2、BL3の間にメモリセル電流IMC1（またはIMC2）が流れる。
【００３１】
上述したように、第２メモリセルMC2の制御ゲートのゲート幅（第２ワード線WL2の配線幅）は、より第１メモリセルMC1の制御ゲートのゲート幅（第１ワード線WL1の配線幅）小さい。このため、第２メモリセルMC2に流れるメモリセル電流IMC2は、第１メモリセルMC1に流れるメモリセル電流IMC1より小さくなる。
メモリセルMC1（またはMC2）が"０状態"のとき、セルトランジスタの閾値は高いため、ビット線BL2、BL3の間にメモリセル電流IMC1（またはIMC2）は流れない。
【００３２】
第１メモリセルMC1に保持されたデータを読み出すとき、センスアンプ１６は、メモリセル電流IMC1を第１基準電流IREF1と比較する。第１メモリセルMC1に保持されていたデータは、メモリセル電流IMC1が第１基準電流IREF1より大きいとき"１状態"と判定され、第１基準電流IREF1より小さいとき"０状態"と判定される。すなわち、第１メモリセルMC1に保持されたデータの論理レベルが検出される。
【００３３】
第２メモリセルMC2に保持されたデータを読み出すとき、センスアンプ１６は、メモリセル電流IMC2を第２基準電流IREF2と比較する。第２メモリセルMC2に保持されていたデータ（メモリセルの書き込み状態）は、メモリセル電流IMC2が第２基準電流IREF2より大きいとき"１状態"と判定され、第２基準電流IREF2より小さいとき"０状態"と判定される。すなわち、第２メモリセルMC2に保持されたデータの論理レベルが検出される。
【００３４】
図３は、読み出し動作におけるメモリセル電流IMC1、IMC2と基準電流IREF1、IREF2との関係を示している。
上述したように、メモリセル電流IMC1、IMC2は、それぞれ第１メモリセルMC1からデータを読み出すときに第１基準電流IREF1と比較され（図の左側）、第２メモリセルMC2からデータを読み出すときに第２基準電流IREF2と比較される（図の右側）。
【００３５】
第１基準電流IREF1は、"１状態"の第１メモリセルMC1のメモリセル電流IMC1と"０状態"の第１メモリセルMC1のメモリセル電流IMC1との中間に設定されている。第２基準電流IREF2は、"１状態"の第２メモリセルMC2のメモリセル電流IMC2と"０状態"の第２メモリセルMC2のメモリセル電流IMC2との中間に設定されている。このように、配線幅（セルトランジスタの制御ゲートのゲート幅）の異なる複数のワード線WL1、WL2が配列されたフラッシュメモリにおいて、読み出し動作時に、ワード線WL1、WL2の配線幅に応じて設定された基準電流IREF1、IREF2をそれぞれメモリセル電流IMC1、IMC2と比較することで、ワード線WL1、WL2の配線幅によるメモリセル電流IMC1、IMC2の大小にかかわりなく、常に"１状態"と"０状態"の読み出しマージンが同じになる。
【００３６】
以上、本実施形態では、データの読み出し時に第１および第２メモリセルMC1、MC2に流れるメモリセル電流IMC1、IMC2を、第１および第２ワード線WL1、WL2の配線幅に応じた基準電流IREF1、IREF2とそれぞれ比較した。このため、ゲート幅の異なるメモリセルMC1、MC2毎に、基準電流IREF1、IREF2を最適な値（"１状態"と"０状態"のメモリセル電流IMCの中間の値）に設定できる。すなわち、メモリセルMC1、MC2の特性毎に最適な基準電流IREF1、IREF2が設定されるため、読み出しマージンを向上でき、読み出し動作時の信頼性を向上できる。
【００３７】
特に、本発明は、間隔を置いて配列されるワード線の隙間に、配線幅の細いワード線を配列することで素子の集積度を上げた不揮発性半導体メモリに適用すると、高い効果が得られる。
本発明の適用に際し、従来のフローティングゲート型のメモリセルアレイを変える必要はない。周辺回路の変更のみで本発明を適用できるため、不揮発性半導体メモリの設計期間を短縮できる。
【００３８】
図４は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３９】
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、メモリセルアレイ２０、ロウデコーダ１２、コラムデコーダ１４、センスアンプ１６、基準電流発生回路１８、および図示しない入出力回路、制御回路等を有している。
メモリセルアレイ１０は、トラップゲートTGを有する複数の第１および第２メモリセルMC1、MC2で構成されている。トラップゲートTGにトラップされたキャリアは、トラップゲートTG内を移動しない。これを利用して、セルトランジスタの閾値電圧を局所的に変化させることができる。このため、本実施形態のメモリセルMC1、MC2は、トラップゲートTGにおけるチャネル領域のソース側、ドレイン側にそれぞれ２値データを保持できる。すなわち、一つのメモリセルは、多値データ（この例では４値）を記憶できる。図において、メモリセルMC1、MC2に示した２つの四角形の領域に、２値データがそれぞれ保持される。白抜きの四角形は、キャリアがトラップされていない状態（閾値電圧が低い"１状態"）を示している。黒い四角形は、キャリアがトラップされた状態（閾値電圧が高い"０状態"）を示している。
【００４０】
第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第１ワード線より配線幅が細い第２ワード線WL2に接続されている。
第１ワード線WL1に接続された複数の第１メモリセルMC1は、直列に接続されている。すなわち、隣接する第１メモリセルMC1のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。同様に、第２ワード線WL2に接続された複数の第２メモリセルMC2は、直列に接続されている。すなわち、隣接する第２メモリセルMC2のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。
【００４１】
第１および第２ワード線WL1、WL2に直交して複数のビット線BLが配列されている。ビット線BLは、第１および第２メモリセルMC1、MC2のデータ入出力ノードに接続されている。
本実施形態のフラッシュメモリは、第１および第２メモリセルMC1、MC2のセル構造および図示しない制御回路を除き、第１の実施形態と同一である。
【００４２】
図５は、図４のメモリセルアレイ２０のセル構造を示している。
このフラッシュメモリでは、絶縁層からなりキャリアをトラップできるトラップゲートTGが、制御ゲートを兼ねる第１ワード線WL1（または第２ワード線WL2）と、シリコン基板のチャネル領域CHとの間に形成されている。トラップゲートTGは、シリコン窒化膜をシリコン酸化膜で挟んだ３層構造を有している（ＯＮＯ膜）。トラップゲートTGは、トラップされたキャリアが移動しないため、隣接するメモリセル間で分離する必要がない。そのため、トラップゲートTGは、Ｂ−Ｂ’断面およびＣ−Ｃ’断面に示すように、第１および第２ワード線WL1、WL2とともに図の横方向に延在して形成されている。第１ワード線WL1と第２ワード線WL2との間には、Ａ−Ａ’断面に示すように、絶縁膜からなるサイドウォールSWが形成されている。第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第１ワード線より配線幅が細い第２ワード線WL2に接続されている。
【００４３】
ビット線BLは、第１の実施形態と同様に、拡散層で形成されている。そして、第１ワード線WL1とビット線BLとが交差する部分に、第１および第２メモリセルMC1、MC2（セルトランジスタ）のソースSおよびドレインDが形成されている。チャネル領域CHは、ソースSおよびドレインDの間に形成されている。
上述したメモリセルアレイの製造方法の概要を以下に示す。
【００４４】
まず、ビット線BLを形成しない領域に、ビット線方向に延びるストライプパターンが形成される。このストライプパターンをマスクとして、シリコン基板内に選択的にイオンが注入されビット線BLが形成される。次にストライプパターンをマスクとして、シリコン基板が選択的に酸化され、フィールド酸化膜（LOCOS膜）が形成される。
【００４５】
次に、ワード線方向に延びるストライプパターン（第１ワード線WL1に対応する領域）が、例えばシリコン窒化膜等で形成される。このストライプパターンの幅および間隔は、最小加工寸法で形成される。次に、ストライプパターンを覆ってシリコン基板全面にシリコン酸化膜が堆積される。この後、シリコン酸化膜がエッチングされることで、ストライプパターンの両側のみにシリコン酸化膜が残る。すなわち、ストライプパターンの両側にサイドウォールSWが形成される。この後、ストライプパターンが除去され、シリコン基板上にサイドウォールSWのみが残される。
【００４６】
次に、シリコン基板全面にＯＮＯ膜（トラップゲートTG）が形成される。次に、シリコン基板全面に多結晶シリコン（第１および第２ワード線WL1、WL2の材料）が堆積される。この後、エッチバックすることで、多結晶シリコンおよびサイドウォールSWの上部が除去され、サイドウォールSWの間のみに多結晶シリコンが残される。すなわち、サイドウォールSWの間に、第１および第２ワード線WL1、WL2が交互に形成される。
【００４７】
このように、第１および第２ワード線WL1、WL2は、ワード線方向に延びるストライプパターンにより、セルフアラインで形成される。最小加工寸法を0.4μｍ、サイドウォールの幅を0.1μｍとすると、第１ワード線WL1の配線幅Ｗ１（＝第１メモリセルMC1の制御ゲートのゲート幅Ｗ１）、および第２ワード線WL2の配線幅Ｗ２（＝第２メモリセルMC2の制御ゲートのゲート幅Ｗ２）は、それぞれ0.4μｍおよび0.2μｍになる。これ等メモリセルMC1、MC2のセルトランジスタのチャネル長およびチャネル領域の不純物濃度は、同一のため、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００４８】
最小加工寸法で配置した第１ワード線WL1の間に、サイドウォールを介して第２ワード線WL2を配置することで、レイアウト設計ルールを変えることなく、単位面積あたりのワード線の数が２倍になる。
図６は、第２の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。書き込み条件および読み出し条件は、図４に丸印で示した第１メモリセルMC1または第２メモリセルMC2の右側のビットに対するデータの読み書きについて示している。
【００４９】
書き込み動作（選択書き込み）において、図４に示したトラップゲートTGの右側に電子を注入する場合、メモリセルMC1（またはMC2）の両側に位置する一対のビット線BL2、BL3にそれぞれ0V、6Vが与えられる。ビット線BL2に隣接するビット線BL1には0Vが与えられる。ビット線BL3に隣接するビット線BL4には、6Vが与えられる。データを書き込むメモリセルMC1（またはMC2）に接続されたワード線WL11（またはWL21）に12Vが与えられる。この結果、メモリセルのチャネルが導通し、ホットエレクトロンは、トラップゲートTGにおけるビット線BL3側の位置に局所的に注入される。ホットエレクトロンがトラップされることで、メモリセルMC1（またはMC2）のうち図４の右側部分の閾値電圧が高くなる。メモリセルMC1（またはMC2）の状態は、左側に"データ１"が書き込まれ、右側に"データ０"が書き込まれた"１０状態"（例えば、２進数の"１０"）になる。
【００５０】
なお、図４に示したメモリセルのトラップゲートの左側にホットエレクトロンを注入させるときには、上述とは逆に、ビット線BL1、BL2に6Vが供給され、ビット線BL3、BL4に0Vが供給される。
一括消去では、全てのビット線BLに6Vが与えられ、全ての第１および第２ワード線WL1、WL2に−5Vが与えられる。そして、基板のチャネル領域CHからセルトランジスタのトラップゲートTGにホットホールが注入される。注入されたホットホールは、注入済みのホットエレクトロンと中和され、全てのメモリセルMC1、MC2の状態が閾値電圧の低い"１１状態"（例えば、２進数の"１１"）になる。
【００５１】
読み出し動作では、図４に示したメモリセルMC1（またはMC2）におけるトラップゲートTGの右側にトラップされた電子を検出するときには、メモリセルMC1（またはMC2）の左側のビット線BL2に2Vが与えられ、右側のビット線BL3に0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。すなわち、メモリセルは、上述した書き込み動作のときと逆方向の電界を受ける。データを読み出すメモリセルMC1（またはMC2）に接続された第１ワード線WL11（または第２ワード線WL21）に3Vが与えられる。メモリセルMC1（またはMC2）の右側のビットが"０状態"のとき、セルトランジスタは閾値電圧が高く、チャネル領域CHは不導通状態になるため、ビット線BL2、BL3の間にメモリセル電流IMCは流れない。メモリセルMC1（またはMC2）の右側のビットが"１状態"のとき、セルトランジスタは閾値電圧が低く、チャネル領域CHは導通状態になるため、ビット線BL2、BL3の間にメモリセル電流IMC1（またはIMC2）が流れる。
【００５２】
第１メモリセルMC1に保持されたデータを読み出すとき、センスアンプ１６は、第１の実施形態と同様に、メモリセル電流IMC1を第１基準電流IREF1と比較する。第１メモリセルMC1に保持されていたデータは、メモリセル電流IMC1が第１基準電流IREF1より大きいとき"１状態"と判定され、メモリセル電流IMC1が第１基準電流IREF1より小さいとき"０状態"と判定される。
【００５３】
第２メモリセルMC2に保持されたデータを読み出すとき、センスアンプ１６は、第１の実施形態と同様に、メモリセル電流IMC2を第２基準電流IREF2と比較する。第２メモリセルMC2に保持されていたデータ（メモリセルの書き込み状態）は、メモリセル電流IMC2が第２基準電流IREF2より大きいとき"１状態"と判定され、メモリセル電流IMC2が第２基準電流IREF2より小さいとき"０状態"と判定される。
【００５４】
なお、メモリセルのトラップゲートの左側にトラップされた電子を検出するときには、上述とは逆に、ビット線BL1、BL2に0Vが供給され、ビット線BL3、BL4に2Vが供給される。すなわち、セルトランジスタに上述とは逆方向の電界がかけられる。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、本発明は、上述したような新しいセル構造を有するトラップゲート型の不揮発性半導体メモリにも適用可能である。すなわち、トラップゲート型の多値メモリセルにおいても、フローティングゲート型のメモリセルと同様に、読み出しマージンを向上でき、読み出し動作時の信頼性を向上できる。
【００５５】
図７は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第３の実施形態を示している。第１および第２の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、第２の実施形態の基準電流発生回路１８の代わりに基準電流発生回路２２を有している。基準電流発生回路２２は、一つの基準電流IREFを生成する。その他の構成は、図示しない制御回路を除き、第２の実施形態（図４）と同一である。すなわち、第１および第２メモリセルMC1、MC2は、トラップゲートTGを有しており、一つのメモリセルに４値データ（２ビット）を記憶できる。第２ワード線WL2の配線幅は、第１ワード線WL1の配線幅の半分にされている。第１および第２メモリセルMC1、MC2のセルトランジスタのチャネル長およびチャネル領域の不純物濃度は、同一のため、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００５６】
図８は、第３の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。書き込み条件および読み出し条件は、図７に丸印で示した第１メモリセルMC1または第２メモリセルMC2の右側のビットに対するデータの読み書きについて示している。この実施形態の特徴は、読み出し動作において、第２メモリセルMC2に保持されたデータを読み出すときに、第２ワード線WL2に4Vが与えられることである。書き込み条件および一括消去条件は、第２の実施形態と同一であるため、説明を省略する。
【００５７】
第１メモリセルMC1の読み出し動作では、図のトラップゲートTGの右側にトラップされた電子の有無を検出するときに、第１メモリセルMC1の左側のビット線BL2に2Vが与えられ、右側のビット線BL3に0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。データを読み出すメモリセルMC1に接続された第１ワード線WL11に、第２の実施形態と同じ3Vが与えられる。第１メモリセルMC1の右側のビットが"１状態"のとき、セルトランジスタの閾値は低いため、ビット線BL2、BL3の間にメモリセル電流IMC1が流れる。第１メモリセルMC1が"０状態"のとき、セルトランジスタの閾値は高いため、ビット線BL2、BL3の間にメモリセル電流IMC1は流れない。
【００５８】
第２メモリセルMC2の読み出し動作では、図のトラップゲートTGの右側にトラップされた電子の有無を検出するときに、第２メモリセルMC2の左側のビット線BL2に2Vが与えられ、右側のビット線BL3に0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。データを読み出すメモリセルMC2に接続された第２ワード線WL21に4Vが与えられる。第２メモリセルMC2の右側のビットが"１状態"のとき、セルトランジスタの閾値は低いため、ビット線BL2、BL3の間にメモリセル電流IMC2が流れる。第２メモリセルMC2が"０状態"のとき、セルトランジスタの閾値は高いため、ビット線BL2、BL3の間にメモリセル電流IMC2は流れない。
【００５９】
このように、この実施形態では、読み出すメモリセルの種類に応じて、ワード線に与える電圧を相違させている。より詳細には、第２メモリセルMC2を読み出すときの第２ワード線WL21の電圧は、メモリセル電流IMC2が、"１状態"の第１メモリセルMC1を読み出したときに流れるメモリセル電流IMC1と同じ値になるように設定されている。
【００６０】
図９は、読み出し動作におけるメモリセル電流と基準電流との関係を示している。
この実施形態では、第１メモリセルMC1および第２メモリセルMC2において、"１状態"および"０状態"のメモリセル電流IMC1、IMC2は、互いに同じになる。したがって、一種類の基準電流IREFを使用するだけで、第１および第２メモリセルMC1、MC2に保持されたデータの論理値が検出可能になる。基準電流IREFは、"１状態"および"０状態"におけるメモリセル電流IMC1および"１状態"および"０状態"におけるメモリセル電流IMC2の中間の値に設定されているため、第１および第２メモリセルMC1、MC2における"１状態"および"０状態"の読み出しマージンは、等しくなる。
【００６１】
以上、この実施形態においても上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、読み出し動作時に、第１ワード線WL1に与える電圧と第２ワード線WL2に与える電圧とを相違させ、"１状態"のメモリセルMC1、MC2を読み出したときに流れるメモリセル電流IMC1、IMC2を同じにした。したがって、共通の基準電流IREFでゲート幅（ワード線の配線幅）の異なるセルトランジスタに保持された論理データの読み出しマージンを同じにできる。ゲート幅（配線幅）の異なる第１および第２メモリセルMC1、MC2（第１および第２ワード線）のメモリセル電流IMC1、IMC2を同一にできるため、データの論理レベルを判定する基準電流を一つにできる。
【００６２】
基準電流発生回路２２は、一種類の基準電流IREFのみ生成すればよいため、回路構成が簡単になる。この結果、フラッシュメモリのチップサイズを小さくできる。また、複数の基準電流を生成する場合に比べ、消費電力を小さくできる。
図１０は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第４の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６３】
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、メモリセルアレイ１０、ロウデコーダ１２、コラムデコーダ１４、センスアンプ１６、基準電流発生回路２４、および図示しない入出力回路、制御回路等を有している。
メモリセルアレイ１０は、第１の実施形態と同様に、フローティングゲートを有する複数の第１および第２メモリセルMC1、MC2で構成されている。第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第２ワード線WL2に接続されている。第２ワード線WL2の配線幅は、第１ワード線WL1の配線幅の半分にされている。第１および第２メモリセルMC1、MC2のセルトランジスタのチャネル長およびチャネル領域の不純物濃度は、同一のため、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００６４】
第１ワード線WL1に接続された複数の第１メモリセルMC1は、直列に接続されている。すなわち、隣接する第１メモリセルMC1のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。同様に、第２ワード線WL2に接続された複数の第２メモリセルMC2は、直列に接続されている。すなわち、隣接する第２メモリセルMC2のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。
【００６５】
第１および第２ワード線WL1、WL2に直交して複数のビット線BLが配列されている。ビット線BLは、第１および第２メモリセルMC1、MC2のデータ入出力ノードに接続されている。
本実施形態のフラッシュメモリでは、図に破線で示した一対の第１および第２メモリセルMC1、MC2が、４値データを記憶する多値メモリセルとして動作する。基準電流発生回路２４は、３種類の基準電流IREF1、IREF2、IREF3を生成し、そのいずれかをセンスアンプ１６に供給する。その他の構成は、図示しない制御回路を除き、第１の実施形態と同一である。
【００６６】
図１１は、第４の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。多値メモリセルは、消去された状態で"データ１１"を保持し、書き込んだ状態で"データ００"、"データ０１"、"データ１０"のいずれかを保持している。この実施形態では、上記各データがそのまま２進データに対応している。書き込み条件および読み出し条件は、一例として図１０に長円で示した多値メモリセルに対するデータの読み書きについて示している。
【００６７】
書き込み動作（選択書き込み）では、データを書き込む多値メモリセルの両側に位置する一対のビット線BL2、BL3にそれぞれ8V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には8Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。"データ００"を書き込むとき、第１ワード線WL11および第２ワード線WL21に同時に12Vが与えられ、他のワード線に接地電圧（0V）が与えられる。"データ０１"を書き込むときに、第１ワード線WL11に12Vが与えられ、他のワード線に接地電圧が与えられる。"データ１０"を書き込むとき、第２ワード線WL21に12Vが与えられ、他のワード線に接地電圧が与えられる。この結果、基板からメモリセルMC1、MC2のフローティングゲートの少なくともいずれかにホットエレクトロンが注入され、メモリセルの閾値電圧が高くなる。そして、多値メモリセルの状態は、それぞれ"データ００"、"データ０１"、"データ１１"が書き込まれた"００状態"、"０１状態"、"１０状態"になる。
【００６８】
一括消去では、全てのビット線BLに15Vが与えられ、全ての第１および第２ワード線WL11、WL12、...、WL21、WL22、...は、非選択される（0V）。そして、全てのメモリセルMC1、MC2が"１状態"になることで、全ての多値メモリセルは、"１１状態"になる。
読み出し動作では、データを読み出す多値メモリセルの両側に位置する一対のビット線BL2、BL3にそれぞれ2V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。多値メモリセルに接続された第１ワード線WL12および第２ワード線WL21に2.5Vが同時に与えられる。そして、多値メモリセル内の第１メモリセルMC1および第２メモリセルMC2にそれぞれ流れるメモリセル電流の総量に応じて、多値メモリセルに保持されている多値データが検出される。
【００６９】
図１２は、読み出し動作におけるメモリセル電流と基準電流との関係を示している。
この実施形態では、上述したように、読み出し動作時に、第１メモリセルMC1に流れるメモリセル電流IMC1と、第２メモリセルMC2に流れるメモリセル電流IMC2との和が、多値メモリセルのメモリセル電流IMCになる。そして、メモリセル電流IMCが第１基準電流IREF1より小さいときに、多値メモリセルに"データ００"が保持されていたことが検出される（"００"状態）。メモリセル電流IMCが、第１基準電流IREF1と第２基準電流IREF2の間にあるときに、多値メモリセルに"データ０１"が保持されていたことが検出される（"０１"状態）。メモリセル電流IMCが、第２基準電流IREF2と第３基準電流IREF3の間にあるときに、多値メモリセルに"データ１０"が保持されていたことが検出される（"１０"状態）。メモリセル電流IMCが第３基準電流IREF3より大きいときに、多値メモリセルに"データ１１"が保持されていたことが検出される（"１１"状態）。
【００７０】
なお、この実施形態では、第２メモリセルMC2の"１状態"のメモリセル電流IMC2は、第１メモリセルMC1の"１状態"のメモリセル電流IMC1の半分になるように、第１および第２ワード線WL1、WL2に与えられる電圧が設定されている。第１基準電流IREF1は、"００状態"のときのメモリセル電流IMCと、"０１状態"のときのメモリセル電流IMCの中間値に設定されている。第２基準電流IREF2は、"０１状態"のときのメモリセル電流IMCと、"１０状態"のときのメモリセル電流IMCの中間値に設定されている。第３基準電流IREF3は、"１０状態"のときのメモリセル電流IMCと、"１１状態"のときのメモリセル電流IMCの中間値に設定されている。したがって、全ての状態において読み出しマージンは、等しくなる。
【００７１】
以上、本実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、本実施形態では、ゲート幅の異なる一対の第１および第２メモリセルMC1、MC2にそれぞれ２値データを書き込み、読み出し動作時に、第１および第２メモリセルMC1、MC2に流れるメモリセル電流IMC1、IMC2の総量を複数の基準電流IREF1、IREF2、IREF3とそれぞれ比較し、多値データの論理レベルを検出した。すなわち、予め形成されたメモリセルの形状（ゲート幅）に応じて生成される複数種類のメモリセル電流IMC（IMC1＋IMC2）を基準電流IREF1、IREF2、IREF3とそれぞれ比較した。予め作り込まれたメモリセルの特性を利用して読み書き動作を実行するため、多値データを容易に書き込むことができ、同時に読み出しマージンを向上できる。イオン注入により閾値電圧を調整する従来の多値メモリセルでは、イオン注入量の調整が難しく、読み出しマージンを低下させていた。
【００７２】
基準電流IREF1、IREF2、IREF3の値を、"００状態"、"０１状態"、"１０状態"、"１１状態"のときに流れるメモリセル電流IMCの中間に設定した。このため、各論理レベルについて、読み出しマージンを増加でき、信頼性を向上できる。
【００７３】
配線幅の異なるワード線WL1、WL2のそれぞれに対して、読み出し動作の都度異なる基準電流でデータを判定する必要はない。すなわち、基準電流は、アドレスと関係なく生成されるため、基準電流発生回路２４の構成を簡単にできる。
読み出し動作時に、配線幅の異なるワード線WL1、WL2のそれぞれに、異なる電圧を供給する必要はない。
【００７４】
図１３は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第５の実施形態を示している。第１および第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７５】
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、メモリセルアレイ２０、ロウデコーダ１２、コラムデコーダ１４、センスアンプ１６、基準電流発生回路２４、および図示しない入出力回路、制御回路等を有している。
メモリセルアレイ２０は、上述した第２の実施形態と同様に、トラップゲートを有する複数の第１および第２メモリセルMC1、MC2で構成されている。第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第２ワード線WL2に接続されている。第２ワード線WL2の配線幅は、第１ワード線WL1の配線幅の半分にされている。第１および第２メモリセルMC1、MC2のセルトランジスタのチャネル長およびチャネル領域の不純物濃度は、同一のため、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００７６】
本実施形態のフラッシュメモリは、一対の第１および第２メモリセルMC1、MC2が、図に破線で示したように、４値データをそれぞれ記憶する２つの多値メモリセルとして動作する。基準電流発生回路２４は、３種類の基準電流IREF1、IREF2、IREF3を生成し、そのいずれかをセンスアンプ１６に供給する。その他の構成は、図示しない制御回路を除き、第２の実施形態（図４）と同一である。
【００７７】
図１４は、第５の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。
多値メモリセルは、消去された状態で"データ１１"を保持し、書き込んだ状態で"データ００"、"データ０１"、"データ１０"のいずれかを保持している。この実施形態では、上記各データがそのまま２進データに対応している。書き込み条件および読み出し条件は、一例として図１３に長円で示した多値メモリセル（トラップゲート内の右側に対応するセル）に対するデータの読み書きについて示している。
【００７８】
書き込み動作（選択書き込み）では、データを書き込む多値メモリセルの両側に位置する一対のビット線BL2、BL3にそれぞれ0V、6Vが与えられる。ビット線BL2に隣接するビット線BL1には0Vが与えられる。ビット線BL3に隣接するビット線BL4には、6Vが与えられる。"データ００"を書き込むとき、第１ワード線WL11および第２ワード線WL21に同時に12Vが与えられ、他のワード線に接地電圧（0V）が与えられる。"データ０１"を書き込むときに、第１ワード線WL11に12Vが与えられ、他のワード線に接地電圧が与えられる。"データ１０"を書き込むとき、第２ワード線WL21に12Vが与えられ、他のワード線に接地電圧が与えられる。この結果、基板からメモリセルMC1、MC2のフローティングゲートの少なくともいずれかにホットエレクトロンが注入され、メモリセルの閾値が高くなる。そして、多値メモリセルの状態は、それぞれ"データ００"、"データ０１"、"データ１１"が書き込まれた"００状態"、"０１状態"、"１０状態"になる。
【００７９】
なお、図１３に示したトラップゲートの左側に対応する多値メモリセルにホットエレクトロンを注入させるときには、上述とは逆に、ビット線BL1、BL2に6Vが供給され、ビット線BL3、BL4に0Vが供給される。
一括消去では、全てのビット線BLに6Vが与えられ、全ての第１および第２ワード線WL11、WL12、...、WL21、WL22、...に−5Vが与えられる。そして、全てのメモリセルMC1、MC2が"１状態"になることで、全ての多値メモリセルは、"１１状態"になる。
【００８０】
読み出し動作では、データを読み出す多値メモリセルの両側に位置する一対のビット線BL2、BL3にそれぞれ2V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。多値メモリセルに接続された第１ワード線WL12および第２ワード線WL21に3Vが同時に与えられる。そして、上述した第４の実施形態と同様に、多値メモリセル内の第１メモリセルMC1および第２メモリセルMC2にそれぞれ流れるメモリセル電流IMCの総量が、基準電流IREF1、IREF2、IREF3とそれぞれ比較され、多値メモリセルに保持されている多値データの論理レベルが検出される。
【００８１】
なお、図１３に示したトラップゲートの左側に対応する多値メモリセルに保持されているデータを読み出すときには、上述とは逆に、ビット線BL1、BL2に0Vが供給され、ビット線BL3、BL4に2Vが供給される。すなわち、第１および第２メモリセルMC1、MC2のセルトランジスタに上述とは逆方向の電界がかけられる。
以上、この実施形態においても、上述した第４の実施形態と同様の効果を得ることができる。さらに、トラップゲート型の多値メモリセルにおいても、フローティングゲート型のメモリセルと同様に、読み出しマージンを向上でき、読み出し動作時の信頼性を向上できる。
【００８２】
なお、上述した実施形態では、第２ワード線WL2の配線幅Ｗ２を第１ワード線WL1の配線幅Ｗ１の半分にし、第２メモリセルMC2のメモリセル電流を第１メモリセルMC1のメモリセル電流の半分にした例について述べた。本発明はかかる実施形態に限定されるものではない。本発明は、配線幅の異なる複数のワード線（セルトランジスタのゲート幅）でメモリセルアレイが構成される場合に適用できる。また、セルトランジスタの特性は、素子が微細化され、ゲート幅が狭くなるにしたがい、狭チャネル効果や逆狭チャネル効果の影響を受ける。したがって、ゲート幅とメモリセル電流（オン電流）が比例関係にならない場合がある。その場合には、イオン注入等によりチャネル領域CHの不純物濃度を適宜調整し、メモリセル電流を調整してもよい。一般に、第１および第２メモリセルMC1、MC2のオン電流は、一致させるよりも異ならせる方向に調整するほうが容易である。
【００８３】
上述した実施形態では、本発明を、配線幅の異なる２種類のワード線WL1、WL2が配置されたメモリセルアレイを有するフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、配線幅の異なる３種類以上のワード線が配置されたメモリセルアレイを有するフラッシュメモリに適用してもよい。
【００８４】
上述した実施形態では、本発明を、フラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。本発明は、仮想接地型の電気的書き換え可能な不揮発性半導体メモリにできる。
上述した第３の実施形態では、メモリセルアレイ２０を、トラップゲートTGを有するメモリセルMC1、MC2で構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリセルアレイを、フローティングゲートを有するメモリセルで構成してもよい。
【００８５】
上述した第４および第５の実施形態では、読み出し動作時にメモリセル電流IMCを基準電流IREF1、IREF2、IREF3と比較し、メモリセルに保持されているデータを検出した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、読み出し動作時に、センスアンプ１６によるデータの検出を２回実行することで、メモリセルに保持されているデータを検出しても良い。この場合、まず、最初の動作において、メモリセル電流IMCと第２基準電流IREF2との大小が検出される。メモリセル電流IMCが第２基準電流IREF2より大きいとき、次の動作において、メモリセル電流IMCと第３基準電流IREF3とが比較され、多値メモリセルが１１状態または"１０状態"であることが検出される。メモリセル電流IMCが第２基準電流IREF2より小さいとき、次の動作において、メモリセル電流IMCと第１基準電流IREF01とが比較され、多値メモリセルが"０１状態"または"００状態"であることが検出される。
【００８６】
上述した第４および第５の実施形態では、多値メモリセルを互いに隣接する第１および第２メモリセルMC1、MC2で構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、多値メモリセルを隣接しない第１および第２メモリセルMC1、MC2で構成してもよい。
上述した第４および第５の実施形態では、読み出し動作時に第１および第２ワード線WL1、WL2に同じ電圧を与え、"１状態"の第１メモリセルMC1のメモリセル電流IMC1と"１状態"の第２メモリセルMC2のメモリセル電流IMC2とを相違させた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリセル電流IMC1、IMC2の和によって得られる多値メモリセルの各状態におけるメモリセル電流IMCの差が十分でないときには、第３の実施形態に示したように、第２ワード線WL2に与える電圧を第１ワード線WL1に与える電圧より大きくすることで、さらに読み出しマージンを向上できる。
【００８７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 配線幅が互いに異なる複数のワード線にそれぞれ接続された不揮発性のメモリセルに保持されたデータを読み出す不揮発性半導体メモリの読み出し動作方法であって、
前記データの読み出し時に前記メモリセルに流れるメモリセル電流を、該メモリセルに接続された前記ワード線の配線幅に応じた基準電流と比較し、前記メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００８８】
（付記２） 配線幅が互いに異なる第１および第２ワード線にそれぞれ接続された不揮発性の第１および第２メモリセルに保持されたデータを読み出す不揮発性半導体メモリの読み出し動作方法であって、
前記第１メモリセルから前記データを読み出すときに、該第１メモリセルに流れるメモリセル電流を第１基準電流と比較し、前記第１メモリセルに保持されているデータの論理レベルを検出し、
前記第２メモリセルから前記データを読み出すときに、該第２メモリセルに流れるメモリセル電流を前記第１基準電流と異なる第２基準電流と比較し、前記第２メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００８９】
（付記３） 配線幅が互いに異なる第１および第２ワード線にそれぞれ接続された不揮発性の第１および第２メモリセルに保持されたデータを読み出す不揮発性半導体メモリの読み出し動作方法であって、
前記第１メモリセルから前記データを読み出すときに、前記第１ワード線に第１電圧を与え、該第１メモリセルに流れるメモリセル電流を基準電流と比較し、前記第１メモリセルに保持されているデータの論理レベルを検出し、
前記第２メモリセルから前記データを読み出すときに、前記第２ワード線に前記第１電圧と異なる値の第２電圧を与え、該第２メモリセルに流れるメモリセル電流を前記基準電流と比較し、前記第２メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００９０】
（付記４） 付記３記載の不揮発性半導体メモリの読み出し動作方法において、前記第１電圧および前記第２電圧は、前記第１および第２メモリセルに同じ論理レベルのデータが保持されているとき、前記メモリセル電流が等しくなるように設定されていることを特徴とする不揮発性半導体メモリの読み出し動作方法。
（付記５） 配線幅が互いに異なる第１および第２ワード線にそれぞれ接続された一対の不揮発性の第１および第２メモリセルに保持された多値データを読み出す不揮発性半導体メモリの読み出し動作方法であって、
前記第１および第２メモリセルからデータを読み出すときに、該第１および第２メモリセルに流れるメモリセル電流を複数の基準電流とそれぞれ比較し、前記多値データの論理レベルを検出することを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００９１】
（付記６） 付記５記載の不揮発性半導体メモリの読み出し動作方法において、
前記第１および第２メモリセルからデータを読み出すときに、
第１電圧が、前記第１ワード線に与えられ、
前記第１電圧と値の異なる第２電圧が、前記第２ワード線に与えられることを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００９２】
（付記７） 不揮発性の第１および第２メモリセルと、
前記第１メモリセルの制御ゲートに接続された第１ワード線と、
前記第２メモリセルの制御ゲートに接続され、前記第１ワード線と配線幅の異なる第２ワード線とを備え、
前記第１メモリセルからデータを読み出すときに、該第１メモリセルに流れるメモリセル電流を第１基準電流と比較し、前記第１メモリセルに保持されているデータの論理レベルを検出し、
前記第２メモリセルからデータを読み出すときに、該第２メモリセルに流れるメモリセル電流を前記第１基準電流と異なる第２基準電流と比較し、前記第２メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリ。
【００９３】
（付記８） 不揮発性の第１および第２メモリセルと、
前記第１メモリセルの制御ゲートに接続され、前記第１メモリセルの選択時に第１電圧が与えられる第１ワード線と、
前記第２メモリセルの制御ゲートに接続され、前記第２メモリセルの選択時に前記第１電圧と異なる第２電圧が与えられ、前記第１ワード線と配線幅の異なる第２ワード線とを備え、
前記第１および第２メモリセルのいずれかからデータを読み出すときに、このメモリセルに流れるメモリセル電流を基準電流と比較し、該メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリ。
【００９４】
（付記９） 付記８記載の不揮発性半導体メモリにおいて、
前記第１電圧および前記第２電圧は、前記第１および第２メモリセルに同じ論理レベルのデータが保持されているとき、前記メモリセル電流が等しくなるように設定されていることを特徴とする不揮発性半導体メモリ。
（付記１０） 不揮発性の第１および第２メモリセルと、
前記第１メモリセルの制御ゲートに接続された第１ワード線と、
前記第２メモリセルの制御ゲートに接続され、前記第１ワード線と配線幅の異なる第２ワード線とを備え、
多値データが、一対の前記第１および第２メモリセルに保持され、
前記第１および第２メモリセルから前記多値データを読み出すときに、該第１および第２メモリセルに流れるメモリセル電流を複数の基準電流と比較し、前記多値データの論理レベルを検出することを特徴とする不揮発性半導体メモリ。
【００９５】
（付記１１） 付記１０記載の不揮発性半導体メモリにおいて、
前記多値データが読み出されるときに、
第１電圧が、前記第１ワード線に与えられ、
前記第１電圧と値の異なる第２電圧が、前記第２ワード線に与えられることを特徴とする不揮発性半導体メモリ。
【００９６】
（付記１２） 付記７、付記８、付記１０のいずれか１項記載の不揮発性半導体メモリにおいて、
複数の前記第１ワード線が、間隔を置いて配列され、
複数の前記第２ワード線は、前記第１ワード線の間にそれぞれ配列されていることを特徴とする不揮発性半導体メモリ。
【００９７】
（付記１３） 付記１２記載の不揮発性半導体メモリにおいて、
前記第１ワード線には、直列に接続された複数の前記第１メモリセルの前記制御ゲートが接続され、
前記第２ワード線には、直列に接続された複数の前記第２メモリセルの前記制御ゲートが接続され、
隣接する前記第１メモリセルにおける互いに接続されたデータ入出力ノードと、隣接する前記第２メモリセルにおける互いに接続されたデータ入出力ノードとは、複数のビット線にそれぞれ接続されていることを特徴とする不揮発性半導体メモリ。
【００９８】
（付記１４） 付記７、付記８、付記１０のいずれか１項記載の不揮発性半導体メモリにおいて、
前記第１および第２メモリセルは、電荷を蓄積するフローティングゲートを有することを特徴とする不揮発性半導体メモリ。
（付記１５） 付記７、付記８、付記１０のいずれか１項記載の不揮発性半導体メモリにおいて、
前記第１および第２メモリセルは、電荷をトラップする絶縁性のトラップゲートを有することを特徴とする不揮発性半導体メモリ。
【００９９】
付記６不揮発性半導体メモリの読み出し動作方法および付記１１の不揮発性半導体メモリでは、一対の第１および第２メモリセルが、多値データを保持する多値メモリセルとして動作する。例えば、第１メモリセルに接続された第１ワード線に供給される第１電圧および第２メモリセルに接続された第２ワード線に供給される第２電圧は、第１および第２メモリセルに同じ論理レベルのデータが保持されているとき、第１および第２メモリセルに流れるメモリセル電流が等しくなるように設定される。すなわち、第１および第２メモリセルに流れるメモリセル電流のうち一方のメモリセル電流が、第１電圧または第２電圧により増加する。この結果、第１および第２メモリセルで構成される多値メモリセルの読み出しマージンを向上でき、読み出し動作時の信頼性を向上できる。
【０１００】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１０１】
【発明の効果】
本発明の不揮発性半導体メモリの読み出し動作方法、および本発明の不揮発性半導体メモリでは、ゲート幅（配線幅）の異なる第１および第２メモリセル（第１および第２ワード線）のメモリセル電流を同一にできるため、データの論理レベルを判定する基準電流を一つにできる。この結果、基準電流の生成回路を簡易に構成でき、不揮発性半導体メモリのチップサイズを小さくできる。
【０１０３】
第１および第２電圧により、同じ論理レベルのデータに対応する第１および第２メモリセルのメモリセル電流を等しくできるため、第１および第２メモリセルの読み出しマージンを同一にできる。
【図面の簡単な説明】
【図１】第１の実施形態の不揮発性半導体メモリを示すブロック図である。
【図２】第１の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図３】第１の実施形態の読み出し動作におけるメモリセル電流と基準電流との関係を示す説明図である。
【図４】第２の実施形態の不揮発性半導体メモリを示すブロック図である。
【図５】図４のメモリセルアレイの詳細を示すセル構造図である。
【図６】第２の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図７】第３の実施形態の不揮発性半導体メモリを示すブロック図である。
【図８】第３の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図９】第３の実施形態の読み出し動作におけるメモリセル電流と基準電流との関係を示す説明図である。
【図１０】第４の実施形態の不揮発性半導体メモリを示すブロック図である。
【図１１】第４の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図１２】第４の実施形態の読み出し動作におけるメモリセル電流と基準電流との関係を示す説明図である。
【図１３】第５の実施形態の不揮発性半導体メモリを示すブロック図である。
【図１４】第５の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図１５】従来の不揮発性半導体メモリのメモリセルアレイの構造図である。
【図１６】図１５の等価回路図である。
【図１７】従来の不揮発性半導体メモリの読み出し動作におけるメモリセル電流と基準電流との関係を示す説明図である。
【符号の説明】
１０ メモリセルアレイ
１２ ロウデコーダ
１４ コラムデコーダ
１６ センスアンプ
１８ 基準電流発生回路
２０ メモリセルアレイ
２２、２４ 基準電流発生回路
BL ビット線
CH チャネル領域
D ドレイン
IMC メモリセル電流
IREF1、IREF2、IREF3 基準電流
MC1 第１メモリセル
MC2 第２メモリセル
S ソース
SW サイドウォール
TG トラップゲート
Ｗ１、Ｗ２ ゲート幅
WL1 第１ワード線
WL2 第２ワード線
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに保持されているデータを読み出すための読み出し動作技術に関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体メモリは、メモリセルの絶縁膜中に電子を注入して閾値電圧を変えることで、データを記憶している。メモリセルの閾値電圧は、電子が絶縁膜中に存在すると高くなり、電子が絶縁膜中に存在しないと低くなる。フラッシュメモリのメモリセルが２値データを記憶する場合、閾値電圧が高く読み出し動作時にメモリセルに電流が流れない状態が、"データ０"が書き込まれた状態（"０状態"）であり、閾値電圧が低く読み出し動作時にメモリセルに電流が流れる状態が、"データ１"が書き込まれた状態（"１状態"）である。
【０００３】
"０状態"および"１状態"は、読み出し動作時にメモリセルに流れる電流（メモリセル電流）を基準電流と比較することで検出される。
この種の不揮発性半導体メモリは、記憶容量（記憶密度）が年々高くなってきている。記憶密度を高める手法として、メモリセルの多値化が提案されている。しかし、一つのメモリセルに多値データを記憶させる場合、読み出しマージンを確保するためには、メモリセルへの電子の注入量を精密に調整しなくてはならない。一般に、電子の注入量を精密に調整することは難しく、この手法によりメモリセルに多値データを記憶させる場合、半導体プロセスの微少な変動により歩留が低下しやすい。さらに、メモリセルに多値データを記憶させる場合、データの論理値を検出するために複数の基準電流が必要になる。一方、ワード線の集積度を高くすることで、メモリセルの集積度を高くし記憶密度を上げる手法が、特開平２−２３１７７２号公報等に開示されている。
【０００４】
図１５は、この種の公報に開示された不揮発性半導体メモリのメモリセルアレイのセル構造を示している。
この不揮発性半導体メモリは、第１ワード線WL1の間に、この第１ワード線WL1と配線幅の異なる第２ワード線WL2が配列されていることを特徴としている。メモリセル上に位置する第１および第２ワード線WL1、WL2は、制御ゲートとして機能する。制御ゲートの下には、図に網掛けで示したフローティングゲートが形成されている。フローティングゲートは、拡散層で構成されたビット線BLの間のシリコン基板上に酸化膜を介して形成されている。
【０００５】
図において、第１ワード線WL1とビット線BLとが交差する部分に、セルトランジスタ（以下、第１メモリセルと称する）のソースSおよびドレインDが形成されている。そして、ソースSおよびドレインDの間に第１メモリセルのチャネル領域CHが形成されている。同様に、第２ワード線WL2とビット線BLとが交差する部分に、セルトランジスタ（以下、第２メモリセルと称する）のソースSおよびドレインDが形成され、ソースSおよびドレインDの間に第２メモリセルのチャネル領域CHが形成されている。
【０００６】
この不揮発性半導体メモリでは、第１ワード線WL1とこのワード線WL1に対応するフローティングゲートが形成された後、第１ワード線WL1の隙間に第２ワード線WL2とこの第２ワード線WL2に対応するフローティングゲートが形成される。そのため、第２メモリセルMC2のゲート幅Ｗ２は、第１ワード線６のゲート幅Ｗ１より小さくなる。チャネル長（ソースSとドレインDとの間隔）は、第１メモリセルMC1と第２メモリセルMC2とで同じである。
【０００７】
図１６は、図１５に示したメモリセルアレイの等価回路を示している。
複数の第１メモリセルMC1は、第１ワード線WL1に沿って直列に接続されている。隣接するメモリセルMC1のソースSおよびドレインD（データ入出力ノード）は、それぞれ共通のビット線BLに接続されている。複数の第２メモリセルMC2は、第２ワード線WL2に沿って直列に接続されている。隣接するメモリセルMC2のソースSおよびドレインD（データ入出力ノード）は、共通のビット線BLに接続されている。この種のメモリセルアレイは、一般に仮想接地型のメモリセルアレイと称されている。
【０００８】
【発明が解決しようとする課題】
図１７は、上述した不揮発性半導体メモリにおいて、メモリセルに保持されているデータの読み出し動作の概要を示している。
第１メモリセルMC1からデータを読み出す場合、このメモリセルMC1に接続された第１ワード線WL1に、例えば2.5Vの読み出し電圧が与えられ、第１メモリセルMC1のソースおよびドレインに接続されたビット線BLに、0Vおよび5Vが与えられる。第１メモリセルMC1が"０状態"の場合、メモリセルは閾値電圧が高いためオフし、メモリセル電流はビット線BL間に流れない。第１メモリセルMC1が"１状態"の場合、メモリセルは閾値電圧が低いためオンし、メモリセル電流がビット線BL間に流れる。
【０００９】
同様に、第２メモリセルMC2からデータを読み出す場合、第２ワード線WL2に読み出し電圧2.5Vが与えられ、第２メモリセルMC2の両側のビット線BLに、0Vおよび5Vが与えられる。第２メモリセルMC2が"０状態"の場合、メモリセル電流は流れず、第２メモリセルMC2が"１状態"の場合、メモリセル電流が流れる。そして、メモリセル電流が基準電流IREFと比較され、メモリセルMC1（またはMC2）が"０状態"、"１状態"のいずれを保持しているかが検出される。
【００１０】
しかしながら、上述したように、第１メモリセルMC1のゲート幅Ｗ１と第２メモリセルMC2のゲート幅Ｗ２とは異なる。メモリセルMC1、MC2のセルトランジスタがオンしたときのメモリセル電流の値は、セルトランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌに依存する。このため、"１状態"の読み出し時に、第２メモリセルMC2のメモリセル電流は、第１メモリセルMC1のメモリセル電流より小さくなってしまう。
【００１１】
基準電流IREFは、メモリセル電流の最大値と最小値との間に設定する必要がある。そのため、基準電流IREFは、"１状態"のメモリセル電流の小さい第２メモリセルMC2に合わせて設定しなくてはならない。この結果、第１メモリセルMC1において、"０状態"の読み出しマージンM0が"１状態"の読み出しマージンM1に比べて小さくなり、信頼性が低くなるという問題があった。
【００１２】
従来、配線幅（ゲート幅）が異なる複数のワード線を有する不揮発性半導体メモリにおいて、メモリセルに保持されているデータを確実に読み出す手法は提案されていない。
本発明の目的は、配線幅の異なる複数のワード線を有する不揮発性半導体メモリにおいて、メモリセルに保持されているデータを確実に読み出すことにある。
【００１３】
本発明の別の目的は、仮想接地型の不揮発性半導体メモリにおいて、メモリセルに保持されているデータを確実に読み出すことにある。
【００１４】
【課題を解決するための手段】
本発明の不揮発性半導体メモリの読み出し動作方法、および本発明の不揮発性半導体メモリでは、第１ワード線が、不揮発性の第１メモリセルの制御ゲートに接続され、第１ワード線と配線幅の異なる第２ワード線が、不揮発性の第２メモリセルの制御ゲートに接続されている。
【００１６】
不揮発性半導体メモリは、例えば、間隔を置いて配列された複数の第１ワード線と、これ等第１ワード線の間にそれぞれ配列された第２ワード線とを有している。第１および第２メモリセルは、例えば、電荷を蓄積するフローティングゲート、あるいは電荷をトラップするトラップゲートを有している。
【００１８】
第１メモリセルからデータを読み出すときに、第１ワード線に第１電圧が与えられ、この第１メモリセルに流れるメモリセル電流が基準電流と比較され、第１メモリセルに保持されているデータの論理レベルが検出される。第２メモリセルからデータを読み出すときに、第２ワード線に第１電圧と異なる第２電圧が与えられ、この第２メモリセルに流れるメモリセル電流が基準電流と比較され、第２メモリセルに保持されているデータの論理レベルが検出される。
【００１９】
例えば、第１電圧および第２電圧は、第１および第２メモリセルに同じ論理レベルのデータが保持されているとき、第１および第２メモリセルに流れるメモリセル電流が等しくなるように設定される。具体的には、メモリセルが２値データを記憶する場合、第１および第２メモリセルの閾値電圧が低くなるようにプログラムされた状態で、第１および第２メモリセルに流れるメモリセル電流が同じになるように、第１電圧および第２電圧が設定される。ゲート幅（配線幅）の異なる第１および第２メモリセル（第１および第２ワード線）のメモリセル電流を同一にできるため、データの論理レベルを判定する基準電流を一つにできる。この結果、基準電流の生成回路を簡易に構成でき、不揮発性半導体メモリのチップサイズを小さくできる。
【００２０】
第１および第２電圧により、同じ論理レベルのデータに対応する第１および第２メモリセルのメモリセル電流を等しくできるため、第１および第２メモリセルの読み出しマージンを同一にできる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第１の実施形態を示している。
【００２４】
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、メモリセルアレイ１０、ロウデコーダ１２、コラムデコーダ１４、センスアンプ１６、基準電流発生回路１８、および図示しない入出力回路、制御回路等を有している。
メモリセルアレイ１０は、フローティングゲートを有する複数の第１および第２メモリセルMC1、MC2で構成されている。第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第２ワード線WL2に接続されている。より詳細には、複数の第１ワード線WL1が間隔を置いて配列され、これ等第１ワード線WL1の隙間に第２ワード線WL2がそれぞれ配列されている。第２ワード線WL2の配線幅は、第１ワード線WL1の配線幅の半分にされている。第１および第２ワード線WL1、WL2の配線幅は、第１および第２メモリセルMC1、MC2のセルトランジスタのゲート幅に相当する。これ等セルトランジスタのチャネル長およびチャネル領域の不純物濃度は同一のため、第２メモリセルMC2のオン抵抗は、第１メモリセルMC1のオン抵抗の２倍になる。すなわち、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００２５】
第１ワード線WL1に接続された複数の第１メモリセルMC1は、直列に接続されている。すなわち、隣接する第１メモリセルMC1のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。同様に、第２ワード線WL2に接続された複数の第２メモリセルMC2は、直列に接続されている。すなわち、隣接する第２メモリセルMC2のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。
【００２６】
第１および第２ワード線WL1、WL2に直交して複数のビット線BLが配列されている。ビット線BLは、第１および第２メモリセルMC1、MC2のデータ入出力ノードに接続されている。このように、本実施形態のメモリセルアレイ１０は、メモリセルMC1（またはMC2）が直列に配置された複数のメモリセル列を有し、これ等メモリセル列における各メモリセルのデータ入出力ノードをビット線BLを介して接続している。すなわち、メモリセルアレイ１０は、仮想接地型と称される構造を有している。メモリセルアレイ１０の断面構造は、前述した図１５と同じである。
【００２７】
ロウデコーダ１２は、チップの外部から供給されるロウアドレスに応じて所定の第１および第２ワード線WL1、WL2のいずれかを活性化する。コラムデコーダ１４は、チップの外部から供給されるコラムアドレスに応じて所定のメモリセルを選択するために、これ等メモリセルの両側のビット線BLに高電圧および低電圧をそれぞれ供給する。
【００２８】
センスアンプ１６は、コラムデコーダ１４により選択されたメモリセルMC1（またはMC2）に流れ、ビット線BLを介して伝達されるメモリセル電流IMC1（またはIMC2）を、基準電流IREF1（またはIREF2）と比較し、メモリセルが保持しているデータの論理レベルを検出する。
基準電流発生回路１８は、基準電流IREF1、IREF2を生成し、そのいずれかをセンスアンプ１６に供給する。後述するように、基準電流IREF1は、基準電流IREF2より大きい。
【００２９】
図２は、第１の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。書き込み条件および読み出し条件は、一例として図１に丸印で示した第１および第２メモリセルMC1、MC2に対するデータの読み書きについて説明する。
書き込み動作（選択書き込み）では、データを書き込む第１メモリセルMC1（または第２メモリセルMC2）の両側に位置する一対のビット線BL2、BL3にそれぞれ8V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には8Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。データを書き込むメモリセルMC1（またはMC2）に接続された第１ワード線WL11（または第２ワード線WL21）に12Vが与えられ、他のワード線は接地される。この結果、基板からメモリセルMC1（またはMC2）のフローティングゲートにホットエレクトロンが注入され、メモリセルの閾値が高くなる。そして、メモリセルの状態は、"データ０"が書き込まれた"０状態"になる。
【００３０】
一括消去では、全てのビット線BLに15Vが与えられ、全ての第１および第２ワード線WL11、WL12、...、WL21、WL22、...は、非選択される（0V）。フローティングゲートに蓄積された電子は、トンネル電流により基板に放出され、全てのメモリセルMC1、MC2は、閾値電圧の低い"１状態"になる。
読み出し動作では、データを読み出す第１メモリセルMC1（または第２メモリセルMC2）の両側に位置する一対のビット線BL2、BL3にそれぞれ2V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。データを読み出すメモリセルMC1（またはMC2）に接続された第１ワード線WL11（または第２ワード線WL21）に2.5Vが与えられる。メモリセルMC1（またはMC2）が"１状態"のとき、セルトランジスタの閾値は低いため、ビット線BL2、BL3の間にメモリセル電流IMC1（またはIMC2）が流れる。
【００３１】
上述したように、第２メモリセルMC2の制御ゲートのゲート幅（第２ワード線WL2の配線幅）は、より第１メモリセルMC1の制御ゲートのゲート幅（第１ワード線WL1の配線幅）小さい。このため、第２メモリセルMC2に流れるメモリセル電流IMC2は、第１メモリセルMC1に流れるメモリセル電流IMC1より小さくなる。
メモリセルMC1（またはMC2）が"０状態"のとき、セルトランジスタの閾値は高いため、ビット線BL2、BL3の間にメモリセル電流IMC1（またはIMC2）は流れない。
【００３２】
第１メモリセルMC1に保持されたデータを読み出すとき、センスアンプ１６は、メモリセル電流IMC1を第１基準電流IREF1と比較する。第１メモリセルMC1に保持されていたデータは、メモリセル電流IMC1が第１基準電流IREF1より大きいとき"１状態"と判定され、第１基準電流IREF1より小さいとき"０状態"と判定される。すなわち、第１メモリセルMC1に保持されたデータの論理レベルが検出される。
【００３３】
第２メモリセルMC2に保持されたデータを読み出すとき、センスアンプ１６は、メモリセル電流IMC2を第２基準電流IREF2と比較する。第２メモリセルMC2に保持されていたデータ（メモリセルの書き込み状態）は、メモリセル電流IMC2が第２基準電流IREF2より大きいとき"１状態"と判定され、第２基準電流IREF2より小さいとき"０状態"と判定される。すなわち、第２メモリセルMC2に保持されたデータの論理レベルが検出される。
【００３４】
図３は、読み出し動作におけるメモリセル電流IMC1、IMC2と基準電流IREF1、IREF2との関係を示している。
上述したように、メモリセル電流IMC1、IMC2は、それぞれ第１メモリセルMC1からデータを読み出すときに第１基準電流IREF1と比較され（図の左側）、第２メモリセルMC2からデータを読み出すときに第２基準電流IREF2と比較される（図の右側）。
【００３５】
第１基準電流IREF1は、"１状態"の第１メモリセルMC1のメモリセル電流IMC1と"０状態"の第１メモリセルMC1のメモリセル電流IMC1との中間に設定されている。第２基準電流IREF2は、"１状態"の第２メモリセルMC2のメモリセル電流IMC2と"０状態"の第２メモリセルMC2のメモリセル電流IMC2との中間に設定されている。このように、配線幅（セルトランジスタの制御ゲートのゲート幅）の異なる複数のワード線WL1、WL2が配列されたフラッシュメモリにおいて、読み出し動作時に、ワード線WL1、WL2の配線幅に応じて設定された基準電流IREF1、IREF2をそれぞれメモリセル電流IMC1、IMC2と比較することで、ワード線WL1、WL2の配線幅によるメモリセル電流IMC1、IMC2の大小にかかわりなく、常に"１状態"と"０状態"の読み出しマージンが同じになる。
【００３６】
以上、本実施形態では、データの読み出し時に第１および第２メモリセルMC1、MC2に流れるメモリセル電流IMC1、IMC2を、第１および第２ワード線WL1、WL2の配線幅に応じた基準電流IREF1、IREF2とそれぞれ比較した。このため、ゲート幅の異なるメモリセルMC1、MC2毎に、基準電流IREF1、IREF2を最適な値（"１状態"と"０状態"のメモリセル電流IMCの中間の値）に設定できる。すなわち、メモリセルMC1、MC2の特性毎に最適な基準電流IREF1、IREF2が設定されるため、読み出しマージンを向上でき、読み出し動作時の信頼性を向上できる。
【００３７】
特に、本発明は、間隔を置いて配列されるワード線の隙間に、配線幅の細いワード線を配列することで素子の集積度を上げた不揮発性半導体メモリに適用すると、高い効果が得られる。
本発明の適用に際し、従来のフローティングゲート型のメモリセルアレイを変える必要はない。周辺回路の変更のみで本発明を適用できるため、不揮発性半導体メモリの設計期間を短縮できる。
【００３８】
図４は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３９】
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、メモリセルアレイ２０、ロウデコーダ１２、コラムデコーダ１４、センスアンプ１６、基準電流発生回路１８、および図示しない入出力回路、制御回路等を有している。
メモリセルアレイ１０は、トラップゲートTGを有する複数の第１および第２メモリセルMC1、MC2で構成されている。トラップゲートTGにトラップされたキャリアは、トラップゲートTG内を移動しない。これを利用して、セルトランジスタの閾値電圧を局所的に変化させることができる。このため、本実施形態のメモリセルMC1、MC2は、トラップゲートTGにおけるチャネル領域のソース側、ドレイン側にそれぞれ２値データを保持できる。すなわち、一つのメモリセルは、多値データ（この例では４値）を記憶できる。図において、メモリセルMC1、MC2に示した２つの四角形の領域に、２値データがそれぞれ保持される。白抜きの四角形は、キャリアがトラップされていない状態（閾値電圧が低い"１状態"）を示している。黒い四角形は、キャリアがトラップされた状態（閾値電圧が高い"０状態"）を示している。
【００４０】
第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第１ワード線より配線幅が細い第２ワード線WL2に接続されている。
第１ワード線WL1に接続された複数の第１メモリセルMC1は、直列に接続されている。すなわち、隣接する第１メモリセルMC1のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。同様に、第２ワード線WL2に接続された複数の第２メモリセルMC2は、直列に接続されている。すなわち、隣接する第２メモリセルMC2のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。
【００４１】
第１および第２ワード線WL1、WL2に直交して複数のビット線BLが配列されている。ビット線BLは、第１および第２メモリセルMC1、MC2のデータ入出力ノードに接続されている。
本実施形態のフラッシュメモリは、第１および第２メモリセルMC1、MC2のセル構造および図示しない制御回路を除き、第１の実施形態と同一である。
【００４２】
図５は、図４のメモリセルアレイ２０のセル構造を示している。
このフラッシュメモリでは、絶縁層からなりキャリアをトラップできるトラップゲートTGが、制御ゲートを兼ねる第１ワード線WL1（または第２ワード線WL2）と、シリコン基板のチャネル領域CHとの間に形成されている。トラップゲートTGは、シリコン窒化膜をシリコン酸化膜で挟んだ３層構造を有している（ＯＮＯ膜）。トラップゲートTGは、トラップされたキャリアが移動しないため、隣接するメモリセル間で分離する必要がない。そのため、トラップゲートTGは、Ｂ−Ｂ’断面およびＣ−Ｃ’断面に示すように、第１および第２ワード線WL1、WL2とともに図の横方向に延在して形成されている。第１ワード線WL1と第２ワード線WL2との間には、Ａ−Ａ’断面に示すように、絶縁膜からなるサイドウォールSWが形成されている。第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第１ワード線より配線幅が細い第２ワード線WL2に接続されている。
【００４３】
ビット線BLは、第１の実施形態と同様に、拡散層で形成されている。そして、第１ワード線WL1とビット線BLとが交差する部分に、第１および第２メモリセルMC1、MC2（セルトランジスタ）のソースSおよびドレインDが形成されている。チャネル領域CHは、ソースSおよびドレインDの間に形成されている。
上述したメモリセルアレイの製造方法の概要を以下に示す。
【００４４】
まず、ビット線BLを形成しない領域に、ビット線方向に延びるストライプパターンが形成される。このストライプパターンをマスクとして、シリコン基板内に選択的にイオンが注入されビット線BLが形成される。次にストライプパターンをマスクとして、シリコン基板が選択的に酸化され、フィールド酸化膜（LOCOS膜）が形成される。
【００４５】
次に、ワード線方向に延びるストライプパターン（第１ワード線WL1に対応する領域）が、例えばシリコン窒化膜等で形成される。このストライプパターンの幅および間隔は、最小加工寸法で形成される。次に、ストライプパターンを覆ってシリコン基板全面にシリコン酸化膜が堆積される。この後、シリコン酸化膜がエッチングされることで、ストライプパターンの両側のみにシリコン酸化膜が残る。すなわち、ストライプパターンの両側にサイドウォールSWが形成される。この後、ストライプパターンが除去され、シリコン基板上にサイドウォールSWのみが残される。
【００４６】
次に、シリコン基板全面にＯＮＯ膜（トラップゲートTG）が形成される。次に、シリコン基板全面に多結晶シリコン（第１および第２ワード線WL1、WL2の材料）が堆積される。この後、エッチバックすることで、多結晶シリコンおよびサイドウォールSWの上部が除去され、サイドウォールSWの間のみに多結晶シリコンが残される。すなわち、サイドウォールSWの間に、第１および第２ワード線WL1、WL2が交互に形成される。
【００４７】
このように、第１および第２ワード線WL1、WL2は、ワード線方向に延びるストライプパターンにより、セルフアラインで形成される。最小加工寸法を0.4μｍ、サイドウォールの幅を0.1μｍとすると、第１ワード線WL1の配線幅Ｗ１（＝第１メモリセルMC1の制御ゲートのゲート幅Ｗ１）、および第２ワード線WL2の配線幅Ｗ２（＝第２メモリセルMC2の制御ゲートのゲート幅Ｗ２）は、それぞれ0.4μｍおよび0.2μｍになる。これ等メモリセルMC1、MC2のセルトランジスタのチャネル長およびチャネル領域の不純物濃度は、同一のため、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００４８】
最小加工寸法で配置した第１ワード線WL1の間に、サイドウォールを介して第２ワード線WL2を配置することで、レイアウト設計ルールを変えることなく、単位面積あたりのワード線の数が２倍になる。
図６は、第２の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。書き込み条件および読み出し条件は、図４に丸印で示した第１メモリセルMC1または第２メモリセルMC2の右側のビットに対するデータの読み書きについて示している。
【００４９】
書き込み動作（選択書き込み）において、図４に示したトラップゲートTGの右側に電子を注入する場合、メモリセルMC1（またはMC2）の両側に位置する一対のビット線BL2、BL3にそれぞれ0V、6Vが与えられる。ビット線BL2に隣接するビット線BL1には0Vが与えられる。ビット線BL3に隣接するビット線BL4には、6Vが与えられる。データを書き込むメモリセルMC1（またはMC2）に接続されたワード線WL11（またはWL21）に12Vが与えられる。この結果、メモリセルのチャネルが導通し、ホットエレクトロンは、トラップゲートTGにおけるビット線BL3側の位置に局所的に注入される。ホットエレクトロンがトラップされることで、メモリセルMC1（またはMC2）のうち図４の右側部分の閾値電圧が高くなる。メモリセルMC1（またはMC2）の状態は、左側に"データ１"が書き込まれ、右側に"データ０"が書き込まれた"１０状態"（例えば、２進数の"１０"）になる。
【００５０】
なお、図４に示したメモリセルのトラップゲートの左側にホットエレクトロンを注入させるときには、上述とは逆に、ビット線BL1、BL2に6Vが供給され、ビット線BL3、BL4に0Vが供給される。
一括消去では、全てのビット線BLに6Vが与えられ、全ての第１および第２ワード線WL1、WL2に−5Vが与えられる。そして、基板のチャネル領域CHからセルトランジスタのトラップゲートTGにホットホールが注入される。注入されたホットホールは、注入済みのホットエレクトロンと中和され、全てのメモリセルMC1、MC2の状態が閾値電圧の低い"１１状態"（例えば、２進数の"１１"）になる。
【００５１】
読み出し動作では、図４に示したメモリセルMC1（またはMC2）におけるトラップゲートTGの右側にトラップされた電子を検出するときには、メモリセルMC1（またはMC2）の左側のビット線BL2に2Vが与えられ、右側のビット線BL3に0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。すなわち、メモリセルは、上述した書き込み動作のときと逆方向の電界を受ける。データを読み出すメモリセルMC1（またはMC2）に接続された第１ワード線WL11（または第２ワード線WL21）に3Vが与えられる。メモリセルMC1（またはMC2）の右側のビットが"０状態"のとき、セルトランジスタは閾値電圧が高く、チャネル領域CHは不導通状態になるため、ビット線BL2、BL3の間にメモリセル電流IMCは流れない。メモリセルMC1（またはMC2）の右側のビットが"１状態"のとき、セルトランジスタは閾値電圧が低く、チャネル領域CHは導通状態になるため、ビット線BL2、BL3の間にメモリセル電流IMC1（またはIMC2）が流れる。
【００５２】
第１メモリセルMC1に保持されたデータを読み出すとき、センスアンプ１６は、第１の実施形態と同様に、メモリセル電流IMC1を第１基準電流IREF1と比較する。第１メモリセルMC1に保持されていたデータは、メモリセル電流IMC1が第１基準電流IREF1より大きいとき"１状態"と判定され、メモリセル電流IMC1が第１基準電流IREF1より小さいとき"０状態"と判定される。
【００５３】
第２メモリセルMC2に保持されたデータを読み出すとき、センスアンプ１６は、第１の実施形態と同様に、メモリセル電流IMC2を第２基準電流IREF2と比較する。第２メモリセルMC2に保持されていたデータ（メモリセルの書き込み状態）は、メモリセル電流IMC2が第２基準電流IREF2より大きいとき"１状態"と判定され、メモリセル電流IMC2が第２基準電流IREF2より小さいとき"０状態"と判定される。
【００５４】
なお、メモリセルのトラップゲートの左側にトラップされた電子を検出するときには、上述とは逆に、ビット線BL1、BL2に0Vが供給され、ビット線BL3、BL4に2Vが供給される。すなわち、セルトランジスタに上述とは逆方向の電界がかけられる。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、本発明は、上述したような新しいセル構造を有するトラップゲート型の不揮発性半導体メモリにも適用可能である。すなわち、トラップゲート型の多値メモリセルにおいても、フローティングゲート型のメモリセルと同様に、読み出しマージンを向上でき、読み出し動作時の信頼性を向上できる。
【００５５】
図７は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第３の実施形態を示している。第１および第２の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、第２の実施形態の基準電流発生回路１８の代わりに基準電流発生回路２２を有している。基準電流発生回路２２は、一つの基準電流IREFを生成する。その他の構成は、図示しない制御回路を除き、第２の実施形態（図４）と同一である。すなわち、第１および第２メモリセルMC1、MC2は、トラップゲートTGを有しており、一つのメモリセルに４値データ（２ビット）を記憶できる。第２ワード線WL2の配線幅は、第１ワード線WL1の配線幅の半分にされている。第１および第２メモリセルMC1、MC2のセルトランジスタのチャネル長およびチャネル領域の不純物濃度は、同一のため、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００５６】
図８は、第３の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。書き込み条件および読み出し条件は、図７に丸印で示した第１メモリセルMC1または第２メモリセルMC2の右側のビットに対するデータの読み書きについて示している。この実施形態の特徴は、読み出し動作において、第２メモリセルMC2に保持されたデータを読み出すときに、第２ワード線WL2に4Vが与えられることである。書き込み条件および一括消去条件は、第２の実施形態と同一であるため、説明を省略する。
【００５７】
第１メモリセルMC1の読み出し動作では、図のトラップゲートTGの右側にトラップされた電子の有無を検出するときに、第１メモリセルMC1の左側のビット線BL2に2Vが与えられ、右側のビット線BL3に0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。データを読み出すメモリセルMC1に接続された第１ワード線WL11に、第２の実施形態と同じ3Vが与えられる。第１メモリセルMC1の右側のビットが"１状態"のとき、セルトランジスタの閾値は低いため、ビット線BL2、BL3の間にメモリセル電流IMC1が流れる。第１メモリセルMC1が"０状態"のとき、セルトランジスタの閾値は高いため、ビット線BL2、BL3の間にメモリセル電流IMC1は流れない。
【００５８】
第２メモリセルMC2の読み出し動作では、図のトラップゲートTGの右側にトラップされた電子の有無を検出するときに、第２メモリセルMC2の左側のビット線BL2に2Vが与えられ、右側のビット線BL3に0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。データを読み出すメモリセルMC2に接続された第２ワード線WL21に4Vが与えられる。第２メモリセルMC2の右側のビットが"１状態"のとき、セルトランジスタの閾値は低いため、ビット線BL2、BL3の間にメモリセル電流IMC2が流れる。第２メモリセルMC2が"０状態"のとき、セルトランジスタの閾値は高いため、ビット線BL2、BL3の間にメモリセル電流IMC2は流れない。
【００５９】
このように、この実施形態では、読み出すメモリセルの種類に応じて、ワード線に与える電圧を相違させている。より詳細には、第２メモリセルMC2を読み出すときの第２ワード線WL21の電圧は、メモリセル電流IMC2が、"１状態"の第１メモリセルMC1を読み出したときに流れるメモリセル電流IMC1と同じ値になるように設定されている。
【００６０】
図９は、読み出し動作におけるメモリセル電流と基準電流との関係を示している。
この実施形態では、第１メモリセルMC1および第２メモリセルMC2において、"１状態"および"０状態"のメモリセル電流IMC1、IMC2は、互いに同じになる。したがって、一種類の基準電流IREFを使用するだけで、第１および第２メモリセルMC1、MC2に保持されたデータの論理値が検出可能になる。基準電流IREFは、"１状態"および"０状態"におけるメモリセル電流IMC1および"１状態"および"０状態"におけるメモリセル電流IMC2の中間の値に設定されているため、第１および第２メモリセルMC1、MC2における"１状態"および"０状態"の読み出しマージンは、等しくなる。
【００６１】
以上、この実施形態においても上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、読み出し動作時に、第１ワード線WL1に与える電圧と第２ワード線WL2に与える電圧とを相違させ、"１状態"のメモリセルMC1、MC2を読み出したときに流れるメモリセル電流IMC1、IMC2を同じにした。したがって、共通の基準電流IREFでゲート幅（ワード線の配線幅）の異なるセルトランジスタに保持された論理データの読み出しマージンを同じにできる。ゲート幅（配線幅）の異なる第１および第２メモリセルMC1、MC2（第１および第２ワード線）のメモリセル電流IMC1、IMC2を同一にできるため、データの論理レベルを判定する基準電流を一つにできる。
【００６２】
基準電流発生回路２２は、一種類の基準電流IREFのみ生成すればよいため、回路構成が簡単になる。この結果、フラッシュメモリのチップサイズを小さくできる。また、複数の基準電流を生成する場合に比べ、消費電力を小さくできる。
図１０は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第４の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６３】
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、メモリセルアレイ１０、ロウデコーダ１２、コラムデコーダ１４、センスアンプ１６、基準電流発生回路２４、および図示しない入出力回路、制御回路等を有している。
メモリセルアレイ１０は、第１の実施形態と同様に、フローティングゲートを有する複数の第１および第２メモリセルMC1、MC2で構成されている。第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第２ワード線WL2に接続されている。第２ワード線WL2の配線幅は、第１ワード線WL1の配線幅の半分にされている。第１および第２メモリセルMC1、MC2のセルトランジスタのチャネル長およびチャネル領域の不純物濃度は、同一のため、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００６４】
第１ワード線WL1に接続された複数の第１メモリセルMC1は、直列に接続されている。すなわち、隣接する第１メモリセルMC1のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。同様に、第２ワード線WL2に接続された複数の第２メモリセルMC2は、直列に接続されている。すなわち、隣接する第２メモリセルMC2のデータ入出力ノード（セルトランジスタのソースおよびドレイン）は、互いに接続されている。
【００６５】
第１および第２ワード線WL1、WL2に直交して複数のビット線BLが配列されている。ビット線BLは、第１および第２メモリセルMC1、MC2のデータ入出力ノードに接続されている。
本実施形態のフラッシュメモリでは、図に破線で示した一対の第１および第２メモリセルMC1、MC2が、４値データを記憶する多値メモリセルとして動作する。基準電流発生回路２４は、３種類の基準電流IREF1、IREF2、IREF3を生成し、そのいずれかをセンスアンプ１６に供給する。その他の構成は、図示しない制御回路を除き、第１の実施形態と同一である。
【００６６】
図１１は、第４の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。多値メモリセルは、消去された状態で"データ１１"を保持し、書き込んだ状態で"データ００"、"データ０１"、"データ１０"のいずれかを保持している。この実施形態では、上記各データがそのまま２進データに対応している。書き込み条件および読み出し条件は、一例として図１０に長円で示した多値メモリセルに対するデータの読み書きについて示している。
【００６７】
書き込み動作（選択書き込み）では、データを書き込む多値メモリセルの両側に位置する一対のビット線BL2、BL3にそれぞれ8V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には8Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。"データ００"を書き込むとき、第１ワード線WL11および第２ワード線WL21に同時に12Vが与えられ、他のワード線に接地電圧（0V）が与えられる。"データ０１"を書き込むときに、第１ワード線WL11に12Vが与えられ、他のワード線に接地電圧が与えられる。"データ１０"を書き込むとき、第２ワード線WL21に12Vが与えられ、他のワード線に接地電圧が与えられる。この結果、基板からメモリセルMC1、MC2のフローティングゲートの少なくともいずれかにホットエレクトロンが注入され、メモリセルの閾値電圧が高くなる。そして、多値メモリセルの状態は、それぞれ"データ００"、"データ０１"、"データ１１"が書き込まれた"００状態"、"０１状態"、"１０状態"になる。
【００６８】
一括消去では、全てのビット線BLに15Vが与えられ、全ての第１および第２ワード線WL11、WL12、...、WL21、WL22、...は、非選択される（0V）。そして、全てのメモリセルMC1、MC2が"１状態"になることで、全ての多値メモリセルは、"１１状態"になる。
読み出し動作では、データを読み出す多値メモリセルの両側に位置する一対のビット線BL2、BL3にそれぞれ2V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。多値メモリセルに接続された第１ワード線WL12および第２ワード線WL21に2.5Vが同時に与えられる。そして、多値メモリセル内の第１メモリセルMC1および第２メモリセルMC2にそれぞれ流れるメモリセル電流の総量に応じて、多値メモリセルに保持されている多値データが検出される。
【００６９】
図１２は、読み出し動作におけるメモリセル電流と基準電流との関係を示している。
この実施形態では、上述したように、読み出し動作時に、第１メモリセルMC1に流れるメモリセル電流IMC1と、第２メモリセルMC2に流れるメモリセル電流IMC2との和が、多値メモリセルのメモリセル電流IMCになる。そして、メモリセル電流IMCが第１基準電流IREF1より小さいときに、多値メモリセルに"データ００"が保持されていたことが検出される（"００"状態）。メモリセル電流IMCが、第１基準電流IREF1と第２基準電流IREF2の間にあるときに、多値メモリセルに"データ０１"が保持されていたことが検出される（"０１"状態）。メモリセル電流IMCが、第２基準電流IREF2と第３基準電流IREF3の間にあるときに、多値メモリセルに"データ１０"が保持されていたことが検出される（"１０"状態）。メモリセル電流IMCが第３基準電流IREF3より大きいときに、多値メモリセルに"データ１１"が保持されていたことが検出される（"１１"状態）。
【００７０】
なお、この実施形態では、第２メモリセルMC2の"１状態"のメモリセル電流IMC2は、第１メモリセルMC1の"１状態"のメモリセル電流IMC1の半分になるように、第１および第２ワード線WL1、WL2に与えられる電圧が設定されている。第１基準電流IREF1は、"００状態"のときのメモリセル電流IMCと、"０１状態"のときのメモリセル電流IMCの中間値に設定されている。第２基準電流IREF2は、"０１状態"のときのメモリセル電流IMCと、"１０状態"のときのメモリセル電流IMCの中間値に設定されている。第３基準電流IREF3は、"１０状態"のときのメモリセル電流IMCと、"１１状態"のときのメモリセル電流IMCの中間値に設定されている。したがって、全ての状態において読み出しマージンは、等しくなる。
【００７１】
以上、本実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、本実施形態では、ゲート幅の異なる一対の第１および第２メモリセルMC1、MC2にそれぞれ２値データを書き込み、読み出し動作時に、第１および第２メモリセルMC1、MC2に流れるメモリセル電流IMC1、IMC2の総量を複数の基準電流IREF1、IREF2、IREF3とそれぞれ比較し、多値データの論理レベルを検出した。すなわち、予め形成されたメモリセルの形状（ゲート幅）に応じて生成される複数種類のメモリセル電流IMC（IMC1＋IMC2）を基準電流IREF1、IREF2、IREF3とそれぞれ比較した。予め作り込まれたメモリセルの特性を利用して読み書き動作を実行するため、多値データを容易に書き込むことができ、同時に読み出しマージンを向上できる。イオン注入により閾値電圧を調整する従来の多値メモリセルでは、イオン注入量の調整が難しく、読み出しマージンを低下させていた。
【００７２】
基準電流IREF1、IREF2、IREF3の値を、"００状態"、"０１状態"、"１０状態"、"１１状態"のときに流れるメモリセル電流IMCの中間に設定した。このため、各論理レベルについて、読み出しマージンを増加でき、信頼性を向上できる。
【００７３】
配線幅の異なるワード線WL1、WL2のそれぞれに対して、読み出し動作の都度異なる基準電流でデータを判定する必要はない。すなわち、基準電流は、アドレスと関係なく生成されるため、基準電流発生回路２４の構成を簡単にできる。
読み出し動作時に、配線幅の異なるワード線WL1、WL2のそれぞれに、異なる電圧を供給する必要はない。
【００７４】
図１３は、本発明の不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリの第５の実施形態を示している。第１および第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７５】
この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、メモリセルアレイ２０、ロウデコーダ１２、コラムデコーダ１４、センスアンプ１６、基準電流発生回路２４、および図示しない入出力回路、制御回路等を有している。
メモリセルアレイ２０は、上述した第２の実施形態と同様に、トラップゲートを有する複数の第１および第２メモリセルMC1、MC2で構成されている。第１メモリセルMC1の制御ゲートは、第１ワード線WL1に接続されている。第２メモリセルMC2の制御ゲートは、第２ワード線WL2に接続されている。第２ワード線WL2の配線幅は、第１ワード線WL1の配線幅の半分にされている。第１および第２メモリセルMC1、MC2のセルトランジスタのチャネル長およびチャネル領域の不純物濃度は、同一のため、第２メモリセルMC2のオン電流は、第１メモリセルMC1のオン電流の半分になる。
【００７６】
本実施形態のフラッシュメモリは、一対の第１および第２メモリセルMC1、MC2が、図に破線で示したように、４値データをそれぞれ記憶する２つの多値メモリセルとして動作する。基準電流発生回路２４は、３種類の基準電流IREF1、IREF2、IREF3を生成し、そのいずれかをセンスアンプ１６に供給する。その他の構成は、図示しない制御回路を除き、第２の実施形態（図４）と同一である。
【００７７】
図１４は、第５の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示している。
多値メモリセルは、消去された状態で"データ１１"を保持し、書き込んだ状態で"データ００"、"データ０１"、"データ１０"のいずれかを保持している。この実施形態では、上記各データがそのまま２進データに対応している。書き込み条件および読み出し条件は、一例として図１３に長円で示した多値メモリセル（トラップゲート内の右側に対応するセル）に対するデータの読み書きについて示している。
【００７８】
書き込み動作（選択書き込み）では、データを書き込む多値メモリセルの両側に位置する一対のビット線BL2、BL3にそれぞれ0V、6Vが与えられる。ビット線BL2に隣接するビット線BL1には0Vが与えられる。ビット線BL3に隣接するビット線BL4には、6Vが与えられる。"データ００"を書き込むとき、第１ワード線WL11および第２ワード線WL21に同時に12Vが与えられ、他のワード線に接地電圧（0V）が与えられる。"データ０１"を書き込むときに、第１ワード線WL11に12Vが与えられ、他のワード線に接地電圧が与えられる。"データ１０"を書き込むとき、第２ワード線WL21に12Vが与えられ、他のワード線に接地電圧が与えられる。この結果、基板からメモリセルMC1、MC2のフローティングゲートの少なくともいずれかにホットエレクトロンが注入され、メモリセルの閾値が高くなる。そして、多値メモリセルの状態は、それぞれ"データ００"、"データ０１"、"データ１１"が書き込まれた"００状態"、"０１状態"、"１０状態"になる。
【００７９】
なお、図１３に示したトラップゲートの左側に対応する多値メモリセルにホットエレクトロンを注入させるときには、上述とは逆に、ビット線BL1、BL2に6Vが供給され、ビット線BL3、BL4に0Vが供給される。
一括消去では、全てのビット線BLに6Vが与えられ、全ての第１および第２ワード線WL11、WL12、...、WL21、WL22、...に−5Vが与えられる。そして、全てのメモリセルMC1、MC2が"１状態"になることで、全ての多値メモリセルは、"１１状態"になる。
【００８０】
読み出し動作では、データを読み出す多値メモリセルの両側に位置する一対のビット線BL2、BL3にそれぞれ2V、0Vが与えられる。ビット線BL2に隣接するビット線BL1には2Vが与えられる。ビット線BL3に隣接するビット線BL4には、0Vが与えられる。多値メモリセルに接続された第１ワード線WL12および第２ワード線WL21に3Vが同時に与えられる。そして、上述した第４の実施形態と同様に、多値メモリセル内の第１メモリセルMC1および第２メモリセルMC2にそれぞれ流れるメモリセル電流IMCの総量が、基準電流IREF1、IREF2、IREF3とそれぞれ比較され、多値メモリセルに保持されている多値データの論理レベルが検出される。
【００８１】
なお、図１３に示したトラップゲートの左側に対応する多値メモリセルに保持されているデータを読み出すときには、上述とは逆に、ビット線BL1、BL2に0Vが供給され、ビット線BL3、BL4に2Vが供給される。すなわち、第１および第２メモリセルMC1、MC2のセルトランジスタに上述とは逆方向の電界がかけられる。
以上、この実施形態においても、上述した第４の実施形態と同様の効果を得ることができる。さらに、トラップゲート型の多値メモリセルにおいても、フローティングゲート型のメモリセルと同様に、読み出しマージンを向上でき、読み出し動作時の信頼性を向上できる。
【００８２】
なお、上述した実施形態では、第２ワード線WL2の配線幅Ｗ２を第１ワード線WL1の配線幅Ｗ１の半分にし、第２メモリセルMC2のメモリセル電流を第１メモリセルMC1のメモリセル電流の半分にした例について述べた。本発明はかかる実施形態に限定されるものではない。本発明は、配線幅の異なる複数のワード線（セルトランジスタのゲート幅）でメモリセルアレイが構成される場合に適用できる。また、セルトランジスタの特性は、素子が微細化され、ゲート幅が狭くなるにしたがい、狭チャネル効果や逆狭チャネル効果の影響を受ける。したがって、ゲート幅とメモリセル電流（オン電流）が比例関係にならない場合がある。その場合には、イオン注入等によりチャネル領域CHの不純物濃度を適宜調整し、メモリセル電流を調整してもよい。一般に、第１および第２メモリセルMC1、MC2のオン電流は、一致させるよりも異ならせる方向に調整するほうが容易である。
【００８３】
上述した実施形態では、本発明を、配線幅の異なる２種類のワード線WL1、WL2が配置されたメモリセルアレイを有するフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、配線幅の異なる３種類以上のワード線が配置されたメモリセルアレイを有するフラッシュメモリに適用してもよい。
【００８４】
上述した実施形態では、本発明を、フラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。本発明は、仮想接地型の電気的書き換え可能な不揮発性半導体メモリにできる。
上述した第３の実施形態では、メモリセルアレイ２０を、トラップゲートTGを有するメモリセルMC1、MC2で構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリセルアレイを、フローティングゲートを有するメモリセルで構成してもよい。
【００８５】
上述した第４および第５の実施形態では、読み出し動作時にメモリセル電流IMCを基準電流IREF1、IREF2、IREF3と比較し、メモリセルに保持されているデータを検出した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、読み出し動作時に、センスアンプ１６によるデータの検出を２回実行することで、メモリセルに保持されているデータを検出しても良い。この場合、まず、最初の動作において、メモリセル電流IMCと第２基準電流IREF2との大小が検出される。メモリセル電流IMCが第２基準電流IREF2より大きいとき、次の動作において、メモリセル電流IMCと第３基準電流IREF3とが比較され、多値メモリセルが１１状態または"１０状態"であることが検出される。メモリセル電流IMCが第２基準電流IREF2より小さいとき、次の動作において、メモリセル電流IMCと第１基準電流IREF01とが比較され、多値メモリセルが"０１状態"または"００状態"であることが検出される。
【００８６】
上述した第４および第５の実施形態では、多値メモリセルを互いに隣接する第１および第２メモリセルMC1、MC2で構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、多値メモリセルを隣接しない第１および第２メモリセルMC1、MC2で構成してもよい。
上述した第４および第５の実施形態では、読み出し動作時に第１および第２ワード線WL1、WL2に同じ電圧を与え、"１状態"の第１メモリセルMC1のメモリセル電流IMC1と"１状態"の第２メモリセルMC2のメモリセル電流IMC2とを相違させた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリセル電流IMC1、IMC2の和によって得られる多値メモリセルの各状態におけるメモリセル電流IMCの差が十分でないときには、第３の実施形態に示したように、第２ワード線WL2に与える電圧を第１ワード線WL1に与える電圧より大きくすることで、さらに読み出しマージンを向上できる。
【００８７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 配線幅が互いに異なる複数のワード線にそれぞれ接続された不揮発性のメモリセルに保持されたデータを読み出す不揮発性半導体メモリの読み出し動作方法であって、
前記データの読み出し時に前記メモリセルに流れるメモリセル電流を、該メモリセルに接続された前記ワード線の配線幅に応じた基準電流と比較し、前記メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００８８】
（付記２） 配線幅が互いに異なる第１および第２ワード線にそれぞれ接続された不揮発性の第１および第２メモリセルに保持されたデータを読み出す不揮発性半導体メモリの読み出し動作方法であって、
前記第１メモリセルから前記データを読み出すときに、該第１メモリセルに流れるメモリセル電流を第１基準電流と比較し、前記第１メモリセルに保持されているデータの論理レベルを検出し、
前記第２メモリセルから前記データを読み出すときに、該第２メモリセルに流れるメモリセル電流を前記第１基準電流と異なる第２基準電流と比較し、前記第２メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００８９】
（付記３） 配線幅が互いに異なる第１および第２ワード線にそれぞれ接続された不揮発性の第１および第２メモリセルに保持されたデータを読み出す不揮発性半導体メモリの読み出し動作方法であって、
前記第１メモリセルから前記データを読み出すときに、前記第１ワード線に第１電圧を与え、該第１メモリセルに流れるメモリセル電流を基準電流と比較し、前記第１メモリセルに保持されているデータの論理レベルを検出し、
前記第２メモリセルから前記データを読み出すときに、前記第２ワード線に前記第１電圧と異なる値の第２電圧を与え、該第２メモリセルに流れるメモリセル電流を前記基準電流と比較し、前記第２メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００９０】
（付記４） 付記３記載の不揮発性半導体メモリの読み出し動作方法において、前記第１電圧および前記第２電圧は、前記第１および第２メモリセルに同じ論理レベルのデータが保持されているとき、前記メモリセル電流が等しくなるように設定されていることを特徴とする不揮発性半導体メモリの読み出し動作方法。
（付記５） 配線幅が互いに異なる第１および第２ワード線にそれぞれ接続された一対の不揮発性の第１および第２メモリセルに保持された多値データを読み出す不揮発性半導体メモリの読み出し動作方法であって、
前記第１および第２メモリセルからデータを読み出すときに、該第１および第２メモリセルに流れるメモリセル電流を複数の基準電流とそれぞれ比較し、前記多値データの論理レベルを検出することを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００９１】
（付記６） 付記５記載の不揮発性半導体メモリの読み出し動作方法において、
前記第１および第２メモリセルからデータを読み出すときに、
第１電圧が、前記第１ワード線に与えられ、
前記第１電圧と値の異なる第２電圧が、前記第２ワード線に与えられることを特徴とする不揮発性半導体メモリの読み出し動作方法。
【００９２】
（付記７） 不揮発性の第１および第２メモリセルと、
前記第１メモリセルの制御ゲートに接続された第１ワード線と、
前記第２メモリセルの制御ゲートに接続され、前記第１ワード線と配線幅の異なる第２ワード線とを備え、
前記第１メモリセルからデータを読み出すときに、該第１メモリセルに流れるメモリセル電流を第１基準電流と比較し、前記第１メモリセルに保持されているデータの論理レベルを検出し、
前記第２メモリセルからデータを読み出すときに、該第２メモリセルに流れるメモリセル電流を前記第１基準電流と異なる第２基準電流と比較し、前記第２メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリ。
【００９３】
（付記８） 不揮発性の第１および第２メモリセルと、
前記第１メモリセルの制御ゲートに接続され、前記第１メモリセルの選択時に第１電圧が与えられる第１ワード線と、
前記第２メモリセルの制御ゲートに接続され、前記第２メモリセルの選択時に前記第１電圧と異なる第２電圧が与えられ、前記第１ワード線と配線幅の異なる第２ワード線とを備え、
前記第１および第２メモリセルのいずれかからデータを読み出すときに、このメモリセルに流れるメモリセル電流を基準電流と比較し、該メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリ。
【００９４】
（付記９） 付記８記載の不揮発性半導体メモリにおいて、
前記第１電圧および前記第２電圧は、前記第１および第２メモリセルに同じ論理レベルのデータが保持されているとき、前記メモリセル電流が等しくなるように設定されていることを特徴とする不揮発性半導体メモリ。
（付記１０） 不揮発性の第１および第２メモリセルと、
前記第１メモリセルの制御ゲートに接続された第１ワード線と、
前記第２メモリセルの制御ゲートに接続され、前記第１ワード線と配線幅の異なる第２ワード線とを備え、
多値データが、一対の前記第１および第２メモリセルに保持され、
前記第１および第２メモリセルから前記多値データを読み出すときに、該第１および第２メモリセルに流れるメモリセル電流を複数の基準電流と比較し、前記多値データの論理レベルを検出することを特徴とする不揮発性半導体メモリ。
【００９５】
（付記１１） 付記１０記載の不揮発性半導体メモリにおいて、
前記多値データが読み出されるときに、
第１電圧が、前記第１ワード線に与えられ、
前記第１電圧と値の異なる第２電圧が、前記第２ワード線に与えられることを特徴とする不揮発性半導体メモリ。
【００９６】
（付記１２） 付記７、付記８、付記１０のいずれか１項記載の不揮発性半導体メモリにおいて、
複数の前記第１ワード線が、間隔を置いて配列され、
複数の前記第２ワード線は、前記第１ワード線の間にそれぞれ配列されていることを特徴とする不揮発性半導体メモリ。
【００９７】
（付記１３） 付記１２記載の不揮発性半導体メモリにおいて、
前記第１ワード線には、直列に接続された複数の前記第１メモリセルの前記制御ゲートが接続され、
前記第２ワード線には、直列に接続された複数の前記第２メモリセルの前記制御ゲートが接続され、
隣接する前記第１メモリセルにおける互いに接続されたデータ入出力ノードと、隣接する前記第２メモリセルにおける互いに接続されたデータ入出力ノードとは、複数のビット線にそれぞれ接続されていることを特徴とする不揮発性半導体メモリ。
【００９８】
（付記１４） 付記７、付記８、付記１０のいずれか１項記載の不揮発性半導体メモリにおいて、
前記第１および第２メモリセルは、電荷を蓄積するフローティングゲートを有することを特徴とする不揮発性半導体メモリ。
（付記１５） 付記７、付記８、付記１０のいずれか１項記載の不揮発性半導体メモリにおいて、
前記第１および第２メモリセルは、電荷をトラップする絶縁性のトラップゲートを有することを特徴とする不揮発性半導体メモリ。
【００９９】
付記６不揮発性半導体メモリの読み出し動作方法および付記１１の不揮発性半導体メモリでは、一対の第１および第２メモリセルが、多値データを保持する多値メモリセルとして動作する。例えば、第１メモリセルに接続された第１ワード線に供給される第１電圧および第２メモリセルに接続された第２ワード線に供給される第２電圧は、第１および第２メモリセルに同じ論理レベルのデータが保持されているとき、第１および第２メモリセルに流れるメモリセル電流が等しくなるように設定される。すなわち、第１および第２メモリセルに流れるメモリセル電流のうち一方のメモリセル電流が、第１電圧または第２電圧により増加する。この結果、第１および第２メモリセルで構成される多値メモリセルの読み出しマージンを向上でき、読み出し動作時の信頼性を向上できる。
【０１００】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１０１】
【発明の効果】
本発明の不揮発性半導体メモリの読み出し動作方法、および本発明の不揮発性半導体メモリでは、ゲート幅（配線幅）の異なる第１および第２メモリセル（第１および第２ワード線）のメモリセル電流を同一にできるため、データの論理レベルを判定する基準電流を一つにできる。この結果、基準電流の生成回路を簡易に構成でき、不揮発性半導体メモリのチップサイズを小さくできる。
【０１０３】
第１および第２電圧により、同じ論理レベルのデータに対応する第１および第２メモリセルのメモリセル電流を等しくできるため、第１および第２メモリセルの読み出しマージンを同一にできる。
【図面の簡単な説明】
【図１】第１の実施形態の不揮発性半導体メモリを示すブロック図である。
【図２】第１の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図３】第１の実施形態の読み出し動作におけるメモリセル電流と基準電流との関係を示す説明図である。
【図４】第２の実施形態の不揮発性半導体メモリを示すブロック図である。
【図５】図４のメモリセルアレイの詳細を示すセル構造図である。
【図６】第２の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図７】第３の実施形態の不揮発性半導体メモリを示すブロック図である。
【図８】第３の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図９】第３の実施形態の読み出し動作におけるメモリセル電流と基準電流との関係を示す説明図である。
【図１０】第４の実施形態の不揮発性半導体メモリを示すブロック図である。
【図１１】第４の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図１２】第４の実施形態の読み出し動作におけるメモリセル電流と基準電流との関係を示す説明図である。
【図１３】第５の実施形態の不揮発性半導体メモリを示すブロック図である。
【図１４】第５の実施形態におけるデータの書き込み条件、一括消去条件、および読み出し条件を示す説明図である。
【図１５】従来の不揮発性半導体メモリのメモリセルアレイの構造図である。
【図１６】図１５の等価回路図である。
【図１７】従来の不揮発性半導体メモリの読み出し動作におけるメモリセル電流と基準電流との関係を示す説明図である。
【符号の説明】
１０ メモリセルアレイ
１２ ロウデコーダ
１４ コラムデコーダ
１６ センスアンプ
１８ 基準電流発生回路
２０ メモリセルアレイ
２２、２４ 基準電流発生回路
BL ビット線
CH チャネル領域
D ドレイン
IMC メモリセル電流
IREF1、IREF2、IREF3 基準電流
MC1 第１メモリセル
MC2 第２メモリセル
S ソース
SW サイドウォール
TG トラップゲート
Ｗ１、Ｗ２ ゲート幅
WL1 第１ワード線
WL2 第２ワード線
Claims (6)
- 間隔を置いて配列された第１ワード線と、前記第１ワード線の間にそれぞれ配列され、配線幅が前記第１ワード線と異なる第２ワード線とにそれぞれ接続された不揮発性の第１および第２メモリセルに保持されたデータを読み出す不揮発性半導体メモリの読み出し動作方法であって、
前記第１メモリセルから前記データを読み出すときに、前記第１ワード線に第１電圧を与え、該第１メモリセルに流れるメモリセル電流を基準電流と比較し、前記第１メモリセルに保持されているデータの論理レベルを検出し、
前記第２メモリセルから前記データを読み出すときに、前記第２ワード線に前記第１電圧と異なる値の第２電圧を与え、該第２メモリセルに流れるメモリセル電流を前記基準電流と比較し、前記第２メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリの読み出し動作方法。 - 請求項１記載の不揮発性半導体メモリの読み出し動作方法において、
前記第１および第２メモリセルは、電荷を蓄積するフローティングゲートを有することを特徴とする不揮発性半導体メモリの読み出し動作方法。 - 請求項１記載の不揮発性半導体メモリの読み出し動作方法において、
前記第１および第２メモリセルは、電荷をトラップする絶縁性のトラップゲートを有することを特徴とする不揮発性半導体メモリの読み出し動作方法。 - 不揮発性の第１および第２メモリセルと、
前記第１メモリセルの制御ゲートに接続され、間隔を置いて配列され、前記第１メモリセルの選択時に第１電圧が与えられる第１ワード線と、
前記第２メモリセルの制御ゲートに接続され、前記第１ワード線の間にそれぞれ配列され、前記第２メモリセルの選択時に前記第１電圧と異なる第２電圧が与えられ、前記第１ワード線と配線幅の異なる第２ワード線とを備え、
前記第１および第２メモリセルのいずれかからデータを読み出すときに、このメモリセルに流れるメモリセル電流を基準電流と比較し、該メモリセルに保持されているデータの論理レベルを検出することを特徴とする不揮発性半導体メモリ。 - 請求項４記載の不揮発性半導体メモリにおいて、
前記第１および第２メモリセルは、電荷を蓄積するフローティングゲートを有することを特徴とする不揮発性半導体メモリ。 - 請求項４記載の不揮発性半導体メモリにおいて、
前記第１および第２メモリセルは、電荷をトラップする絶縁性のトラップゲートを有することを特徴とする不揮発性半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050124A JP4467815B2 (ja) | 2001-02-26 | 2001-02-26 | 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ |
| TW090132385A TW519753B (en) | 2001-02-26 | 2001-12-26 | Method of read operation of nonvolatile semiconductor memory and nonvolatile semiconductor memory |
| DE60111348T DE60111348T2 (de) | 2001-02-26 | 2001-12-31 | Verfahren zum Auslesen eines nichtflüchtigen Halbleiterspeichers und nichtflüchtiger Halbleiterspeicher |
| EP01310956A EP1235229B1 (en) | 2001-02-26 | 2001-12-31 | Method of read operation of nonvolatile semiconductor memory and nonvolatile semiconductor memory |
| US10/038,828 US6650568B2 (en) | 2001-02-26 | 2002-01-08 | Method of read operation of nonvolatile semiconductor memory and nonvolatile semiconductor memory |
| KR1020020002198A KR100688998B1 (ko) | 2001-02-26 | 2002-01-15 | 비휘발성 반도체 메모리의 판독 동작 방법 및 비휘발성반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050124A JP4467815B2 (ja) | 2001-02-26 | 2001-02-26 | 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009224681A Division JP5012870B2 (ja) | 2009-09-29 | 2009-09-29 | 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002251893A JP2002251893A (ja) | 2002-09-06 |
| JP4467815B2 true JP4467815B2 (ja) | 2010-05-26 |
Family
ID=18911137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001050124A Expired - Fee Related JP4467815B2 (ja) | 2001-02-26 | 2001-02-26 | 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6650568B2 (ja) |
| EP (1) | EP1235229B1 (ja) |
| JP (1) | JP4467815B2 (ja) |
| KR (1) | KR100688998B1 (ja) |
| DE (1) | DE60111348T2 (ja) |
| TW (1) | TW519753B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4156248B2 (ja) * | 2002-02-18 | 2008-09-24 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6963505B2 (en) | 2002-10-29 | 2005-11-08 | Aifun Semiconductors Ltd. | Method circuit and system for determining a reference voltage |
| US6992932B2 (en) | 2002-10-29 | 2006-01-31 | Saifun Semiconductors Ltd | Method circuit and system for read error detection in a non-volatile memory array |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US7142464B2 (en) | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| US7755938B2 (en) * | 2004-04-19 | 2010-07-13 | Saifun Semiconductors Ltd. | Method for reading a memory array with neighbor effect cancellation |
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| JP4410188B2 (ja) * | 2004-11-12 | 2010-02-03 | 株式会社東芝 | 半導体記憶装置のデータ書き込み方法 |
| US7257025B2 (en) * | 2004-12-09 | 2007-08-14 | Saifun Semiconductors Ltd | Method for reading non-volatile memory cells |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7209406B2 (en) * | 2005-05-19 | 2007-04-24 | Macronix International Co., Ltd. | Memory device with rapid word line switch |
| US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
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-
2001
- 2001-02-26 JP JP2001050124A patent/JP4467815B2/ja not_active Expired - Fee Related
- 2001-12-26 TW TW090132385A patent/TW519753B/zh not_active IP Right Cessation
- 2001-12-31 DE DE60111348T patent/DE60111348T2/de not_active Expired - Lifetime
- 2001-12-31 EP EP01310956A patent/EP1235229B1/en not_active Expired - Lifetime
-
2002
- 2002-01-08 US US10/038,828 patent/US6650568B2/en not_active Expired - Lifetime
- 2002-01-15 KR KR1020020002198A patent/KR100688998B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100688998B1 (ko) | 2007-03-08 |
| TW519753B (en) | 2003-02-01 |
| US20020118570A1 (en) | 2002-08-29 |
| EP1235229A3 (en) | 2002-10-02 |
| US6650568B2 (en) | 2003-11-18 |
| KR20030009056A (ko) | 2003-01-29 |
| DE60111348D1 (de) | 2005-07-14 |
| JP2002251893A (ja) | 2002-09-06 |
| DE60111348T2 (de) | 2005-11-10 |
| EP1235229A2 (en) | 2002-08-28 |
| EP1235229B1 (en) | 2005-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070322 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090811 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100224 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
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