JPH0750398A

JPH0750398A - 不揮発性フラッシュｅｅｐｒｏｍメモリ・アレイのバイアス方法

Info

Publication number: JPH0750398A
Application number: JP4720994A
Authority: JP
Inventors: Giovanni Campardo; ジョヴァンニ・カンパルド; Giuseppe Crisenza; ジュゼッペ・クリセンツァ; Marco Dallabora; マルコ・ダッラボーラ
Original assignee: STMicroelectronics SRL; SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1993-03-18
Filing date: 1994-03-17
Publication date: 1995-02-21
Anticipated expiration: 2019-08-11
Also published as: US5587946A; EP0616333B1; EP0616333A1; DE69325443T2; DE69325443D1; US5633822A; JP3553121B2

Abstract

(57)【要約】【目的】過剰消去されたメモリ・セルが非選択時にさ
えターンオンされることによって生じる読み出し及び書
き込みエラーを少なくする。【構成】非選択メモリ・セルは、基板領域(28)に対し
て正電位に在る浮遊端子及び或る端子を呈するようにバ
イアスされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性フラッシュ
ＥＥＰＲＯＭメモリ・アレイのバイアス方法に関するも
のである。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭメモリは、行及
び列に配列され且つセルに極端に速く電気的な書き込み
（プログラム）、読み出しそして消去を行える回路に接
続された多数のセルを含みそして高い集積密度を持つア
レイから成ることが知られている。

【０００３】フラッシュＥＥＰＲＯＭメモリ・セルは、
ＥＥＰＲＯＭメモリ・セルに似ているが、非常に薄いゲ
ート酸化物層（基板と浮遊ゲートの間）を有する点が違
う。

【０００４】この発明を良く理解するために、まず図１
に示す周知のフラッシュＥＥＰＲＯＭメモリ・アレイの
一部のアーキテクチャについて説明する。

【０００５】図１に示すように、フラッシュＥＥＰＲＯ
Ｍメモリ・アレイ１は、行及び列に配列され且つ区分３
（各区分は所定数の列から成る）に分けられた多数のメ
モリ・セル２を備えている。各区分３における同一行中
のメモリ・セル２は同一ワード・ラインＷＬ０〜ＷＬ４
に接続されたゲート領域を呈し、同一列中のメモリ・セ
ル２は同一ビット・ラインＢＬ０〜ＢＬ４，・・・ＢＬ
ｎに接続されたドレイン領域を呈し、そして当該区分中
の全てのメモリ・セル２は相互接続されたソース領域を
呈する。もう少し詳しく説明すれば、当該区分の各行中
のメモリ・セル２のソース領域は隣接する２つの行の各
々に共通のソース・ライン４（図２にもっとはっきりと
示すように、同じソース拡散領域から成る。）によって
相互接続される。各区分毎に金属ライン５が設けられ、
この金属ライン５はビット・ラインと平行に延び且つソ
ース・ライン４に接続されている。金属ライン５は、ま
た共通ソース・ノードＳＮに接続されている。この共通
ソース・ノードＳＮは、回路（同一チップ上に形成され
るが、メモリ・アレイ１の外部に在る。）の一部を形成
して交互に制御される２個のスイッチ６及び７を介して
アースされ、また電源に接続される。

【０００６】図１に示したメモリ・アレイ１のレイアウ
ト例は図２に示され、この図２はＰ型基板１１中に形成
されたＮ型拡散領域１０（メモリ・セル２のドレイン領
域１２及びソース領域１３並びにソース・ライン４を形
成する）と、ポリシリコン・ストリップ１４（ワード・
ラインＷＬを形成する）と、金属ライン１５（ビット・
ラインＢＬを定める）と、ドレイン領域１２と金属ライ
ン１５の間のドレイン・コンタクト１６と、ソース・コ
ンタクト１８を有する金属ライン５と、メモリ・セル２
を囲んでこれを電気的に絶縁するフィールド酸化物層１
９とを示す。

【０００７】ソース・コンタクト１８の形成を可能にす
るために、ポリシリコン・ストリップ１４は真直ぐでは
なく、金属ライン５に在るソース・コンタクト１８の周
囲で“回り道させられ”、この形状は構造を複雑にする
のみならず製造に関する諸問題を提起することが理解で
きる。

【０００８】

【発明が解決しようとする課題】フラッシュＥＥＰＲＯ
Ｍメモリは、上述した特性すなわち電気的消去性及び高
密度のせいで現在、その地位を良く約束されているが、
それでもまだその用途を制限する幾つかの欠点を持って
いる。

【０００９】このタイプのメモリの主な欠点の１つは、
消去されたメモリ・セルの閾値（すなわちメモリ・セル
をターンオンするために制御ゲートとソース領域の間に
印加されるべき電圧）が消散してしまうせいである。こ
のような消散は、平均値を中心としたベル状カーブで表
され、使用した消去法による。この消去法は、（紫外線
で消去を行うＥＥＰＲＯＭメモリとは違って）浮遊ゲー
トから電子を引き抜くためにメモリ・セルのソース領域
に高電圧を印加することから成る。上述したようにメモ
リ・セルを電気的に消去することの結果は種々の要因す
なわちチャネル長（これは製造マスクのミスアライメン
トや他の技術的問題のせいでメモリ・セル毎に変わり得
る）と、各メモリ・セルに印加される消去電圧（フラッ
シュＥＥＰＲＯＭセルのソース領域は単一の拡散で形成
され、このソース領域はコンタクトによって且つ規則正
しい間隔で金属ソース・ラインに接続される。しかしな
がら、Ｎ⁺型拡散の直列抵抗のせいで、コンタクトから
一番遠いメモリ・セルの消去電圧は近くのメモリ・セル
の消去電圧とは違い且つ低い。）と、プログラミング
（可変も）後に達した閾値電圧と、弱い消去現象とに依
存する。

【００１０】フラッシュＥＥＰＲＯＭメモリの代表的な
他の欠点は、過剰消去されたメモリ・セルの存在及びＥ
ＥＰＲＯＭメモリでのように各メモリ・セル用の選択ト
ランジスタの不存在のせいで、読み出しエラーの可能性
があることである。

【００１１】この発明の目的は、上述した諸欠点を打破
するように設計されたフラッシュＥＥＰＲＯＭメモリ・
アレイのバイアス方法を提供することである。

【００１２】

【課題を解決するための手段】この発明によれば、特許
請求の範囲の請求項１及び４にに記載されたようなフラ
ッシュＥＥＰＲＯＭメモリ・アレイのバイアス方法が提
供される。

【００１３】

【実施例】この発明の望ましい一実施例を添付図面につ
いて説明する。図３は新規なメモリ・セルのアーキテク
チャを示す。このメモリ・セルは、それ自体が本特許出
願人によって同時出願された特許出願の目的であり且つ
この発明に係るバイアス方法がただちに適用され得る構
造及びその利点を提供するためにここでも説明する。そ
れにもかかわらず、この発明のバイアス方法は、ここに
説明する特定のアーキテクチャに全く制限されず、指定
されたバイアス電圧を発生するための制御回路を改造す
ることにより図１に示されたタイプの既知のメモリ・ア
レイにも適用可能である。

【００１４】図３に示されたメモリ・アレイ２０も行及
び列に配列された多数のメモリ・セル２１を備えてい
る。図１の構造と同様に、同一行中のメモリ・セル２１
のゲート領域は同一ワード・ラインＷＬ０〜ＷＬ４に接
続され、同一列中のメモリ・セル２１のドレイン領域は
同一ビット・ラインＢＬ０〜ＢＬ４，・・・ＢＬ１６，
ＢＬ１７，・・・に接続され、そしてメモリ・セル２１
も区分２２にグループ化されるが、このケースでは各区
分２２が１６列から成ることが望ましい。

【００１５】しかしながら、図１のメモリ・アレイ１と
違って、区分２２における各行中の隣接するメモリ・セ
ル２１は、制御トランジスタすなわち“パス”トランジ
スタ２３のソース領域に接続されたソース領域を呈す
る。各区分２２中の制御トランジスタ２３は、相互接続
され、もう少し詳しく云えばビット・ラインＢＬと平行
に延びる制御ビット・ラインＢＬＰ０，ＢＬＰ１に接続
されたドレイン領域を呈する。各行中の制御トランジス
タ２３の全てのゲート領域はそれぞれのワード・ライン
ＷＬ０，ＷＬ１，・・・（従って互いに且つ同一行中の
メモリ・セル２１のゲート領域）に接続されている。制
御トランジスタ２３及び関連メモリ・セル２１のソース
領域はそれぞれのソース・ライン２４に接続されてい
る。

【００１６】制御トランジスタ２３は慣用のＮチャネル
ＭＯＳトランジスタであって、その唯一の要件は、製造
上の問題（マスクのミスアライメントによる方法上の窮
地）及び温度の変動による最悪の状態でさえ、閾値電圧
を常に正にすべきであることである。

【００１７】図４は、メモリ・アレイ２０の一部、特に
２つの隣接する区分２２の一部のレイアウトを示す図で
ある。周知のメモリ・アレイ１に関する図２のように、
図４はＰ型基板２８に形成されたＮ型拡散領域２７（メ
モリ・セル２１のドレイン領域２９及びソース領域３０
並びにソース・ライン２４を形成する）と、ポリシリコ
ン・ストリップ３１（ワード・ラインＷＬを形成する）
と、金属ライン３２（ビット・ラインＢＬを定める）
と、ドレイン領域２９と金属ライン３２の間のドレイン
・コンタクト３３とを示す。

【００１８】図２のように、拡散領域２７は、交差する
水平ストリップ２７ａ及び垂直ストリップ２７ｂを有す
る（チャネル領域は除く）格子状構成を呈する。しかし
ながら、周知のレイアウトと違って、連続する代わり
に、ソース・ライン２４を形成する拡散領域２７の水平
ストリップ２７ａは、各区分２２の端でしゃ断され、且
つフィールド酸化物層３４によって絶縁されている。こ
のフィールド酸化物層３４は、隣接する列中のメモリ・
セル２１のドレイン領域２９も絶縁する。制御トランジ
スタ２３は１つの区分２２と他の区分２２の間に形成さ
れる。詳しく云うと、制御トランジスタ２３のドレイン
領域３５及びソース領域３６は、同じ拡散領域２７によ
って形成された垂直ストリップ２７ｃ（チャネル領域に
てしゃ断された）中に形成される。制御ビット・ライン
ＢＬＰを定める金属ライン３８は、垂直ストリップ２７
ｃ上で金属ライン３２と平行に延び、且つドレイン・コ
ンタクト３９によってドレイン領域３５と電気的に接続
されている。制御トランジスタ２３のソース領域３６は
水平ストリップ２７ａによって２つの隣接する区分２２
の一方のみ（この例では右側の区分２２）のメモリ・セ
ル２１のソース領域３０に接続されている。メモリ・セ
ル２１の制御ゲート領域を形成する同一ポリシリコン・
ストリップ３１は制御トランジスタ２３のゲート領域も
形成する。

【００１９】制御トランジスタ２３のために、ドーピン
グ・プロフィルに関してソース領域とドレイン領域を逆
にすることが可能である。特に、ゲート領域とソース領
域の間の高電圧（現時点では１２Ｖ）によって消去中に
生じられるストレスにメモリ・セルを耐えさせるため
に、別な注入工程で段差のある基板・ソース接合を提供
する提案が既になされたので、ソース領域は２つの部分
すなわち基板（基体）に接する深くてもっと淡くドープ
された部分及び半導体材料のチップ表面に面してもっと
濃くドープされた部分から成る。

【００２０】それにもかかわらず、このような解決策
（明快にするために図２のレイアウトには示さなかっ
た）は、マスクの起こり得るミスアライメントの影響を
悪化させた。事実、ポリ２用マスク（制御ゲート領域及
びワード・ラインを形成する第２のポリシリコン層を整
形するためのマスク）と活性区域マスク（メモリ・セル
が形成されるべき領域を絶縁する厚いフィールド酸化物
層を定めるマスク）とがミスアライメントする場合に、
フィールド酸化物層の丸くなった縁はメモリ・セルのゲ
ートの下を通り、従ってチャネルの実際の幅を増し且つ
メモリ・セルの結合係数を下げ得る。この一例が図５に
示されており、ここでは理由を明らかにするためにエラ
ーが強調され、そして金属ライン１５を除いた図２のレ
イアウトの一部が示されている。図示の例では、メモリ
・セル２’は上述した問題を呈し、これは高濃度ソース
領域（図５の破線内）を形成するための濃い注入によっ
て悪化させられる。問題（“トンネル”効果としても知
られている）は高濃度注入マスクのミスアライメント
（これは細長い開口を呈し、その頂部縁及び底部縁がワ
ード・ライン１４の中心線と大体一致する。）の場合に
更に悪化され、この場合には注入物（インプラント）は
ソース領域１３を完全にはカバーし得ない。

【００２１】従って、これは、閾値電圧を含む幾つかの
セル・パラメータを変動させることになる。図示の例で
は、メモリ・セルの半分だけ（メモリ・セル２’）が影
響を受け、従って閾値電圧分布及び図６に示すような２
重ベル状カーブに差をもたせることになる。図６は、閾
値電圧Ｖ_Tに対するセルの数Ｎを示し、また３つのカー
ブすなわちアライメントしたメモリ・セル（すなわちミ
スアライメントが閾値電圧に全く影響しない良好なメモ
リ・セル）に関するカーブＡ、ミスアライメントによっ
て影響されたメモリ・セルに関するカーブＢ、及び両方
のタイプのメモリ・セル（アライメントしたメモリ・セ
ル及びミスアライメントのメモリ・セル）に関するカー
ブＣ（２重最大カーブ）を示す。

【００２２】このような分布パターンは下記の点で特に
不利益である。すなわち、閾値電圧範囲を拡大すること
に加えて、これは負の閾値電圧で過剰消去された（ディ
プリーテッド）メモリ・セルすなわち読み出しのために
選択されない時でさえターンオンされるかもしれないメ
モリ・セルの数を増加させることになる。

【００２３】上述した問題を説明するために、図７は、
２行及び２列の一部を形成し且つワード・ラインＷＬ
２，ＷＬ３及びビット・ラインＢＬ２，ＢＬ３に接続さ
れた４個のメモリ・セル２（符号Ａ〜Ｄを付けた）を示
す。ビット・ラインＢＬの一端に列レコーダＣＤを設
け、この列レコーダＣＤは各列毎に１個設けられ且つそ
れぞれの列選択信号ＹＮ２，ＹＮ３によって制御される
選択トランジスタＴ２，Ｔ３を含む。選択トランジスタ
Ｔ２，Ｔ３は、信号ＹＭが供給されるトランジスタＴ
Ｍ、ドレイン電圧の不所望な上昇を防止するための電流
／電圧変換器４０、負荷４１、及びセンス増幅器４１
（その一方の入力端子が負荷４１の一端に接続され、そ
して他方の入力端子に基準電圧Ｖ_Rが供給される。）に
周知の仕方で接続されている。

【００２４】メモリ・セルＡが読み出され、且つ全ての
メモリ・セルが理想的な状態（過剰消去されたメモリ・
セルが無い）にあるとしよう。行デコーダＲＤによりワ
ード・ラインＷＬ２は電源電圧Ｖcc（通常は５Ｖ）を供
給するための周知の態様にもたらされ、他のワード・ラ
インＷＬ３はアースされ、全てのメモリ・セルのソース
領域はアースされ、アドレス決定されたビット・ライン
ＢＬ２はＴ２及びＴＭによって電源電圧よりも低い電圧
（通常は１Ｖ）にもたらされ、そして他のビット・ライ
ン（ＢＬ３）は最終的にアースされる。この状態にて、
もしメモリ・セルＡが消去されるなら、このメモリ・セ
ルＡは導通し始め且つ電流はビット・ラインＢＬ２から
メモリ・セルＡを通ってアースに流れ（破線Ｉ１）、そ
して同一ビット・ラインＢＬ２に接続された他の全ての
メモリ・セルはゼロのソース・ドレイン電圧降下Ｖgsを
呈することのために不動作のままである。逆にもしメモ
リ・セルＡが書き込まれるならば、このメモリ・セルＡ
はスイッチ・オンせず且つ電流は供給されない。ビット
・ラインＢＬ２における電流の存在又は不存在はセンス
増幅器４２によって検出されるので、このセンス増幅器
４２は論理信号を発生する。他方、もしメモリ・セルＢ
がゼロ又は負の閾値電圧を呈するように過剰消去され且
つＶgs＝０の時でさえオンになり従ってビット・ライン
ＢＬ２に電流Ｉ２を流すことになるならば、この電流は
新しいメモリ・セルに対するものであるとしてセンス増
幅器４２によって誤解され従って読み出しエラーになる
かもしれない。

【００２５】過剰消去されたメモリ・セルの数を多分増
加させることになるミスアライメントしたメモリ・セル
の問題は、ここでは、メモリ・セル２１の断面図である
図８に示すように高濃度領域を逆にすることによって解
決される。ドレイン領域を除けば、図８でも図４と同一
の部品には同一の符号を付ける。ドレイン領域は、明白
にするために図４では簡単化されている。図８は、Ｎ型
ソース領域３０（電圧Ｖｓにセットされた）及びドレイ
ン領域２９（電圧Ｖｄにセットされた）を有するＰ型基
板２８（電圧Ｖｂにセットされた）を示す。ドレイン領
域２９は、第１のより深いＮ型部分４４と、基板２８の
大きな表面５１と対面し、Ｎ⁺導電型従って燐の注入に
より第１の部分４４に比べてもっと濃くドープされた第
２の部分４５とから成る。図８には、薄いゲート酸化物
層４６、浮遊ゲート領域４７、ポリシリコン間誘電層４
８、制御ゲート領域４９（ポリシリコン・ストリップ３
１から成り且つ電圧Ｖｇにセットされた）、及び保護酸
化物層５０も示されている。

【００２６】従って、これは段階付き基板・ドレイン接
合及び鋭い基板・ソース接合（ヒ素の注入で形成され
た）になり、既知の解決策に比べて２つの接合の特性を
逆にする。そのせいで、ポリ２マスクと活性区域マスク
がミスアライメントする場合に、ゲート領域の下へ高ド
ープ領域が入ることはなく（この例では図５のソース領
域１３と対抗するようなドレイン領域１２）、従って容
量性結合の増大を低減し且つメモリ・セルの特性量（特
に閾値電圧）の分散を大幅に低減する。閾値電圧の分布
は、従って図６のＡに似た単一のベル状カーブによって
表せ、過剰消去された（すなわちディプリーテッド）
（負のＶ_T）メモリ・セルの数が少なくなったことを示
す。

【００２７】制御トランジスタ２３も、（図７について
説明した既知のメモリにおけるように）読み出し中に同
一ビット・ラインにおけるどんな過剰消去されたメモリ
・セルによって行われ得る直接寄与を防止する。事実、
同一のアドレス決定されたビット・ラインにおける全て
のメモリ・セル（ただし、ソース領域が選択されたメモ
リ・セルに接続されたものは除く。）は、それぞれの制
御トランジスタがターン・オフされるために（上述した
ように、それぞれの制御ゲート領域がアースされ且つ制
御トランジスタが厳密には正の閾値電圧を呈する。）、
浮遊ソース領域を呈する。例えば、もしビット・ライン
ＢＬ０及びワード・ラインＷＬ０に接続されたメモリ・
セルが選択されるならば、同一ビット・ラインＢＬ０に
接続された全てのメモリ・セル（選択されたメモリ・セ
ル及びワード・ラインＷＬ１に接続されたメモリ・セル
は除く）は既知のメモリ・アレイにおけるようにアース
されたソース領域と対抗するような浮遊ソース領域を呈
するので、電流は選択ビット・ラインＢＬ０からアース
へ流れることができない。加えて、選択されたメモリ・
セルに接続されたメモリ・セルは、たとえ少し過剰消去
されていても、選択ワード・ラインＷＬ０に接続された
制御トランジスタ２３がオンであり且つこの制御トラン
ジスタ２３に接続されたソース・ライン２４を制御ビッ
ト・ラインＢＬＰ０の電圧に維持するために、通常、タ
ーン・オンすることが防止される。その結果、選択され
たメモリ・セルに接続されたメモリ・セルは、制御ビッ
ト・ラインＢＬＰ０によって固定された上記電圧のソー
ス領域、アースされた制御ゲート領域、従って負のＶgs
電圧を呈するので、ターン・オンされるためにはひどく
過剰消去されなければならない。

【００２８】所定数のメモリ・セル２１の各々毎の制御
トランジスタ２３の存在もまた、ソース容量（ソース・
基体間接合でのキャパシタンス）を低減し、従って消去
中ソース・ライン２４の容量性充電による変位電流を低
減する。この変位電流は雑音を表すためにできるだけ低
く保持されなければならない。上述したように、制御ト
ランジスタ２３のために、変位電流は既知のメモリ・ア
レイに比べて低減され、そして既知のメモリ・アレイ
（キャパシタンスひいては変位電流がビット・ラインの
長さの増大を共に直線的に増加する）と違って、特に一
定であり且つビット・ラインの長さとは無関係である。

【００２９】この発明に係るバイアス方法を、既知のバ
イアス方法との比較で説明する。

【００３０】メモリ・アレイ２０：読み出し既知の技術（図７）によれば、メモリ・セルの制御ゲー
ト領域を、ワード・ラインＷＬを通して電源電圧Ｖcc
（例えば５Ｖ）にバイアスし、ソース領域をアースし、
且つドレイン領域を例えば１Ｖの低電圧にバイアスする
ことによってメモリ・セルが読み出される。

【００３１】この発明に係るバイアス方法の一実施例に
よれば、メモリ・セルを読み出すために、制御ビット・
ラインＢＬＰは電源電圧Ｖccにもたらされ、選択ビット
・ラインはＶccより少し低い電圧（例えばＶcc−１Ｖ）
にもたらされ、非選択ビット・ラインはＶccにもたらさ
れ、選択ワード・ラインはＶccよりも高い電圧にもたら
され、そして非選択ワード・ラインはアースされる（Ｖ
＝０Ｖ）。

【００３２】この発明に係るバイアス方法を使用してメ
モリ・アレイを列デコードするのに適当なアーキテクチ
ャはその一例が図９に示されている。この図９も、図７
と同様に、ビット・ラインＢＬ２，ＢＬ３及びワード・
ラインＷＬ２，ＷＬ３に接続されたメモリ・アレイ２０
の４個のメモリ・セルＡ’、Ｂ’、Ｃ’及びＤ’と、ワ
ード・ラインＷＬ２，ＷＬ３（同一制御ビット・ライン
ＢＬＰ０の他に）にそれぞれ接続された２個の制御トラ
ンジスタＰＴ０２，ＰＴ０３とを示す。ビット・ライン
ＢＬ及び制御ビット・ラインＢＬＰの一端には列アップ
・デコーダ５５が設けられている。この列アップ・デコ
ーダ５５は、ビット・ラインＢＬ及び制御ビット・ライ
ンＢＬＰとそれぞれ直列に接続され且つゲート端子にそ
れぞれ制御信号ＹＭ，ＹＮ２，ＹＮ３が供給される多数
の（例えばＰチャネル）ＭＯＳ負荷トランジスタ５６を
備えている。図７の列レコーダＣＤと同様な列ダウン・
レコーダ５７も設けられている。この列ダウン・レコー
ダ５７は多数のデコード用トランジスタＴ２’，Ｔ
３’，・・・を備え、その各々は各ビット・ラインＢＬ
毎に１個設けられ且つ負荷トランジスタ５６とは反対の
タイプである（図示の例ではＮチャネル）。各デコード
用トランジスタＴ２’，Ｔ３’，・・・の一端は、制御
信号ＹＭが供給されるトランジスタＴＭ’の共通端子に
接続されている。トランジスタＴＭ’の他端は、電流／
電圧変換器４０と同様な且つ列ダウン・レコーダ５７と
センス増幅器５９の一方の入力端子との間に挿入された
電流／電圧変換器５８に接続されている。センス増幅器
５９は、その他方の入力端子に基準電圧Ｖ_Rが供給さ
れ、図７のセンス増幅器４２と同じ仕方で作動する。

【００３３】列ダウン・レコーダ５７は既知の仕方でア
ドレス決定されたビット・ラインをセンス増幅器５９に
接続し、そして列アップ・デコーダ５６は非選択ビット
・ラインを、負荷トランジスタ５６を通して電源電圧Ｖ
ccにバイアスする。

【００３４】この発明に係る読み出し方法は、読み出し
中に誤って作動し従って読み出しの精度をそこなう過剰
消去されたメモリ・セルの数を低減する。

【００３５】事実、過剰消去されたメモリ・セルの存在
はアドレス決定されないメモリ・セルのソース端子が浮
遊している場合でさえ、寄生電流通電路を形成すること
になり得る。

【００３６】例えば、ワード・ラインＷＬ２及びビット
・ラインＢＬ２に接続されたメモリ・セルＡ（図１）を
読み出したいとして、メモリ・セルＨ，Ｅ及びＢが同一
ビット・ラインＢＬ２に接続され且つそれぞれワード・
ラインＷＬ０，ＷＬ１，ＷＬ３に接続され、そしてメモ
リ・セルＧ，Ｆ，Ｃ及びＤがビット・ラインＢＬ３に接
続され且つそれぞれワード・ラインＷＬ０，ＷＬ１，Ｗ
Ｌ２，ＷＬ３に接続される（ただし図１０では少し違え
て接続する）としよう。同一ビット・ラインＢＬ２に接
続されたメモリ・セルＢがもし上述したように過剰消去
されたならその直流によるエラーの可能性に加えて、メ
モリ・セルＣ，Ｇ及びＨによって形成された寄生路沿い
の過剰消去されたメモリ・セルにより別な寄与もなされ
得る。

【００３７】しかしながら、この発明に係る読み出し方
法によれば、電流は可能な寄生路沿いのどの過剰消去さ
れたメモリ・セルによっても寄与されない。事実、図１
０に似ているが、上述したようにバイアスされた図３の
メモリ・アレイに関する図１１に示すように、メモリ・
セルＣ’及びＤ’（同一ソース・ライン２４及び同一ビ
ット・ラインＢＬ３に接続されているが、それぞれワー
ド・ラインＷＬ２，ＷＬ３に接続されている。）は、同
一電位Ｖcc従ってＶds＝０Ｖのドレイン領域及びソース
領域を呈し、ひいてはこれらメモリ・セルを通る寄生電
流路が形成されるのを防止する。このことは、同一のワ
ード・ライン又は関連ワード・ライン（すなわち共通の
ソース・ライン２４）に接続された区分中の他の全ての
メモリ・セルにも適用され、従って既知の技術に比べた
改良を行う。

【００３８】その上、この発明に係る読み出し方法は、
一定のエラー見込みを許容するための電源電圧も下げ
る。事実、この方法によれば、アドレス決定されたビッ
ト・ラインに接続されたメモリ・セルは、浮遊端子（通
常、ソースとして作動する。）及びＶcc−１にバイアス
された端子（通常、ドレインとして作動する。）を呈す
る。この場合、バイアスされた端子はソースとして作動
でき、そしてもし充分に過剰消去されたならメモリ・セ
ルは或るＶgs電圧（バイアスされた端子がソースである
場合）でターンオンされ得る。上述したバイアス状態下
でメモリ・セルがターン・オンされるのに必要な過剰消
去の程度を評価するため、（ＭＯＳトランジスタでのよ
うに）メモリ・セルの閾値電圧Ｖ_Tは、他のものの間
で、ソース領域と基体領域（基体効果）の間の電位差Ｖ
sbに依存するので、

【００３９】Ｖgs，オン＝Ｖ_TO＋ＤＶ_T

【００４０】である。ただし、Ｖ_TOはソース領域が基板
（アース）と同一電位に在り且つ製造工程及び温度のよ
うな種々の要因に依存する時のメモリ・セルの閾値電圧
であり、そしてＤＶ_Tは基板（バルク）に対してソース
領域をバイアスすることによる閾値電圧の上昇である。
ＤＶ_Tは近似的に下記の式で表される。

【００４１】ＤＶ_T＝γＶsb

【００４２】ただし、γは工程に依存する定数（通常は
０.４〜１.２である。）であり、そしてＶsbはソースと
基板の電位降下である。

【００４３】従って、ソースとして積極的に働け且つメ
モリ・セルをターン・オンさせられる端子の正バイアス
は選択されないメモリ・セルの閾値電圧を増大し、これ
は従ってたとえ少し過剰消去されても読み出しには全く
干渉しない。もう少し詳しく説明すると、選択されない
メモリ・セルのバイアス状態は、制御ゲートとソースの
間の電圧降下によって生じられたバイアス状態と等価で
ある。

【００４４】Ｖgs，eq＝−（Ｖcc−１Ｖ）−ＤＶ_T

【００４５】従って、メモリ・セルは、閾値電圧がＶg
s，オンよりも低いように過剰消去される時に、ターン
・オンされ得る（選択されない時）。

【００４６】本特許出願人によって用いられた代表的な
プロセスのために、Ｖcc＝２.４Ｖの時に、Ｖgs，eq＝
−２.３Ｖが、そしてＶcc＝３.６Ｖの時にＶgs，eq＝−
４.２Ｖが計算された。従って、最悪の低電圧供給状態
（Ｖcc＝２.４Ｖ）においてさえ、選択されない過剰消
去されたメモリ・セルがターン・オンされるためには、
閾値電圧は−２.３Ｖよりも低くなければならない。す
なわち、既知の技術に比べて２Ｖを越える利得が得られ
た。

【００４７】これは電源電圧Ｖccの低下を可能にする。
電源電圧は、事実、読み出し電圧によって決定される。
この読み出し電圧は、できるだけ速いように最大値（電
源電圧によって決定されるような）に等しく選ばれる。
普通のバイアスでは、書き込まれたメモリ・セルの閾値
が大体５Ｖであるので、メモリ・セルは大体３.２Ｖの
閾値を呈するまで消去され、従ってベル状閾値電圧分布
カーブを考慮すれば、少し消去されたメモリ・セルは過
剰消去されたメモリ・セルの閾値電圧を過度に下げるこ
となく正しく読み出され得る。上記説明と関連して、図
１２は、書き込まれたメモリ・セル（カーブα）及び消
去されたメモリ・セル（カーブβ）の、Ｖgsの関数とし
てのソース−ドレイン電流Ｉdsのグラフを示し、Ｖ_Tは
ベル状カーブの平均値に等しい。この場合、Ｖ_T＜５Ｖ
であるアドレス決定された全てのメモリ・セルは正しく
読み出され得る。図１２は、負の閾値電圧を有し従って
Ｖgs＝０Ｖの時でさえ電流を通電し、そのため上述した
ように読み出しエラーになる過剰消去されたメモリ・セ
ルに関するカーブδも示す。

【００４８】換言すれば、一定の電源電圧（従って読み
出し用）及び一定の過剰消去セル見込み（ベル状分布カ
ーブで決定されるような）のために、上述したようなバ
イアスは選択されないメモリ・セルの閾値を上昇させ、
従って過剰消去されたセル・カーブも移行させる。これ
は、負のカーブ（カーブδ’）の代わりにカーブδを正
のＶ_T値の方へ右に移行させることに相当する。或は、
上述したアーキテクチャがどうしても少数の過剰消去に
メモリ・セルだけを提供するので、閾値電圧を上昇させ
ることによって過剰消去されたメモリ・セルの数を低減
する代わりに、過剰消去されたメモリ・セルの閾値電圧
の上昇に関する利得によって電源（及び読み出し）電圧
を低下させることが可能である。すなわち、もし上述し
たようにバイアスすることにより閾値電圧に関して２Ｖ
の利得を得ること、すなわち過剰消去されたメモリ・セ
ルを含めてアドレス決定されない全てのメモリ・セルの
カーブを２Ｖだけ移行することになるならば、電源（及
び読み出し）電圧は同じ２Ｖだけ低下されることがで
き、既知の読み出し方法に比べて過剰消去されたセル見
込みは無い（他の全ての状態は同じのまま）。これは、
カーブβを左へ移行させること（カーブβ’）及び選択
したメモリ・セルを例えば３.２Ｖ＝Ｖccにて読み出す
ことの可能性を意味する。

【００４９】上述したように電圧を低下させることは、
集積回路の電源電圧を低下させる方への電流傾向に鑑み
て特に利点がある。

【００５０】一見しただけでは良く分からないかもしれ
ないが、上述した読み出し方法は、アドレス決定されな
いメモリ・セル（Ｖg＝０ＶそしてＶd＝Ｖcc）のドレイ
ン端子でのストレスの問題を実際には全く含まない。事
実、トンネル酸化物層での電界によるストレスは、浮遊
ゲート領域に捕獲された負の電荷を有する書き込まれた
メモリ・セルの場合に最大である。本特許出願人の計算
によれば、現在の製造方法はトンネル酸化物を通るＥ＝
５ＭＶ／cmの電界及びＪ＝４.４×１０^-19Ａ／cm²のト
ンネル電流密度を呈し、このトンネル電流密度はホウラ
ーとノーハイム（Ｆowler−Ｎordheim）の式自体のよう
にコンデンサの放電電流に基づいて計算される。

【００５１】トンネル面積が１μｍ²の最悪の場合での
得られた電流値は、大体７０,０００年での１Ｖの閾値
（消去）電圧移行に相当し、且つ全く無視できる。

【００５２】メモリ・アレイ２０：消去フラッシュＥＥＰＲＯＭメモリ・アレイでは、その或る
区分中の全てのメモリ・セルが同時に消去される。既知
の消去方法によれば、消去されるべき区分中で、全ての
ワード・ラインがアースされ（０Ｖ）全てのソース・ラ
インが１２Ｖにもたらされ、そして全てのビット・ライ
ンが浮遊したままであるので、メモリ・セルは−１２Ｖ
の負のＶgs及び浮遊ドレイン端子を呈する。

【００５３】こゝに提案されたこの発明の方法によれ
ば、バイアスが逆にされるので、消去されるべき区分中
の全てのビット・ラインは既知の仕方でＶ_PPピンから導
出された比較的高い正電圧（例えば１２Ｖ）にもたらさ
れ、全てのワード・ラインはアース電位に保持され、そ
して全てのソース領域は浮遊したままである。

【００５４】上述したバイアス方法では、強い電界が浮
遊ゲートとドレイン領域の間に生じられ、そして負の電
荷がホウラーとノーハイムのトンネル効果によってドレ
イン領域の方へ浮遊ゲートから抜き出される。ドレイン
領域での段階付き接合のために、これは印加された高電
圧に安全に耐えることができ、且つこの例では金属ライ
ンの形態のビット・ラインと接続する段階付き接合（燐
をドープした）を逆にすることのためにトンネル効果は
実質的に低減される。

【００５５】また、上述した解決策では、区分中の全て
のメモリ・セルは、金属ビット・ラインの直列抵抗がソ
ース・ライン（活性区域中）の直列抵抗よりも決定的に
小さいので、全く同じ消去電圧を呈する。この理由のた
め、消去されたメモリ・セルの閾値の分散は低減され
る。

【００５６】他の区分での不所望なストレスを防止する
ためには、種々の区分が同一金属ビット・ラインを共有
しなければ充分である。図４に示したように、活性区域
に形成されたソース・ラインは他の区分によって共有さ
れず、従って高圧電源から他の区分中の消去されるべき
でないメモリ・セルのソース領域まで過剰消去されたメ
モリ・セルを通る寄生路が生じるのを防止する。

【００５７】メモリ・アレイ２０：プログラミング周知のように、“熱電子”を浮遊ゲート領域に注入する
ことによりメモリ・セルは書き込まれる（すなわち“プ
ログラムされる”）。現在、書き込みは、制御ゲートを
高電圧（例えば１２Ｖ）に接続し、一方の端子（ソー
ス）をアースし、且つ他方の端子（ドレイン）をゲート
の電圧よりも低い電圧（通常、５Ｖ〜７Ｖである。）に
接続することにより、行われる。電子はソースとドレイ
ンの間の長手方向電界によって加速され、そしていわゆ
る“熱電子”（すなわち上述した平均エネルギーでの）
は高圧端子の近くに発生される。何個かの熱電子は薄い
トンネル酸化物を通して注入されて浮遊ゲート領域に捕
獲され、従って負電位になる。注入効率（すなわちドレ
イン電流と浮遊ゲート電流の比）が１０^-7の範囲内にあ
るので、上述したプログラミング方法には従ってＶ_PP＝
１２Ｖの供給ピンから大量の電流（０.５〜１μＡ／セ
ル）が必要である。上記供給ピンは、同一チップ中に集
積された電圧調整器にも給電し且つプログラミング中ド
レイン端子に印加される電圧（５Ｖ〜７Ｖ）を発生す
る。

【００５８】しかしながら、この発明方法の一実施例に
よれば、選択されたワード・ラインは高電圧（１２Ｖ）
にもたらされ、選択ビット・ラインは低電圧（２Ｖ）に
もたらされ、他のワード・ラインはアース電位（０Ｖ）
に保持され、他のビット・ラインは浮遊したままであ
り、選択制御ビット・ラインはかなり高い電圧（６Ｖ〜
７Ｖ）に保持される。

【００５９】

【発明の効果】この発明方法では、印加電圧が低い（２
Ｖ）ので、選択ビット・ラインにおける非選択メモリ・
セルのドレイン端子にストレスが生じることはない。

【００６０】上述したプログラミング方法は、基板とド
レインの間（すなわち基板と低電圧端子の間）の電圧差
が従来方法の０Ｖとは違って−２Ｖであるため、熱電子
の注入を改善することによって改善された読み出し効率
を提供する。

【００６１】その上、提案されたプログラミング方法
は、ドレイン領域（選択ビット・ライン）を２Ｖにバイ
アスすることによって寄生路を低減し、従って読み出し
ステップについて説明したようにいわゆる基体効果を効
果的に開発させることができる。明らかに、過剰消去さ
れたメモリ・セルの全てが−２Ｖ（大抵の場合に成立し
得る仮定）を越える閾値電圧を呈する場合に、全ての寄
生路は完全にカットされる。

【００６２】図３のアーキテクチャは、プログラミング
中正しい自己タイミングも提供する。

【００６３】既知のアーキテクチャを使用し、バイアス
電圧が瞬時ではないが、多少の鋭い過渡状態の後で所定
値に達することに鑑みて、その持続時間は明らかにプロ
グラミング中に必要とする最終電圧値にも依存し、もっ
て制御ゲート領域が動作電位（１２Ｖ）に達する前にプ
ログラミングのためのメモリ・セルのドレイン端子が高
電圧（５Ｖ〜７Ｖ）に達しないようにする。もしそうで
なければ、ストレスはドレイン端子に生じられ、そして
メモリ・セルは準閾値電流（ソース端子がアースされ
る）を通電し始める。その結果、浮遊ゲートに捕獲され
た何個かの電子はチャネル領域の方に注入され従ってメ
モリ・セルを過剰消去させるので、次のプログラミング
・ステップではメモリ・セルが完全にはプログラムされ
ず、従ってプログラミング・エラー（所要の閾値電圧よ
りも低い）になる。

【００６４】これが起きるのを防止するため、既知のメ
モリの回路にはタイミング論理回路が必要であり、この
タイミング論理回路はまず制御ゲート電圧（１２Ｖ）を
印加しそしてこれが動作値に達する時だけビット・ライ
ンを所要の電圧（７Ｖ）にバイアスする。

【００６５】しかしながら、上述したアーキテクチャで
は、選択されたメモリ・セルの自己タイミング特性のた
めに、ワード・ライン及びビット・ラインは同時にバイ
アスされ得る。事実、選択ワード・ラインが動作値（１
２Ｖ）に達する前に選択ビット・ラインが動作電位（２
Ｖ）に達する場合でさえ、これに接続されたメモリ・セ
ルは、それぞれの制御トランジスタ（これはオフであ
る）のソース領域に接続された浮遊ソース領域を呈する
のでオフのままである。選択されたメモリ・セルをター
ン・オンさせ得るのは、選択ワード・ラインが動作電圧
に達し従って制御トランジスタをターン・オンし且つソ
ース・ラインをそれぞれの制御ビット・ライン（ＢＬ
Ｐ）に接続する時である。

【００６６】当業者には明らかなように、この発明の範
囲から逸脱することなく、ここに例示して説明したよう
なバイアス方法に種々の変更を行うことができる。特に
そして上述したように、この発明に係るバイアス方法
は、上述した特定のアーキテクチャに適用された時に特
に効果があるが、これは“ボディ（body）効果”を活用
するための電位の印加に特に良く通じる。そして上述し
たアーキテクチャへこの発明のバイアス方法を適用する
と、アーキテクチャ及びバイアス方法の両方の利点を組
み合せる簡単な集積デバイス（メモリ・アレイ及び制御
回路の両方について）が得られ、従って過剰消去された
メモリ・セルの存在によって課せられた問題を解決する
か或は許容できるレベルに少なくとも維持するが、それ
にもかかわらずこの発明に係るバイアス方法は他のタイ
プのアーキテクチャにも適用可能である。

【図面の簡単な説明】

【図１】周知のフラッシュＥＥＰＲＯＭメモリ・アレイ
の一部の回路図である。

【図２】図１のメモリ・アレイのレイアウトを示す図で
ある。

【図３】この発明に係るバイアス方法を好都合に適用で
きる新しいタイプのフラッシュＥＥＰＲＯＭメモリ・ア
レイの、図１と同様な回路図である。

【図４】図３のメモリ・アレイのレイアウトを示す図で
ある。

【図５】図２の一部の拡大図である。

【図６】製造マスクのミスアライメントによる閾値電圧
分布のグラフである。

【図７】周知のメモリ・アレイのデコード・アーキテク
チャを示す回路図である。

【図８】図３のメモリ・アレイ中の１つのメモリ・セル
の断面図である。

【図９】この発明に係るバイアス方法が実施可能な図１
のメモリ・アレイのデコード・アーキテクチャを示す回
路図である。

【図１０】図１の周知のメモリ・アレイ中の多くのメモ
リ・セルの接続を示す図である。

【図１１】図３のメモリ・アレイに関する、図１０にお
けるような接続を示す図である。

【図１２】メモリ・セルの電流−電圧特性を示す図であ
る。

【符号の説明】

２０メモリ・アレイ２１メモリ・セル２２区分２３制御トランジスタ２４ソース・ラインＢＬ０〜ＢＬ４，・・・ＢＬ１６，ＢＬ１７・・・
ビット・ラインＢＬＰ０，ＢＬＰ１制御ビット・ラインＷＬ０〜ＷＬ４ワード・ライン２７ａ，２７ｂ，２７ｃストリップ２８基板２９，３５ドレイン領域３０，３６ソース領域３１ポリシリコン・ストリップ３２，３８金属ライン３４フィールド酸化物層４４第２の部分４５第１の部分４９制御ゲート領域５１大きな表面

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジュゼッペ・クリセンツァイタリア国、20056 トゥレッツォ・スラッダ、ヴィア・ウンディセシモ・フェブライオ７／エッフェ (72)発明者マルコ・ダッラボーライタリア国、20077 メレニャーノ、ヴィア・ピオ・クワルト 22

Claims

【特許請求の範囲】

【請求項１】行及び列に配列され且つそれぞれのビッ
ト・ライン(BL)に接続されたドレイン領域(29)、それぞ
れのソース・ライン(24)に接続されたソース領域(30)、
及びそれぞれのワード・ライン(WL)に接続された制御ゲ
ート領域(49)、並びに前記ドレイン及びソース領域を収
容する基板領域(28)を有する多数のメモリ・セル(21)を
備え、読み出されるべきメモリ・セル(21)に接続された
前記ビット・ライン(BL)及び前記ワード・ライン(WL)に
所定の電圧を印加することにより前記読み出されるべき
メモリ・セル(21)を選択するステップを含む不揮発性フ
ラッシュＥＥＰＲＯＭメモリ・アレイ(20)のバイアス方
法において、読み出しステップ中、選択ビット・ラインに接続される
が、選択ワード・ラインには接続されず且つ選択メモリ
・セルのソース端子にはどうしても接続されない非選択
メモリ・セルのドレイン端子が前記基板領域(28)に対し
て正電圧にバイアスされ、そしてそのソース端子が浮遊
したままであることを特徴とする不揮発性フラッシュＥ
ＥＰＲＯＭメモリ・アレイのバイアス方法。
【請求項２】前記読み出しステップ中、前記選択ビッ
ト・ラインに接続されず、前記選択ワード・ラインに接
続されず、且つ前記選択メモリ・セルのソース端子にど
うしても接続されない非選択メモリ・セルのドレイン端
子が前記基板領域(28)に対して正電圧にバイアスされ、
そしてそのソース端子が浮遊したままであることを特徴
とする請求項１の不揮発性フラッシュＥＥＰＲＯＭメモ
リ・アレイのバイアス方法。
【請求項３】前記読み出しステップ中、前記選択メモ
リ・セル(21)に接続された前記ソース・ライン(24)が電
源電圧(Vcc)にもたらされ、前記選択ワード・ライン(W
L)が前記電源電圧よりも高い電圧にもたらされ、前記選
択メモリ・セル(21)に接続されない前記ソース・ライン
(24)が浮遊したままであり、前記非選択ワード・ライン
(WL)が前記基板領域(28)と同一の電位にもたらされ、そ
して前記非選択ビット・ラインが前記電源電圧(Vcc)に
もたらされることを特徴とする請求項１又は２の不揮発
性フラッシュＥＥＰＲＯＭメモリ・アレイのバイアス方
法。
【請求項４】行及び列に配列され且つそれぞれのビッ
ト・ライン(BL)に接続されたドレイン領域(29)、それぞ
れのソース・ライン(24)に接続されたソース領域(30)、
及びそれぞれのワード・ライン(WL)に接続された制御ゲ
ート領域(49)、並びに前記ドレイン及びソース領域を収
容する基板領域(28)を有する多数のメモリ・セル(21)を
備え、プログラムされるべきメモリ・セルに接続された
前記ビット・ライン及び前記ワード・ラインに所定の電
圧を印加することにより前記プログラムされるべきメモ
リ・セルを選択するステップを含む不揮発性フラッシュ
ＥＥＰＲＯＭメモリ・アレイ(20)のバイアス方法におい
て、前記選択メモリ・セル(21)のプログラミング・ステップ
中、選択ビット・ラインに接続されるが、選択ワード・
ラインには接続されず且つ前記選択メモリ・セルのソー
ス端子にはどうしても接続されない非選択メモリ・セル
のドレイン端子が前記基板領域(28)に対して正電圧にバ
イアスされ、そしてそのソース端子が浮遊したままであ
ることを特徴とする不揮発性フラッシュＥＥＰＲＯＭメ
モリ・アレイのバイアス方法。
【請求項５】前記プログラミング・ステップ中、前記
選択ワード・ライン(WL)が高電圧にもたらされ、前記非
選択ワード・ライン(WL)が前記基板領域(28)の電位にも
たらされ、そして前記非選択ビット・ライン(BL)が浮遊
したままであることを特徴とする請求項４の不揮発性フ
ラッシュＥＥＰＲＯＭメモリ・アレイのバイアス方法。