JPH06131883A - Ｅｅｐｒｏｍメモリアレイのプログラム方法 - Google Patents
Ｅｅｐｒｏｍメモリアレイのプログラム方法Info
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- JPH06131883A JPH06131883A JP22020991A JP22020991A JPH06131883A JP H06131883 A JPH06131883 A JP H06131883A JP 22020991 A JP22020991 A JP 22020991A JP 22020991 A JP22020991 A JP 22020991A JP H06131883 A JPH06131883 A JP H06131883A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＥＥＰＲＯＭアレイで選択メモリセルをプログ
ラムする方法を提供する。 【構成】選択セルは選択コラム線、選択ドレインコラム
線及び選択ワード線に接続され、アレイの各非選択メモ
リセルは非選択ソースコラム線、非選択ドレインコラム
線及び（又は）非選択ワード線に接続される。第２プロ
グラム電圧（Ｖｐｐ）が第１プログラム電圧（Ｖｓｓ）
より正であり、第３（Ｖｈｓ３）、第４（Ｖｈｓ４）、
第５プログラム電圧（Ｖｈｓ５）が第１、第２プログラ
ム電圧の中間であるように、前もって選択され、時間的
シーケンスに従って供給される。
ラムする方法を提供する。 【構成】選択セルは選択コラム線、選択ドレインコラム
線及び選択ワード線に接続され、アレイの各非選択メモ
リセルは非選択ソースコラム線、非選択ドレインコラム
線及び（又は）非選択ワード線に接続される。第２プロ
グラム電圧（Ｖｐｐ）が第１プログラム電圧（Ｖｓｓ）
より正であり、第３（Ｖｈｓ３）、第４（Ｖｈｓ４）、
第５プログラム電圧（Ｖｈｓ５）が第１、第２プログラ
ム電圧の中間であるように、前もって選択され、時間的
シーケンスに従って供給される。
Description
【０００１】
【産業上の利用分野】この発明は電気的消去可能、電気
的プログラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）
アレイのような不揮発性メモリアレイに関し、さらに詳
細には前もってプログラムされているメモリセルを意図
せずにプログラム消失（ディプログラム）することな
く、非選択（ディセレクト）されたメモリセルを意図せ
ずにプログラムすることのないやり方でこの様なアレイ
でメモリセルをプログラムする方法に関する。
的プログラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）
アレイのような不揮発性メモリアレイに関し、さらに詳
細には前もってプログラムされているメモリセルを意図
せずにプログラム消失（ディプログラム）することな
く、非選択（ディセレクト）されたメモリセルを意図せ
ずにプログラムすることのないやり方でこの様なアレイ
でメモリセルをプログラムする方法に関する。
【０００２】
【従来の技術及び課題】ＥＥＰＲＯＭ、即ち電気的消去
可能、電気的プログラム可能な読出し専用メモリは浮遊
ゲート型構造をもつ電界効果デバイスである。ＥＥＰＲ
ＯＭ浮遊ゲートは、各セルのソース、ドレイン、及び制
御ゲートに適切な電圧を供給し、ソース又はソース線か
らゲート絶縁体を介して浮遊ゲートへ電流を流させるこ
とによってプログラムされる。フラッシュＥＥＰＲＯＭ
は各セルが個別に消去されるかわりに大量に又はブロッ
クで消去され得るＥＥＰＲＯＭである。
可能、電気的プログラム可能な読出し専用メモリは浮遊
ゲート型構造をもつ電界効果デバイスである。ＥＥＰＲ
ＯＭ浮遊ゲートは、各セルのソース、ドレイン、及び制
御ゲートに適切な電圧を供給し、ソース又はソース線か
らゲート絶縁体を介して浮遊ゲートへ電流を流させるこ
とによってプログラムされる。フラッシュＥＥＰＲＯＭ
は各セルが個別に消去されるかわりに大量に又はブロッ
クで消去され得るＥＥＰＲＯＭである。
【０００３】セルの寸法と製造コストを縮小するため、
離間されたトンネル領域を浮遊ゲートトランジスタと集
積するＥＥＰＲＯＭセルが最近発明された。そのセルの
構造上の特徴とその製造方法はアメリカ特許出願番号第
０７／２１９，５２９号及び関連の出願によって開示さ
れている。この出願は、開示された型のセルを他の不揮
発性メモリセルと同じ様にプログラムする新しい方法を
記述し、請求している。
離間されたトンネル領域を浮遊ゲートトランジスタと集
積するＥＥＰＲＯＭセルが最近発明された。そのセルの
構造上の特徴とその製造方法はアメリカ特許出願番号第
０７／２１９，５２９号及び関連の出願によって開示さ
れている。この出願は、開示された型のセルを他の不揮
発性メモリセルと同じ様にプログラムする新しい方法を
記述し、請求している。
【０００４】以前の技術のプログラム手段には、典型的
に各メモリセルのロー（ｒｏｗ）に接続された選択ワー
ド線伝導体上に位置する前もって選択された高電圧を必
要とする。各ワード線伝導体はそれぞれのローの各セル
の浮遊ゲート伝導体から絶縁され隣接して配置される。
また以前の技術の手段では、第１プログラム電圧よりも
実質的に低い正の前もって選択された低プログラム電圧
が、ワード線にある角度をなして形成される複数の延長
半導体コラム線のうち選択された１つの上に配置され、
メモリセルのコラムで各セルはコラム線に接続されてい
る。選択ワード線伝導体と選択コラム線の交差点の選択
メモリセルで、電子はプログラム窓絶縁体を介し、選択
コラム線からメモリセルをプログラムする浮遊ゲートに
流れる。
に各メモリセルのロー（ｒｏｗ）に接続された選択ワー
ド線伝導体上に位置する前もって選択された高電圧を必
要とする。各ワード線伝導体はそれぞれのローの各セル
の浮遊ゲート伝導体から絶縁され隣接して配置される。
また以前の技術の手段では、第１プログラム電圧よりも
実質的に低い正の前もって選択された低プログラム電圧
が、ワード線にある角度をなして形成される複数の延長
半導体コラム線のうち選択された１つの上に配置され、
メモリセルのコラムで各セルはコラム線に接続されてい
る。選択ワード線伝導体と選択コラム線の交差点の選択
メモリセルで、電子はプログラム窓絶縁体を介し、選択
コラム線からメモリセルをプログラムする浮遊ゲートに
流れる。
【０００５】プログラム動作中、前もってプログラムさ
れたメモリセルはプログラム消失になりやすい。電圧が
この様な意図しないプログラム消失をさけるために供給
されるというプログラム方法が開示される一方、これら
の方法は電圧を供給するための必要な時間シーケンスを
提供せず、また適当な大きさの電圧を提供しない。時間
シーケンスは重要である。何故ならばワード線及びそれ
らに接続される回路に関連する抵抗と容量は、一般にコ
ラム線及びそれらに接続される回路に関連する抵抗と容
量とは異なるためである。さらにワード線及びコラム線
並びにそれらに接続される回路の抵抗と容量は、相互接
続の長さが異なるため、それぞれ異なっている。抵抗及
び容量が異なるために、それらのワード線及びコラム線
に供給される電圧に関連する時定数も異なる。電圧の供
給シーケンスは、意図しない非選択セルのプログラムを
さけるのと同様に、プログラム済セルの意図しないプロ
グラム消失を避けるために必要である。
れたメモリセルはプログラム消失になりやすい。電圧が
この様な意図しないプログラム消失をさけるために供給
されるというプログラム方法が開示される一方、これら
の方法は電圧を供給するための必要な時間シーケンスを
提供せず、また適当な大きさの電圧を提供しない。時間
シーケンスは重要である。何故ならばワード線及びそれ
らに接続される回路に関連する抵抗と容量は、一般にコ
ラム線及びそれらに接続される回路に関連する抵抗と容
量とは異なるためである。さらにワード線及びコラム線
並びにそれらに接続される回路の抵抗と容量は、相互接
続の長さが異なるため、それぞれ異なっている。抵抗及
び容量が異なるために、それらのワード線及びコラム線
に供給される電圧に関連する時定数も異なる。電圧の供
給シーケンスは、意図しない非選択セルのプログラムを
さけるのと同様に、プログラム済セルの意図しないプロ
グラム消失を避けるために必要である。
【０００６】
【課題を解決するための手段及び作用】この発明の一面
は、非選択な前もってプログラムされたセルの消去及び
（又は）プログラム消失の傾向を最小限にし、一方同時
に未プログラム非選択セルの不注意なプログラムを防ぐ
手法で、その様なセルのアレイにおけるＥＥＰＲＯＭセ
ルをプログラムする方法を含む。
は、非選択な前もってプログラムされたセルの消去及び
（又は）プログラム消失の傾向を最小限にし、一方同時
に未プログラム非選択セルの不注意なプログラムを防ぐ
手法で、その様なセルのアレイにおけるＥＥＰＲＯＭセ
ルをプログラムする方法を含む。
【０００７】この発明は前記セルの半導体アレイで選択
メモリセルをプログラムする方法を提供する。各選択セ
ルは選択ソースコラム線、選択ドレインコラム線及び選
択ワード線に接続される。アレイの各非選択メモリセル
は、非選択ソースコラム線、非選択ドレインコラム線及
び（又は）非選択ワード線に接続される。この方法は前
もって第１、第２、第３、第４及び第５のプログラム電
圧を選択することによって、第２プログラム電圧は第１
プログラム電圧よりも正にし、同様に第３、第４、第５
プログラム電圧も、第１と第２プログラム電圧間になる
ようにすることを含む。第１プログラム電圧は少なくと
も選択コラム線のうち１本及び各非選択な同じ型のコラ
ム線に注入される。第３プログラム電圧が選択ワード線
に供給され、第４プログラム電圧はそれぞれの非選択ワ
ード線に供給される。前充電（プリチャージ）期間の後
第５プログラム電圧がそれぞれの非選択な同じ型のコラ
ム線に供給され、任意の付加的前充電期間の後、第２プ
ログラム電圧が選択ワード線に供給される。プログラム
時間の後、第３プログラム電圧が選択ワード線に供給さ
れ、任意放電時間の後、第１プログラム電圧がそれぞれ
の非選択な同じ型のコラム線に供給される。それぞれの
非選択ワード線は付加的放電時間用に第４プログラム電
圧に維持される。第３、第４、第５プログラム電圧は同
様の値を持ち得る。
メモリセルをプログラムする方法を提供する。各選択セ
ルは選択ソースコラム線、選択ドレインコラム線及び選
択ワード線に接続される。アレイの各非選択メモリセル
は、非選択ソースコラム線、非選択ドレインコラム線及
び（又は）非選択ワード線に接続される。この方法は前
もって第１、第２、第３、第４及び第５のプログラム電
圧を選択することによって、第２プログラム電圧は第１
プログラム電圧よりも正にし、同様に第３、第４、第５
プログラム電圧も、第１と第２プログラム電圧間になる
ようにすることを含む。第１プログラム電圧は少なくと
も選択コラム線のうち１本及び各非選択な同じ型のコラ
ム線に注入される。第３プログラム電圧が選択ワード線
に供給され、第４プログラム電圧はそれぞれの非選択ワ
ード線に供給される。前充電（プリチャージ）期間の後
第５プログラム電圧がそれぞれの非選択な同じ型のコラ
ム線に供給され、任意の付加的前充電期間の後、第２プ
ログラム電圧が選択ワード線に供給される。プログラム
時間の後、第３プログラム電圧が選択ワード線に供給さ
れ、任意放電時間の後、第１プログラム電圧がそれぞれ
の非選択な同じ型のコラム線に供給される。それぞれの
非選択ワード線は付加的放電時間用に第４プログラム電
圧に維持される。第３、第４、第５プログラム電圧は同
様の値を持ち得る。
【０００８】この発明の方法はプログラミングのための
ファウラーノルドハイムトンネル現象を利用する１トラ
ンジスタ、分離ゲートトランジスタ及び２トランジスタ
メモリセルアレイに適用可能である。トンネル構造は既
知のＦＬＯＴＯＸ（浮遊ゲート、トンネル酸化物）、Ｍ
ＮＯＳ（金属・窒化膜・酸化膜・シリコン）又はＳＯＮ
ＯＳ（シリコン・酸化膜・窒化膜・酸化膜・シリコン）
構造を用いて形成され得る。この様なセルは典型的に隣
接するセルのソース及びドレインから電気的に隔離され
るソース及びドレインをもつ。
ファウラーノルドハイムトンネル現象を利用する１トラ
ンジスタ、分離ゲートトランジスタ及び２トランジスタ
メモリセルアレイに適用可能である。トンネル構造は既
知のＦＬＯＴＯＸ（浮遊ゲート、トンネル酸化物）、Ｍ
ＮＯＳ（金属・窒化膜・酸化膜・シリコン）又はＳＯＮ
ＯＳ（シリコン・酸化膜・窒化膜・酸化膜・シリコン）
構造を用いて形成され得る。この様なセルは典型的に隣
接するセルのソース及びドレインから電気的に隔離され
るソース及びドレインをもつ。
【０００９】
【実施例】図１は集積回路メモリセルの一例アレイが、
この発明の使用方法を説明するために示されている。各
セルはソース１１、ドレイン１２、浮遊ゲート１３及び
制御ゲート１４を持つ浮遊ゲートトランジスタ１０であ
る。ロー（ｒｏｗ）の各セル１０の制御ゲート１４はワ
ード線１５に接続され、それぞれのワード線１５はワー
ド線デコーダ１６に接続される。コラム（ｃｏｌｕｍ
ｎ）の各セル１０のソース１１はソースコラム線１７に
接続されそれぞれのソースコラム線１７はコラムデコー
ダ１８に接続される。コラムの各セル１０のドレイン１
２はドレインコラム線１９に接続され、各ドレインコラ
ム線１９はコラムデコーダ１８に接続される。
この発明の使用方法を説明するために示されている。各
セルはソース１１、ドレイン１２、浮遊ゲート１３及び
制御ゲート１４を持つ浮遊ゲートトランジスタ１０であ
る。ロー（ｒｏｗ）の各セル１０の制御ゲート１４はワ
ード線１５に接続され、それぞれのワード線１５はワー
ド線デコーダ１６に接続される。コラム（ｃｏｌｕｍ
ｎ）の各セル１０のソース１１はソースコラム線１７に
接続されそれぞれのソースコラム線１７はコラムデコー
ダ１８に接続される。コラムの各セル１０のドレイン１
２はドレインコラム線１９に接続され、各ドレインコラ
ム線１９はコラムデコーダ１８に接続される。
【００１０】図２、３に関し、特に図３は電気的消去可
能、電気的プログラム可能な読出し専用メモリアレイの
小さな部位の図面が示されている。複数のメモリセル１
０はローとコラムで半導体層２２の面に形成されて示さ
れている。セル１０の各ローは基板２２に、比較的厚い
酸化物領域２３の下に埋められたソース領域１１を含む
延長ソースコラム線１７が拡散されている。さらに各ソ
ース領域１１ごとに基板２２に拡散されたものは、ソー
スコラム線１７の長さの方向に平行に進むドレイン領域
１２を含む拡散された延長ドレインコラム線１９であ
る。ドレイン領域１２もまた比較的厚い酸化物領域２３
の下に埋められる。
能、電気的プログラム可能な読出し専用メモリアレイの
小さな部位の図面が示されている。複数のメモリセル１
０はローとコラムで半導体層２２の面に形成されて示さ
れている。セル１０の各ローは基板２２に、比較的厚い
酸化物領域２３の下に埋められたソース領域１１を含む
延長ソースコラム線１７が拡散されている。さらに各ソ
ース領域１１ごとに基板２２に拡散されたものは、ソー
スコラム線１７の長さの方向に平行に進むドレイン領域
１２を含む拡散された延長ドレインコラム線１９であ
る。ドレイン領域１２もまた比較的厚い酸化物領域２３
の下に埋められる。
【００１１】各セル１０に対し破線の四角形で特定され
た浮遊ゲート伝導体１３が提供される。浮遊ゲート１３
は図２のチャネル領域２４の一部から隔離され、且つそ
の上部に配置され、更にそれぞれのソース領域１１上と
次に隣接するセル１０に関連するドレインコラム線１９
上に延びた延長された水平ストリップとして形成され
る。各セル１０は、更に各浮遊ゲート伝導体の下にあり
点線で示されているトンネル窓を有する。各トンネル窓
２５は、例えばそれがその下に存在するワード線伝導体
１５の巾と同じくらいの長さであり得る。トンネル窓は
図示されている離れた部所でではなく、チャネル区域に
隣接して位置し得る。この様なトンネル窓の酸化トンネ
ルは典型的に１００オングストロームの厚さである。
た浮遊ゲート伝導体１３が提供される。浮遊ゲート１３
は図２のチャネル領域２４の一部から隔離され、且つそ
の上部に配置され、更にそれぞれのソース領域１１上と
次に隣接するセル１０に関連するドレインコラム線１９
上に延びた延長された水平ストリップとして形成され
る。各セル１０は、更に各浮遊ゲート伝導体の下にあり
点線で示されているトンネル窓を有する。各トンネル窓
２５は、例えばそれがその下に存在するワード線伝導体
１５の巾と同じくらいの長さであり得る。トンネル窓は
図示されている離れた部所でではなく、チャネル区域に
隣接して位置し得る。この様なトンネル窓の酸化トンネ
ルは典型的に１００オングストロームの厚さである。
【００１２】図３に見られるように各浮遊ゲート伝導体
１３の水平端は各ワード線伝導体１５と整合される。端
間の図示されたオフセットは単に明確さのためである。
セル１０の各ローは水平の方向に、それの上に横切って
延びるワード線伝導体１５を有する。
１３の水平端は各ワード線伝導体１５と整合される。端
間の図示されたオフセットは単に明確さのためである。
セル１０の各ローは水平の方向に、それの上に横切って
延びるワード線伝導体１５を有する。
【００１３】制御ゲート伝導体１４とそれぞれの浮遊ゲ
ート伝導体１３との間の結合は増強される。何故ならば
各浮遊ゲート伝導体１３は対応するビット線１７を完全
に横切り、同様に酸化分離区域２６上に延びているため
である。従ってセル１０のいかなるローの制御ゲート若
しくはワード線伝導体１５に供給されるプログラム／消
去電圧のより大部分が浮遊ゲート伝導体１３と下にある
ソース１１又はビット線１７との間に現れる。浮遊ゲー
ト伝導体１３は典型的に３００オングストロームに相当
する厚さの酸化物に類する酸化窒素酸化物絶縁体層によ
ってワード線伝導体１５から距離を保っている。
ート伝導体１３との間の結合は増強される。何故ならば
各浮遊ゲート伝導体１３は対応するビット線１７を完全
に横切り、同様に酸化分離区域２６上に延びているため
である。従ってセル１０のいかなるローの制御ゲート若
しくはワード線伝導体１５に供給されるプログラム／消
去電圧のより大部分が浮遊ゲート伝導体１３と下にある
ソース１１又はビット線１７との間に現れる。浮遊ゲー
ト伝導体１３は典型的に３００オングストロームに相当
する厚さの酸化物に類する酸化窒素酸化物絶縁体層によ
ってワード線伝導体１５から距離を保っている。
【００１４】一実施例で図３に破線で囲み示されている
一区域２７は、ワード線１５間に与えられたセル１０の
ソース１１とドレイン１２を分離するのと同様に、セル
１０をお互いを垂直方向に分離するために用いられる。
この区域２７は図２に示されているフィールド酸化領域
２６に類似した厚いフィールド酸化層であり得る。また
各区域２７は隣接するワード線１５間及びコラム線方向
のセル１０のチャネル２４間の接合分離を提供するため
にＰ−型不純物がインプラントされ得る。
一区域２７は、ワード線１５間に与えられたセル１０の
ソース１１とドレイン１２を分離するのと同様に、セル
１０をお互いを垂直方向に分離するために用いられる。
この区域２７は図２に示されているフィールド酸化領域
２６に類似した厚いフィールド酸化層であり得る。また
各区域２７は隣接するワード線１５間及びコラム線方向
のセル１０のチャネル２４間の接合分離を提供するため
にＰ−型不純物がインプラントされ得る。
【００１５】既知のように多くのセル形状におけるメモ
リセル１０のソース１１及びドレイン１２を特定する領
域は代替され得る。更にここに述べられた例以外のセル
構造で、プログラム及び（又は）消去のためのファウラ
ーノルドハイムトンネル現象はソース１１領域と浮遊ゲ
ート伝導体１３間の代わりにドレイン１２領域と浮遊ゲ
ート伝導体１３間で生じ得る。即ちここで用いられる
「ソース」及び「ドレイン」という用語は互いに交換可
能と考えられるべきである。
リセル１０のソース１１及びドレイン１２を特定する領
域は代替され得る。更にここに述べられた例以外のセル
構造で、プログラム及び（又は）消去のためのファウラ
ーノルドハイムトンネル現象はソース１１領域と浮遊ゲ
ート伝導体１３間の代わりにドレイン１２領域と浮遊ゲ
ート伝導体１３間で生じ得る。即ちここで用いられる
「ソース」及び「ドレイン」という用語は互いに交換可
能と考えられるべきである。
【００１６】図２、３には示されていないが、キャップ
酸化物及び側壁酸化物がデータ保持性を改良するため露
出した多結晶シリコン表面上に形成され得る。
酸化物及び側壁酸化物がデータ保持性を改良するため露
出した多結晶シリコン表面上に形成され得る。
【００１７】図１〜４のセル１０は分離ゲートとして示
されているが、１トランジスタ、２トランジスタ、ＳＯ
ＮＯＳ又はＭＮＯＳ型であり得る。この発明はこの種の
接続やこの種の構造に限られてはいないが、図１〜４の
セル１０はソース１１の各コラムごとに分かれているソ
ースコラム線１７と、ドレイン１２の各コラムごとに分
かれているドレインコラム線１９とで接続されていると
示されている。
されているが、１トランジスタ、２トランジスタ、ＳＯ
ＮＯＳ又はＭＮＯＳ型であり得る。この発明はこの種の
接続やこの種の構造に限られてはいないが、図１〜４の
セル１０はソース１１の各コラムごとに分かれているソ
ースコラム線１７と、ドレイン１２の各コラムごとに分
かれているドレインコラム線１９とで接続されていると
示されている。
【００１８】フラシュ消去モードの間、コラムデコーダ
１８は、例えばソースコラム線１７のすべてに正電圧Ｖ
ｃｃ（約プラス５ボルト）を供給するために機能する。
コラムデコーダ１８は、またドレインコラム線１９のす
べてを浮遊させておくためにも機能する。ワード線デコ
ーダ１６はすべてのワード線１５に高負電圧（約マイナ
ス１１ボルト）を供給するため機能する。過剰電子はプ
ログラムされたセル１０を消去するため浮遊ゲート１３
から取り除かれる。
１８は、例えばソースコラム線１７のすべてに正電圧Ｖ
ｃｃ（約プラス５ボルト）を供給するために機能する。
コラムデコーダ１８は、またドレインコラム線１９のす
べてを浮遊させておくためにも機能する。ワード線デコ
ーダ１６はすべてのワード線１５に高負電圧（約マイナ
ス１１ボルト）を供給するため機能する。過剰電子はプ
ログラムされたセル１０を消去するため浮遊ゲート１３
から取り除かれる。
【００１９】読取りモードではワード線デコーダ１６は
線２０ｒ上のワード線アドレス信号及び読出し／書き込
み／消去制御回路２１からの信号に応答して、選択ワー
ド線１５（及び選択制御ゲート１４）に前もって選択さ
れた正電圧Ｖｒｅａｄ（Ｖｓｓより大きく約プラス３か
ら５ボルト）を注入し、非選択ワード線１５に低い電圧
（アース又はＶｓｓ）を注入するために機能する。制御
回路２１はメモリ回路アレイから分離した集積回路に配
置されたマイクロプロセッサに含まれ得る。コラムデコ
ーダ１８は線２０ｄのコラムアドレス信号に応答して、
選択ドレインコラム線１９に前もって選択された正電圧
Ｖｓｅｎ（Ｖｓｓより大きく約プラス１から１．５ボル
ト）を供給するべく機能する。コラムデコーダ１８は
又、すべてのソースコラム線１７をアース（又はＶｓ
ｓ）に接続する機能もする。選択ドレインコラム線１９
と選択されたワード線１５に接続されたセル１０の導通
又は非導通状態は“データ出力”端子に接続されたセン
スアンプ（図示されていない）によって検出される。
線２０ｒ上のワード線アドレス信号及び読出し／書き込
み／消去制御回路２１からの信号に応答して、選択ワー
ド線１５（及び選択制御ゲート１４）に前もって選択さ
れた正電圧Ｖｒｅａｄ（Ｖｓｓより大きく約プラス３か
ら５ボルト）を注入し、非選択ワード線１５に低い電圧
（アース又はＶｓｓ）を注入するために機能する。制御
回路２１はメモリ回路アレイから分離した集積回路に配
置されたマイクロプロセッサに含まれ得る。コラムデコ
ーダ１８は線２０ｄのコラムアドレス信号に応答して、
選択ドレインコラム線１９に前もって選択された正電圧
Ｖｓｅｎ（Ｖｓｓより大きく約プラス１から１．５ボル
ト）を供給するべく機能する。コラムデコーダ１８は
又、すべてのソースコラム線１７をアース（又はＶｓ
ｓ）に接続する機能もする。選択ドレインコラム線１９
と選択されたワード線１５に接続されたセル１０の導通
又は非導通状態は“データ出力”端子に接続されたセン
スアンプ（図示されていない）によって検出される。
【００２０】標準書き込み又はプログラムモードでコラ
ムデコーダ１８は線２０ｄの信号と制御回路２１からの
信号に応答して、選択されたソース１１領域を含む選択
ソースコラム線１７に第１の予め選択されたプログラム
電圧（アース又は非正電圧の基準電位Ｖｓｓ）を配置す
る機能をする。ワード線デコーダ１６は線２０ｒのワー
ド線アドレス信号と制御回路２１からの信号に応答し
て、選択制御ゲート１４を含む選択ワード線１５に第２
の予め選択されたプログラム電圧Ｖｐｐ（Ｖｓｓより大
きく約プラス１６から１８ボルト）を配置する機能をす
る。第１の選択プログラム電圧Ｖｓｓは、恐らくファウ
ラーノルドハイムトンネル現象により、過剰電子が選択
浮遊ゲート１３に移動し、結果として選択浮遊ゲート１
３をプログラムするように、第２の選択プログラム電圧
Ｖｐｐとは充分に異なっているべきである。
ムデコーダ１８は線２０ｄの信号と制御回路２１からの
信号に応答して、選択されたソース１１領域を含む選択
ソースコラム線１７に第１の予め選択されたプログラム
電圧（アース又は非正電圧の基準電位Ｖｓｓ）を配置す
る機能をする。ワード線デコーダ１６は線２０ｒのワー
ド線アドレス信号と制御回路２１からの信号に応答し
て、選択制御ゲート１４を含む選択ワード線１５に第２
の予め選択されたプログラム電圧Ｖｐｐ（Ｖｓｓより大
きく約プラス１６から１８ボルト）を配置する機能をす
る。第１の選択プログラム電圧Ｖｓｓは、恐らくファウ
ラーノルドハイムトンネル現象により、過剰電子が選択
浮遊ゲート１３に移動し、結果として選択浮遊ゲート１
３をプログラムするように、第２の選択プログラム電圧
Ｖｐｐとは充分に異なっているべきである。
【００２１】図４はこの発明によるＥＥＰＲＯＭセル１
０のアレイの３Ｘ３部分の電気的図式であり、図１から
図４までの同様の番号によって識別されている同様の部
分を有する。関係する物理的構造に対して図２、３が同
様に参照とされ得る。図４のセルがファウラーノルドハ
イムトンネル窓を備えた分離ゲートセルのために通常用
いられる記号によって表されていると同時に、この型の
セルはこの発明の方法に用いられ得る型のセルであると
いうことを表しているにすぎない。このようなセル１０
は例えば、１トランジスタ及び２トランジスタセルを含
む。
０のアレイの３Ｘ３部分の電気的図式であり、図１から
図４までの同様の番号によって識別されている同様の部
分を有する。関係する物理的構造に対して図２、３が同
様に参照とされ得る。図４のセルがファウラーノルドハ
イムトンネル窓を備えた分離ゲートセルのために通常用
いられる記号によって表されていると同時に、この型の
セルはこの発明の方法に用いられ得る型のセルであると
いうことを表しているにすぎない。このようなセル１０
は例えば、１トランジスタ及び２トランジスタセルを含
む。
【００２２】図４の選択（円で囲んだ）メモリセル１０
をプログラムするため、選択ソースコラム線１７ｂは０
ボルトの第１のプログラム電圧Ｖｓｓをそこに供給す
る。１６から１８ボルトの範囲の第２プログラム電圧が
以前の技術のプログラム工程での様に選択されたワード
線１５ｂに供給されると、選択セル１０のソース領域１
１と制御ゲート１４との間で約１６から１８ボルトの電
位差が生ずる。第１及び第２のプログラム電圧の両方が
供給される時間の長さは、例えば約１０ミリセカンドで
ある。セル１０がワード線伝導体１５ｂと浮遊ゲート伝
導体１３の間に約０．７から０．８の容量結合係数をも
つと、約１２から１３ボルトのプログラム電位が浮遊ゲ
ート伝導体１３とソースコラム線１７ｂとの間に存在す
る。これは、前記ＥＥＰＲＯＭセル１０で、ファウラー
ノルドハイムトンネル現象を用いて約１００オングスト
ロームの厚さの酸化物を介しソース領域１１からプログ
ラム窓２５を通り浮遊ゲート１３に電子を流れさせるに
充分である。テキサス・インスツルメンツ・インコーポ
レーティッドに譲渡された、アメリカ特許出願番号第０
７／４０２，３９９号で説明されたように、中間電圧Ｖ
ｈｓ５は非選択ソースコラム線１７ａと１７ｃに供給さ
れて、選択ワード線１５ｂに接続される非選択セル１０
がプログラムされるのを阻止する。電圧Ｖｈｓ５が６か
ら７ボルト以内に選ばれると容量結合が考慮された後、
浮遊ゲート伝導体１３と選択ワード線１５ｂに接続され
た選択されない（ノンセレクト）セル１０の選択されな
いソース領域１１との間の電位差はプログラムの間、約
４から６ボルトのみであり、これは選択されないセル１
０のトンネル酸化物窓２５を介する重要なファウラーノ
ルドハイムトンネル現象を生じさせるには不充分であ
る。
をプログラムするため、選択ソースコラム線１７ｂは０
ボルトの第１のプログラム電圧Ｖｓｓをそこに供給す
る。１６から１８ボルトの範囲の第２プログラム電圧が
以前の技術のプログラム工程での様に選択されたワード
線１５ｂに供給されると、選択セル１０のソース領域１
１と制御ゲート１４との間で約１６から１８ボルトの電
位差が生ずる。第１及び第２のプログラム電圧の両方が
供給される時間の長さは、例えば約１０ミリセカンドで
ある。セル１０がワード線伝導体１５ｂと浮遊ゲート伝
導体１３の間に約０．７から０．８の容量結合係数をも
つと、約１２から１３ボルトのプログラム電位が浮遊ゲ
ート伝導体１３とソースコラム線１７ｂとの間に存在す
る。これは、前記ＥＥＰＲＯＭセル１０で、ファウラー
ノルドハイムトンネル現象を用いて約１００オングスト
ロームの厚さの酸化物を介しソース領域１１からプログ
ラム窓２５を通り浮遊ゲート１３に電子を流れさせるに
充分である。テキサス・インスツルメンツ・インコーポ
レーティッドに譲渡された、アメリカ特許出願番号第０
７／４０２，３９９号で説明されたように、中間電圧Ｖ
ｈｓ５は非選択ソースコラム線１７ａと１７ｃに供給さ
れて、選択ワード線１５ｂに接続される非選択セル１０
がプログラムされるのを阻止する。電圧Ｖｈｓ５が６か
ら７ボルト以内に選ばれると容量結合が考慮された後、
浮遊ゲート伝導体１３と選択ワード線１５ｂに接続され
た選択されない（ノンセレクト）セル１０の選択されな
いソース領域１１との間の電位差はプログラムの間、約
４から６ボルトのみであり、これは選択されないセル１
０のトンネル酸化物窓２５を介する重要なファウラーノ
ルドハイムトンネル現象を生じさせるには不充分であ
る。
【００２３】プログラムの間、ソースコラム線１７ｂに
関連したドレインコラム線１９ｂは、プログラムされて
いるセル１０でドレインからソースにいかなる電流を許
容することなく浮遊することが許され得る。
関連したドレインコラム線１９ｂは、プログラムされて
いるセル１０でドレインからソースにいかなる電流を許
容することなく浮遊することが許され得る。
【００２４】非選択ワード線１５に接続される選択され
ないセル１０の多くは前もってプログラムされている浮
遊ゲート伝導体１３を持つ。このような前もってプログ
ラムされた各セル１０はその浮遊ゲートに負の電荷を持
ち、結果としてマイナス２から４ボルトの範囲の電位に
なる。選択されないソースコラム線１７ａと１７ｃのい
ずれも６から７ボルト（Ｖｈｓ５）をそこに印加させる
ので、プログラムされたセルは不注意に消去されたり部
分的に消去され得る。この「ビット線ストレス」の状態
を止めるために、選択されないワード線１５ａと１５ｃ
は第２のプログラムされていない電圧Ｖｈｓ４を前もっ
てそこに印加せしめ、トンネル酸化物窓２５を介して電
界を弱めるよう作用する。この電圧Ｖｈｓ４も前記特許
出願で論議されたが、これも又、第１と第２のプログラ
ム電圧の間で選択され、第１のプログラムされない電圧
より僅かに大きい。示された実施例でこのＶｈｓ４電圧
は７から９ボルトの範囲で選択される。
ないセル１０の多くは前もってプログラムされている浮
遊ゲート伝導体１３を持つ。このような前もってプログ
ラムされた各セル１０はその浮遊ゲートに負の電荷を持
ち、結果としてマイナス２から４ボルトの範囲の電位に
なる。選択されないソースコラム線１７ａと１７ｃのい
ずれも６から７ボルト（Ｖｈｓ５）をそこに印加させる
ので、プログラムされたセルは不注意に消去されたり部
分的に消去され得る。この「ビット線ストレス」の状態
を止めるために、選択されないワード線１５ａと１５ｃ
は第２のプログラムされていない電圧Ｖｈｓ４を前もっ
てそこに印加せしめ、トンネル酸化物窓２５を介して電
界を弱めるよう作用する。この電圧Ｖｈｓ４も前記特許
出願で論議されたが、これも又、第１と第２のプログラ
ム電圧の間で選択され、第１のプログラムされない電圧
より僅かに大きい。示された実施例でこのＶｈｓ４電圧
は７から９ボルトの範囲で選択される。
【００２５】プログラムセルのプログラム消失が避けら
れるべきものである場合、中間電圧の供給と解除のシー
ケンスは大変重要である。この発明に従って、選択ワー
ド線１５ｂは電圧Ｖｈｓ３に前もって充電され、非選択
ワード線１５ａと１５ｃは非選択ソースコラム線１７ａ
と１７ｃへの電圧Ｖｈｓ５の供給前でワード線１５ｂへ
のプログラム電圧Ｖｐｐの供給前に電圧Ｖｈｓ４へ前も
って充電される。
れるべきものである場合、中間電圧の供給と解除のシー
ケンスは大変重要である。この発明に従って、選択ワー
ド線１５ｂは電圧Ｖｈｓ３に前もって充電され、非選択
ワード線１５ａと１５ｃは非選択ソースコラム線１７ａ
と１７ｃへの電圧Ｖｈｓ５の供給前でワード線１５ｂへ
のプログラム電圧Ｖｐｐの供給前に電圧Ｖｈｓ４へ前も
って充電される。
【００２６】図５は図１から４に関しており、第１プロ
グラム電圧Ｖｓｓがプログラムシーケンスが始まる前に
コラム線１７に供給されると仮定する。ワード線１５の
いくつか又はすべてがプログラムシーケンスが始まる前
にＶｒｅａｄのような電圧を供給する。非選択ワード線
１５に供給されたＶｒｅａｄとＶｈｓ４の両方は、プロ
グラム状態が変化するようにトンネル酸化物を介するト
ンネル現象を生じさせるほど充分ではない。プログラム
シーケンスは、線２０ｒのワード線アドレス信号及び制
御回路２１からの信号に応答して、ワード線デコーダ１
６が選択制御ゲート１４を含む選択ワード線１５に第３
の前もって選択された電圧Ｖｈｓ３（Ｖｓｓより大きく
約プラス５ボルトの供給電圧であり得る）を配置すると
きに始まる。その前後、又は同時に、ワード線デコーダ
１６はワード線アドレス信号２０ｒと制御回路２１から
の信号に応答して非選択制御ゲート伝導体１４を含む非
選択ワード線１５に第４の前もって選択された電圧Ｖｈ
ｓ４を配置する。第３及び第４の前もって選択された電
圧Ｖｈｓ３とＶｈｓ４は、非選択ワード線１５に関する
浮遊ゲート伝導体１３が結果としてプログラムされない
第１プログラム電圧Ｖｓｓに充分近づいているべきであ
るが、ビット線ストレスが非選択ワード線１５でセルの
いかなるトンネル窓を通っても減少されるように充分高
くするべきであり、それによって前もってプログラムさ
れたセル１０のプログラム消失を避ける。
グラム電圧Ｖｓｓがプログラムシーケンスが始まる前に
コラム線１７に供給されると仮定する。ワード線１５の
いくつか又はすべてがプログラムシーケンスが始まる前
にＶｒｅａｄのような電圧を供給する。非選択ワード線
１５に供給されたＶｒｅａｄとＶｈｓ４の両方は、プロ
グラム状態が変化するようにトンネル酸化物を介するト
ンネル現象を生じさせるほど充分ではない。プログラム
シーケンスは、線２０ｒのワード線アドレス信号及び制
御回路２１からの信号に応答して、ワード線デコーダ１
６が選択制御ゲート１４を含む選択ワード線１５に第３
の前もって選択された電圧Ｖｈｓ３（Ｖｓｓより大きく
約プラス５ボルトの供給電圧であり得る）を配置すると
きに始まる。その前後、又は同時に、ワード線デコーダ
１６はワード線アドレス信号２０ｒと制御回路２１から
の信号に応答して非選択制御ゲート伝導体１４を含む非
選択ワード線１５に第４の前もって選択された電圧Ｖｈ
ｓ４を配置する。第３及び第４の前もって選択された電
圧Ｖｈｓ３とＶｈｓ４は、非選択ワード線１５に関する
浮遊ゲート伝導体１３が結果としてプログラムされない
第１プログラム電圧Ｖｓｓに充分近づいているべきであ
るが、ビット線ストレスが非選択ワード線１５でセルの
いかなるトンネル窓を通っても減少されるように充分高
くするべきであり、それによって前もってプログラムさ
れたセル１０のプログラム消失を避ける。
【００２７】前充電期間Ｔｐｃの後、コラムデコーダ１
８は線２０ｄの信号及び制御回路２１からの信号に応答
して、アレイ内の非選択ソース１１領域を含む非選択ソ
ースコラム線１７に第５の予め選択された電圧Ｖｈｓ５
（Ｖｓｓより大きく約プラス７ボルト）を配置し、選択
ワード線１５に共通する非選択セル１０の予期しないプ
ログラムを避ける。
８は線２０ｄの信号及び制御回路２１からの信号に応答
して、アレイ内の非選択ソース１１領域を含む非選択ソ
ースコラム線１７に第５の予め選択された電圧Ｖｈｓ５
（Ｖｓｓより大きく約プラス７ボルト）を配置し、選択
ワード線１５に共通する非選択セル１０の予期しないプ
ログラムを避ける。
【００２８】付加的時間Ｔｏ１後、ワード線デコーダ１
６は線２０ｒのワード線アドレス信号と制御回路２１か
らの信号に応答して、選択制御ゲート１４を含む選択ワ
ード線１５に第２の予め選択された電圧Ｖｐｐを配置す
る。プログラム電圧Ｖｐｐは選択セル１０の電圧誘導ス
トレスを減らすため徐々に制御ゲート伝導体１４に配置
される。ドレインコラム線１９は浮遊したままである。
選択セル１０の浮遊ゲート１３はプログラムの間、電子
で充電され、電子は順に選択セル１０の浮遊ゲート１３
の下のソースドレイン通路を非伝導で「ゼロ」ビットと
読める状態にする。非選択セル１０は伝導のままの浮遊
ゲート１３の下のソースドレイン通路を持ち、これらの
セル１０は「１」ビットと読み取れる。
６は線２０ｒのワード線アドレス信号と制御回路２１か
らの信号に応答して、選択制御ゲート１４を含む選択ワ
ード線１５に第２の予め選択された電圧Ｖｐｐを配置す
る。プログラム電圧Ｖｐｐは選択セル１０の電圧誘導ス
トレスを減らすため徐々に制御ゲート伝導体１４に配置
される。ドレインコラム線１９は浮遊したままである。
選択セル１０の浮遊ゲート１３はプログラムの間、電子
で充電され、電子は順に選択セル１０の浮遊ゲート１３
の下のソースドレイン通路を非伝導で「ゼロ」ビットと
読める状態にする。非選択セル１０は伝導のままの浮遊
ゲート１３の下のソースドレイン通路を持ち、これらの
セル１０は「１」ビットと読み取れる。
【００２９】プログラム期間Ｔｐｒｏ２の後、ワード線
デコーダ１６は線２０ｒのワード線アドレス信号と制御
回路２１からの信号に応答して、選択制御ゲート１４を
含む選択ワード線１５に第３の予め選択された電圧Ｖｈ
ｓ３を配置する。
デコーダ１６は線２０ｒのワード線アドレス信号と制御
回路２１からの信号に応答して、選択制御ゲート１４を
含む選択ワード線１５に第３の予め選択された電圧Ｖｈ
ｓ３を配置する。
【００３０】付加的時間Ｔｏ２の後、コラムデコーダ１
８は線２０ｄの信号と制御回路２１からの信号に応答し
て、非選択ソース１１領域を含む非選択ソースコラム線
１７に第１の予め選択された電圧Ｖｓｓ（０ボルトであ
り得る）を配置する。
８は線２０ｄの信号と制御回路２１からの信号に応答し
て、非選択ソース１１領域を含む非選択ソースコラム線
１７に第１の予め選択された電圧Ｖｓｓ（０ボルトであ
り得る）を配置する。
【００３１】放電期間Ｔｄｃの後、ワード線デコーダ１
６は線２０ｒのワード線アドレス信号と制御回路２１か
らの信号に応答して、制御ゲート１４を含むワード線１
５のすべて又は幾つかに、読出し電圧Ｖｒｅａｄか第１
の予め選択された電圧Ｖｓｓのいづれかを配置し得る。
６は線２０ｒのワード線アドレス信号と制御回路２１か
らの信号に応答して、制御ゲート１４を含むワード線１
５のすべて又は幾つかに、読出し電圧Ｖｒｅａｄか第１
の予め選択された電圧Ｖｓｓのいづれかを配置し得る。
【００３２】図５の電圧が説明のため直線の線分で示さ
れているが、実際の電圧・時間の図は容量充電及び容量
放電の形であることは公知である。
れているが、実際の電圧・時間の図は容量充電及び容量
放電の形であることは公知である。
【００３３】便宜上、読出し、書き込み、及び従来の技
術の消去の電圧の表が以下の表１に示されている。
術の消去の電圧の表が以下の表１に示されている。
【表１】
【００３４】上の例に挙げた電圧は、例えばアレイの選
択セルソースコラム線１７ｂでの電圧として得られる基
準電圧に関連する。同時に、例えばアレイの選択ワード
線１５ｂの電圧が基準電圧であるとすると、第１プログ
ラム電圧はマイナス１８ボルト、第２プログラム電圧は
０ボルトになり、他の電圧はそれに応じて調整される。
択セルソースコラム線１７ｂでの電圧として得られる基
準電圧に関連する。同時に、例えばアレイの選択ワード
線１５ｂの電圧が基準電圧であるとすると、第１プログ
ラム電圧はマイナス１８ボルト、第２プログラム電圧は
０ボルトになり、他の電圧はそれに応じて調整される。
【００３５】ＥＥＰＲＯＭセルをプログラムする新しい
方法が簡潔に記述された。説明されたセルはソースとド
レインとのあいだに通路ゲートで集積された浮遊ゲート
を持つが、この発明のコンセプトはこの様な通路ゲート
のないセルに同様に適用される。
方法が簡潔に記述された。説明されたセルはソースとド
レインとのあいだに通路ゲートで集積された浮遊ゲート
を持つが、この発明のコンセプトはこの様な通路ゲート
のないセルに同様に適用される。
【００３６】この発明の実施例に関して記述されたが、
この記述は限られた意味に解釈されることを意図しな
い。この記述に関して、この発明の他の実施例と同様に
様々に修正された実施例が同業者には明らかである。添
付の特許請求の範囲が、この発明の範囲内に含まれるそ
のような変更や実施例のいかなるものもカバーすること
を企図する。
この記述は限られた意味に解釈されることを意図しな
い。この記述に関して、この発明の他の実施例と同様に
様々に修正された実施例が同業者には明らかである。添
付の特許請求の範囲が、この発明の範囲内に含まれるそ
のような変更や実施例のいかなるものもカバーすること
を企図する。
【００３７】以上の説明に関連して、更に以下の事項を
開示する。 （１） 半導体アレイの選択メモリセルのプログラム方
法であって、前記セルは少なくとも選択コラム線及び選
択ワード線に接続され、前記アレイの各非選択メモリセ
ルは少なくとも非選択コラム線又は非選択ワード線に接
続されており、前記方法は第２プログラム電圧が第１プ
ログラム電圧より正であり、第３、第４及び第５プログ
ラム電圧が前記第１と第２プログラム電圧との中間にあ
るような前記第１、第２、第３、第４及び第５プログラ
ム電圧を選択し、少なくとも前記選択コラム線及び前記
非選択コラム線に供給された前記第１プログラム電圧と
共に、前記第３プログラム電圧を前記選択ワード線に、
前記第４プログラム電圧を各前記非選択ワード線に供給
し、前充電時間の後、前記第５プログラム電圧を各前記
非選択コラム線に供給し、前記第２プログラム電圧を前
記選択ワード線に供給し、プログラム時間の後、前記第
３プログラム電圧を前記選択ワード線に供給し、前記第
１プログラム電圧を各前記非選択コラム線に供給し、各
前記非選択ワード線を前記第４プログラム電圧で放電時
間の間維持する段階を含む。
開示する。 （１） 半導体アレイの選択メモリセルのプログラム方
法であって、前記セルは少なくとも選択コラム線及び選
択ワード線に接続され、前記アレイの各非選択メモリセ
ルは少なくとも非選択コラム線又は非選択ワード線に接
続されており、前記方法は第２プログラム電圧が第１プ
ログラム電圧より正であり、第３、第４及び第５プログ
ラム電圧が前記第１と第２プログラム電圧との中間にあ
るような前記第１、第２、第３、第４及び第５プログラ
ム電圧を選択し、少なくとも前記選択コラム線及び前記
非選択コラム線に供給された前記第１プログラム電圧と
共に、前記第３プログラム電圧を前記選択ワード線に、
前記第４プログラム電圧を各前記非選択ワード線に供給
し、前充電時間の後、前記第５プログラム電圧を各前記
非選択コラム線に供給し、前記第２プログラム電圧を前
記選択ワード線に供給し、プログラム時間の後、前記第
３プログラム電圧を前記選択ワード線に供給し、前記第
１プログラム電圧を各前記非選択コラム線に供給し、各
前記非選択ワード線を前記第４プログラム電圧で放電時
間の間維持する段階を含む。
【００３８】（２） （１）項の方法で、前記前充電時
間後及び前記第５プログラム電圧が各前記非選択コラム
線に供給された後、前記第２プログラム電圧は付加的な
前記前充電時間後、前記選択ワード線に供給される。
間後及び前記第５プログラム電圧が各前記非選択コラム
線に供給された後、前記第２プログラム電圧は付加的な
前記前充電時間後、前記選択ワード線に供給される。
【００３９】（３） （１）項の方法で、前記プログラ
ム時間後及び前記第３プログラム電圧を前記選択ワード
線に供給した後、前記第１プログラム電圧は任意時間の
後、各前記非選択コラム線に供給される。
ム時間後及び前記第３プログラム電圧を前記選択ワード
線に供給した後、前記第１プログラム電圧は任意時間の
後、各前記非選択コラム線に供給される。
【００４０】（４） （１）項の方法で、前記第１前充
電時間の後、前記選択セルのプログラムを避けるため前
記第１プログラム電圧が前記選択コラム線に供給され、
前記プログラム時間の後、前記第１プログラム電圧が前
記選択コラム線に供給される。
電時間の後、前記選択セルのプログラムを避けるため前
記第１プログラム電圧が前記選択コラム線に供給され、
前記プログラム時間の後、前記第１プログラム電圧が前
記選択コラム線に供給される。
【００４１】（５） （１）項の方法で、前記第３と第
４プログラム電圧は同値である。
４プログラム電圧は同値である。
【００４２】（６） （１）項の方法で、前記第４と第
５プログラム電圧は同値である。
５プログラム電圧は同値である。
【００４３】（７） （１）項の方法で、前記第３と第
５電圧は同値である。
５電圧は同値である。
【００４４】（８） （１）項の方法で、前記選択メモ
リセルは前記選択コラム線及び前記選択ワード線に容量
的に結合される浮遊ゲートを持ち、前記第１、第２プロ
グラム電圧を前もって選択する段階は、前記第１プログ
ラム電圧を約０ボルトに選択し、電子を前記選択コラム
線から前記浮遊ゲートへ流れさせるに充分な正電位に前
記第２プログラム電圧を選択する段階を含む。
リセルは前記選択コラム線及び前記選択ワード線に容量
的に結合される浮遊ゲートを持ち、前記第１、第２プロ
グラム電圧を前もって選択する段階は、前記第１プログ
ラム電圧を約０ボルトに選択し、電子を前記選択コラム
線から前記浮遊ゲートへ流れさせるに充分な正電位に前
記第２プログラム電圧を選択する段階を含む。
【００４５】（９） （１）項の方法で、前記選択メモ
リセルは前記選択コラム線及び前記選択ワード線に容量
的に結合された浮遊ゲートを持ち、前記第１、第２プロ
グラム電圧を選択する段階は、前記第１プログラムを約
０ボルトに選択し、前記第２プログラム電圧を約プラス
１８ボルトに選択する段階を含む。
リセルは前記選択コラム線及び前記選択ワード線に容量
的に結合された浮遊ゲートを持ち、前記第１、第２プロ
グラム電圧を選択する段階は、前記第１プログラムを約
０ボルトに選択し、前記第２プログラム電圧を約プラス
１８ボルトに選択する段階を含む。
【００４６】（１０） （１）項の方法で、前記第３プ
ログラム電圧は約５ボルトの範囲である。
ログラム電圧は約５ボルトの範囲である。
【００４７】（１１） （１）項の方法で、前記第４プ
ログラム電圧は約７から１０ボルトの範囲である。
ログラム電圧は約７から１０ボルトの範囲である。
【００４８】（１２） （１）項の方法で、前記第５プ
ログラム電圧は約６から７ボルトの範囲である。
ログラム電圧は約６から７ボルトの範囲である。
【００４９】（１３） アレイの選択メモリセルをプロ
グラムする一方で、アレイの非選択不揮発性メモリセル
の意図しないプログラム消失を避ける方法で、前記非選
択メモリセルは少なくとも非選択コラム線又は非選択ワ
ード線に接続され、前記選択セルは少なくとも選択コラ
ム線及び選択ワード線に接続されており、前記方法は第
２プログラム電圧が第１プログラム電圧より正であり、
第３、第４、第５プログラムが前記第１と第２プログラ
ム電圧との中間であるような、前記第１、第２、第３、
第４、第５プログラム電圧を前もって選択し、少なくと
も前記選択コラム線及び前記非選択コラム線に供給され
る前記第１プログラム電圧と共に、前記選択ワード線に
前記第３プログラム電圧を供給し、前記非選択ワード線
に前記第４プログラム電圧を供給し、第１の前充電時間
後、前記非選択コラム線に前記第５プログラム電圧を供
給し、前記選択ワード線に前記第２プログラム電圧を供
給し、プログラム時間後、前記選択ワード線に前記第３
プログラム電圧を供給し、前記非選択コラム線に前記第
１プログラム電圧を供給し、前記非選択ワード線を第１
放電時間前記第４プログラム電圧を維持する段階を含
む。
グラムする一方で、アレイの非選択不揮発性メモリセル
の意図しないプログラム消失を避ける方法で、前記非選
択メモリセルは少なくとも非選択コラム線又は非選択ワ
ード線に接続され、前記選択セルは少なくとも選択コラ
ム線及び選択ワード線に接続されており、前記方法は第
２プログラム電圧が第１プログラム電圧より正であり、
第３、第４、第５プログラムが前記第１と第２プログラ
ム電圧との中間であるような、前記第１、第２、第３、
第４、第５プログラム電圧を前もって選択し、少なくと
も前記選択コラム線及び前記非選択コラム線に供給され
る前記第１プログラム電圧と共に、前記選択ワード線に
前記第３プログラム電圧を供給し、前記非選択ワード線
に前記第４プログラム電圧を供給し、第１の前充電時間
後、前記非選択コラム線に前記第５プログラム電圧を供
給し、前記選択ワード線に前記第２プログラム電圧を供
給し、プログラム時間後、前記選択ワード線に前記第３
プログラム電圧を供給し、前記非選択コラム線に前記第
１プログラム電圧を供給し、前記非選択ワード線を第１
放電時間前記第４プログラム電圧を維持する段階を含
む。
【００５０】（１４） （１３）項の方法で、前記前充
電時間後及び前記第５プログラム電圧が前記非選択コラ
ム線に供給される後、前記第２プログラム電圧は付加的
な前記前充電時間後、前記選択ワード線に供給される。
電時間後及び前記第５プログラム電圧が前記非選択コラ
ム線に供給される後、前記第２プログラム電圧は付加的
な前記前充電時間後、前記選択ワード線に供給される。
【００５１】（１５） （１３）項の方法で、前記プロ
グラム時間後及び前記第３プログラム電圧を前記選択ワ
ード線に供給する後、前記第１プログラム電圧は付加時
間の後、前記非選択コラム線に供給される。
グラム時間後及び前記第３プログラム電圧を前記選択ワ
ード線に供給する後、前記第１プログラム電圧は付加時
間の後、前記非選択コラム線に供給される。
【００５２】（１６） （１３）項の方法で、前記第１
前充電時間後、前記第５プログラム電圧は前記選択セル
のプログラムを避けるため、前記選択コラム線に供給さ
れ、プログラム時間後、前記第１プログラム電圧は前記
選択コラム線に供給される。
前充電時間後、前記第５プログラム電圧は前記選択セル
のプログラムを避けるため、前記選択コラム線に供給さ
れ、プログラム時間後、前記第１プログラム電圧は前記
選択コラム線に供給される。
【００５３】（１７） （１３）項の方法で、前記第
３、第４プログラム電圧は同値である。
３、第４プログラム電圧は同値である。
【００５４】（１８） （１３）項の方法で、前記第
４、第５プログラム電圧は同値である。
４、第５プログラム電圧は同値である。
【００５５】（１９） （１３）項の方法で、前記第３
と第５電圧は同値である。
と第５電圧は同値である。
【００５６】（２０） （１３）項の方法で、前記選択
メモリセルが、前記選択コラム線及び前記選択ワード線
に容量的に結合される浮遊ゲートを持ち、前記第１、第
２プログラム電圧を前もって選択する前記段階は、前記
第１プログラム電圧を約０ボルトになるように選択し、
前記選択コラム線から前記浮遊ゲートへ電子を流れさせ
るに充分な正電位で、第２プログラム電圧を選択する段
階を含む。
メモリセルが、前記選択コラム線及び前記選択ワード線
に容量的に結合される浮遊ゲートを持ち、前記第１、第
２プログラム電圧を前もって選択する前記段階は、前記
第１プログラム電圧を約０ボルトになるように選択し、
前記選択コラム線から前記浮遊ゲートへ電子を流れさせ
るに充分な正電位で、第２プログラム電圧を選択する段
階を含む。
【００５７】（２１） （１３）項の方法で、前記選択
メモリセルが前記選択コラム線及び前記選択ワード線に
容量的に結合された浮遊ゲートを持ち、前記第１と第２
プログラム電圧を前もって選択する段階は、前記第１プ
ログラム電圧が約０ボルトになるように選択し、前記第
２プログラム電圧が約プラス１８ボルトになるように選
択する段階を含む。
メモリセルが前記選択コラム線及び前記選択ワード線に
容量的に結合された浮遊ゲートを持ち、前記第１と第２
プログラム電圧を前もって選択する段階は、前記第１プ
ログラム電圧が約０ボルトになるように選択し、前記第
２プログラム電圧が約プラス１８ボルトになるように選
択する段階を含む。
【００５８】（２２） （１３）項の方法で、前記第３
プログラム電圧は約５ボルトの範囲である。
プログラム電圧は約５ボルトの範囲である。
【００５９】（２３） （１３）項の方法で、前記第４
プログラム電圧は約７から１０ボルトの範囲である。
プログラム電圧は約７から１０ボルトの範囲である。
【００６０】（２４） （１３）項の方法で、前記第５
プログラム電圧は約６から７ボルトの範囲である。
プログラム電圧は約６から７ボルトの範囲である。
【００６１】（２５） 記述されているものは、ＥＥＰ
ＲＯＭセルの半導体アレイをプログラムする方法であ
る。定義によれば、選択セルは選択コラム線、選択ドレ
インコラム線及び選択ワード線に接続される。アレイの
各非選択メモリセルは非選択ソースコラム線、非選択ド
レインコラム線及び（又は）非選択ワード線に接続され
る。この方法は、第１、第２、第３、第４、第５プログ
ラム電圧を、第２プログラム電圧が第１プログラム電圧
より正であり、第３、第４、第５プログラム電圧が第
１、第２プログラム電圧の中間であるように、前もって
選択する。第１プログラム電圧（Ｖｓｓ）は少なくとも
選択コラム線及び同じ型のそれぞれの非選択コラム線に
供給される。第３プログラム電圧（Ｖｈｓ３）は選択ワ
ード線に供給され、第４プログラム電圧（Ｖｈｓ４）は
各非選択ワード線に供給される。前充電時間（Ｔｐｃ）
の後、第３プログラム電圧（Ｖｈｓ３）が選択ワード線
に供給され、付加的放電時間（Ｔｏ２）後、第５プログ
ラム電圧（Ｖｈｓ５）は同じ型の非選択コラム線に供給
され、付加的前充電時間（Ｔｏ１）の後、第２プログラ
ム電圧（Ｖｐｐ）は選択ワード線に供給される。プログ
ラム時間（Ｔｐｒｏ）後、第１プログラム電圧（Ｖｓ
ｓ）がそれぞれ同じ型の非選択コラム線に供給される。
各非選択ワード線は付加的放電時間（Ｔｄｃ）の間、第
４プログラム電圧（Ｖｈｓ４）で維持される。第３、第
４、第５プログラム電圧も同値を持ち得る。
ＲＯＭセルの半導体アレイをプログラムする方法であ
る。定義によれば、選択セルは選択コラム線、選択ドレ
インコラム線及び選択ワード線に接続される。アレイの
各非選択メモリセルは非選択ソースコラム線、非選択ド
レインコラム線及び（又は）非選択ワード線に接続され
る。この方法は、第１、第２、第３、第４、第５プログ
ラム電圧を、第２プログラム電圧が第１プログラム電圧
より正であり、第３、第４、第５プログラム電圧が第
１、第２プログラム電圧の中間であるように、前もって
選択する。第１プログラム電圧（Ｖｓｓ）は少なくとも
選択コラム線及び同じ型のそれぞれの非選択コラム線に
供給される。第３プログラム電圧（Ｖｈｓ３）は選択ワ
ード線に供給され、第４プログラム電圧（Ｖｈｓ４）は
各非選択ワード線に供給される。前充電時間（Ｔｐｃ）
の後、第３プログラム電圧（Ｖｈｓ３）が選択ワード線
に供給され、付加的放電時間（Ｔｏ２）後、第５プログ
ラム電圧（Ｖｈｓ５）は同じ型の非選択コラム線に供給
され、付加的前充電時間（Ｔｏ１）の後、第２プログラ
ム電圧（Ｖｐｐ）は選択ワード線に供給される。プログ
ラム時間（Ｔｐｒｏ）後、第１プログラム電圧（Ｖｓ
ｓ）がそれぞれ同じ型の非選択コラム線に供給される。
各非選択ワード線は付加的放電時間（Ｔｄｃ）の間、第
４プログラム電圧（Ｖｈｓ４）で維持される。第３、第
４、第５プログラム電圧も同値を持ち得る。
この発明の新しい特徴が、添付された請求項で述べられ
ている。この発明とその特徴及びその優位性は、以下の
図と共に以下に詳述されている。
ている。この発明とその特徴及びその優位性は、以下の
図と共に以下に詳述されている。
【図１】メモリセルのアレイ及びこの発明に関する関連
回路の図。
回路の図。
【図２】ＥＥＰＲＯＭアレイの一部の拡大断面図。
【図３】図２に示された断面図のもとでのＥＥＰＲＯＭ
アレイの一部の平面図。図２の断面図が図３の線３−３
に沿って実質的に切断されている。
アレイの一部の平面図。図２の断面図が図３の線３−３
に沿って実質的に切断されている。
【図４】図１、２、３に描かれているＥＥＰＲＯＭの一
部電気的線図であり、この発明のプログラム工程を表し
ている。
部電気的線図であり、この発明のプログラム工程を表し
ている。
【図５】この発明に関するプログラム電圧の時間シーケ
ンスの図。
ンスの図。
１０ セル １５ ワード線 １６ ワード線デコーダ １７ ソースコラム線 １８ コラムデコーダ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ (72)発明者 セバスティアーノ ダリゴ アメリカ合衆国テキサス州ヒューストン, ブラウフォーリスト 10907
Claims (1)
- 【請求項１】 半導体アレイの選択メモリセルのプログ
ラム方法であって、前記セルは少なくとも選択コラム線
及び選択ワード線に接続され、前記アレイの各前記非選
択メモリセルは少なくとも非選択コラム線又は非選択ワ
ード線に接続されており、前記方法は第２プログラム電
圧が第１プログラム電圧より正であり、第３、第４及び
第５プログラム電圧が前記第１と第２プログラム電圧と
の中間にあるような前記第１、第２、第３、第４及び第
５プログラム電圧を選択し、少なくとも前記選択コラム
線及び前記非選択コラム線に供給された前記第１プログ
ラム電圧と共に、前記第３プログラム電圧を前記選択ワ
ード線に、前記第４プログラム電圧を各前記非選択ワー
ド線に供給し、前充電時間の後、前記第５プログラム電
圧を各前記非選択コラム線に供給し、前記第２プログラ
ム電圧を前記選択ワード線に供給し、プログラム時間の
後、前記第３プログラム電圧を前記選択ワード線に供給
し、前記第１プログラム電圧を各前記非選択コラム線に
供給し、各前記非選択ワード線を前記第４プログラム電
圧で放電時間の間維持する段階を含むプログラム方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US576307 | 1990-08-31 | ||
| US07/576,307 US5187683A (en) | 1990-08-31 | 1990-08-31 | Method for programming EEPROM memory arrays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06131883A true JPH06131883A (ja) | 1994-05-13 |
| JP3190706B2 JP3190706B2 (ja) | 2001-07-23 |
Family
ID=24303873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22020991A Expired - Lifetime JP3190706B2 (ja) | 1990-08-31 | 1991-08-30 | Ｅｅｐｒｏｍメモリアレイのプログラム方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5187683A (ja) |
| JP (1) | JP3190706B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09510051A (ja) * | 1994-03-03 | 1997-10-07 | ローム・コーポレーション | ファウラーノルドハイムプログラミング及び消去を利用する、低電圧単一トランジスタ型フラッシュｅｅｐｒｏｍセル |
| JP2019517140A (ja) * | 2016-05-17 | 2019-06-20 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 個々のメモリセル読み出し、プログラム及び消去を備えたフラッシュメモリアレイ |
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1990
- 1990-08-31 US US07/576,307 patent/US5187683A/en not_active Expired - Lifetime
-
1991
- 1991-08-30 JP JP22020991A patent/JP3190706B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3190706B2 (ja) | 2001-07-23 |
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