KR100204804B1 - 플래시 메모리 장치의 구동방법 - Google Patents

Abstract

본 발명은 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지하는 플래시 메모리 장치의 구동방법에 관한 것으로, 스트링 블록이, 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성되고, 상기 스트링 블록과 마찬가지로 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성된 다른 스트링 블록이 상기 스트링 블록의 제 1 및 제 2 스트링의 일단이 연결되는 비트라인 콘택을 공유하여 대칭으로 구성되고, 비트라인 콘택을 통해 각각 상기 스트링 블록 및 다른 스트링 블록의 제 1 및 제 2 스트링의 일단과 연결되는 제 1 라인이, 이웃한 스트링 블록 및 그 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2 개의 스트링의 일단이 연결되는 소오스라인 콘택에 각각 연결되고, 소오스라인 콘택을 통해 상기 스트링 블록 및 다른 스트링 블록의 상기 제 1 및 제 2 스트링의 다른 일단과 연결되는 제 2 라인이, 또다른 이웃한 스트링 블록 및 그 또다른 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되며, 상기 스트링 블록 및 다른 스트링 블록이 벌크에 형성되고 상기 스트링 블록 및 다른 스트링 블록이 2 차원적으로 배열되어 메모리셀 어레이가 구성되는 플래시 메모리 장치의 구동방법에 있어서, 상기 벌크에 소거전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고, 먼저 상기 제 1 및 제 2 라인에 공급전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인, 상기 복수개의 소오스 선택라인, 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가하여 메모리셀의 채널영역을 프리챠아지시킨 다음에, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인 및 상기 다른 스트링 블록의 복수개의 워드라인에 프로그램전압(Vpgm)을, 상기 스트링 블록의 비선택 워드라인 및 상기 스트링 블록 및 다른 스트링 블록의 복수개의 비트라인 선택라인에 상기 프로그램전압 보다 낮고 공급전압 보다 높은 전압(Vpass)을 인가하여, 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리챠아지전압 이상으로 셀프부스팅시킨 후, 상기 스트링 블록의 제 1 및 제 2 스트링 중 선택 스트링의 메모리셀의 부스팅된 전압을 방전시키기 위해 상기 스트링 블록의 복수개의 소오스라인 선택라인 중 비선택 스트링에 해당하는 것과 상기 복수개의 비트라인 선택라인에 0V를, 상기 제 1 및 제 2 라인 중 선택 비트라인의 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행된다. 이와같은 방법에 의해서, 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지할 수 있다.

Description

플래시 메모리 장치의 구동방법

본 발명은 플래시 메모리 장치의 구동방법에 관한 것으로, 좀 더 구체적으로는, 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지하는 플래시 메모리 장치의 구동방법에 관한 것이다.

최근, 전기적으로 데이터의 소거 및 개서가 가능한 불휘발성 메모리 장치는 점점 고집적화되고 대용량화되는 추세이다. 일반적으로 불휘발성 메모리 장치를 이루는 셀 트랜지스터는 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)를 가지며, 연결형태에 따라 크게 NOR형과 NAND형으로 나누어진다.

상기 NOR형 불휘발성 메모리 장치는 하나의 비트라인 콘택과 소오스라인을 2개의 메모리 셀이 마주보며 공유하여 하나의 비트라인에 여러개의 메모리 셀이 병렬로 연결되도록 구성된다. 그리고, NOR형 불휘발성 메모리 장치에서 데이터를 저장시키는 경우에는 채널 핫 일렉트론(channel hot electron)방식이 사용되고, 데이터를 소거시키는 경우에는 F-N 터널링(Fowler-Nordheim tunneling)방식이 사용되는데, NOR형 불휘발성 메모리 장치는 이와같은 동작을 위해 큰 셀 전류를 사용함으로써 고집적화에는 불리하지만 고속화에 용이하게 대응할 수 있는 장점이 있다.

한편, NAND형 불휘발성 메모리 장치는 하나의 비트라인 콘택과 소오스라인을 2개의 셀 스트링(cell string)이 공유하며, 하나의 셀 스트링은 복수개의 셀 트랜지스터가 비트라인과 직렬로 연결되도록 구성된다. 상기 NAND형 불휘발성 메모리 장치에서는 콘트롤 게이트 또는 기판에 인가되는 전압에 따라 기판과 플로팅 게이트 사이에 F-N 터널링이 발생되어 데이터의 저장과 소거가 실시되는데, NAND형 불휘발성 메모리 장치는 적은 셀전류를 사용하므로 고집적화에 유리한 장점이 있다.

결론적으로, NAND형 불휘발성 메모리 셀은 NOR형에 비해 집적도가 높기 때문에, 메모리 장치의 대용량화를 위해서는 NAND형 메모리가 바람직하다.

도 1은 종래 싱글 비트라인 NAND형 플래시 메모리 장치의 단위 스트링의 수직구조를 나타낸다.

도 1을 참조하면, 종래 싱글 비트라인 NAND형 플래시 메모리 장치의 형성과정은 다음과 같다.

p형 기판(1)에 n-웰(well ,3)(또는, n형 기판에 p-웰)을 형성한 후, 상기 n-웰(3)안에 p-웰(5)(이하 포켓(pocket) p-웰로 표시함)을 형성한다. 다음, 상기 포켓 p-웰(5)을 형성한 벌크(bulk)위에 액티브 영역 및 필드절연 영역(미도시)을 일반적인 LOCOS 기술등으로 형성하고, 셀의 데이터 저장 및 소거를 위해 전자를 입출입시키기 위한 터널 옥사이드(tunnel oxide)(미도시)를 약 80Å 내지 100Å 정도 액티브 영역에 형성한다. 이후 상기 셀마다 분리된 플로우팅 게이트용 폴리실리콘(polysilicon , 7)을 형성하고, 인터폴리(interpoly)절연막으로서 ONO(oxide-nitride-oxide)막(9)을 약 150Å 내지 200Å 정도 형성한다. 이어서, 상기 셀의 콘트롤 게이트로 사용되는 워드라인 및 선택라인용으로 폴리사이드(polycide , 11)의 적층구조를 형성하고, 소오스/드레인(13)이온주입을 한 다음, 마지막으로 비트라인용 메탈(metal)배선(15)을 형성한다.

상기 NAND형 플래시 메모리 장치에서 단위 셀의 동작은 터널 옥사이드를 통해 F-N 터널링에 의한 전자의 이동을 이용한다. 콘트롤 게이트와 벌크실리콘(셀 어레이가 형성된 포켓 p-웰)사이에 동작전압이 인가되면, 콘트롤 게이트 및 플로우팅 게이트 사이의 인터폴리 절연막으로 구성되는 커패시터(capacitor , Ci)의 비(coupling ratio)에 의해 플로우팅 게이트에 일정전압이 유도된다. 즉, 프로그램시에는 Vf=(Ci*Vpgm)/

(Ct+Ci), 소거시에는 Vf=(Ct*Vers)/(Ct+Ci)의 전압이 유도된다. 여기에서 Vf는 플로우팅 게이트에 유도되는 전압이고, Vpgm은 콘트롤 게이트에 인가되는 프로그램 전압이며, Vers는 콘트롤 게이트에 인가되는 소거전압이다.

이에 따라, 플로우팅 게이트와 벌크실리콘 사이의 전압에 의해서, 터널 옥사이드를 통해 F-N 터널링에 의한 전자의 이동이 발생하게 된다.

셀 어레이가 포켓 p-웰(5)내에 형성되는 이유는, 셀의 소거 동작시 벌크에 인가되는 20V 내외의 전압을 주변회로의 벌크 동작 영역과 분리시키기 위해서이다.

도 2는 제 1도의 종래 싱글 비트라인 NAND형 플래시 메모리 장치의 회로도를 나타낸다. 여기에서는 2개의 각 비트라인(B/L1, B/L2)에 연결된 2개의 스트링(20)만이 도시되어 있다.

도 2를 참조하면, 각 비트라인(B/L1, B/L2)과 소오스라인(CSL)을 단위 셀(MC1 내지 MC16)과 연결시키기 위하여, 게이트에 비트라인 선택라인(SSL)이 접속되는 비트라인 선택 트랜지스터(M1)와 게이트에 소오스라인 선택라인(GSL)이 접속되는 소오스라인 선택 트랜지스터(M2)사이에, 복수개의 단위 셀(MC1 내지 MC16)들이 직렬 연결됨으로써 단위 스트링이 구성되어 있다. 또한 상기 단위 스트링(10)이 각 비트라인(B/L1, B/L2)에 병렬연결되어 있다.

도 3에 상술한 싱글 비트라인 NAND형 플래시 메모리 장치의 구동방법을 나타내는 타이밍도가 도시되어 있다. 도 3을 참조하여 도 2의 종래 싱글 비트라인 NAND형 플래시 메모리 장치의 동작을 살펴보면 다음과 같다.

셀의 플로우팅 게이트에 전자를 저장하는 프로그램 동작은, 선택된 셀, 예컨데 도 2의 셀 A의 워드라인(W/L3)에 프로그램 전압(Vpgm)을, 비선택 워드라인(W/Ln, n은 1 내지 16, n≠3) 및 비트라인 선택라인(SSL)에 Vpass전압을, 선택 비트라인(B/L1) 및 소오스라인 선택라인(GSL)에 접지전압(0V)을, 비선택 비트라인(B/L2)에 Vpi 전압을 인가함으로서 이루어진다. 이에따라 선택된 셀 A의 프로그램 전압(Vpgm)에 의해 벌크실리콘으로부터 전자가 터널 옥사이드를 통해 플로우팅 게이트로 주입됨으로써 프로그램이 이루어진다.

이때, 선택 워드라인(W/L3)에 접속된 셀들중, 비선택 비트라인(B/L2)에 접속된 셀 B는 다음과 같은 이유에 의해 프로그램되지 않는다. 즉, 비트라인 선택라인(SSL) 및 비선택 워드라인(W/Ln, n은 1 내지 16, n≠3)에 Vpass전압이 인가되므로 상기 비선택 비트라인(B/L2)에 인가된 Vpi전압이 상기 셀 B의 채널에 유도되고, 이에따라 워드라인(W/L3)의 Vpgm전압에 의한 전계가 감소되어 전자의 터널링이 억제됨으로서 프로그램되지 않는다.

셀의 플로우팅 게이트의 전자를 제거하는 소거동작은, 선택 워드라인(W/L3)에 접지전압을 인가하고, 벌크실리콘에 소거전압(Vers)을 인가함으로써 이루어진다. 이에따라 상기 소거전압(Vers)에 의한 전계에 의해 플로우팅 게이트의 전자가 제거되고 홀(hole)이 주입됨으로써 소거가 이루어진다.

또한, 셀에서 데이터를 독출하는 리드 동작은, 셀의 플로우팅 게이트에 전자가 저장되어 있을 경우 셀의 Vth가 +1V가 되고, 셀의 플로우팅 게이트에 홀이 저장되어 있을 경우 셀의 Vth가 -3V가 되는 것을 이용한다. 즉, 리드동작은 선택 워드라인(W/L3)에 접지전압(0V)을 인가함으로서 선택 셀을 통한 전류경로(current path)의 유무에 따라 로직 0 또는 로직 1의 데이터를 판독해 낸다.

상술한 종래의 싱글 비트라인 NAND형 플래시 메모리 장치의 동작스킴(scheme)을 사용할 경우에는, 고집적(high density) 플래시 메모리 장치에 있어서, 프로그램 디스터브(disturb)현상을 방지하기 위해 비트라인에 인가되는 Vpi전압이 공급전압(Vcc) 보다 높은 고전압이어야 한다. 따라서, 고전압인 Vpi전압을 생성하기 위해, 통상적으로 커패시터를 이용하여 공급전압(Vcc)을 전하펌핑(charge pumping)하는 기술이 사용된다.

이때, 필요한 커패시터의 크기는 비트라인 커패시턴스에 따라 결정되게 되므로, 고집적화에 따라 비트라인 커패시턴스가 증가하게 되면, 역시 전하펌핑을 위한 커패시터의 크기도 증가하여야 한다. 이에 따라 전하펌핑용 커패시터가 차지하는 칩면적이 증가하게 되고, 또한 비트라인을 Vpi로 충전시키는 시간이 길어지게 되어 프로그램 시간이 길어지는 문제점이 있다.

이와같은 문제점을 해결하기 위한 셀프 부스팅(self-boosting)기술이 1995년 ISSCC pp128-129 A 3.3V 32Mb nand flash memory with incremental step pulse programming scheme에 발표되었다.

도 4a 및 도 4b는 셀프 부스팅 기술의 사용시, 도 2의 종래 싱글 비트라인 NAND형 플래시 메모리 장치의 구동방법을 나타내는 타이밍도가 도시되어 있다. 여기에서 도 4a는 프로그램 동작시의 동작조건이고, 도 4b는 리드동작시의 동작조건이다.

도 4a를 참조하면, 셀프 부스팅 기술은, 프로그램시 비선택 비트라인(B/L2) 및 비트라인 선택라인(SSL)에 공급전압(Vcc)을, 선택 워드라인(W/L3)에 Vpgm을, 비선택 워드라인(W/Ln, n은 1 내지 16, n≠3)에 Vpass를, 선택 비트라인(B/L1), 벌크실리콘, 및 소오스라인 선택라인(GSL)에 접지전압(0V)을 인가함으로서 비선택 스트링의 채널에 Vpi전압을 셀프 부스팅시킨다.

셀프 부스팅 기술을 사용할 경우, 워드라인에만 공급전압(Vcc)이상의 고전압이 인가되게 되므로, 워드라인에 인가될 고전압을 생성하기 위한 전하펌핑용 커패시터만이 요구된다. 따라서, 상기 셀프 부스팅 기술은, 워드라인에 인가될 고전압을 생성하기 위한 전하펌핑용 커패시터와 비트라인에 인가될 고전압을 생성하기 위한 전하펌핑용 커패시터가 함께 필요한 종래 기술에 비해, 전하펌핑용 커패시터가 차지하는 칩 면적이 감소되고, 또한 비트라인을 Vpi로 충전시키는 시간이 줄어드는 장점이 있다.

도 5는 도 2의 종래 싱글 비트라인 NAND형 플래시 메모리 장치의 레이아웃을 나타낸다. 여기에서 도 2의 구성요소와 동일한 구성요소에 대해서는 동일한 참조번호를 병기하였다.

도 5를 참조하면, 종래 싱글 비트라인 NAND형 플래시 메모리 장치에서는 고집적화에 따라 일반적인 메탈 공정으로 비트라인(a)을 형성하는 것이 어렵기 때문에, 콘택(b)영역에 폴리패드층(poly pad layer)을 사용하는 변형된 공정이 필요하며, 이는 공정 스텝을 추가시키는 문제점이 있다.

이와같은 문제점을 해결하기 위하여, 두 개의 이웃한 스트링이 하나의 비트라인을 공유하는 공유된 비트라인 셀(shared bit line cell)기술이 US Patent 4,962,481에 기재되어 있는 EEPROM device with plurality of memory strings made of floating gate transistors connected in series에서 제안된바 있다.

도 6은 상기 Patent에 기재되어 있는 종래 공유된 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 회로도를 나타낸다. 여기에서는 2개의 각 비트라인(B/L1, B/L2)에 연결된 2개의 스트링 블록(30)만이 도시되었다.

도 6을 참조하면, 스트링 블록(30)의 2개의 스트링, 즉, 제 1 및 제 2 스트링(30a, 30b)이 하나의 비트라인에 공유되어 있다. 상기 제 1 스트링(30a)은 제 1 및 제 2 비트라인 선택 트랜지스터(M1, M2), 복수개의 단위 메모리셀(MC1 내지 MC16), 제 1 소오스라인 선택 트랜지스터(M5)가 순차적으로 직렬연결되어 구성되고, 각 비트라인(B/L1, B/L2)과 소오스라인(CSL)사이에 접속되어 있다. 또한, 상기 제 2 스트링(30b)은 제 3 및 제 4 비트라인 선택 트랜지스터(M3, M4), 복수개의 단위 메모리셀(MC17 내지 MC32), 제 2 소오스라인 선택 트랜지스터(M6)가 순차적으로 직렬연결되어 구성되고, 각 비트라인(B/L1, B/L2)과 소오스라인(CSL)사이에 접속되어 있다.

도 7a내지 도 7c는 도 6의 공유된 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 구동방법을 나타내는 타이밍도이다. 여기에서 도 7a는 소거동작시의 구동조건이고, 도 7b는 프로그램 동작시의 구동조건이며, 도 7c는 리드동작시의 구동조건이다.

도 7a내지 도 7c를 참조하여 도 6의 공유된 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 동작을 살펴보면 다음과 같다.

소거동작에서는 선택된 셀 C를 포함하는 스트링내의 모든 워드라인(W/L1 내지 W/L16)에 연결된 셀의 플로우팅 게이트의 전자가 소거된다. 도 7A를 참조하면, 소거동작은 셀 어레이가 형성되어 있는 벌크에 20V 내외의 소거전압(Vers)을 인가하고, 선택 스트링의 워드라인(W/L 1 내지 W/L16)에 접지전압(0V)을 인가하며, 비트라인 선택라인(SSL1, SSL2) 및 소오스라인 선택라인(GSL)에 소거전압(Vers)을 인가함으로서 이루어진다. 이때, 비선택 스트링의 워드라인(미도시), 비트라인(B/L1, B/L2), 및 공통소오스라인(CSL)은 플로우팅 시킨다. 이에따라, 벌크에 인가된 소거전압(Vers)과 선택 스트링의 워드라인들에 인가된 접지전압(0V)과의 전압차에 의해 터널 옥사이드를 통해 플로우팅 게이트의 전자들이 소거되어 셀의 문턱전압이 -3V 정도로 낮아진다.

프로그램 동작은, 프로그램시 비선택 셀이 프로그램되는 디스터브 현상을 방지하기 위하여 비선택 비트라인을 프리챠아지(precharge)하는 프리챠아지 동작과, 프로그램 동작과, 선택셀이 프로그램되었는지를 알아보기 위해 각 셀을 리드하는 프로그램 검증(verify)동작으로 이루어진다.

도 7b를 참조하면, 프로그램 동작에서는, 먼저 비트라인(B/L1, B/L2)에 공급전압(Vcc)을, 모든 워드라인(W/L1 내지 W/L16)에 공급전압(Vcc)이나 공급전압(Vcc)보다 높고 프로그램 전압(Vpgm)보다 낮은 Vpass전압을 인가하여 비트라인(B/L1, B/L2)에 가해진 전압을 셀의 채널에 프리챠아지시킨다. 이후, 선택 워드라인(W/L2)에 프로그램 전압(Vpgm)을, 비트라인 선택라인중의 하나 SSL2에 접지전압(0V)을, 선택 비트라인 B/L1에 접지전압을 순차적으로 인가하면, 선택 셀 C의 채널에 유도되었던 프리챠아지 전압이 비트라인 B/L1을 통해 방전(discharge)되어 0V를 유지하게 된다. 또한 선택 워드라인(W/L2)에 인가된 18V 내외의 프로그램 전압(Vpgm)에 의해 터널옥사이드를 통해 벌크로부터 전자가 플로우팅 게이트로 주입되고, 이에따라 선택 셀 C의 문턱전압이 1V 정도로 바뀌게 됨으로서 프로그램된다.

이때, 선택 워드라인(W/L2)에 연결되어 있는 비선택 셀들이 스트레스를 받게 된다. 그러나, 이 비선택 셀들은 비트라인 선택라인(SSL1, SSL2)과 소오스라인 선택라인(GSL)에 인가되는 전압에 의해 비트라인(B/L1, B/L2) 및 소오스라인(CSL)과 전기적으로 분리되어 플로우팅되고, 이 플로우팅된 상태에서 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2) 및 선택 워드라인(W/L2)에 인가되는 Vpass 및 Vpgm 전압에 의해 상기 비선택 셀들의 채널 전압이 공급전압(Vcc)이상으로 셀프 부스팅된다. 따라서 프로그램 시간 동안 소정의 셀프 부스팅된 전압이 상기 비선택 셀들의 채널에 유지되므로, 상기 비선택 셀에서는 벌크로부터의 터널링이 방지되어 프로그램되지 않는다. 이후, 선택 셀이 프로그램되었는지를 알아보기 위해 각 셀을 리드하는 프로그램 검증(verify)동작은, 아래에 설명할 리드동작과 동일하므로 생략한다.

도 7c를 참조하면, 셀 데이터의 상태를 읽어내는 리드동작은, 비트라인(B/L1)에 약 0.7V를, 비트라인 선택라인(SSL1), 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2), 소오스라인 선택라인(GSL)에 공급전압(Vcc)을 ,비트라인(B/L2), 비트라인 선택라인(SSL2), 선택 워드라인(W/L2)에 접지전압을 인가함으로서 이루어진다. 이때, 선택 셀의 문턱전압이 0V 이상으로 프로그램되어 있을 경우 셀을 통해 비트라인의 전류가 흐르지 않고, 선택 셀의 문턱전압이 0V 이하로 소거되어 있을 경우에는 셀을 통해 비트라인의 전류가 흐르게 된다. 이에따라 여기에서는 도시되지 않은 페이지버퍼에 셀 데이터가 저장되고, 저장된 데이터가 비트별로 순차적으로 센스앰프에서 감지 증폭된다.

도 8은 도 6의 공유된 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 레이아웃을 나타낸다. 여기에서 도 6의 구성요소와 동일한 구성요소에 대해서는 동일한 참조번호가 병기되었으며, 하나의 비트라인에 연결된 하나의 스트링 블록만이 도시되어 있다.

상술한 종래 공유된 비트라인 NAND형 플래시 메모리 장치는, 두 개의 이웃한 스트링이 하나의 비트라인을 공유하므로 집적도를 향상시킬 수 있으며, 셀프 부스팅 프로그램 방식과 페이지버퍼를 이용한 센싱스킴을 채용할 수 있는 장점이 있다.

그러나, 고집적화에 따라 소오스라인을 형성하는 액티브 영역의 길이가 증가되고 폭이 감소됨으로 인하여, 소오스라인의 저항이 증가하게 되는 문제점이 있다. 이에 따라 리드동작시 소오스라인 바이어스에 의하여 셀 전류가 감소됨으로서 오동작이 발생될 수 있다.

이와같은 문제점을 해결하기 위해 제안된 도 9는 종래 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 다른 예를 보이는 회로도이고, 도 10은 도 9의 NAND형 플래시 메모리 장치의 레이아웃을 나타낸다. 여기에서는 2개의 스트링 블록만이 도시되어 있고, 다수의 스트링 블록이 2차원적으로 배열되어 이루어지기 때문에 1개의 스트링 블록만을 설명한다.

도 9 및 도 10을 참조하면, 각 스트링 블록(40)은 제 1 스트링(40a) 및 제 2 스트링(40b)을 포함하고, 제 1 스트링(40a)은 제 1 비트라인 선택 트랜지스터(M1), 복수개의 단위 메모리셀(MC1 내지 MC16), 복수개의 소오스라인 선택 트랜지스터(M2, M3)가 순차적으로 직렬연결되어 구성되고, 제 2 스트링(40b)은 제 2 비트라인 선택 트랜지스터(M4), 복수개의 단위 메모리셀(MC17 내지 MC32), 복수개의 소오스라인 선택 트랜지스터(M5, M6)가 순차적으로 직렬연결되어 구성된다.

그리고, 상기 제 1 및 제 2 스트링(40a, 40b)의 일단은 비트라인 콘택(C1)을 통해 제 1 라인(L1)에 연결되고, 다른 일단은 소오스라인 콘택(C2)을 통해 제 2 라인(L2)에 연결되며, 또한 상기 제 1 라인(L1)은 이웃한 스트링 블록의 소오스라인 콘택을 통해 2개의 스트링의 일단에 연결되고, 제 2 라인(L2)은 도시하지 않은 이웃한 스트링 블록의 비트라인 콘택을 통해 이웃한 2개의 스트링의 일단에 연결된다.

여기에서, 상기 제 1, 제 2 비트라인 선택 트랜지스터(M1, M4) 및 소오스라인 선택 트랜지스터(M2, M6)는 증가형(Enhancement)형 NMOS 트랜지스터로 구성되고, 제 1 및 제 2 비트라인 선택 트랜지스터(M1, M4)의 게이트에는 비트라인 선택라인(SSL)이 연결되며, 소오스라인 선택 트랜지스터(M3, M5)는 공핍형(Depeletion)형 NMOS 트랜지스터로 구성된다.

또한, 제 1 및 제 2 스트링(40a, 40b)의 복수개의 단위 메모리셀(MC1 내지 MC16)의 콘트롤게이트에는 각각의 워드라인(W/L1 내지 W/L16)이 연결되고, 소오스라인 선택 트랜지스터(M2, M5)의 게이트에는 제 1 소오스라인 선택라인(GSL1)이 연결되고, 또 다른 소오스라인 선택 트랜지스터(M3, M6)의 게이트에는 제 2 소오스라인 선택라인(GSL2)이 연결된다.

그리고, 상기 비트라인 콘택(C1)에는 셀 전류를 증폭시키기 위한 PNP형 바이폴라 트랜지스터(BP)가 형성되는데, 베이스는 비트라인 선택 트랜지스터(M1, M4)의 일단에 접속되고, 에미터는 제 1 라인(L1)에 접속되며, 콜렉터는 스트링 블록이 형성되는 P형 벌크에 접속된다.

도 11은 도 10의 A-A' 절단선에 따른 수직 단면도로서, 참조번호 21은 P형 기판, 23은 n-웰, 25는 포켓 p-웰, M1은 제 1 비트라인 선택 트랜지스터, MC1 내지 MC16은 단위 메모리셀, M2 및 M3은 소오스라인 선택 트랜지스터, 27은 플로우팅 게이트, 29는 콘트롤 게이트, 31은 소오스 또는 드레인, 33은 제 2 라인, 35는 바이폴라 트랜지스터의 에미터, 37은 바이폴라 트랜지스터의 베이스, 39는 제 1 라인이다. 여기에서 상기 바이폴라 트랜지스터의 베이스(37)의 불순물은 소오스 또는 드레인(31)과 동일한 형이고, 상기 베이스(37)의 농도는 소오스 또는 드레인(31)의 농도보다 낮게 이온 주입된다.

도 12a 내지 도 12c 는 도 9 및 도 10에 도시된 플래시 메모리 장치의 구동방법을 나타내는 타이밍도이다.

도 12a를 참조하면, 메모리셀내의 전자를 소거하여 셀내의 문턱전압(Vth)을 -3V 정도로 만드는 소거동작은, 메모리셀 어레이가 형성되는 벌크에 20V 내외의 소거전압(Vers)을, 비트라인 선택라인(SSL) alc 복수개의 소오스라인 선택라인(GSL1, GSL2)에 상기 소거전압(Vers)과 동일한 전압을, 선택 셀 D에 연결된 선택 워드라인(W/L2)에 0V를 인가한다. 이때, 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에는 상기 소거전압(Vers)과 동일한 전압을 인가하거나, 또는 플로우팅시키고, 상기 제 1 및 제 2 라인(L1, L2)을 플로우팅시킨다.

이렇게 함으로써, 선택 워드라인(W/L2)에 의해 선택되는 메모리셀의 플로우팅 게이트내의 전자가 벌크로 이동하게 되어 소거되고, 이에 따라 선택되는 메모리셀의 문턱전압이 -3V 정도가 된다.

다음, 도 12b를 참조하면, 도 9의 제 2 스트링(40b)에 위치하는 셀, 예컨데 셀 D를 선택하여 프로그램하는 경우, 제 1 라인(L1)이 비트라인으로 동작하고 제 2 라인(L2)이 소오스라인으로 동작하게 된다.

먼저, 제 1 및 제 2 라인(L1, L2), 비트라인 선택라인(SSL), 복수개의 소오스라인 선택라인(GSL1, GSL2)에 공급전압(Vcc)을, 복수개의 모든 워드라인(W/L1 내지 W/L16)에 공급전압(Vcc) 또는 공급전압(Vcc)보다 높고 프로그램 전압(Vpgm)보다 낮은 전압(Vpass)을 소정의 시간동안 인가함으로써 복수개의 메모리 셀(MC1 내지 MC16, MC17 내지 MC32)의 채널영역을 프리챠아지시킨다.

다음, 상기 복수개의 워드라인(W/L1 내지 W/L16)중, 선택 워드라인(W/L2)에 18V 정도의 프로그램 전압(Vpgm)을, 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에는 상기 Vpass를 계속 인가하여 선택 워드라인(W/L2)에 연결된 메모리셀의 채널영역을 프리챠아지 전압 이상으로 셀프부스팅시킨다. 여기에서 상기 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에 상기 프로그램 전압(Vpgm)보다 낮은 전압(Vpass)이 인가됨으로써, 선택 스트링, 즉 제 2 스트링(40b)의 비선택 셀들이 프로그램되는 것이 방지된다.

다음, 선택 스트링, 즉 제 2 스트링(40b)의 메모리셀에 부스팅된 전압을 방전시키기 위해 비트라인 선택라인(SSL)과 제 1 소오스라인 선택라인(GSL1)에 인가되는 전압을 공급전압(Vcc)에서 0V로 낮춤으로써, 제 2 스트링(40b)만을 소오스라인, 즉 제 2 라인(L2)에 연결시킨다. 이때, 제 1 스트링(40a)은 제 1 소오스라인 선택라인(GSL1)에 인가된 0V에 의해 소오스라인 선택 트랜지스터(M2)가 오프(off)됨으로써, 제 2 라인(L2)에 연결되지 않는다.

이후, 소오스라인으로 동작하는 제 2 라인(L2)에 인가되는 전압을 공급전압(Vcc)에서 0V로 낮춤으로써, 제 2 스트링(40b)의 채널전압이 제 2 라인(L2)으로 방전된다. 이에 따라 선택 워드라인(W/L2)에 인가된 프로그램 전압(Vpgm)에 의해, 벌크로부터 전자가 터널산화막을 통해 플로우팅 게이트로 주입됨으로써 프로그램되게 된다. 따라서, 선택 셀 D의 문턱전압이 +1V 정도로 이동된다. 이때, 제 1 스트링(40a)에서는, 부스팅된 채널전압이 선택 워드라인(W/L2)에 인가된 프로그램 전압(Vpgm)과의 전압차를 감소시키게 되므로 원치않는 셀이 프로그램되는 것이 방지된다.

그리고, 도 12c를 참조하면, 리드동작은, 비트라인(SSL), 제 2 소오스라인 선택라인(GSL2) 및 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에 공급전압(Vcc)을 인가하고, 제 1 라인(L1)에 1.5V 정도의 전압을 인가하고, 제 2 라인(L2), 선택 워드라인(W/L2) 및 제 1 소오스라인 선택라인(GSL1)에 0V를 인가한다.

이에따라, 선택 셀 D가 소거(문턱전압이 -3V정도)되어 있을 경우에는 소오스라인, 즉 제 2 라인(L2)을 통해 셀 전류가 흐르게 되고, 선택 셀이 프로그램(문턱전압이 +1V)되어 있을 경우에는 제 2 라인(L2)을 통해 셀 전류가 흐르지 않게 된다. 이때의 비트라인, 즉 제 1 라인(L1)의 전압값을 센스앰프(미도시)가 감지하여 셀 데이터를 리드하게 된다.

비트라인 콘택(C1)에 PNP형 바이폴라 트랜지스터(BP)가 형성되어 있으므로, 소오스라인, 즉 제 2 라인(L2)을 통해 셀 전류가 흐를 경우, 상기 셀 전류가 바이폴라 트랜지스터(BP)의 베이스 전류가 된다. 이에따라, 상기 바이폴라 트랜지스터(BP)의 이득(gain)에 의해 증폭된 콜렉터 전류가 비트라인, 즉 제 1 라인(L1)을 통해 흐르게 되고, 따라서 센스앰프에서 센싱되는 속도가 빨라지고, 단위 스트링내의 메모리셀 수가 증가될 수가 있다.

그러나, 종래 하나의 스트링이 16개의 메모리셀로 구성되어 있을 경우에 채널에 부스팅되는 전압 Vchannel={(Vpass*Cr')*15+(Vpgm*Cr')*1}/16 [이때, Cr'=Ct/

(Ct+Cchannel)이고, Ct=단위 셀의 {(Cinterpoly cap.*Ctunnel oxide cap.)/(Cint-erpoly cap.+Ctunnel oxide cap.)}이며, Cchannel은 단위 셀의 Cchannel cap.+Cj-unction cap.(source / drain junction의 약 1/2)이다.] 인데 반하여, 단위 스트링이 32개의 메모리셀로 구성되어 있을 경우의 프로그램시 채널에 유도되는 전압 Vchannel ={(Vpass*Cr')*31+(Vpgm*Cr')*1}/32 이기 때문에, 16단 셀에 비해 부스팅시키는 워드라인 전압중 18V 내외의 프로그램 전압(Vpgm)이 인가되는 비율이 10V 내외의 Vpass 전압이 인가되는 비율에 비해 상대적으로 낮아진다.

따라서 부스팅된 채널 전압이 스트링내의 셀수가 증가함에 따라 감소하게 되고, 이로 인해 프로그램시 낮아진 채널전압에 의해 비선택 셀이 프로그램되는 디스터브(disturb)현상에 취약해지는 문제점이 발생된다.

따라서, 상술한 문제점을 해결하기 위해 제안된 본 발명은, 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지할 수 있는 플래시 메모리 장치의 구동방법을 제공하는 데 그 목적이 있다.

도 1은 종래 싱글 비트라인 NAND형 플래시 메모리 장치의 단위 스트링의 수직 단면도

도 2는 도 1 싱글 비트라인 NAND형 플래시 메모리 장치의 회로도

도 3은 도 1 싱글 비트라인 NAND형 플래시 메모리 장치의 구동방법을 타이밍도

도 4a 내지 도 4b는 셀프 부스팅 기술을 사용할 시, 도 2의 싱글 비트라인 NAND형 플래시 메모리 장치의 구동방법을 나타내는 타이밍도

도 5는 도 2 싱글 비트라인 NAND형 플래시 메모리 장치의 레이아웃

도 6은 종래 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 일예를 보이는 회로도

도 7a 내지 도 7c는 도 6 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 구동방법을 나타내는 타이밍도

도 8은 도 6 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 레이아웃

도 9는 종래 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 다른 예를 보이는 회로도

도 10은 도 9 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 레이아웃

도 11은 도 9 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 A-A' 절단선에 따른 수직 단면도

도 12a 내지 도 12c는 도 9 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플래시 메모리 장치의 구동방법을 나타내는 타이밍도

도 13은 본 발명의 실시예에 따른 NAND형 플래시 메모리 장치의 구성을 보이는 회로도

도 14는 도 13 본 발명의 실시예에 따른 NAND형 플래시 메모리 장치의 구동방법을 나타내는 타이밍도

(구성)

상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 스트링 블록이, 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성되고, 상기 스트링 블록과 마찬가지로 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성된 다른 스트링 블록이 상기 스트링 블록의 제 1 및 제 2 스트링의 일단이 연결되는 비트라인 콘택을 공유하여 대칭으로 구성되고, 비트라인 콘택을 통해 각각 상기 스트링 블록 및 다른 스트링 블록의 제 1 및 제 2 스트링의 일단과 연결되는 제 1 라인이, 이웃한 스트링 블록 및 그 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2 개의 스트링의 일단이 연결되는 소오스라인 콘택에 각각 연결되고, 소오스라인 콘택을 통해 상기 스트링 블록 및 다른 스트링 블록의 상기 제 1 및 제 2 스트링의 다른 일단과 연결되는 제 2 라인이, 또다른 이웃한 스트링 블록 및 그 또다른 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되며, 상기 스트링 블록 및 다른 스트링 블록이 벌크에 형성되고 상기 스트링 블록 및 다른 스트링 블록이 2 차원적으로 배열되어 메모리셀 어레이가 구성되는 플래시 메모리 장치의 구동방법에 있어서, 상기 벌크에 소거전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고, 먼저 상기 제 1 및 제 2 라인에 공급전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인, 상기 복수개의 소오스 선택라인, 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가하여 메모리셀의 채널영역을 프리챠아지시킨 다음에, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인 및 상기 다른 스트링 블록의 복수개의 워드라인에 프로그램전압(Vpgm)을, 상기 스트링 블록의 비선택 워드라인 및 상기 스트링 블록 및 다른 스트링 블록의 복수개의 비트라인 선택라인에 상기 프로그램전압 보다 낮고 공급전압 보다 높은 전압(Vpass)을 인가하여, 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리챠아지전압 이상으로 셀프부스팅시킨 후, 상기 스트링 블록의 제 1 및 제 2 스트링 중 선택 스트링의 메모리셀의 부스팅된 전압을 방전시키기 위해 상기 스트링 블록의 복수개의 소오스라인 선택라인 중 비선택 스트링에 해당하는 것과 상기 복수개의 비트라인 선택라인에 0V를, 상기 제 1 및 제 2 라인 중 선택 비트라인의 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행된다.

이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 라인 중, 하나가 비트라인으로 동작할 경우 다른 하나는 소오스라인으로 동작한다.

이 방법의 바람직한 실시예에 있어서, 상기 소거동작시, 상기 스트링 블록 및 다른 스트링 블록의 복수개의 워드라인 중, 비선택 워드라인에는 상기 소거전압과 동일한 전압이 인가된다.

이 방법의 바람직한 실시예에 있어서, 상기 소거동작시, 제 1 라인 및 제 2 라인은 플로우팅된다.

(작용)

이와같은 방법에 의해서, 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지할 수 있다.

(실시예)

이하, 본 발명의 실시예를 첨부도면 도 13 및 도 14에 의거해서 상세히 설명한다.

도 13에 있어서, 도 1 내지 도 11에 도시된 플래시 메모리 장치의 구성요소와 동일한 기능을 수행하는 구성요소에 대해서는 동일한 참조번호를 병기한다.

도 13에는 본 발명의 바람직한 실시예에 따른 NAND형 플래시 메모리 장치의 회로도가 도시되어 있다.

본 발명의 실시예에 따른 플래시 메모리 장치는 다수의 스트링 블록이 2차원적으로 배열되고, 다른 다수의 스트링 블록이 상기 2차원적으로 배열된 다수의 스트링 블록의 비트라인 콘택을 각각 공유하여 대칭으로 구성되어 있기 때문에, 본 발명에서는 1개의 스트링 블록과 이 1개의 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록만을 설명한다.

도 13을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치의 각 스트링 블록(50)은 제 1 스트링(50a) 및 제 2 스트링(50b)을 포함한다.

그리고, 상기 제 1 스트링(50a)은 제 1 비트라인 선택 트랜지스터(M1), 복수개의 단위 메모리셀(MC1 내지 MC16), 복수개의 소오스라인 선택 트랜지스터(M2, M3)가 순차적으로 직렬연결되어 구성되고, 상기 제 2 스트링(50b)은 제 2 비트라인 선택 트랜지스터(M4), 복수개의 단위 메모리셀(MC17 내지 MC32), 복수개의 소오스라인 선택 트랜지스터(M5, M6)가 순차적으로 직렬연결되어 구성된다.

또한, 상기 각 스트링 블록(50)의 2개의 스트링(50a, 50b)의 일단이 연결된 비트라인 콘택(C1)을 공유하여 대칭으로 구성된 다른 각 스트링 블록(50')은 마찬가지로 제 1 스트링(50a') 및 제 2 스트링(50b')을 포함한다.

그리고, 상기 제 1 스트링(50a')은 제 1 비트라인 선택 트랜지스터(M1'), 복수개의 단위 메모리셀(MC1' 내지 MC16'), 복수개의 소오스라인 선택 트랜지스터(M2', M3')가 순차적으로 직렬연결되어 구성되고, 상기 제 2 스트링(50b')은 제 2 비트라인 선택 트랜지스터(M4'), 복수개의 단위 메모리셀(MC17' 내지 MC32'), 복수개의 소오스라인 선택 트랜지스터(M5', M6')가 순차적으로 직렬연결되어 구성된다.

상기 스트링 블록(50)의 제 1 및 제 2 스트링(50a, 50b)의 일단은 비트라인 콘택(C1)을 통해 제 1 라인(L1)에 연결되고, 다른 일단은 소오스라인 콘택(C2)을 통해 제 2 라인(L2)에 연결되며, 그리고, 상기 스트링 블록(50)의 비트라인 콘택(C1)을 공유하여 대칭으로 구성된 다른 스트링 블록(50')의 제 1 및 제 2 스트링(50a', 50b')의 일단은 비트라인 콘택(C1')을 통해 상기 제 1 라인(L1)에 연결되고, 다른 일단은 소오스라인 콘택(C2')을 통해 제 2 라인(L2)에 연결된다.

또한, 상기 스트링 블록(50) 및 다른 스트링 블록(50')의 비트라인 콘택(C1, C1')과 연결된 상기 제 1 라인(L1)은 상기 스트링 블록(50)의 이웃한 스트링 블록의 소오스라인 콘택과 상기 다른 스트링 블록(50')의 이웃한 스트링 블록의 소오스라인 콘택을 통해 2개의 스트링의 일단에 연결되고, 상기 스트링 블록(50) 및 다른 스트링 블록(50')의 소오스라인 콘택(C2, C2')과 연결된 제 2 라인(L2)은 상기 스트링 블록(50)의 다른 이웃한 스트링 블록의 비트라인 콘택과 상기 다른 스트링 블록(50')의 또 다른 이웃한 스트링 블록의 비트라인 콘택을 통해 2개의 스트링의 일단에 연결된다.

상기 스트링 블록(50)의 제 1 및 제 2 비트라인 선택 트랜지스터(M1, M4), 상기 다른 스트링 블록(50')의 제 1 및 제 2 비트라인 선택 트랜지스터(M1', M4')는 인핸스먼트형 NMOS 트랜지스터로 구성되고, 상기 제 1 및 제 2 비트라인 선택 트랜지스터(M1, M1', M4, M4')의 게이트에는 비트라인 선택라인(SSL, SSL')이 연결된다.

그리고, 상기 스트링 블록(50) 및 다른 스트링 블록(50')의 소오스라인 선택 트랜지스터(M2, M2', M5, M5')의 게이트에는 제 1 소오스라인 선택라인(GSL1, GSL1')이 연결되고, 또 다른 소오스라인 선택 트랜지스터(M3, M3', M6, M6')의 게이트에는 제 2 소오스라인 선택라인(GSL2, GSL2')이 연결되고, 소오스라인 선택 트랜지스터(M2, M2', M6, M6')는 인핸스먼트형 NMOS 트랜지스터로 구성되고, 소오스라인 선택 트랜지스터(M3, M3', M5, M5')는 인핸스먼트형 NMOS 트랜지스터와 문턱전압이 다른 디플리션형 NMOS 트랜지스터로 구성된다.

또한, 상기 스트링 블록(50) 및 다른 스트링 블록(50')의 비트라인 콘택(C1, C1')에는 셀 전류를 증폭시키기 위한 PNP형 바이폴라 트랜지스터(BP)가 형성되고, 이 바이폴라 트랜지스터(BP)는 베이스가 상기 스트링 블록(50) 및 다른 스트링 블록(50')의 비트라인 선택 트랜지스터(M1, M4, M1', M4')의 일단에 접속되고, 에미터가 제 1 라인(L1)에 접속되며, 콜렉터가 스트링 블록이 형성되는 벌크에 접속된다.

도 14는 도 13의 본 발명의 실시예에 따른 플래시 메모리 장치의 구동방법을 나타낸다. 여기에서 소거동작 및 리드동작은 도 9에 도시된 바와같이 종래 바이폴라 비트라인 셀과 동일하므로 프로그램 동작에 대해서만 설명한다.

프로그램 동작은 종래와 마찬가지로 비트라인을 프리챠아지 시키는 동작과 선택된 비트라인의 프리챠아지 전압을 디스챠아지시킴과 동시에 메모리셀을 프로그램하는 동작으로 구성된다.

먼저, 프리챠아지 동작은, 스트링 블록(50)의 모든 비트라인(B/L1, B/L2, B/L3, B/L4)과 워드라인(W/L1 내지 W/L16)과, 비트라인 선택라인(SSL)과, 소오스라인 선택라인(GSL1, GSL2)에 공급전압(Vcc)을 인가하고, 이때, 상기 스트링 블록(50)과 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록(50')의 비트라인 선택라인(SSL'), 워드라인(W/Ln'), 그리고 소오스라인 선택라인(GSL1', GSL2')에도 공급전압(Vcc)을 인가함으로써, 선택 스트링의 워드라인을 공유하는 채널영역과 비트라인 콘택을 공유하는 서로 다른 비트라인 선택라인으로 연결되는 채널영역도 공급전압 이하로 프리챠아지된다.

다음, 선택 워드라인(W/L2)에 약 18V 내외의 프로그램전압(Vpgm)을, 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에 약 10V 내외의 Vpass 전압을, 비트라인 선택라인(SSL, SSL')에 Vpass 전압을, 비트라인 선택라인(SSL')에 의해 비트라인과 연결되는 다른 스트링 블록(50')의 비선택 워드라인(W/Ln)에 프로그램 전압(Vpgm) 또는 프로그램 전압(Vpgm)과 Vpass 전압 사이의 일정전압을 인가하여 채널영역을 프리챠지 전압 이상으로 부스팅시킨다.

이때, 채널영역에 유도되는 부스팅 전압(Vchannel)은 다음과 같은 수학식으로 표시된다.

여기에서 상기 Cr'=Ct/(Ct+Cchannel)이고, Ct=(Cinterpoly cap.*Ctunnel oxide cap.)/(Cinterpoly cap.+Ctunnel oxide cap.) 이며, Cchannel=(Cchannel cap.)/(Cjunction cap.) 이다. 그리고 상기 Cjunction cap. 은 소오스-드레인 졍션(junction)의 약 1/2 정도이다.

상술한 수학식 1 에서 알 수 있듯이, 부스팅 전압은 비트라인에 형성된 바이폴라 트랜지스터의 n형 베이스에 인가되고, p형 에미터와 p형 콜렉터의 사이에는 역바이어스(reverse bias)가 인가되게 되어 비트라인을 통한 디스챠아지 현상이 발생하지 않게 되고, 상기 선택 비트라인의 채널에 유도되는 전압은 비트라인 선택라인( SSL, SSL')의 Vpass 로 인해 그 이상 증가될 수 없다.

이어서, 소오스라인 선택라인(GSL1', GSL2')과, 소오스라인 선택라인(GSL1)과, 비트라인 선택라인(SSL, SSL')에 0V를 인가하고, 선택 셀의 소오스라인으로 동작하는 제 2 라인(L2, 즉 B/L1)에 0V를 인가하면, 선택 셀의 채널영역은 0V로 디스챠아지되고, 선택 워드라인(W/L2)의 프로그램전압(Vpgm)에 의해 벌크로부터 전자가 터널산화막을 통해 플로우팅 게이트내로 주입됨으로써 프로그램되게 된다. 따라서, 선택 셀 E의 문턱전압이 +1V 정도로 이동된다.

이때, 제 1 스트링(50)에서는 부스팅된 채널전압이 선택 워드라인(W/L2)에 인가된 프로그램 전압(Vpgm)과의 전압차를 감소시키게 되므로 원치않는 셀이 프로그램되는 것이 방지된다.

이와같은 방법에 의해서, 바이폴라 비트라인 적용에 의해 증가된 리드 전류를 이용함으로써, 단위 스트링당 연결되는 셀의 수를 종래 16개에서 32개, 64개 이상으로 증가시킬 경우에 프로그램동작에서 비선택 셀이 받게 되는 스트레스(stress)를 크게 감소시킬 수 있다.

Claims (4)

1. 스트링 블록이, 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성되고, 상기 스트링 블록과 마찬가지로 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성된 다른 스트링 블록이 상기 스트링 블록의 제 1 및 제 2 스트링의 일단이 연결되는 비트라인 콘택을 공유하여 대칭으로 구성되고, 비트라인 콘택을 통해 각각 상기 스트링 블록 및 다른 스트링 블록의 제 1 및 제 2 스트링의 일단과 연결되는 제 1 라인이, 이웃한 스트링 블록 및 그 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2 개의 스트링의 일단이 연결되는 소오스라인 콘택에 각각 연결되고, 소오스라인 콘택을 통해 상기 스트링 블록 및 다른 스트링 블록의 상기 제 1 및 제 2 스트링의 다른 일단과 연결되는 제 2 라인이, 또다른 이웃한 스트링 블록 및 그 또다른 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되며, 상기 스트링 블록 및 다른 스트링 블록이 벌크에 형성되고 상기 스트링 블록 및 다른 스트링 블록이 2 차원적으로 배열되어 메모리셀 어레이가 구성되는 플래시 메모리 장치의 구동방법에 있어서, 상기 벌크에 소거전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고, 먼저 상기 제 1 및 제 2 라인에 공급전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인, 상기 복수개의 소오스 선택라인, 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가하여 메모리셀의 채널영역을 프리챠아지시킨 다음에, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인 및 상기 다른 스트링 블록의 복수개의 워드라인에 프로그램전압(Vpgm)을, 상기 스트링 블록의 비선택 워드라인 및 상기 스트링 블록 및 다른 스트링 블록의 복수개의 비트라인 선택라인에 상기 프로그램전압 보다 낮고 공급전압 보다 높은 전압(Vpass)을 인가하여, 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리챠아지전압 이상으로 셀프부스팅시킨 후, 상기 스트링 블록의 제 1 및 제 2 스트링 중 선택 스트링의 메모리셀의 부스팅된 전압을 방전시키기 위해 상기 스트링 블록의 복수개의 소오스라인 선택라인 중 비선택 스트링에 해당하는 것과 상기 복수개의 비트라인 선택라인에 0V를, 상기 제 1 및 제 2 라인 중 선택 비트라인의 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
2. 제 1 항에 있어서, 상기 제 1 및 제 2 라인 중, 하나가 비트라인으로 동작할 경우 다른 하나는 소오스라인으로 동작하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
3. 제 1 항에 있어서, 상기 소거동작시, 상기 스트링 블록 및 다른 스트링 블록의 복수개의 워드라인 중, 비선택 워드라인에는 상기 소거전압과 동일한 전압이 인가되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
4. 제 1 항에 있어서, 상기 소거동작시, 제 1 라인 및 제 2 라인은 플로우팅되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.