JP2019517140A - 個々のメモリセル読み出し、プログラム及び消去を備えたフラッシュメモリアレイ - Google Patents
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Abstract
Description
本出願は、2016年5月17日出願の米国仮特許出願第62/337,751号及び2016年12月9日出願の米国特許出願第15/374,588号の利益を主張するものである。
(unsel=対象メモリセルと交差しない線)。
数値(非限定的)例が下記の表3に示される。
(unsel=対象メモリセルと交差しない線)。
数値(非限定的)例が下記の表4に示される。
Claims (21)
- メモリデバイスであって、
半導体材料の基板、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記メモリセルの前記行が、交互になった偶数番目の行及び奇数番目の行に配置されている、複数のメモリセル、を含み、
前記メモリセルの各々が、
前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
前記ソース領域に隣接した前記チャネル領域の第1の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接した前記チャネル領域の第2の部分の上方に配設され、それから絶縁されている制御ゲートと、を含み、
メモリセルの前記行の各々が、メモリセルの前記行について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
メモリセルの前記列の各々が、前記メモリセルの前記奇数番目の行にあるメモリセルの前記列内の前記メモリセルの前記制御ゲート全てを一緒に電気的に接続する第1の制御ゲート線を含み、
メモリセルの前記列の各々が、前記メモリセルの前記偶数番目の行にあるメモリセルの前記列内の前記メモリセルの前記制御ゲート全てを一緒に電気的に接続する第2の制御ゲート線を含む、メモリデバイス。 - 前記メモリセルの各々につき、前記浮遊ゲートが、前記ソース領域の一部分の上方に延在し、それから絶縁されている、請求項1に記載のメモリデバイス。
- 前記メモリセルが、前記メモリセルの対として配置され、
メモリセルの前記対の各々が、前記ソース領域及び前記ソース線のうちの一方を共有する、請求項1に記載のメモリデバイス。 - 前記メモリセルの各々につき、前記制御ゲートが、前記浮遊ゲートに横方向に隣接した第1の部分と、前記浮遊ゲートの上方に上がって延在する第2の部分とを含む、請求項1に記載のメモリデバイス。
- メモリデバイスであって、
半導体材料の基板、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセル、を含み、
前記メモリセルの各々が、
前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
前記ソース領域に隣接した前記チャネル領域の第1の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接した前記チャネル領域の第2の部分の上方に配設され、それから絶縁されている制御ゲートと、を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
メモリセルの前記行の各々が、メモリセルの前記行について前記制御ゲート全てを一緒に電気的に接続する制御ゲート線を含む、メモリデバイス。 - 前記メモリセルの各々につき、前記浮遊ゲートが、前記ソース領域の一部分の上方に延在し、それから絶縁されている、請求項5に記載のメモリデバイス。
- 前記メモリセルが、前記メモリセルの対として配置され、
メモリセルの前記対の各々が、前記ソース領域及び前記ソース線のうちの一方を共有する、請求項5に記載のメモリデバイス。 - 前記メモリセルの各々につき、前記制御ゲートが、前記浮遊ゲートに横方向に隣接した第1の部分と、前記浮遊ゲートの上方に高く延在する第2の部分とを含む、請求項5に記載のメモリデバイス。
- メモリデバイスであって、
半導体材料の基板、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセル、を含み、
前記メモリセルの各々が、
前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
前記ソース領域に隣接した前記チャネル領域の第1の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
前記浮遊ゲートの上方に配設され、それから絶縁されている制御ゲートと、
前記ドレイン領域に隣接した前記チャネル領域の第2の部分の上方に配設され、それから絶縁されている選択ゲートと、
前記ソース領域の上方に配設され、それから絶縁されている消去ゲートと、を含み、
メモリセルの前記行の各々が、メモリセルの前記行について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
メモリセルの前記行の各々が、メモリセルの前記行について前記制御ゲート全てを一緒に電気的に接続する制御ゲート線を含み、
メモリセルの前記行の各々が、メモリセルの前記行について前記選択ゲート全てを一緒に電気的に接続する選択ゲート線を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記消去ゲート全てを一緒に電気的に接続する消去ゲート線を含む、メモリデバイス。 - 前記メモリセルの各々につき、前記浮遊ゲートが、前記ソース領域の一部分の上方に延在し、それから絶縁されている、請求項9に記載のメモリデバイス。
- 前記メモリセルが、前記メモリセルの対として配置され、
メモリセルの前記対の各々が、前記ソース領域及び前記ソース線のうちの一方を共有する、請求項9に記載のメモリデバイス。 - メモリセルの前記対の各々が、前記消去ゲート及び前記消去ゲート線のうちの一方を共有する、請求項11に記載のメモリデバイス。
- メモリデバイスの選択されたメモリセルを消去する方法であって、前記メモリデバイスが、
半導体材料の基板、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記メモリセルの前記行が、交互になった偶数番目の行及び奇数番目の行に配置されており、前記複数のメモリセルのうちの1つが、選択されたメモリセルである、複数のメモリセルを含み、
前記メモリセルの各々が、
前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
前記ソース領域に隣接した前記チャネル領域の第1の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接した前記チャネル領域の第2の部分の上方に配設され、それから絶縁されている制御ゲートと、を含み、
メモリセルの前記行の各々が、メモリセルの前記行について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
メモリセルの前記列の各々が、前記メモリセルの前記奇数番目の行にあるメモリセルの前記列内の前記メモリセルの前記制御ゲート全てを一緒に電気的に接続する第1の制御ゲート線を含み、
メモリセルの前記列の各々が、前記メモリセルの前記偶数番目の行にあるメモリセルの前記列内の前記メモリセルの前記制御ゲート全てを一緒に電気的に接続する第2の制御ゲート線を含み、
前記方法が、
前記選択されたメモリセルの前記制御ゲートに電気的に接続されている前記第1及び第2の制御ゲート線のうちの1つに正電圧を、並びに前記第1及び第2の制御ゲート線のうちのその他全てに接地電圧を印加することと、
前記選択されたメモリセルの前記ソース領域に電気的に接続されている前記ソース線のうちの1つに接地電圧を、並びに前記ソース線のうちのその他全てに正電圧を印加することと、
前記ビット線の全てに接地電圧を印加することと、を含む、方法。 - 前記第1又は第2の制御ゲート線のうちの前記1つに印加される前記正電圧が、前記ソース線のうちの前記その他に印加される前記正電圧よりも大きい、請求項13に記載の方法。
- 前記第1又は第2の制御ゲート線のうちの前記1つに印加される前記正電圧が、前記ソース線のうちの前記その他に印加される前記正電圧のそれよりも少なくとも2倍である、請求項13に記載の方法。
- メモリデバイスの選択されたメモリセルを消去する方法であって、前記メモリデバイスが、
半導体材料の基板、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの1つが、選択されたメモリセルである、複数のメモリセル、を含み、
前記メモリセルの各々が、
前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
前記ソース領域に隣接した前記チャネル領域の第1の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接した前記チャネル領域の第2の部分の上方に配設され、それから絶縁されている制御ゲートと、を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
メモリセルの前記行の各々が、メモリセルの前記行について前記制御ゲート全てを一緒に電気的に接続する制御ゲート線を含み、
前記方法が、
前記選択されたメモリセルの前記制御ゲートに電気的に接続されている前記制御ゲート線のうちの1つに正電圧を、並びに前記制御ゲート線のうちのその他全てに接地電圧を印加することと、
前記選択されたメモリセルの前記ソース領域に電気的に接続されている前記ソース線のうちの1つに接地電圧を、並びに前記ソース線のうちのその他全てに正電圧を印加することと、
前記ビット線の全てに接地電圧を印加することと、を含む、方法。 - 前記制御ゲート線のうちの前記1つに印加される前記正電圧が、前記ソース線のうちの前記その他に印加される前記正電圧よりも大きい、請求項16に記載の方法。
- 前記制御ゲート線のうちの前記1つに印加される前記正電圧が、前記ソース線のうちの前記その他に印加される前記正電圧のそれよりも少なくとも2倍である、請求項16に記載の方法。
- メモリデバイスの選択されたメモリセルを消去する方法であって、前記メモリデバイスが、
半導体材料の基板、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの1つが、選択されたメモリセルである、複数のメモリセル、を含み、
前記メモリセルの各々が、
前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
前記ソース領域に隣接した前記チャネル領域の第1の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
前記浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、
前記ドレイン領域に隣接した前記チャネル領域の第2の部分の上方に配設され、それから絶縁されている選択ゲートと、
前記ソース領域上に配設され、これから絶縁されている消去ゲートと、を含む、形成することと、
メモリセルの前記行の各々が、メモリセルの前記行について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
メモリセルの前記行の各々が、メモリセルの前記行について前記制御ゲート全てを一緒に電気的に接続する制御ゲート線を含み、
メモリセルの前記行の各々が、メモリセルの前記行について前記選択ゲート全てを一緒に電気的に接続する選択ゲート線を含み、
メモリセルの前記列の各々が、メモリセルの前記列について前記消去ゲート全てを一緒に電気的に接続する消去ゲート線を含み
前記方法が、
前記選択されたメモリセルの前記制御ゲートに電気的に接続されている前記制御ゲート線のうちの1つに接地電圧を、並びに前記制御ゲート線のうちのその他全てに正電圧を印加することと、
前記ソース線の全てに接地電圧を印加することと、
前記ビット線の全てに接地電圧を印加することと、
前記選択ゲート線の全てに接地電圧を印加することと、
前記選択されたメモリセルの前記消去ゲートに電気的に接続されている前記消去ゲート線のうちの1つに正電圧を、並びに前記消去ゲート線のうちのその他全てに接地電圧を印加することと、を含む、方法。 - 前記消去ゲート線のうちの前記1つに印加される前記正電圧が、前記制御ゲート線のうちの前記その他に印加される前記正電圧よりも大きい、請求項19に記載の方法。
- 前記消去ゲート線のうちの前記1つに印加される前記正電圧が、前記制御ゲート線のうちの前記その他に印加される前記正電圧のそれよりも少なくとも2倍である、請求項19に記載の方法。
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