JP3489845B2 - フラッシュメモリ、及びデータプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単体のフラッシュメモ
リ、さらにはこれを内蔵したマイクロコンピュータなど
の半導体集積回路の関し、特に、消去特性の安定化に有
効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリは、電気的な消去・書
込みによって情報を書換え可能であって、ＥＰＲＯＭと
同様にメモリセルを１個のトランジスタで構成すること
ができ、メモリセルの全てを一括して、又はメモリセル
のブロックを一括して電気的に消去する機能を持つ。し
たがって、フラッシュメモリは、システムに実装された
状態（オンボード）でそれの記憶情報を書換えることが
できると共に、その一括消去機能により書換え時間の短
縮を図ることができ、さらに、チップ占有面積の低減に
も寄与する。このようなフラッシュメモリについては、
例えば１９８５年の国際電子デバイス会議（インターナ
ショナル・エレクトロン・デバイス・ミーティング Ｉ
nternational Ｅlectron Ｄevice Ｍeeting）で発表さ
れた論文の第６１６〜６１９頁に記載されている。ま
た、特開平２−２８９９９７号にも一括消去型ＥＥＰＲ
ＯＭとしてフラッシュメモリが記載されている。

【０００３】フラッシュメモリセルのデバイス断面構造
の概略は図２に示される。このメモリセルは、特に制限
されないが、Ｐ型シリコン基板ＳＵＢに構成された２層
ゲート構造の絶縁ゲート型電界効果トランジスタとさ
れ、浮遊ゲートＦＬＧ、制御ゲートＣＴＧ、ソースＳＲ
Ｃ及びドレインＤＲＮを備える。メモリセルへの書込み
はＥＰＲＯＭと同様に、ドレインＤＲＮの近傍でホット
エレクトロンを発生させ、浮遊ゲートＦＬＧに注入させ
ることにより行う。制御ゲートＣＴＧには電圧Ｖｇ（例
えば、１０〜１４Ｖ）、ドレインＤＲＮには電圧Ｖｄ
（例えば、４〜８Ｖ）の電圧を印加し、ソースＳＲＣ及
び基板ＳＵＢを接地する。消去は、ＥＥＰＲＯＭと同様
に、電子をＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）ト
ンネル電流により、浮遊ゲートＦＬＧからソースＳＲＣ
に引き抜くことにより行う。ソースＳＲＣには電圧Ｖｓ
（例えば、１０〜１４Ｖ）を印加し、ドレインＤＲＮを
オープン、制御ゲートＣＴＧ及び基板ＳＵＢを接地す
る。メモリセルの読出し動作は、制御ゲートＣＴＧにＶ
ｃｃ（例えば５Ｖ）、ドレインＤＲＮにＶｃｃを降圧し
た電圧例えば１Ｖを印加する。浮遊ゲートＦＬＧに負の
電荷が蓄積されている場合にはチャネル電流が流れず、
また電荷が蓄積されていない場合には電流が流れる。例
えば前者が情報”０”に対応され、後者が情報”１”に
対応させる。書込み動作によりメモリセルは、そのコン
トロールゲートＣＴＧからみたしきい値電圧が、書込み
動作を行わなかった消去状態のメモリセルに比べて高く
なる。書込み並びに消去状態の何れにおいても記憶トラ
ンジスタのしきい値は正の電圧レベルにされる。すなわ
ちワード線からコントロールゲートＣＴＧに与えられる
ワード線選択レベルに対して、書込み状態のしきい値電
圧は高くされ、消去状態のしきい値電圧は低くされる。
双方のしきい値電圧とワード線選択レベルとがそのよう
な関係を持つことによって、選択トランジスタを採用す
ることなく１個のトランジスタでメモリセルを構成する
ことができる。記憶情報を電気的に消去する場合は、フ
ローティングゲートＦＬＧに蓄積された電子をソース電
極ＳＲＣに引く抜くことにより、記憶情報の消去が行わ
れるため、比較的長い時間、消去動作を続けると、書込
み動作の際にフローティングゲートＦＬＧに注入した電
子の量よりも多くの電子が引く抜かれることになる。そ
のため、電気的消去を比較的長い時間続けるような過消
去を行うと、メモリセルのしきい値電圧は例えば負のレ
ベルになって、ワード線の非選択レベルにおいても選択
されるような不都合を生ずることになる。

【０００４】図１にフラッシュメモリセルアレイの要部
概略図が示される。Ａ２〜Ａ５はメモリセル（Ｑ２１…
Ｑ５ｎ）を選択するためのワード線である。１〜ｎはド
レイン電圧供給端子である。Ｓ１，Ｓ２はソース電圧供
給ライン（以下単にソース線とも記す）である。メモリ
セルのレイアウトは行方向の複数のメモリセル、例えば
Ｑ２１、Ｑ３１、Ｑ４１、Ｑ５１のソース同士及びドレ
イン同士を共通に配置して高集積化を図っている。すな
わち、メモリセルＱ２１、Ｑ３１のソースが共通接続さ
れており、他の行に配置されているメモリセルＱ２２、
Ｑ３２のソース、メモリセルＱ２ｎ，Ｑ３ｎのソースも
それぞれ共通接続され、それら共通ソースがさらにソー
ス電圧供給ラインＳ１に共通接続される。図１に示され
る例では夫々のソース電圧供給ラインＳ１，Ｓ２を共有
するメモリセルが一括消去ブロックの最小単位とされ
る。

【０００５】

【発明が解決しようとする課題】本発明者は、フラッシ
ュメモリの全て、あるいはブロックの一部を一括して消
去する場合、次の問題が生ずることを見いだした。即
ち、メモリセルの偶数行と奇数行で消去特性がばらつ
き、安定な読出し動作をすることができない。すなわ
ち、図１においてメモリセルの偶数行Ａ２，Ａ４…と奇
数行Ａ３，Ａ５…で消去特性がばらつくというものであ
る。尚、本明細書において行方向とはフラッシュメモリ
セルのゲートが結合されるワード線の延在方向を意味す
る。

【０００６】図３にその原理を示す。同図の（Ａ）には
図１に示されるメモリセルＱ２１とＱ３１のようなソー
ス線を共有する２つのメモリセルＡ，Ａ′のレイアウト
平面図が示され、（Ｂ）にはＸ−Ｘ矢視断面図が示され
る。図３において、消去時にソース側トンネル領域に印
加される電圧は、それぞれ Ｖs−Ｖfg ≒｛Ｖs・（Ｃ1 ＋Ｃd ）／Ｃt ｝＋（Ｑ ／Ｃt ）…（１） Ｖs−Ｖfg′≒｛Ｖs・（Ｃ1′＋Ｃd′）／Ｃt′｝＋（Ｑ′／Ｃt′）…（２） ここで、Ｃt＝Ｃ1＋Ｃs＋Ｃd，Ｃt′＝Ｃ1′＋Ｃs′＋
Ｃd′，Ｑ，Ｑ′は、メモリセルＡ，Ａ′に蓄積されて
いる電荷量を示す。簡単の為、Ｃ1＝Ｃ1′，Ｃd＝Ｃ
d′，Ｑ＝Ｑ′＝０とすると、 Ｖs−Ｖfg ≒Ｖs・（Ｃ1＋Ｃd）／（Ｃ1＋Ｃd＋Ｃs ）…（３） Ｖs−Ｖfg′≒Ｖs・（Ｃ1＋Ｃd）／（Ｃ1＋Ｃd＋Ｃs′）…（４） になる。図３の（Ａ）に示されるように、メモリセルの
ソースＳＲＣに対応されるソース線ＳＬは、半導体プロ
セスの性質上コーナー部分で丸みを生ずる。このとき、
図中実線で示されるように、ソース線ＳＬがメモリセル
ＡとメモリセルＡ′との夫々のワード線ＷＬの中央に位
置する場合は、ソースカップリング容量ＣsとＣs′は等
しい。この場合上式（３）及び（４）より、メモリセル
ＡとメモリセルＡ′のソース側トンネル領域に印加され
る電圧は等しいので、消去特性はメモリセルＡとメモリ
セルＡ′とで等しくなる。一方、ワード線ＷＬ（浮遊ゲ
ートＦＬＧ）とソース線ＳＬとの間で、ホトマスクなど
の合わせずれが生じて、ソース線ＳＬの配置が図３の点
線の状態になった場合、メモリセルＡのソースカップリ
ング容量ＣsとメモリセルＡ′のソースカップリング容
量Ｃsは、Ｃs＞Ｃs′の関係となる。この場合、上式
（３）及び（４）より、Ｖs−Ｖfg＜Ｖs−Ｖfg′とな
り、メモリセルＡ′の消去特性は、メモリセルＡの消去
特性より早くなる。尚、メモリセルのコントロールゲー
トＣＴＧ，層間絶縁膜，及び浮遊ゲートＦＬＧはホトレ
ジストなどをマスクとしてドライエッチングにより自己
整合的に形成することができる。

【０００７】図４には、ワード線ＷＬとソース線ＳＬと
の間隔に消去特性が依存することを証明する実測データ
が示される、このデータからも明らかなように、ワード
線ＷＬとソース線ＳＬとの距離が大きいほど所定の消去
状態を得るまでの時間が短くなる。換言すれば、ソース
線ＳＬが図３の破線で示される配置を採るときに一括消
去を行うと、メモリセルＡのしきい値電圧は高く、メモ
リセルＡ′のしきい値は低くなる。このようなしきい値
電圧のばらつきがあるとき、しきい値電圧が低いとメモ
リセルがノーマリ・オンになる可能性が高くなり、致命
的な欠陥となる。また、逆にしきい値電圧が高いと電源
電圧が低くなった場合、メモリセルがアクセスできなく
なるという問題がある。メモリセルアレイにおけるこの
ような偶数行と奇数行での消去特性のばらつきをレイア
ウト的な手段で解消しようとする場合には、ソース線を
共有する隣接メモリセルのソースカップリング容量のば
らつきを実質的に無視できるようにワード線の間隔を広
げることができるが、その場合にはメモリセルの集積度
の低下若しくはチップの大型化を覚悟しなければならな
い。

【０００８】本発明の目的は、ソース線を共有する隣接
メモリセルのソースカップリング容量にばらつきがあっ
ても、メモリセルの消去特性を安定化若しくはそろえる
ことができるフラッシュメモリを提供することにある。
本発明の別の目的はメモリセルの集積度の低下若しくは
チップの大型化を招くことなくメモリセルの消去特性を
安定化若しくはそろえることができるフラッシュメモリ
を提供することにある。本発明のさらに別の目的は、低
電源電圧化にも容易に対応できるフラッシュメモリを提
供することにある。本発明の前記並びにその他の目的と
新規な特徴は本明細書の記述及び添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、ソースを共有する一対のフラッ
シュメモリセルの該一対の一方のメモリセルのみ消去し
てから他方のメモリセルを消去する。メモリセルアレイ
全体又は一括消去対象ブロックからみれば、まず偶数行
（または奇数行）のフラッシュメモリセルを消去し、次
に奇数行（または偶数行）のフラッシュメモリセルを消
去する。換言すれば、偶数行を消去中、奇数行には消去
防止電圧を印加し、奇数行を消去中、偶数行には消去防
止電圧を印加する。

【００１１】前記メモリセルアレイの中をソース線を共
通接続したブロックに分けることができる。このとき、
メモリセルアレイの全面消去に際して消去のばらつきを
さらに低減するには、メモリセルアレイの全面を順次ブ
ロック単位で偶数、奇数行毎に消去するとよい。また、
フラッシュメモリに格納すべき情報がプログラム、デー
タテーブル、制御データなど複数種類に亘ることを考慮
すると、選択されたブロックだけに対して偶数、奇数行
毎に消去することが望ましい。

【００１２】そのようなフラッシュメモリをマイクロコ
ンピュータのようなデータプロセッサに内蔵する場合
に、上記偶数，奇数行単位での消去動作の専用制御回路
を小さくするには、斯る制御を中央処理装置を利用して
実現することが望ましい。

【００１３】

【作用】上記した手段によれば、ソースを共有する一対
のフラッシュメモリセルにおいて、片方ずつ２回に分け
て消去することは、前記一対のメモリセル間におけるソ
ースと浮遊ゲート間の容量結合比の相違が無視でき、ソ
ースを共有する一対のフラッシュメモリセルは夫々格別
に最適な消去状態を得る。このことがメモリセルアレイ
全体における消去特性を均一化若しくは安定化する。消
去後のしきい値電圧のばらつきを小さくできることは、
書込み状態におけるしきい値電圧を比較的低く設定する
ことを可能にし、このことが、読み出し時のメモリ電流
を大きく採れるようにして、フラッシュメモリの低電圧
読出し動作を可能に作用する。さらに、ワード線とソー
ス線との間隔を狭めても上記により消去状態を均一化若
しくは安定化できるので、このことがフラッシュメモリ
セルサイズの小型化若しくはチップサイズの小型化を可
能に働く。

【００１４】

【実施例】本発明の実施例を以下の項目にしたがって順
次説明する。 〔１〕消去特性の偶奇性阻止の原理 〔２〕全面一括消去タイプのフラッシュメモリの実施例 〔３〕偶数・奇数ワード線単位での消去制御 〔４〕ブロック単位での一括消去タイプのフラッシュメ
モリ 〔５〕ブロックの選択的な一括消去タイプのフラッシュ
メモリ 〔６〕フラッシュメモリ内蔵マイクロコンピュータ

【００１５】〔１〕消去特性の偶奇性阻止の原理

【００１６】図５はフラッシュメモリセルを用いたメモ
リセルアレイの構成原理が示される。同図には代表的に
４個のメモリセルＱ１乃至Ｑ４が示される。Ｘ，Ｙ方向
にマトリクス配置されたメモリセルにおいて、同じ行に
配置されたメモリセルＱ１，Ｑ２（Ｑ３，Ｑ４）のコン
トロールゲート（メモリセルの選択ゲート）は、それぞ
れ対応するワード線ＷＬ１（ＷＬ２）に接続され、同じ
列に配置されたメモリセルＱ１，Ｑ３（Ｑ２，Ｑ４）の
ドレイン（メモリセルの入出力ノード）は、それぞれ対
応するデータ線ＤＬ１（ＤＬ２）に共通接続されてい
る。上記メモリセルＱ１，Ｑ３（Ｑ２，Ｑ４）のソース
はソース線ＳＬに共通接続される。便宜上ワード線ＷＬ
１方向を偶数行、ワード線ＷＬ２方向を奇数行とする。

【００１７】図６にはメモリセルに対する消去動作及び
書込み動作のための正電圧使用時の電圧条件の一例が示
される。同図においてメモリ素子はメモリセルを意味
し、ゲートはメモリセルの選択ゲートとしてのコントロ
ールゲートを意味する。同図においてソース線を共有す
るメモリセルの偶数行，奇数行単位で消去を行うには、
消去すべきメモリセルのゲートには０Ｖが印加されて消
去に必要な高電界が形成され、消去を抑止すべきメモリ
セルのゲートには６Ｖが印加される。図７にはメモリセ
ルに対する消去動作及び書込み動作のための正負電圧使
用時の電圧条件の一例が示される。同図においてソース
線を共有するメモリセルの偶数行，奇数行単位で消去を
行うには、消去すべきメモリセルのゲートには−１０Ｖ
が印加されて消去に必要な高電界が形成され、消去を抑
止すべきメモリセルのゲートには０Ｖが印加される。し
たがって、ソース線を共有する一括消去可能なブロック
において、偶数行，奇数行単位でゲート電圧を制御する
ことによって、偶数行，奇数行単位での一括消去が可能
にされる。そのような制御の詳細については後述する
が、消去対象が偶数行か奇数行かの指示は、モード信
号、アドレス信号の所定ビット、或はフラッシュメモリ
の制御論理回路で一定の順番に従って指示することがで
き、例えばその指示を受けてワードドライバ回路の電源
を１２Ｖのような消去電圧と６Ｖのような消去阻止電圧
に切り替えるようにすればよい。

【００１８】図５の構成が適用された前記図１にしたが
って偶数行，奇数行単位での一括消去の動作をさらに説
明する。

【００１９】ソースを共用する１対のメモリセルＱ２
１，Ｑ３１と他の１対のメモリセルＱ２２，Ｑ３２及び
Ｑ２ｎ，Ｑ３ｎの共通のソース電圧供給ラインＳ１に対
して、ワード線Ａ２の行のメモリセル（Ｑ２１，Ｑ２２
…Ｑ２ｎ）のデータを消去する場合、まず、ワード線Ａ
２を０Ｖ、ドレイン電圧供給端子１〜ｎをオープンと
し、ソース電圧供給ラインＳ１に１２Ｖを印加する。一
方、ソース電圧供給ラインＳ１に対して、ワード線Ａ３
の行のメモリセル（Ｑ３１，Ｑ３２…Ｑ３ｎ）を非選択
とするため、ワード線に上記消去電圧１２Ｖの約半分の
６Ｖを印加する。このような電圧関係により、ワード線
Ａ２の行のメモリセルのデータが消去される。

【００２０】また、ソース電圧供給ラインＳ２に対して
ワード線Ａ４の行のメモリセルのデータの消去も上記と
同様な電圧関係で、かつワード線Ａ２の行のメモリセル
のデータを消去する場合と同時に行うことができる。

【００２１】次にワード線Ａ３の行のメモリセルのデー
タを消去する場合、まず、ワード線Ａ３を０Ｖ、ドレイ
ン電圧供給端子１〜ｎをオープンとし、ソース電圧供給
ラインＳ１に１２Ｖを印加する。一方、ソース電圧供給
ラインＳ１に対して、ワード線Ａ２の行のメモリセルは
非選択とするため、ワード線Ａ２に６Ｖを印加する。こ
のような電圧関係により、ワード線Ａ３の行のメモリセ
ルのデータが消去される。また、ソース電圧供給ライン
Ｓ２に対してワード線Ａ５の行のメモリセルのデータの
消去も上記と同様な電圧関係で、かつワード線Ａ３の行
のメモリセルのデータを消去する場合と同時に行うこと
ができる。

【００２２】上記のようにワード線Ａ２，Ａ４…の偶数
行のメモリセルを消去し、その後、ワード線Ａ３，Ａ５
…の奇数行のメモリセルを消去する。メモリセルアレイ
の全メモリセルを消去する場合は偶数行のメモリセルと
奇数行のメモリセルに分けて２回で消去することもでき
る。

【００２３】次に図８に基づきフラッシュメモリセルの
消去アルゴリズムを説明する。ここで説明する消去アル
ゴリズムは、図１の構成に対応され、１本のソース線に
は２行分のメモリセルのソースが結合されている。ま
ず、全メモリセルに対して、同一のデータを書込むプレ
ライトが行われる。このプレライトの処理は、消去前の
フローティングゲート内の電荷量を全ビット均一にし
て、消去状態を均一化するために行われる。次にメモリ
セルアレイの偶数行を消去する為のアドレスが設定が行
われる。そして、偶数行のメモリセルデータの消去動作
が行われる。この消去動作における消去時間は、１回で
消去動作を完結することができる時間に比べて短い時間
とされている。係る消去動作が行われた後、偶数行先頭
アドレスでのベリファイが行われる。実際には、消去し
過ぎによってメモリセルのしきい値電圧が負の値になっ
てしまうような過消去を防止するために、１回毎にベリ
ファイを行いながら１０ｍｓｅｃというような短時間づ
つ徐々に消去がくり返し行われていく。ベリファイがＹ
ＥＳとなるまで消去動作が繰返され、ＹＥＳとなれば次
の偶数行アドレスに処理が移る。そして偶数行最終アド
レスのベリファイがＹＥＳとなるまで上記消去動作とベ
リファイ動作が繰り返される。偶数行の消去を行った
後、奇数行を消去する為のアドレス設定が行われる。奇
数行のメモリセルデータの消去動作を行った後、奇数行
先頭アドレスでのベリファイを行う。ベリファイがＹＥ
Ｓとなるまで消去動作を繰返し、ＹＥＳとなれば次の奇
数行アドレスに移る。そして奇数行最終アドレスのベリ
ファイがＹＥＳとなるまで上記消去動作が繰り返される
ことにより全ビットの消去が完了する。尚、上記アルゴ
リズムは、１本のソース線を共有するメモリセルの行数
が何行であっても同様に適用することができる。

【００２４】〔２〕全面一括消去タイプのフラッシュメ
モリの実施例

【００２５】図９には本発明が適用されたフラッシュメ
モリの一実施例のブロック図が示されている。この実施
例のフラッシュメモリＦＭＲＹは、特に制限されない
が、プログラムや固定データ等を格納するためのメモリ
として利用される。

【００２６】図９において、この実施例のフラッシュメ
モリＦＭＲＹは、メモリセルアレイＭＡＲＹがその大半
の面積を占めて、単結晶シリコンのような１個の半導体
基板に形成される。メモリセルアレイＭＡＲＹは、同図
の水平方向に配置されるｍ＋１本のワード線と、垂直方
向に配置されるｎ＋１本のビット線と、これらワード線
及びビット線の交点にマトリクス配置された（ｍ＋１）
×（ｎ＋１）個の不揮発性のフラッシュメモリセル（以
下単にメモリセルとも記す）とを含む。

【００２７】前記夫々のメモリセルは上記２層ゲート構
造の絶縁ゲート型電界効果トランジスタによって構成さ
れ、メモリセルのソースは、共通のＮ型拡散層によって
形成され、所定のアルミニウム配線層からなるソース線
を介して、ソーススイッチＳＳに結合される。メモリセ
ルアレイＭＡＲＹを構成するワード線は、Ｘアドレスデ
コーダＸＤの出力に結合され、選択的に選択状態とされ
る。ＸアドレスデコーダＸＤには、Ｘアドレスバッファ
ＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが
供給され、タイミング発生回路ＴＧから内部制御信号Ｗ
Ｃ，ＡＥ及びＢＥが供給される。また、ソーススイッチ
ＳＳには、タイミング発生回路ＴＧから内部制御信号Ａ
Ｅ及びＢＥが供給される。ＸアドレスバッファＸＢに
は、アドレス入力端子を介して外部アドレス信号ＡＸ０
〜ＡＸｉが供給される。

【００２８】ここで、内部制御信号ＷＣは、フラッシュ
メモリが書込みモードで選択状態とされるとき選択的に
電源電圧Ｖｃｃのようなハイレベルとされる。また、内
部制御信号ＡＥは、フラッシュメモリが偶数行の消去モ
ードで選択状態とされるとき選択的にハイレベルとさ
れ、内部制御信号ＢＥは、フラッシュメモリが奇数行の
消去モードで選択状態とされるとき選択的にハイレベル
とされる。タイミング発生回路ＴＧには外部制御信号と
してチップイネーブル信号ＣＥＢ、ライトイネーブル信
号ＷＥＢ、及びアウトプットイネーブル信号ＯＥＢが供
給される。フラッシュメモリにおける消去・書込み、読
出しなどの動作モードはそれら信号レベルの組合せにし
たがって決定され、それに応じた内部制御信号がタイミ
ング活性回路ＴＧからフラッシュメモリＦＭＲＹの各部
に供給される。

【００２９】ＸアドレスバッファＸＢは、アドレス入力
端子を介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉ
を取り込んで保持するとともに、これらのＸアドレス信
号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成して、Ｘ
アドレスデコーダＸＤに供給する。Ｘアドレスデコーダ
ＸＤは、ＸアドレスバッファＸＢから供給される内部ア
ドレス信号Ｘ０〜Ｘｉをデコードして、メモリセルアレ
イＭＡＲＹの対応するワード線を選択的にハイレベルの
選択状態とする。この実施例において、ワード線の非選
択レベルは、０Ｖすなわち接地電位Ｖｓｓとされる。ま
た、ワード線の選択レベルは、フラッシュメモリが書込
みモードとされ内部制御信号ＷＣがハイレベルとされる
とき、＋１２Ｖのような電源電圧Ｖｐｐとされる。フラ
ッシュメモリが読出しモードとされ内部制御信号ＷＣが
ロウレベルとされるとき、＋５Ｖのような電源電圧Ｖｃ
ｃとされる。フラッシュメモリが偶数行の消去モードと
され内部制御信号ＡＥがハイレベル，ＢＥがロウレベル
とされるとき、偶数行のワード線は接地電位Ｖｓｓとし
ての０Ｖのような消去電圧、奇数行のワード線は６
（Ｖ）のような消去防止電圧が印加される。フラッシュ
メモリが奇数行の消去モードとされ内部制御信号ＡＥが
ローレベル，ＢＥがハイレベルとされるとき、奇数行の
ワード線は接地電位Ｖｓｓとしての０Ｖのような消去電
圧、偶数行のワード線は６（Ｖ）のような消去防止電圧
が印加される。そのようなワード線駆動用電圧Ｖｐｐ１
は、電圧発生回路ＶＧＥＮにて形成される。

【００３０】一方、ソーススイッチＳＳは、内部制御信
号ＡＥ又はＢＥがハイレベルとされるとき、ソースに電
源電圧Ｖｐｐすなわち＋１２Ｖのような比較的高電位の
ソース電圧を選択的に供給する。フラッシュメモリが書
込み又は読出しモードとされるとき、あるいは消去モー
ドにおいて消去が指定されないブロックには、接地電位
Ｖｓｓのような低電位のソース電圧が供給される。

【００３１】前記メモリセルアレイＭＡＲＹを構成する
ｎ＋１本のビット線は、ＹスイッチＹＳに結合され、さ
らにアドレスで指定される８本がこのＹスイッチＹＳを
介して選択的に共通データ線ＣＤ０からＣＤ７に接続さ
れる。ＹスイッチＹＳには、ＹアドレスデコーダＹＤか
らビット線選択信号が供給される。また、Ｙアドレスデ
コーダＹＤには、ＹアドレスバッファＹＢからｊ＋１ビ
ットの内部アドレス信号Ｙ０〜Ｙｊが供給され、Ｙアド
レスバッファＹＢには、アドレス入力端子を介して外部
Ｙアドレス信号ＡＹ０〜ＡＹｊが供給される。Ｙアドレ
スバッファＹＢは、アドレス入力端子を介して供給され
る外部Ｙアドレス信号ＡＹ０〜ＡＹｊを取り込んで保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｊを形成して、Ｙアドレスデコーダ
ＹＤに供給する。ＹアドレスデコーダＹＤは、Ｙアドレ
スバッファＹＢから供給される内部アドレス信号Ｙ０〜
Ｙｊをデコードして、対応するビット線選択信号を選択
的にハイレベルとする。ＹスイッチＹＳは、メモリセル
アレイＭＡＲＹの各ビット線に対応して設けられるｎ個
のスイッチＭＯＳＦＥＴを含む。これらのスイッチＭＯ
ＳＦＥＴは、ビット線選択信号が選択的にハイレベルと
されることで８個ずつ選択的にオン状態となり、メモリ
セルアレイＭＡＲＹの対応する８本のビット線と共通デ
ータ線ＣＤ０〜ＣＤ７とを選択的に接続状態とする。

【００３２】共通データ線ＣＤ０〜ＣＤ７は、リードラ
イト回路ＲＷの対応する単位回路に結合される。リード
ライト回路ＲＷは、共通データ線ＣＤ０〜ＣＤ７に対応
して設けられる８個の単位回路を含む。各単位回路は、
それぞれ１個のライトアンプ及びリードアンプを含む。
リードライト回路ＲＷの各単位回路を構成するライトア
ンプは、フラッシュメモリが書込みモードとされ内部制
御信号ＷＣがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各ライトアンプ
は、対応するデータ入出力端子Ｄ０〜Ｄ７を介して供給
される書込みデータをもとに所定の書込み信号を形成
し、共通データ線ＣＤ０〜ＣＤ７を介してメモリセルア
レイＭＡＲＹの選択された８個のメモリセルに書き込
む。なお、リードライト回路ＲＷから共通データ線ＣＤ
０〜ＣＤ７を介して選択されたメモリセルに与えられる
書込み信号のハイレベルは、電源電圧Ｖｐｐを降圧した
電圧、例えば＋６Ｖとされ、そのロウレベルは、接地電
位Ｖｓｓすなわち０Ｖとされる。一方、リードライト回
路ＲＷの各単位回路を構成するリードアンプは、フラッ
シュメモリが読出しモードとされるとき選択的に動作状
態とされ、メモリセルアレイＭＡＲＹの選択された８個
のメモリセルから共通データ線ＣＤ０〜ＣＤ７を介して
出力される読出し信号を増幅し、データ入出力端子Ｄ０
〜Ｄ７を介して出力する。このとき、リードアンプは、
メモリセルアレイＭＡＲＹの選択されたメモリセルに対
して、＋１Ｖのような所定のバイアス電圧を与える。

【００３３】図１０には図９のフラッシュメモリにおけ
るメモリセルアレイＭＡＲＹの回路図が示される。同図
においてＭＣはメモリセル、Ｗ０〜Ｗｍはワード線、Ｂ
０〜Ｂｎはビット線、ＳＬはソース線である。特に制限
されないが、各ソース線は、縦８列分のメモリセルＭＣ
単位で設けられる。図の縦方向に延在されるソース線は
アルミニウムによって構成され、当該アルミニウムのソ
ース線に横方向から接続されるソース線は拡散層にて構
成される。前記夫々のソース線ＳＬの電圧は全て同じ様
に制御される。すなわち、本実施例のフラッシュメモリ
における消去はメモリセルアレイＭＡＲＹに対する偶
数、奇数ワード毎の全面一括消去とされる。

【００３４】図１１の（Ａ），（Ｂ）には前記電圧発生
回路ＶＧＥＮの一例回路図が示される。同図（Ａ）に示
される回路は、１２Ｖのような高電圧Ｖｐｐを抵抗分圧
して得られる電圧でＭＯＳ抵抗をバイアスして６Ｖのよ
うな消去阻止電圧を形成し、この消去阻止電圧、高電圧
Ｖｐｐ、電源電圧Ｖｃｃを、スイッチＳＷで排他的に選
択し、これをワード線駆動用電圧Ｖｐｐ１として出力す
る。図１１の（Ｂ）はチャージポンプ回路を利用して電
源電圧Ｖｃｃを昇圧することによって前記同様のワード
線駆動用電圧Ｖｐｐ１を形成する回路である。図１１に
おけるスイッチＳＷは、前記タイミング発生回路ＴＧの
出力制御信号に基づいて形成された制御信号でスイッチ
制御され、内部動作モードに応じた電圧レベルを選択す
る。

【００３５】〔３〕偶数・奇数ワード線単位での消去制
御

【００３６】ここで、偶数・奇数番目のワード線単位で
の消去の一例を説明する。図１２には前記Ｘアドレスデ
コーダＸＤの一例が示される。同図にはワード線２本分
に対応される構成が代表的に示される。Ｘアドレス信号
Ｘ０〜Ｘｉはプリデコード論理ＰＤＥＣとその出力をデ
コードするデコード論理ＤＥＣと、プリデコード論理Ｐ
ＤＥＣの所定の出力とデコード論理ＤＥＣの所定の出力
を受ける複数個（ワード線本数分）のノアゲートＮＯＲ
と、ノアゲートＮＯＲの出力に基づいてワード線を駆動
する駆動部ＤＲＶから成る。プリデコード論理ＰＤＥＣ
及びデコード論理ＤＥＣは５Ｖ系のような電源電圧Ｖｃ
ｃで動作される。駆動部ＤＲＶは前記電圧Ｖｐｐ１のよ
うな電圧で駆動される高圧駆動系とされる。Ｍ１は５Ｖ
系と高圧系を分離するため高耐圧Ｎチャンネル型ＭＯＳ
トランジスタである。ノアーゲートＮＯＲの出力がハイ
レベルのとき、対応するワード線はトランジスタＭ２を
介して０Ｖのような接地電位Ｖｓｓに駆動される。ノア
ーゲートＮＯＲの出力がローレベルのとき、対応するワ
ード線はトランジスタＭ３を介して電圧Ｖｐｐ１に駆動
される。

【００３７】デコード論理ＤＥＣの出力は、選択すべき
ワード線に対応される信号がローレベルにされる。読出
しモード及び書込みモードではアドレス信号ＡＸ０〜Ａ
Ｘｉに対応される一つの出力信号がローレベルにされ
る。消去モードでは全ての出力信号がローレベルにされ
る。プリデコード論理ＰＤＥＣからノアゲートＮＯＲに
供給される信号は、特に制限されないが、アドレスビッ
トＡＸｉに対応される内部相補アドレス信号Ｘｉ，Ｘｉ
＊（記号＊はそれが付されていない信号に対してレベル
反転若しくは位相反転を意味する）とされる。アドレス
ビットＡＸｉは、メモリセルの一括消去に際して偶数番
目のワード線（偶数ワード線）を一括消去するか奇数番
目のワード線（奇数ワード線）を一括消去するかを指示
するビットとみなされる。したがって、消去モードにお
いて信号Ｘｉがローレベルで信号Ｘｉ＊がハイレベルの
ときは、偶数ワード線が０Ｖ、奇数ワード線がＶｐｐ１
に駆動され、メモリセルアレイＭＡＲＹの偶数ワード線
のメモリセルが消去可能にされ、メモリセルアレイＭＡ
ＲＹの奇数ワード線のメモリセルは消去が阻止される。
一方信号Ｘｉがハイレベルで信号Ｘｉ＊がローレベルの
ときは、偶数ワード線がＶｐｐ１、奇数ワード線が０Ｖ
に駆動され、メモリセルアレイＭＡＲＹの奇数ワード線
のメモリセルが消去可能にされ、メモリセルアレイＭＡ
ＲＹの偶数ワード線のメモリセルは消去が阻止される。
尚、消去モードにおいて電圧Ｖｐｐ１は６Ｖのような消
去阻止電圧にされている。

【００３８】以上のような制御に基づく消去ベリファイ
のアルゴリズムを図８に基づいて説明する。先ず、外部
から消去制御信号をラッチして内部に取り込む。次に、
プレライトを行う。プレライトは消去後におけるメモリ
セルのしきい値電圧を収束させて揃えるために行われ
る。プレライト終了後、偶数行の消去／ベリファイのシ
ーケンスに移る。まず、偶数行のアドレス設定が行わ
れ、偶数行の消去が行われる。このとき奇数行のワード
線には、６Ｖのような消去防止電圧にされている電圧Ｖ
ｐｐ１が印加されている。最初のアドレスに対して読出
し（ベリファイ）を行う。メモリセルのしきい値電圧が
消去状態にされていれば次の偶数行のアドレスの読出し
を行う。消去が不十分なビットが見つかるまで消去／ベ
リファイのシーケンスを繰り返す。消去が不十分なビッ
トにあたれば、また一定時間消去をし、同じアドレスか
ら読出しを行う。以上を偶数行の最終アドレスに到達す
るまで繰り返す。次に、奇数行の消去／ベリファイのシ
ーケンスに移る。このとき偶数行には、消去防止電圧が
印加される。

【００３９】〔４〕ブロック単位での一括消去タイプの
フラッシュメモリ

【００４０】図１３にはブロック単位での一括消去タイ
プのフラッシュメモリにおけるメモリアレイＭＡＲＹが
示される。図においてメモリセルアレイＭＡＲＹは一括
消去単位としてのブロックに１６分割されている。１６
個のブロックＢＬ１〜ＢＬ１６は、夫々一括消去単位で
あるから、ソース線は各ブロックＢＬ１〜ＢＫ１６毎に
分離されている。図に代表的に示されたＳ１Ａ，Ｓ１Ｂ
は相互に接続されたブロックＢＬ１のソース線であり、
Ｓ１６Ａ，Ｓ１６Ｂは相互に接続されたブロックＢＬ１
６のソース線である。

【００４１】斯るブロック分割を行った場合には、ブロ
ック単位で順次消去を行うことができる。このときのメ
モリセルアレイＭＡＲＹの全面消去の手順は図１４に示
される通りであり、ブロック単位で偶数ワード線と奇数
ワード線に分けてブロック単位での一括消去が行われ
る。すなわち、プレライトを行った後、第１ブロックＢ
Ｌ１の偶数行の消去を行う。このとき、第１ブロックＢ
Ｌ１の奇数行及び他のブロックには、消去防止電圧が印
加される。第１ブロックＢＬ１の偶数行の消去が終了し
た後は、第１ブロックＢＬ１の奇数行の消去を行う。こ
のとき、第１ブロックＢＬ１の偶数行、及び他のブロッ
クＢＬ２〜ＢＬ１６には消去防止電圧が印加される。第
１ブロックＢＬ１の消去が行われた後は、第２ブロック
ＢＬ２の偶数行の消去を行い、以下同様の処理をブロッ
クＢＬ１６まで繰り返す。この説明では、第１ブロック
ＢＬ１から順次ブロック単位で消去を行っているが、各
ブロックの偶数行の消去を同時にスタートし、消去が終
わったブロックから、待機又は奇数行の消去をスタート
すると、消去時間の短縮を図ることができる。メモリセ
ルアレイＭＡＲＹをブロックに分割して消去することに
より、全面一括消去に比べて消去のばらつきを低減する
ことが可能になる。ブロック単位での全面消去におい
て、上記のように最初からブロック単位で行わずに、最
初は全てのブロックをまとめて一定時間消去動作を行
い、その後でブロック単位に偶数ワード線と奇数ワード
線に分けて消去を行ってもよい。これにより、上記手法
よりも一括消去の能率を一層向上させることができる。

【００４２】〔５〕ブロックの選択的な一括消去タイプ
のフラッシュメモリ

【００４３】図１５には所望のブロックを選択してこれ
を一括消去可能なフラッシュメモリの実施例が示され
る。この場合のメモリセルアレイＭＡＲＹの構成は、各
ブロックの記憶容量の点を除いて図１３と同様に構成さ
れる。すなわち、ブロックＢＬ１〜ＢＬ６は比較的小さ
なブロックとされ、ブロックＢＬ７〜ＢＬ１６は比較的
大きなブロックとされる。各ブロックのメモリセルのソ
ースは、共通のＮ型拡散層によって、しかも他のブロッ
クを構成するメモリセルのソースとは独立して形成さ
れ、所定のアルミニウム配線層からなるソース線Ｓ１
Ａ，Ｓ１Ｂ乃至Ｓ１６Ａ，Ｓ１６Ｂを介してソーススイ
ッチＳＳに結合される。したがって、夫々のブロックに
は、対応するソース線を介して異なるソース電圧を選択
的に供給でき、これによって記憶データの消去・書込み
即ち書換えをブロック単位で行うことができる。ブロッ
クＢＬ１を消去する場合、ソーススイッチＳＳにより、
ソース線Ｓ１Ａ及びＳ１Ｂを＋１２Ｖとし、非選択ブロ
ックのソース線は接地電位Ｖｓｓしておく。このとき、
選択ブロックは、偶数行を消去した後、奇数行の消去を
行う。尚、消去ブロックの選択は、アドレス信号Ｘ０〜
Ｘｉの所定の４ビットにてソーススイッチＳＳが行う。

【００４４】〔６〕フラッシュメモリ内蔵マイクロコン
ピュータ

【００４５】図１６には上記フラッシュメモリを内蔵し
たマイクロコンピュータの実施例ブロック図が示され
る。同図に示されるマイクロコンピュータＭＣＵは、中
央処理装置ＣＰＵ、フラッシュメモリＦＭＲＹ、シリア
ル・コミュニケーション・インタフェースＳＣＩ、制御
回路ＣＯＮＴ、及びランダム・アクセス・メモリＲＡ
Ｍ、１６ビット・インテグレーテッド・タイマ・パルス
ユニットＩＰＵと、ウォッチドッグタイマＷＤＴＭＲを
備える。また、入出力回路に相当するものとして、ポー
トＰＯＲＴ１乃至ＰＯＲＴ１２を備える。更にその他の
機能ブロックとして、クロック発振器ＣＰＧ、割り込み
コントローラＩＲＣＯＮＴ、アナログ・ディジタル変換
器ＡＤＣ、及びウェートステートコントローラＷＳＣＯ
ＮＴが設けられている。前記中央処理装置ＣＰＵ、フラ
ッシュメモリＦＭＲＹ、ランダム・アクセス・メモリＲ
ＡＭ、及び１６ビット・インテグレーテッド・タイマ・
パルスユニットＩＰＵは、アドレスバスＡＢＵＳ、下位
データバスＬＤＢＵＳ（例えば８ビット）、及び上位デ
ータバスＨＤＢＵＳ（例えば８ビット）に接続される。
前記シリアル・コミュニケーション・インタフェースＳ
ＣＩ、ウォッチドッグタイマＷＤＴＭＲ、割り込みコン
トローラＩＲＣＯＮＴ、アナログ・ディジタル変換器Ａ
ＤＣ、ウェートステートコントローラＷＳＣＯＮＴ、及
びポートＰＯＲＴ１乃至ＰＯＲＴ１２は、アドレスバス
ＡＢＵＳ、及び上位データバスＨＤＢＵＳに接続され
る。上記フラッシュメモリＦＭＲＹは、特に制限されな
いが、プログラムや固定データ等を格納するために利用
される。図１６に示される各ブロックを構成する回路素
子は、マイクロコンピュータを構成する図示されない他
の回路素子とともに、単結晶シリコンのような１個の半
導体基板上に形成される。

【００４６】図１６において、Ｖｐｐはフラッシュメモ
リＦＭＲＹの書換え用高電圧である。ＥＸＴＡＬ及びＸ
ＴＡＬはマイクロコンピュータのチップに外付けされる
図示しない振動子から前記クロック発振器ＣＰＧに与え
られる信号である。φはクロック発振器ＣＰＧから外部
に出力される同期クロック信号である。ＭＤ０乃至ＭＤ
２はマイクロコンピュータの動作モードを設定するため
に制御回路ＣＯＮＴに供給されるモード信号である。Ｒ
ＥＳ＊はリセット信号、ＳＴＢＹ＊はスタンバイ信号で
あり、中央処理装置ＣＰＵ並びにその他の回路ブロック
に供給される。ＮＭＩはノン・マスカブル・インタラプ
ト信号であり、マスク不可能な割り込みを前記割り込み
コントローラＩＣＯＮＴに与える。図示しないその他の
割り込み信号はポートＰＯＲＴ８，ＰＯＲＴ９を介して
割り込みコントローラＩＣＯＮＴに与えられる。ＡＳ＊
は外部に出力されるアドレス信号の有効性を示すアドレ
スストローブ信号、ＲＤ＊はリードサイクルであること
を外部に通知するリード信号、ＨＷＲ＊は上位８ビット
のライトサイクルであることを外部に通知するアッパー
バイト・ライト信号、ＬＷＲ＊は下位８ビットのライト
サイクルであることを外部に通知するロアーバイト・ラ
イト信号であり、それらはマイクロコンピュータＭＣＵ
の外部に対するアクセス制御信号とされる。

【００４７】上記実施例の単体フラッシュメモリにおい
ては、消去・書込みの制御をタイミング発生回路で行っ
たが、本実施例のようにマイクロコンピュータに内蔵さ
れる場合には、フラッシュメモリに対する消去・書込み
の制御をＣＰＵのソフトウェアで制御することもでき
る。

【００４８】例えば、図１７には本実施例のマイクロコ
ンピュータのメモリマップが示される。同図においてフ
ラッシュメモリＦＭＲＹの所定の領域には書換え制御プ
ログラムと、転送制御プログラムが予め書き込まれてい
る。中央処理装置ＣＰＵは、書換えモードが指示される
と、転送制御プログラムを実行して書換え制御プログラ
ムをランダム・アクセス・メモリＲＡＭに転送する。転
送終了後、中央処理装置ＣＰＵの処理は、そのランダム
・アクセス・メモリＲＡＭ上の書換え制御プログラムの
実行に分岐され、これによって、フラッシュメモリＦＭ
ＲＹに対する消去並びに書込み（ベリファイを含む）が
繰り返される。前記制御回路ＣＯＮＴは、フラッシュメ
モリにおけるデータの読出し動作、書込み消去のための
各種タイミングや電圧の選択制御などを中央処理装置Ｃ
ＰＵの指示にしたがって行う制御回路である。

【００４９】前記制御回路ＣＯＮＴは、図１８に示すコ
ントロールレジスタＣＲＥＧを備える。コントロールレ
ジスタＣＲＥＧは、それぞれ８ビットのプログラム／イ
レーズ制御レジスタＰＥＲＥＧと、消去ブロック指定レ
ジスタＭＢＲＥＧ１およびＭＢＲＥＧ２によって構成さ
れる。プログラム／イレーズ制御レジスタＰＥＲＥＧに
おいて、Ｖｐｐは書換え用高電圧印加に応じて”１”に
される高電圧印加フラグである。ＥＥビットは偶数行の
消去動作を指示するビットとされ、ＥＯは奇数行の消去
動作を指示するビット、ＥＶＥビットは偶数行の消去に
おけるベリファイ動作の指示ビットとされ、ＥＶＯは奇
数行におけるベリファイ動作の指示ビットとされる。Ｐ
ビットは書込み動作（プログラム動作）の指示ビットと
され、ＰＶビットは書込みにおけるベリファイ動作の指
示ビットとされる。消去ブロック指定レジスタＭＢＲＥ
Ｇ１およびＭＢＲＥＧ２は、それぞれ１６分割されたブ
ロックに含まれる何れのメモリブロックを消去するかを
指定するレジスタであり、例えば”１”は対応メモリブ
ロックの選択を意味し、ビット”０”は対応メモリブロ
ックの非選択を意味する。例えば、消去ブロック指定レ
ジスタＭＢＲＥＧ２の第７ビットが”１”のときは、メ
モリブロックＢＬ１６の消去が指定される。斯るコント
ロールレジスタＣＲＥＧを利用した消去動作では、中央
処理装置ＣＰＵはコントロールレジスタＣＲＥＧへの書
込みと参照を繰返しながら書換え制御プログラムに従っ
た手順で処理を実行する。消去の基本的な手順は上記実
施例と同様であり、先ず中央処理装置ＣＰＵは、前記書
換え制御プログラムにしたがって、消去を行うべきアド
レス範囲のメモリセルに対してプレライトを行う。これ
によって消去前のメモリセルの状態は全て書込み状態に
そろえられる。次いで、消去対象メモリセルに対して、
少しずつ消去を行いながらその都度消去の度合をベリフ
ァイし（イレーズ／ベリファイ）、過消去を防止して消
去動作を完了する。このとき、偶数行ワード線と奇数行
ワード線とを別々に消去する制御はコントロールレジス
タＣＲＥＧのＥＥビットとＥＯビットに従う。例えば、
消去動作が指示されると、中央処理装置ＣＰＵは最初に
ＥＯビットを”１”、ＥＥビットを”０”に初期設定し
て、消去対象ブロックの奇数行ワード線に対して消去・
ベリファイを行い、それが完了した後にＥＯビットを”
０”、ＥＥビットを”１”に書換えて消去対象ブロック
の偶数行ワード線に対して消去・ベリファイを行う。奇
数行ワード線を消去対象とするとき中央処理装置ＣＰＵ
は図１２で説明した信号Ｘｉをハイレベル、Ｘｉ＊をロ
ーレベルにするアドレス信号をフラッシュメモリＦＭＲ
Ｙに供給し、偶数行ワード線を消去対象とするとき前記
信号Ｘｉをローレベル、Ｘｉ＊をハイレベルにするアド
レス信号をフラッシュメモリＦＭＲＹに供給する。尚、
コントロールレジスタＣＲＥＧを用いて消去対象ブロッ
クを指定する場合、図１５に示されるようなソーススイ
ッチＳＳには消去ブロック指定レジスタＭＢＲＥＧ１お
よびＭＢＲＥＧ２の値が供給されて、一括消去ブロック
のソース線に消去用電圧を印加するようにされる。

【００５０】さらに最初のデータ書込み効率を上げるた
めに、ＰＲＯＭライタのような外部装置にマイクロコン
ピュータを接続してフラッシュメモリの消去・書込みを
可能にする場合には、そのようなＰＲＯＭライタによる
書換えモードを前記モード信号ＭＤ０〜ＭＤ２によって
指定できるようにする。例えばそのような書換えモード
が指示されると前記制御回路ＣＯＮＴは、ＰＲＯＭライ
タとインタフェースされるべきＩ／Ｏポートを指定し
て、内蔵フラッシュメモリＦＭＲＹを直接外部のＰＲＯ
Ｍライタでアクセス可能に制御する。このときの書換え
の制御は、例えばＰＲＯＭライターからマイクロコンピ
ュータに書込まれたコマンドを中央処理装置ＣＰＵが解
読することによって前記同様の書換え制御プログラムに
従って実現できる。

【００５１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
偶数ワード線と奇数ワード線とに分けた消去は必ずしも
最初から行わなくてもよい。即ち、過消去防止の観点か
ら段階的な消去及び消去ベリファイを繰り返す消去手順
を採用する性質上、最初の段階では偶数ワード線と奇数
ワード線とを分けずに消去動作を行い、その途中から偶
数ワード線と奇数ワード線とを分けて消去を行う。これ
によれば消去特性のばら付きを抑えつつ一括消去を能率
化できる。

【００５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である単体フ
ラッシュメモリやフラッシュメモリを内蔵するマイクロ
コンピュータに適用した場合について説明したが、その
他のデータプロセッサにも広く適用することができる。
本発明は、少なくともソースを共有した一対のフラッシ
ュメモリセルをマトリクス配置した条件のものに適用で
きる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５４】（１）ソースを共有する一対のフラッシュ
メモリセルにおいて、片方ずつ２回に分けて消去するの
で、前記一対のフラッシュメモリセル間におけるソース
と浮遊ゲート間の容量結合比の相違が無視でき、ソース
を共有する一対のフラッシュメモリセルは夫々格別に最
適な消去状態を得ることができる。これによって、メモ
リセルアレイ全体における消去特性を均一化若しくは安
定化できる。 （２）上記により、消去後のしきい値電圧のばらつきを
小さくできるので、書込み状態におけるしきい値電圧を
比較的低く設定することを可能になり、以って、読み出
し時のメモリ電流を大きく採れ、フラッシュメモリの低
電圧読出し動作への対応が容易になる。 （３）ワード線とソース線との間隔を狭めても上記によ
り消去状態を均一化若しくは安定化できるので、フラッ
シュメモリセルサイズの小型化若しくはチップサイズの
小型化を実現できる。 （４）メモリセルアレイの中をソース線を共通接続した
一括消去単位としてのブロックに分け、メモリセルアレ
イの全面を順次ブロック単位で偶数、奇数行毎に消去す
ることにより、メモリセルアレイの全面消去に際して消
去のばらつきをさらに低減できる。 （５）フラッシュメモリに格納すべき情報がプログラ
ム、データテーブル、制御データなど複数種類に亘るこ
とを考慮すると、選択されたブロックだけに対して偶
数、奇数行毎に消去できることにより、オン・ボード若
しくはシステム上でのフラッシュメモリの使い勝手を向
上させることができる。 （６）マイクロコンピュータのようなデータプロセッサ
に内蔵したフラッシュメモリをに対するその様な偶奇行
単位での消去の制御を中央処理装置とその動作プログラ
ムによって実現することにより、消去のための専用制御
回路を小さくすることができる。

【図面の簡単な説明】

【図１】ソースを共有するフラッシュメモリアレイの概
略を示す回路図である。

【図２】フラッシュメモリセルに対する消去、書込み、
読出しの電圧条件をデバイス構造と共に示す説明図であ
る。

【図３】ソースを共有する２つのフラッシュメモリセル
のレイアウト図及び断面図である。

【図４】消去特性がワード線とソース線の間隔寸法に依
存することを示す説明図である。

【図５】ソースを共有するフラッシュメモリアレイの一
部を示す回路図である。

【図６】正電圧を利用して偶数行と奇数行に分けて消去
及び消去阻止を行うときの電圧条件の一例を示す説明図
である。

【図７】正負電圧を利用して偶数行と奇数行に分けて消
去及び消去阻止を行うときの電圧条件の一例を示す説明
図である。

【図８】消去・ベリファイの処理手順を示す一例フロー
チャートである。

【図９】フラッシュメモリの一実施例ブロック図であ
る。

【図１０】フラッシュメモリのメモリセルアレイの一例
を示す回路図である。

【図１１】ワード線駆動用電圧を形成する電圧発生回路
の説明図である。

【図１２】消去電圧と消去阻止電圧を選択的にワード線
に印加するための回路が適用されたＸアドレスデコーダ
の一例回路図である。

【図１３】一括消去単位としてブロックに分割されたメ
モリセルアレイの一例回路図である。

【図１４】ブロック毎に偶数ワードと奇数ワードを分け
て順次全面消去を行う消去手順の一例を示すフローチャ
ートである。

【図１５】消去ブロックを選択して偶数ワードと奇数ワ
ードを分けてた消去を実現するフラッシュメモリの一例
ブロック図である。

【図１６】フラッシュメモリアを内蔵したマイクロコン
ピュータの一実施例ブロック図である。

【図１７】図１６に示されるマイクロコンピュータの一
例アドレスマップ図である。

【図１８】偶数ワードと奇数ワードを分けた消去をソフ
トウェア制御で実現するときに利用されるコントロール
レジスタの一例構成図である。

【符号の説明】

ＣＴＧ コントロールゲート ＦＬＧ フローティングゲート ＳＲＣ ソース ＤＲＮ ドレイン Ｑ２１〜Ｑ５ｎ フラッシュメモリセル Ａ２〜Ａ５ ワード線 Ｓ１，Ｓ２ ソース線 １〜ｎ ビット線 ＷＬ ワード線 ＳＬ ソース線 Ｃｓ，Ｃｓ′ ソースカップリング容量 Ａ，Ａ′ フラッシュメモリセル ＷＬ１，ＷＬ２ ワード線 ＤＬ１，ＤＬ２ ビット線 Ｑ１〜Ｑ４ フラッシュメモリセル ＭＡＲＹ メモリセルアレイ ＳＳ ソーススイッチ ＴＧ タイミング発生回路 ＶＧＥＮ 電圧発生回路 ＸＤ Ｘアドレスデコーダ Ｖｐｐ１ ワード線駆動用電圧 ＭＣ フラッシュメモリセル Ｂ０〜Ｂｎ ビット線 Ｗ０〜Ｗｍ ワード線 ＰＤＥＣ プリデコード論理 ＤＥＣ デコード論理 ＮＯＲ ノアゲート ＤＲＶ 駆動部 ＢＬ１〜ＢＬ１６ ブロック Ｗ１００〜Ｗ１６０８ ワード線 Ｓ１Ａ，Ｓ１Ｂ〜Ｓ１６Ａ，Ｓ１６Ｂ ソース線 ＣＰＵ 中央処理装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺沢 正明 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭61−127179（ＪＰ，Ａ) 特開 平５−81884（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/06

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 共通ソースを挟んで対向する一対のフラ
   ッシュメモリセルをマトリクス状に複数配置したメモリ
   セルアレイと、 前記フラッシュメモリセルの前記共通ソースに第１消去
   電圧を印加する第１の電圧印加手段と、 前記フラッシュメモリセルのゲートに第２消去電圧又は
   消去阻止電圧を選択的に印加する第２の電圧印加手段
   と、前記共通ソースを挟んで対向する前記一対のフラッシュ
   メモリセルの双方が一括消去の対象に含まれるとき、前
   記第２の電圧印加手段に対し、前記共通ソースを挟んで
   対向する前記一対のフラッシュメモリセルの一方のフラ
   ッシュメモリセルのゲートに第２消去電圧を印加し且つ
   他方のフラッシュメモリセルのゲートに消去阻止電圧を
   印加する第１の状態と、前記一方のフラッシュメモリセ
   ルのゲートに消去阻止電圧を印加し且つ前記他方のフラ
   ッシュメモリセルのゲートに第２消去電圧を印加する第
   ２の状態とを前後して別々に選択させる 選択手段と、を
   含んで成るものであることを特徴とするフラッシュメモ
   リ。
2. 【請求項２】 前記メモリセルアレイは、前記共通ソー
   スを挟んで対向する一対のフラッシュメモリセルの複数
   組から成り前記共通ソースがソース線に共通接続された
   ブロックを、一括消去の最小単位として複数個備え、 メモリセルアレイの全面を一括消去するとき、前記選択
   手段は、前記第２の電圧印加手段に、順次ブロック単位
   で前記第１の状態と第２の状態とを別々に選択させるこ
   とを特徴とする請求項１記載のフラッシュメモリ。
3. 【請求項３】 前記メモリセルアレイは、前記共通ソー
   スを挟んで対向する一対のフラッシュメモリセルの複数
   組から成り前記共通ソースがソース線に共通接続された
   ブロックを、一括消去の最小単位として複数個備え、 メモリセルアレイの一部のブロックを一括消去すると
   き、前記選択手段は、前記第２の電圧印加手段に、前記
   一部のブロックで前記第１の状態と第２の状態とを別々
   に選択させることを特徴とする請求項１記載のフラッシ
   ュメモリ。
4. 【請求項４】 請求項１乃至３の何れか１項記載のフラ
   ッシュメモリと共に中央処理装置を共通の半導体基板に
   備え、 前記フラッシュメモリに対する消去制御のための中央処
   理装置の動作プログラムを当該フラッシュメモリのメモ
   リセルアレイが保有して成るものであることを特徴とす
   るデータプロセッサ。