JPH0729386A - フラッシュメモリ及びマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【構成】 単一の半導体チップ上に、中央処理装置と、
この中央処理装置が処理すべき情報を電気的な消去・書
込みによって書換え可能な不揮発性のフラッシュメモリ
とを備えたマイクロコンピュータに対して、通常の電源
電圧端子と書込み用電源電圧端子とを設けるとともに、
電源電圧のレベル検出手段と内部昇圧とを内蔵させ、供
給された電源電圧のレベルに応じてフラッシュメモリに
対する書換えモードを判定し、昇圧電圧と外部高電圧と
を切換えてデータの消去、書込みを行なわせるようにし
た。 【効果】 内部昇圧電圧と外部高電圧のいずれでもフラ
ッシュメモリに対するデータの消去、書込みを行なえる
たため、実使用時におけるデータの書替えが可能とな
り、装置の高機能化を図ることができるとともに、携帯
用装置では異なる電圧の電池を内蔵させる必要がなく装
置の小型化を図ることが可能となる。また、適用システ
ムに応じた書込みが可能であるため、汎用性が高くなる
とともに、書込み、消去に要する時間を短縮することが
可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的な消去・書込み
によって情報を書換え可能な不揮発性のフラッシュメモ
リ、並びにこれを内蔵したマイクロコンピュータに関
し、特にフラッシュメモリへの消去・書込み電圧の供給
方式に適用して有効な技術に関する。

【０００２】

【従来の技術】特開平１−１６１４６９号には、プログ
ラム可能な不揮発性メモリとしてＥＰＲＯＭ（イレーザ
ブル・アンド・プログラマブル・リード・オンリ・メモ
リ）またはＥＥＰＲＯＭ（エレクトリカリ・イレーザブ
ル・アンド・プログラマブル・リード・オンリ・メモ
リ）を単一の半導体チップに搭載したマイクロコンピュ
ータについて記載されている。そのようなマイクロコン
ピュータにオン・チップ化された不揮発性メモリにはプ
ログラムやデータが保持される。ＥＰＲＯＭは紫外線に
より記憶情報を消去するものであるから、それを実装シ
ステムから取り外さなければ書換えを行うことができな
い。ＥＥＰＲＯＭは電気的に消去・書込みを行うことが
できるので、システムに実装された状態でその記憶情報
を書換えることができるが、それを構成するメモリセル
は、ＭＮＯＳ（メタル・ナイトライド・オキサイド・セ
ミコンダクタ）のような記憶素子のほかに選択トランジ
スタを必要とするため、ＥＰＲＯＭに比べて例えば２．
５倍から５倍程度の大きさになり、相対的に大きなチッ
プ占有面積を必要とする。

【０００３】特開平２−２８９９９７号には一括消去型
ＥＥＰＲＯＭについて記載されている。この一括消去型
ＥＥＰＲＯＭは本明細書におけるフラッシュメモリと同
意義に把握することができる。フラッシュメモリは、電
気的な消去・書込みによって情報を書換え可能であっ
て、ＥＰＲＯＭと同様にそのメモリセルを１個のトラン
ジスタで構成することができ、メモリセルの全てを一括
して、またはメモリセルのブロックを一括して電気的に
消去する機能を持つ。したがって、フラッシュメモリ
は、システム（または装置）に実装された状態でそれの
記憶情報を書換えることができると共に、その一括消去
機能により書換え時間の短縮を図ることができ、さら
に、チップ占有面積の低減にも寄与する。

【０００４】ここで、フラッシュメモリへの消去・書込
み電圧の供給方式としては、従来、通常の電源電圧端子
の他に、それよりも高い消去・書込み電圧供給用の電源
電圧端子を設ける方式と、チップ内部に昇圧回路を設け
て５Ｖのような通常の電源電圧Ｖｃｃから１２Ｖのよう
な消去・書込み電圧Ｖｐｐを発生する方式とがある。例
えば、特開昭６２−１２８１００号には、通常の電源電
圧端子の他に、消去・書込み電圧供給用の電源電圧端子
を設ける方式が開示されている。また、特開平３−７３
４９７号には、チップ内部に昇圧回路を設けて消去・書
込み電圧Ｖｐｐを発生する方式が開示されている。

【０００５】

【発明が解決しようとする課題】本発明者は上記２つの
電源供給方式について検討した結果、以下のような問題
点があることを見い出した。 （１）上記２電源供給方式にあっては、２つの電源装置
（バッテリー）を必要とするため、例えばハンディ・カ
メラのように小型化が望まれる電子装置にあっては、２
つの電源装置を搭載することによって装置が大型化され
てしまう。そこで、カメラ等の装置には１つの電源装置
を搭載しておき、データの書き替えが生じたときには外
部のＰＲＯＭライタ等によりフラッシュメモリの書き替
えを行なうようにする方式が考えられる。しかしなが
ら、このような方式にあっては、実使用時（リアルタイ
ム）におけるデータの書き替えが不可能になり、装置の
高機能化を図ることが困難になるとともに、データの書
き替え操作が面倒となって、応用範囲が限定されてしま
うという問題点がある。

【０００６】（２）上記内部昇圧方式にあっては、フラ
ッシュメモリの消去・書込みにおいて複数の記憶セルを
含むブロック単位での一括消去や多数のビットの同時書
込み等のように、１回で消去・書込するビット数が増加
すると、大きな電流が必要とされるため、昇圧回路にも
大きな電流供給能力が要求される。その結果、昇圧回路
の占有面積を大きくする必要が生じる。しかるに、フラ
ッシュメモリ内蔵のマイクロコンピュータにおいては、
チップサイズとの関係から昇圧回路にそれほど大きな面
積を割り当てることができない。つまり、内部昇圧回路
は必要とされる電流供給能力よりも小さいものとなる。
従って、ブロック単位での一括消去や多数のビットの同
時書込み等が困難であり、書込み、消去に要する時間が
長くなる。さらに、内部昇圧方式にあっては、電池を電
源とする装置の場合、電源電圧が低下すると消去不良や
書込み不良を起こすおそれがある。

【０００７】本発明の目的は、使い勝手の良好なフラッ
シュメモリを内蔵したマイクロコンピュータを提供する
ことにある。更に詳しく言えば、本発明の第１の目的
は、実使用時におけるデータの書替えが可能なフッラシ
ュメモリもしくはそれを内蔵したマイクロコンピュータ
を提供することにある。本発明の第２の目的は、ブロッ
ク単位での一括消去や多数のビットの同時書込み等が容
易であり、書込み、消去に要する時間を短縮可能なフッ
ラシュメモリもしくはそれを内蔵したマイクロコンピュ
ータを提供することである。

【０００８】さらに本発明は、使用するシステムもしく
は装置に応じて最適な書込み、消去方式を選択すること
ができるフラッシュメモリもしくはそれを内蔵したマイ
クロコンピュータを提供することを目的とする。本発明
の更に別の目的は、フラッシュメモリの形式如何にかか
わらず適用できるとともに、負電圧による消去方式のフ
ラッシュメモリにおいては書込み消去電圧を発生する回
路の占有面積を最小限に押さえることにある。本発明の
前記並びにその他の目的と新規な特徴は本明細書の記述
及び添付図面から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、単一の半導体チップ上に、中
央処理装置と、この中央処理装置が処理すべき情報を電
気的な消去・書込みによって書換え可能な不揮発性のフ
ラッシュメモリとを備えたマイクロコンピュータに対し
て、通常の電源電圧端子と書込み用電源電圧端子とを設
けるとともに、電源電圧のレベル検出手段と内部昇圧と
を内蔵させ、供給された電源電圧のレベルに応じてフラ
ッシュメモリに対する書換えモードを判定し、昇圧電圧
と外部高電圧とを切換えてデータの消去、書込みを行な
わせるようにしたものである。

【００１０】

【作用】上記した手段によれば、内部昇圧電圧と外部高
電圧のいずれでもフラッシュメモリに対するデータの消
去、書込みを行なえるため、実使用時におけるデータの
書替えが可能となり、装置の高機能化を図ることができ
るとともに、携帯用装置では異なる電圧の電池を内蔵さ
せる必要がなく装置の小型化を図ることが可能となる。
また、適用システムに応じた書込みが可能であるため、
汎用性が高くなるとともに、書込み、消去に要する時間
を短縮することが可能となる。さらに、フラッシュメモ
リ書込みも消去もトンネル現象を利用して行なうように
構成すれば、１ビットの書込みに数ｎ〜数十ｎＡの電流
で済むので、昇圧回路の負担を軽減させることができる
ので、電源回路を内蔵させたとしても回路の占有面積を
小さくすることができる。

【００１１】

【実施例】

（実施例１）図１には全面フラッシュメモリを内蔵した
マイクロコンピュータの一実施例のブロック図が示され
ている。同図に示されるマイクロコンピュータＭＣＵ
は、中央処理装置ＣＰＵ、及びこの中央処理装置ＣＰＵ
が処理すべき情報を電気的な消去・書込みによって書換
え可能な不揮発性のフラッシュメモリＦＭＲＹ、並びに
タイマＴＭＲ、シリアル・コミュニケーション・インタ
フェースＳＣＩ、ランダム・アクセス・メモリＲＡＭ、
その他の入出力回路Ｉ／Ｏなどの周辺回路、半導体チッ
プＣＨＰ上のモード信号入力端子Ｐmodeに与えられた動
作モード信号ＭＤに従って動作モードを決定しそれに応
じ制御を行なうモード制御回路ＣＯＮＴおよびこれらの
各回路ブロック間を接続するバスＢＵＳとこれらの回路
に電源電圧を与える電源回路ＥＰＳとが、公知の半導体
集積回路製造技術によって、シリコンのような単一の半
導体チップＣＨＰ上に形成されて成る。

【００１２】前記フラッシュメモリＦＭＲＹは、電気的
な消去・書込みによって情報を書換え可能であって、Ｅ
ＰＲＯＭと同様にそのメモリセルを１個のトランジスタ
で構成することができ、更にメモリセルの全てを一括し
て、またはメモリセルのブロック（メモリブロック）を
一括して電気的に消去する機能を持つ。フラッシュメモ
リＦＭＲＹの電気的な消去・書込みに使用する書込み消
去電圧Ｖppw/eは、上記電源回路ＥＰＳから供給され
る。電源回路ＥＰＳには、半導体チップＣＨＰの外部か
ら書込み消去電圧Ｖppと動作電圧Ｖccが供給される。電
源回路ＥＰＳでは、後述する制御により電圧切換えスイ
ッチが動作し、ＶppまたはＶccの昇圧電圧のいずれか一
方が選択され、フラッシュメモリＦＭＲＹに書込み消去
電圧Ｖppw/eとして供給される。

【００１３】フラッシュメモリＦＭＲＹは、一括消去可
能な単位として複数個のメモリブロックを有する。図１
において、ＬＭＢは相対的に記憶容量の大きな大メモリ
ブロックであり、ＳＭＢは相対的に記憶容量の小さな小
メモリブロックである。小メモリブロックＳＭＢの記憶
容量はランダム・アクセス・メモリＲＡＭの記憶容量よ
りも小さくされる。したがって、ランダム・アクセス・
メモリＲＡＭは、小メモリブロックＳＭＢからデータ転
送を受けてその情報を一時的に保持することができ、書
換えのための作業領域若しくはデータバッファ領域とし
て利用可能になる。このフラッシュメモリＦＭＲＹには
所要のデータやプログラムが書き込まれる。尚、フラッ
シュメモリＦＭＲＹの詳細については後述する。

【００１４】フラッシュメモリＦＭＲＹは、マイクロコ
ンピュータＭＣＵがシステムに実装された状態で中央処
理装置ＣＰＵの制御に基づいてその記憶情報を書換え可
能にされると共に、汎用ＰＲＯＭライタのような前記半
導体チップＣＨＰの外部装置の制御に基づいてその記憶
情報を書換え可能にされる。図においてＭＤは、前記フ
ラッシュメモリＦＭＲＹを中央処理装置ＣＰＵに書換え
制御させる第１動作モードと、前記外部装置に制御させ
る第２動作モードと、内部昇圧回路で発生された電圧を
使用するか否か等を選択的に指定するための動作モード
信号であり、半導体チップＣＨＰ上のモード信号入力端
子（パッド）Ｐmodeに与えられる。上記モード信号入力
端子Ｐmodeは、後述のフラッシュメモリＦＭＲＹの書込
み・消去の際にＶppまたはＶccの昇圧電圧のいずれを使
用するか外部から指定できるようにしたい場合あるいは
書込み・消去のサイズを外部から指定できるようにした
い場合に、そのモード信号を入力するのに利用すること
ができる。

【００１５】（実施例２）図２にはフラッシュメモリと
共にマスクＲＯＭを内蔵したマイクロコンピュータの一
実施例のブロック図が示されている。同図に示されるマ
イクロコンピュータＭＣＵにおいては、図１のフラッシ
ュメモリＦＭＲＹの一部がマスク・リード・オンリ・メ
モリＭＡＳＫＲＯＭに置換えられている。マスク・リー
ド・オンリ・メモリＭＡＳＫＲＯＭには書換を要しない
データやプログラムが記憶されている。図２に示される
フラッシュメモリＦＭＲＹは、一括消去可能な単位とし
て前記小メモリブロックＳＭＢを複数個有する。他の構
成は図１の実施例と同様である。

【００１６】図３には、上記電源回路ＥＰＳの一実施例
が示されている。この実施例では、半導体チップ上に通
常の動作電圧となる電源電圧Ｖccを供給するための電源
端子（パッド）Ｐｖｃと書込み・消去用の電源電圧Ｖpp
を供給するための電源端子（パッド）Ｐｖpとが設けら
れ、各電圧が電源回路ＥＰＳに供給されている。電源回
路ＥＰＳには、電源電圧ＶccとＶppに対応して、それぞ
れ所定のレベル以上になっているか検出するレベル検出
回路ＶＣＤおよびＶＰＤと、電源端子Ｐｖｃに供給され
た電源電圧Ｖccを昇圧して書込み・消去用の電圧を発生
する昇圧回路ＣＰＭが設けられているとともに、この昇
圧回路ＣＰＭで発生された昇圧電圧または上記電源端子
Ｐｖpに供給された電源電圧Ｖppの何れかを選択して書
込み・消去電圧Ｖppw/eとして内部のフラッシュメモリ
ＦＭＲＹに供給する電圧切換えスイッチＳＷＣが設けら
れている。

【００１７】また、この実施例では、上記電源回路ＥＰ
Ｓ内のレベル検出回路ＶＣＤおよびＶＰＤからの検出信
号によってそれぞれセットされるビットを有するコント
ロールレジスタＣＲＥＧが設けられている。さらに、こ
のコントロールレジスタＣＲＥＧ内には上記書込み・消
去電圧Ｖppw/eの電圧切換えスイッチＳＷＣの制御用ビ
ット（以下、切換え制御ビットと称する）が設けられて
おり、中央処理装置ＣＰＵはコントロールレジスタＣＲ
ＥＧ内のレベル検出ビットをチェックして、例えば電源
電圧Ｖppが供給されていると判定したときは、電圧切換
えスイッチＳＷＣが、書込み・消去電圧Ｖppw/eとして
書込み・消去用の電源電圧ＶppをフラッシュメモリＦＭ
ＲＹに供給し、電源電圧Ｖppが供給されていないと判定
したときは、電圧切換えスイッチＳＷＣが昇圧回路ＣＰ
Ｍで昇圧した電圧をフラッシュメモリＦＭＲＹに供給す
るように上記切換え制御ビットを設定するようになって
いる。

【００１８】なお、中央処理装置ＣＰＵは、コントロー
ルレジスタＣＲＥＧ内のレベル検出ビットをチェックし
て、通常動作電圧としての電源電圧Ｖccと書込み・消去
用の電源電圧Ｖppのいずれも所定のレベルに達していな
いときには、例えフラッシュメモリＦＭＲＹの書込みモ
ードが指示されても、書込み動作を行なわないようにさ
れている。これによって、例えばこのフラッシュメモリ
内蔵マイクロコンピュータを有するシステムが、電池の
電圧で駆動されるように構成されていて、電池の電圧が
低下して内部の昇圧回路ＣＰＭが充分な電流を供給する
ことができない状態になった場合に、書込みサイクルが
実行されて書込み不良によるデータの破壊を回避できる
ようになっている。

【００１９】さらに、上記実施例では、特に制限されな
いが、外部電圧ＶppをフラッシュメモリＦＭＲＹに供給
して書込みを行なう場合には、例えば書込みはページ
（バイト）単位で行ない消去は複数ブロック単位で行な
うとともに、内部昇圧電圧をフラッシュメモリＦＭＲＹ
に供給して書込みを行なう場合には、例えば書込みは１
バイト単位で行ない消去は１ブロック単位で行なうよう
になっている。これによって、内部昇圧電圧でフラッシ
ュメモリＦＭＲＹの書込み・消去を行なう場合の昇圧回
路ＣＰＭの負担を軽減し、電流供給能力の小さな昇圧回
路で書込み・消去を行なえるようにして、昇圧回路の占
有面積を最小限に抑えている。上記書込み・消去サイズ
の切換えも上記コントロールレジスタＣＲＥＧ内の切換
え制御ビットに従って行なわれるように構成されてい
る。また、特に制限されないが、外部からの書込み・消
去用の電源電圧Ｖppが所定のレベルに達していても、中
央処理装置ＣＰＵがプログラムに従ってコントロールレ
ジスタＣＲＥＧ内の切換え制御ビットを書き替えて、内
部昇圧電圧でフラッシュメモリＦＭＲＹの書込み・消去
を行なうように制御することも可能である。

【００２０】図４、図５および図６には上記電源回路Ｅ
ＰＳの制御方式の他の実施例が示されている。電源回路
ＥＰＳの構成は、図３のものと同一であり、Ｖccのレベ
ル検出回路ＶＣＤおよびＶppのレベル検出回路ＶＰＤ
と、昇圧回路ＣＰＭと、電圧切換えスイッチＳＷＣとか
ら構成されている。図４、図５および図６のうち、図４
の実施例は電源回路ＥＰＳの状態判定および制御を中央
処理装置ＣＰＵが行なう代わりに専用の制御回路ＣＮＴ
を設けている。図５の実施例では、さらに、上記専用制
御回路ＣＮＴが、外部から供給されるモード信号ＭＤに
基づいて、昇圧回路ＣＰＭで発生された昇圧電圧または
上記電源端子Ｐｖpに供給された電源電圧Ｖppの何れか
の電圧を選択して書込み・消去電圧Ｖppw/eとして内部
のフラッシュメモリＦＭＲＹに供給するか判定し、その
結果によって電圧切換えスイッチＳＷＣの制御信号を形
成するようにしている。上記専用制御回路ＣＮＴは、図
１及び図２示されている制御回路ＣＯＮＴ内に設けるこ
とができる。

【００２１】つまり、例えば電源端子Ｐｖｐに供給され
ている電源電圧Ｖppが所定のレベル以上になっていて
も、モード信号ＭＤが昇圧電圧に基づいて書込み・消去
を行なうよう指示している場合には昇圧電圧を書込み・
消去電圧Ｖppw/eとして内部のフラッシュメモリＦＭＲ
Ｙに供給する。そして、その判定結果は、コントロール
レジスタＣＲＥＧに反映されるようになっている。さら
に、図６の実施例は、図５における専用制御回路ＣＮＴ
の機能を中央処理装置ＣＰＵが行なうようにしたもので
ある。なお、上記実施例では、いずれもＶccのレベル検
出回路ＶＣＤおよびＶppのレベル検出回路ＶＰＤを設け
ているが、電池を使用しないようなシステムでは、一般
に電源電圧Ｖccは比較的安定しているので、Ｖccのレベ
ル検出回路ＶＣＤを省略しＶppのレベル検出回路ＶＰＤ
のみを設けた電源回路ＥＰＳを内蔵させるようにしても
良い。

【００２２】図７には、上記電源回路ＥＰＳの具体的な
回路構成例が示されている。図７において、図３〜図６
と同一符号が付されている回路は同一の回路を示す。Ｖ
ppのレベル検出回路ＶＰＤは、電源端子Ｐｖｐに接続さ
れた電源ラインと接地点との間に、２個のＰチャンネル
型ＭＯＳトランジスタＱ１，Ｑ２とＮチャンネル型ＭＯ
ＳトランジスタＱ３が直列接続されてなる分圧回路と、
この分圧回路で分圧されたノードｎ１の電位を入力信号
とするＮＡＮＤゲートＧ１およびインバータＧ２とによ
り構成されている。上記ＭＯＳトランジスタＱ１はその
ゲート端子とドレイン端子とが短絡されたいわゆるダイ
オード接続されているとともに、ＭＯＳトランジスタＱ
２とＱ３のゲート端子には電源電圧Ｖccが印加され、Ｍ
ＯＳトランジスタＱ３は常時オン状態にされている。ま
た、ＮＡＮＤゲートＧ１の他方の入力端子には、動作状
態を制御するために半導体チップＣＨＰの外部から供給
される示すスタンバイ信号ＳＴＢＹをインバータＧ３で
反転した信号が入力されている。

【００２３】この実施例のＶppレベル検出回路ＶＰＤ
は、電源端子Ｐｖｐの電圧Ｖppが低いときはＭＯＳトラ
ンジスタＱ１とＱ２のインピーダンスが高くなって、ノ
ードｎ１は接地電位（０Ｖ）に近いレベルにされる。そ
のため、ノードｎ１の電位はＮＡＮＤゲートＧ１の論理
しきい値（約２．５Ｖ）よりも低くなり、検出信号φpp
はロウレベルになる。一方、ロウレベルのスタンバイ信
号ＳＴＢＹが供給されている状態で、電源端子Ｐｖｐの
電圧Ｖppが徐々に高くなると、ＭＯＳトランジスタＱ１
とＱ２のインピーダンスが次第に小さくなる。そして、
ＭＯＳトランジスタＱ１，Ｑ２のしきい値電圧をＶthと
おいたとき、書込み・消去電圧Ｖppが（Ｖcc＋２Ｖth）
を超えるとＭＯＳトランジスタＱ１〜Ｑ３に貫通電流が
流れ始め、ノードｎ１の電位が高くなり、さらに電圧Ｖ
ppが高くなって１０〜１１Ｖに達すると、ノードｎ１の
電位がＮＡＮＤゲートＧ１の論理しきい値を超え、検出
信号φppがハイレベルに変化し、電源端子Ｐｖｐに供給
された書込み・消去用電圧Ｖppが所定のレベルよりも高
いことを示す。ＮＡＮＤゲートＧ１を使用しこれをスタ
ンバイ信号ＳＴＢＹで制御しているのは、ノードｎ１の
電位がＮＡＮＤゲートＧ１の論理しきい値の近傍にある
場合にＮＡＮＤゲートＧ１に貫通電流が流れるのを防止
するためである。

【００２４】上記Ｖccレベル検出回路ＶＣＤは、電源端
子Ｐｖｃに接続された電源ラインと接地点との間に、１
個のＰチャンネル型ＭＯＳトランジスタＱ４と２個のＮ
チャンネル型ＭＯＳトランジスタＱ５，Ｑ６が直列接続
されてなる分圧回路と、この分圧回路で分圧されたノー
ドｎ２の電位を入力信号とするＮＯＲゲートＧ４とによ
り構成されている。上記ＭＯＳトランジスタＱ５，Ｑ６
はダイオード接続されているとともに比較的サイズの大
きな素子とされている。また、ＭＯＳトランジスタＱ４
はそのゲート端子に接地電位が印加され、常時オン状態
となるようにされている。また、ＮＯＲゲートＧ４の他
方の入力端子にはスタンバイ信号ＳＴＢＹが入力されて
いる。

【００２５】この実施例のＶccレベル検出回路ＶＣＤ
は、ＭＯＳトランジスタＱ５，Ｑ６がダイオード接続さ
れかつ比較的サイズの大きな素子で構成されているた
め、電圧Ｖccが２Ｖth以上あればノードｎ２の電位は徐
々に増加するがおよそ２Ｖthで飽和する。一方、ＮＯＲ
ゲートＧ４の論理しきい値電圧はＶcc依存性があり、Ｖ
ccに比例して論理しきい値電圧も高くなる。従って、ロ
ウレベルのスタンバイ信号ＳＴＢＹが供給されている状
態で、ＮＯＲゲートＧ４の論理しきい値電圧がノードｎ
２の電位（２Ｖth）を超える程度に電源電圧Ｖccが高く
なると、検出信号φccがハイレベルに変化し、電源電圧
Ｖccが所定のレベルよりも高いことを示す。上記検出信
号φppおよびφccの状態がコントローラレジスタＣＲＥ
Ｇに反映されるとともに、これらの検出信号に基づいて
前記電圧切換え回路ＳＷＣの切換え制御信号φｐおよび
昇圧回路ＣＰＭの動作制御信号φｃが形成される。

【００２６】昇圧回路ＣＰＭは、電源端子Ｐｖｃに接続
された電源ライン（Ｖccライン）と出力ノードｎ３との
間に直列形態で接続されたダイオード接続のＭＯＳトラ
ンジスタＱ１１〜Ｑ１ｎと、各ＭＯＳトランジスタの接
続ノードに接続された（ｎ−１）個のキャパシタＣ１，
Ｃ２……Ｃｎ-1と、出力ノードｎ３と接地点との間に接
続されたクランプダイオードＤｃと、発振回路ＯＳＣと
から構成されている。この昇圧回路ＣＰＭは、発振回路
ＯＳＣの相補クロックφ，／φによって上記キャパシタ
を介してＭＯＳトランジスタＱ１１〜Ｑ１ｎがひとつお
きに交互にオン、オフされることによって、電荷が出力
端子側のキャパシタに向かって順に移されてＶcc電圧が
昇圧される。また、上記発振回路ＯＳＣは、リングオシ
レータ等からなり前記動作制御信号φｃによって発振動
作を開始したり、停止したりするように構成されてい
る。

【００２７】電圧切換え回路ＳＷＣは、電源端子Ｐｖｃ
と上記ノードｎ３との間に接続されたＭＯＳトランジス
タＱ２１と、上記動作制御信号φｃをレベルシフトして
ＭＯＳトランジスタＱ２１のゲートに供給するレベルシ
フト回路ＬＳ１と、上記ノードｎ３と回路の出力ノード
ｎ４との間に直列接続された２個のＰチャンネル型ＭＯ
ＳトランジスタＱ２２，Ｑ２３と、上記切換え制御信号
φｐをレベルシフトしてＭＯＳトランジスタＱ２２，Ｑ
２３のゲートに供給するレベルシフト回路ＬＳ２，ＬＳ
３と、電源端子Ｐｖｐと上記出力ノードｎ４との間に直
列接続された２個のＰチャンネル型ＭＯＳトランジスタ
Ｑ２４，Ｑ２５と、上記切換え制御信号φｐをレベルシ
フトしてＭＯＳトランジスタＱ２５のゲートに供給する
レベルシフト回路ＬＳ４とにより構成されている。

【００２８】上記ＭＯＳトランジスタＱ２２とＱ２３は
それぞれウェルがノードｎ３側とｎ４側に接続され、Ｍ
ＯＳトランジスタＱ２４とＱ２５はそれぞれウェルがノ
ードｎ４側とＶppライン側に接続されている。このよう
に、２個のＭＯＳトランジスタを直列に接続して各ウェ
ルの電位を異ならしめたのは、ＭＯＳトランジスタＱ２
２とＱ２３がオンされているときにＶppが昇圧電圧より
も低くなったとしてもレベルシフト回路ＬＳ４に電流を
流さないようにし、またＭＯＳトランジスタＱ２４とＱ
２５がオンされているときにＶppが昇圧電圧よりも高く
なったとしてもレベルシフト回路ＬＳ１とＬＳ２に電流
を流さないようにするためである。ちなみに、上記ＭＯ
Ｓトランジスタがそれぞれ一つである場合には、電位関
係が逆になったときに、ウェルを通してレベルシフト回
路に電流が流れてしまう。

【００２９】上記レベルシフト回路ＬＳ１〜ＬＳ４は、
昇圧された電圧または外部からの書込み・消去電圧Ｖpp
を電源電圧とするフリップフロップ回路とその出力を波
形整形するインバータとからなり、ＬＳ１は上記制御信
号φcをラッチしてレベルシフトし、ＬＳ２〜ＬＳ４は
制御信号φｐをラッチしてレベルシフトする機能を有し
ている。なお、レベルシフト回路ＬＳ３は、ＭＯＳトラ
ンジスタＱ２３のゲート制御電圧発生回路とＭＯＳトラ
ンジスタＱ２４のゲート制御電圧発生回路とを兼ねてい
る。上記レベルシフト回路ＬＳ１〜ＬＳ４のうち、ＬＳ
１とＬＳ２はノードｎ３の電位（Ｖccまたはその昇圧電
圧）を電源電圧とし、ＬＳ３は出力電圧Ｖppw/e、ＬＳ
４は外部からの書込み・消去電圧Ｖppを電源電圧として
いる。これによって、それぞれの電源電圧のレベルのい
かんにかかわらずＭＯＳトランジスタＱ２１〜Ｑ２４を
確実にオン、オフできるように構成されている。

【００３０】図８には、上記検出信号φppおよびφccに
基づいて上記制御信号φc,φｐを形成する回路の一例が
示されている。同図において、φpcはコントロールレジ
スタに設けられた電圧切換え用フラグの状態を示す信号
である。このフラグは、中央処理装置ＣＰＵが検出信号
φppおよびφcc（モード信号ＭＤがあるときはφpp，φ
ccおよびＭＤ）を参照して設定する。そして、動作制御
信号φｃがハイレベルのときは発振回路ＯＳＣが活性化
されかつＭＯＳトランジスタＱ２１がオフされ、φｃが
ロウレベルのときは発振回路ＯＳＣが停止されかつＭＯ
ＳトランジスタＱ２１がオンされる。φｃがロウレベル
のときにＭＯＳトランジスタＱ２１をオンさせて電圧Ｖ
ccをノードｎ３に供給しているのは、発振回路ＯＳＣが
停止されることによりノードｎ３がフローティングにな
るのを防止するためである。

【００３１】また、電圧切換え制御信号φｐがハイレベ
ルのときはＭＯＳトランジスタＱ２４とＱ２５がオン、
Ｑ２２とＱ２３がオフされてＶppが書込み・消去電圧が
電圧Ｖppw/eとして出力され、制御信号φｐがロウレベ
ルのときはＭＯＳトランジスタＱ２２とＱ２３がオン、
Ｑ２４とＱ２５がオフされて昇圧電圧が書込み・消去電
圧が電圧Ｖppw/eとして出力される。なお、制御信号φ
ｃとφｐは同時にハイレベルされることはない。表１に
は、電源電圧Ｖpp，Ｖcc（検出信号φpp，φcc）および
制御信号φｐｃと、制御信号φｃ，φｐおよび書込み・
消去電圧Ｖppw/eとの関係を示す。

【００３２】

【表１】

【００３３】次に、図９および図１０を用いてフラッシ
ュメモリの書込み、消去の原理を説明する。図９に例示
的に示されたメモリセルは、２層ゲート構造の絶縁ゲー
ト型電界効果トランジスタにより構成されている。同図
において、１はＰ型シリコン基板、１４は上記シリコン
基板１に形成されたＰ型半導体領域、１３はＮ型半導体
領域、１５は低濃度のＮ型半導体領域である。８はトン
ネル絶縁膜としての薄い酸化膜７（例えば厚さ１０ｎ
ｍ）を介して上記Ｐ型シリコン基板１上に形成されたフ
ローティングゲート、１１は酸化膜９を介して上記フロ
ーティングゲート８上に形成されたコントロールゲート
である。ソースは１３、１５によって構成され、ドレイ
ンは１３、１４によって構成される。このメモリセルに
記憶される情報は、実質的にしきい値電圧の変化として
トランジスタに保持される。

【００３４】以下、特に述べないかぎり、メモリセルに
おいて、情報を記憶するトランジスタ（以下、記憶トラ
ンジスタと称する）はＮチャンネル型である。メモリセ
ルへの情報の書込み動作は、例えばコントロールゲート
１１及びドレインに例えば１２Ｖのような高電圧を印加
して、アバランシェ注入によりドレイン側からフローテ
ィングゲート８に電子（ホットエレクトロン）を注入す
ることで実現される。この書込み動作により記憶トラン
ジスタは、図１０に示されるように、そのコントロール
ゲート７から見たしきい値電圧が、書込み動作を行わな
かった消去状態の記憶トランジスタに比べて高くなる。

【００３５】一方、消去動作は、例えばソースに高電圧
を印加して、トンネル現象によりフローティングゲート
８からソース側に電子を引き抜くことによって実現され
る。図１０に示されるように、消去動作により記憶トラ
ンジスタはそのコントロールゲート１１から見たしきい
値電圧が低くされる。図１０では、書込み並びに消去状
態の何れにおいても記憶トランジスタのしきい値は正の
電圧レベルにされる。すなわちワード線からコントロー
ルゲート１１に与えられるワード線選択レベルに対し
て、書込み状態のしきい値電圧は高くされ、消去状態の
しきい値電圧は低くされる。双方のしきい値電圧とワー
ド線選択レベルとがそのような関係を持つことによっ
て、選択トランジスタを採用することなく１個のトラン
ジスタでメモリセルを構成することができる。

【００３６】記憶情報を電気的に消去する場合において
は、フローティングゲート８に蓄積された電子をソース
電極に引く抜くことにより記憶情報の消去が行われるた
め、比較的長い時間、消去動作を続けると、書込み動作
の際にフローティングゲート８に注入した電子の量より
も多くの電子が引き抜かれることになる。そのため、電
気的消去を比較的長い時間続けるような過消去を行う
と、記憶トランジスタのしきい値電圧は例えば負のレベ
ルになって、ワード線の非選択レベルにおいても選択と
同じ状態になるという不都合を生ずる。尚、書込みも消
去と同様にトンネル電流を利用して行うこともできる。

【００３７】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
８に対して不所望なキャリアの注入が行われないよう
に、ドレイン及びコントロールゲート１１に印加される
電圧が比較的低い値に制限される。例えば、１Ｖ程度の
低電圧がドレイン１３に印加されるとともに、コントロ
ールゲート１１に５Ｖ程度の低電圧が印加される。これ
らの印加電圧によって記憶トランジスタを流れるチャン
ネル電流の大小を検出することにより、メモリセルに記
憶されている情報の“０”、“１”を判定することがで
きる。

【００３８】図１１は前記記憶トランジスタを用いたメ
モリセルアレイの基本構成を示す。同図には代表的に４
個の記憶トランジスタ（メモリセル）ＭＣ１乃至ＭＣ４
が示される。Ｘ，Ｙ方向にマトリクス配置されたメモリ
セルにおいて、同じ行に配置された記憶トランジスタＭ
Ｃ１，ＭＣ２（ＭＣ３，ＭＣ４）のコントロールゲート
（メモリセルの選択ゲート）は、それぞれ対応するワー
ド線ＷＬ１（ＷＬ２）に接続され、同じ列に配置された
記憶トランジスタＭＣ１，ＭＣ３（ＭＣ２，ＭＣ４）の
ドレイン領域（メモリセルの入出力ノード）は、それぞ
れ対応するデータ線ＤＬ１，ＤＬ２に接続されている。
上記記憶トランジスタＭＣ１，ＭＣ３（ＭＣ２，ＭＣ
４）のソース領域は、ソース線ＳＬ１（ＳＬ２）に結合
される。

【００３９】図１２にはメモリセルに対する消去動作並
びに書込み動作のための電圧条件の一例が示される。同
図においてメモリ素子はメモリセルを意味し、ゲートは
メモリセルの選択ゲートとしてのコントロールゲートを
意味する。同図において負電圧方式の消去はコントロー
ルゲートに例えば−１０Ｖのような負電圧を印加するこ
とによって消去に必要な高電界を形成する。同図に例示
される電圧条件から明らかなように、正電圧方式の消去
にあっては、選択されるメモリ素子のソースにのみ高電
圧が印加されれば良いので、少なくともソースが共通接
続されたメモリセルに対して一括消去を行うことができ
る。

【００４０】したがって図１１の構成において、ソース
線ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセ
ルＭＣ１乃至ＭＣ４は一括消去可能にされる。この場
合、同一ソース線につながるメモリビットの数を変える
ことによりメモリブロックのサイズを任意に設定するこ
とができる。ソース線分割方式には図１２に代表的に示
されるようなデータ線を単位とする場合（共通ソース線
をデータ線方向に延在させる）の他にワード線を単位と
する場合（共通ソース線をワード線方向に延在させる）
がある。一方、負電圧方式の消去にあっては、図１２よ
りコントロールゲートが共通接続されたメモリセルに対
して一括消去を行うことができることが分かる。

【００４１】図１３には一括消去可能なメモリブロック
の記憶容量を相違させたフラッシュメモリの一例の回路
ブロック図が示される。同図に示されるフラッシュメモ
リＦＭＲＹは、８ビットのデータ入出力端子Ｄ０〜Ｄ７
を有し、各データ入出力端子毎にメモリマットＡＲＹ０
〜ＡＲＹ７を備える。メモリマットＡＲＹ０〜ＡＲＹ７
は、それぞれ相対的に記憶容量の大きなメモリブロック
ＬＭＢと相対的に記憶容量の小さなメモリブロックＳＭ
Ｂとによって構成されている。図には代表的にメモリマ
ットＡＲＹ０の詳細が示されているが、その他のメモリ
マットＡＲＹ１〜ＡＲＹ７も同様に構成されている。

【００４２】夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
は、前記図１０で説明した２層ゲート構造の絶縁ゲート
型電界効果トランジスタによって構成されたメモリセル
ＭＣがマトリクス配置されている。同図においてＷＬ０
〜ＷＬｎは全てのメモリマットＡＲＹ０〜ＡＲＹ７に共
通のワード線である。同一行に配置されたメモリセルの
コントロールゲートは、それぞれ対応するワード線に接
続される。夫々のメモリマットＡＲＹ０〜ＡＲＹ７にお
いて、同一列に配置されたメモリセルＭＣのドレイン領
域は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７に接続
されている。メモリブロックＳＭＢを構成するメモリセ
ルＭＣのソース領域はソース線ＳＬ１に共通接続され、
メモリブロックＬＭＢを構成するメモリセルＭＣのソー
ス領域はソース線ＳＬ２に共通接続されている。

【００４３】前記ソース線ＳＬ１，ＳＬ２には電圧出力
回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高電
圧Ｖppw/eが印加される。この高電圧Ｖppw/eは、前述し
た電源回路ＥＰＳから供給される。すなわち、電圧Ｖpp
w/eは、外部からの書込み・消去電圧ＶppまたはＶccの
昇圧電圧のいずれかが電圧切換え回路ＳＷＣにより選択
されて供給される。上記電圧出力回路ＶＯＵＴ１，ＶＯ
ＵＴ２の出力動作は、消去ブロック指定レジスタのビッ
トＢ１，Ｂ２の値によって選択される。例えば消去ブロ
ック指定レジスタのビットＢ１に”１”が設定されるこ
とによって各メモリマットＡＲＹ０〜ＡＲＹ７のメモリ
ブロックＳＭＢだけが一括消去可能にされる。消去ブロ
ック指定レジスタのビットＢ２に”１”が設定された場
合は、各メモリマットＡＲＹ０〜ＡＲＹ７のメモリブロ
ックＬＭＢだけが一括消去可能にされる。双方のビット
Ｂ１，Ｂ２に”１”が設定されたときはフラッシュメモ
リ全体が一括消去可能にされる。

【００４４】前記ワード線ＷＬ０〜ＷＬｎの選択は、ロ
ウアドレスバッファＸＡＢＵＦＦ及びロウアドレスラッ
チＸＡＬＡＴを介して取り込まれるロウアドレス信号Ａ
ＸをロウアドレスデコーダＸＡＤＥＣが解読することに
よって行われる。ワードドライバＷＤＲＶはロウアドレ
スデコーダＸＡＤＥＣから出力される選択信号に基づい
てワード線を駆動する。データ読出し動作においてワー
ドドライバＷＤＲＶは電圧選択回路ＶＳＥＬから供給さ
れる５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位と
を電源として動作され、選択されるべきワード線を電圧
Ｖｃｃによって選択レベルに駆動し、非選択とされるべ
きワード線を接地電位のような非選択レベルに維持させ
る。データの書込み動作においてワードドライバＷＤＲ
Ｖは、電圧選択回路ＶＳＥＬから供給される１２Ｖのよ
うな電圧Ｖppw/eと０Ｖのような接地電位とを電源とし
て動作され、選択されるべきワード線を１２Ｖのような
書込み用高電圧レベルに駆動する。データの消去動作に
おいてワードドライバＷＤＲＶの出力は０Ｖのような低
い電圧レベルにされる。電圧Ｖppw/eは、前述した電源
回路ＥＰＳから供給される。

【００４５】夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
おいて前記データ線ＤＬ０〜ＤＬ７はカラム選択スイッ
チＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続
される。カラム選択スイッチＹＳ０〜ＹＳ７のスイッチ
制御は、カラムアドレスバッファＹＡＢＵＦＦ及びカラ
ムアドレスラッチＹＡＬＡＴを介して取り込まれるカラ
ムアドレス信号ＡＹをカラムアドレスデコーダＹＡＤＥ
Ｃが解読することによって行われる。カラムアドレスデ
コーダＹＡＤＥＣの出力選択信号は全てのメモリマット
ＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、
カラムアドレスデコーダＹＡＤＥＣの出力選択信号のう
ちの何れか一つが選択レベルにされることにより、各メ
モリマットＡＲＹ０〜ＡＲＹ７において共通データ線Ｃ
Ｄには１本のデータ線が接続される。

【００４６】メモリセルＭＣから共通データ線ＣＤに読
出されたデータは選択スイッチＲＳを介してセンスアン
プＳＡＭＰに与えられ、ここで増幅されて、データ出力
ラッチＤＯＬＡＴを介してデータ出力バッファＤＯＢＵ
ＦＦから外部に出力される。前記選択スイッチＲＳは読
出し動作に同期して選択レベルにされる。外部から供給
される書込みデータはデータ入力バッファＤＩＢＵＦＦ
を介してデータ入力ラッチ回路ＤＩＬＡＴに保持され
る。データ入力ラッチ回路ＤＩＬＡＴに保持されたデー
タが”０”のとき、書込み回路ＷＲＩＴは選択スイッチ
ＷＳを介して共通データ線ＣＤに書込み用の高電圧を供
給する。この書込み用高電圧はカラムアドレス信号ＡＹ
によって選択されたデータ線を通して、ロウアドレス信
号ＡＸでコントロールゲートに高電圧が印加されるメモ
リセルのドレインに供給され、これによって当該メモリ
セルに書込みがなされる。前記選択スイッチＷＳは書込
み動作に同期して選択レベルにされる。書込み消去の各
種タイミングや電圧の選択制御は書込み消去制御回路Ｗ
ＥＣＯＮＴが生成する。

【００４７】図１４には前記Ｘアドレスデコーダおよび
ワードドライバ２０１の一例が示される。同図にはワー
ド線１本分に対応される構成が代表的に示される。Ｘア
ドレス信号はプリデコーダ２０１０とその出力をデコー
ドするデコード部２０１１によりデコードされ、デコー
ド部２０１１の出力に基づいて駆動部２０１２により選
択されたワード線が駆動される。プリデコーダ２０１０
及びデコード部２０１１は５Ｖ系のような電源電圧Ｖｃ
ｃで動作される。駆動部２０１２は前記電圧Ｖppw/eの
ような電圧で駆動される高電圧駆動系とされる。２０１
３は５Ｖ系と高電圧系を分離するため高耐圧Ｎチャンネ
ル型ＭＯＳトランジスタである。書込み時には、電圧Ｖ
ppw/eが駆動部２０１２に供給され、これによりワード
線はＶppw/eの選択レベルと０Ｖの非選択レベルにされ
る。読出し時には、電源電圧Ｖccが駆動部２０１２に供
給され、これによりワード線はＶccの選択レベルと０Ｖ
の非選択レベルにされる。Ｖppw/eとＶccの切換えは、
前記電源回路ＥＰＳ内の電圧切換え回路ＳＷＣと同様の
回路で行なう。

【００４８】図１５には、書込み回路ＷＲＩＴの一例が
示されている。同図にはデータ線１本分に対応される構
成が代表的に示されている。この書込み回路ＷＲＩＴ
は、電流制限用ＭＯＳトランジスタＱｒと、データラッ
チＤＩＬＡＴに保持された書込みデータに応じてオン、
オフされる書込み用ＭＯＳトランジスタＱｗとからな
り、ＱｒとＱｗがオンされると、書込み・消去用の高電
圧Ｖppw/eが選択スイッチＷＳを介して共通データ線Ｃ
Ｄに供給される。図示しないが、消去に使用するソース
回路は図１４のワード線駆動部と同一構成とされてい
る。従って、消去用ソース回路にも高電圧Ｖppw/eが供
給される。消去時には、消去ブロック指定レジスタのビ
ットＢ１，Ｂ２によって、指定ソース線に電圧Ｖppw/e
が供給され、これ以外のとき（指定のないときおよび書
込み、読出し時）には０Ｖにされる。

【００４９】次に、図１６〜図１９を用いて、高電圧を
用いて書込みを行ない負電圧を用いて消去を行なうタイ
プのフラッシュメモリに本発明を適用した場合の電源回
路ＥＰＳの実施例を説明する。高電圧を用いて書込みを
行ない負電圧を用いた消去を行なうフラッシュメモリに
あっては、例えば１２Ｖの書込み用電圧の他に−１０Ｖ
のような消去用負電圧が必要とされる。図１６の電源回
路ＥＰＳでは、書込み用電圧を発生する高電圧発生回路
ＣＰＭ１と、消去用負電圧を発生する負電圧発生回路Ｃ
ＰＭ２とが設けられている。高電圧発生回路ＣＰＭ１と
負電圧発生回路ＣＰＭ２は共に図７に示されている昇圧
回路ＣＰＭと同様の回路形式を有するチャージポンプに
より構成される。このうち負電圧発生回路ＣＰＭ２は、
図１９に示すように、高電圧発生回路ＣＰＭ１とはＭＯ
ＳトランジスタＱ１１〜Ｑ１ｎのソースとドレインが逆
にされ、クランプダイオードＤｃの向きも逆にされる。

【００５０】この実施例の電源回路ＥＰＳにおいても、
図３〜図６の電源回路ＥＰＳと同様に、Ｖppレベル検出
回路ＶＣＤとＶccレベル検出回路ＶＰＤと共に外部から
供給された書込み電圧Ｖppまたは高電圧発生回路ＣＰＭ
１で発生された高電圧のいずれかを内部書込み電圧Ｖpp
wとしてフラッシュメモリに選択的に供給するための電
圧切換え回路ＳＷＣ１が設けられている。さらに、この
実施例の電源回路ＥＰＳには、上記負電圧発生回路ＣＰ
Ｍ２が外部から供給された書込み電圧Ｖppまたは通常の
動作電源電圧Ｖccのいずれに基づいて負電圧を発生する
のか選択するための電圧切換え回路ＳＷＣ２が設けられ
ている。上記負電圧発生回路ＣＰＭ２を書込み電圧Ｖpp
で動作させた場合は、電源電圧Ｖccで動作させた場合に
比較して負電圧発生回路ＣＰＭ２の電流供給能力を大き
くとれるのでより大きなブロック単位での消去が可能と
なる。上記電圧切換え回路ＳＷＣ１およびＳＷＣ２の切
換え制御信号は、共通の信号φｐを用いることができ
る。切換え制御信号φｐの形成の仕方としては、図３〜
図６の実施例と同様に中央処理装置ＣＰＵで形成するか
あるいはそのような制御信号を形成する専用の制御回路
を設ける方法が考えられる。

【００５１】なお、書込み、消去電圧の切換え方式とし
ては、例えば図１７に示すように、高電圧発生回路ＣＰ
Ｍ１と負電圧発生回路ＣＰＭ２を電源電圧Ｖccのみで動
作させる方式や、図１８に示すように、書込み電圧Ｖpp
wおよび消去電圧Ｖppeは常に昇圧回路から供給されるよ
うにし、その昇圧回路の動作電圧を切換えるようにした
方式等種々のバリエーションが考えられる。また、電源
回路ＥＰＳの構成は、フラッシュメモリの書込み・消去
方式に応じて決定されればよく、上記のごとく高電圧と
負電圧を使用するものの他、例えばフラッシュメモリが
２種類の高電圧を使用する場合には電源回路ＥＰＳ内に
２種類の昇圧回路を設け、図１６〜図１８と同様に電圧
切換え回路ＳＷＣ１およびＳＷＣ２を設けて選択的に供
給するようにすればよい。

【００５２】次に、負電圧を用いた消去を行なうフラッ
シュメモリの書込み、消去原理を、図２０〜図２２を用
いて説明する。図２０に例示的に示されたメモリセル
は、図９のメモリセルと同様、２層ゲート構造の絶縁ゲ
ート型電界効果トランジスタにより構成されている。図
２０には、説明を理解しやすくするため、データ線を共
通にし列方向に隣接するの２つのメモリセル（例えば図
２１におけるＭＣ１とＭＣ３に相当）を示してある。同
図において、図９と同一部位には同一符号が付されてい
る。すなわち、１はＰ型シリコン基板、１４は上記シリ
コン基板１に形成されたＰ型半導体領域、１５は低濃度
のＮ型半導体領域、１３ａはＰ型半導体領域１４内に形
成されたドレイン領域としてのＮ型半導体領域、１３ｂ
は低濃度のＮ型半導体領域１５内に形成されたソース領
域としてのＮ型半導体領域である。８はトンネル絶縁膜
としての薄い酸化膜７（例えば厚さ１０ｎｍ）を介して
上記Ｐ型シリコン基板１上に形成されたフローティング
ゲート、１１は酸化膜９を介して上記フローティングゲ
ート８上に形成されたコントロールゲートである。

【００５３】メモリセルへの情報の書込み動作は、図２
１に示すように、メモリセルＭＣ１へ書込みを行なう場
合、そのコントロールゲート１１に１２Ｖのような高電
圧、ドレインにＶcc（５Ｖ）を印加し、ソースを接地電
位に接続して、ドレインからソースへ電流を流しながら
アバランシェ注入によりフローティングゲート８に電子
（ホットエレクトロン）を注入することで実行される。
この書込み動作により記憶トランジスタは、そのコント
ロールゲート７から見たしきい値電圧が、書込み動作を
行わなかった消去状態の記憶トランジスタに比べて高く
なる。このときワード線を共通にする非選択のメモリセ
ルＭＣ２のドレインはデータ線ＤＬ２により接地電位が
印加されることで書込みが防止される。また、データ線
を共通にする非選択のメモリセルＭＣ３はワード線ＤＬ
２によりコントロールゲート１１に接地電位が印加され
ることで書込みが防止される。これらの動作は、正電圧
のみ使って、書込み、消去を行なう前記実施例における
書込み動作と同一である。

【００５４】一方、消去動作は、図２２に示されるよう
に、例えばメモリセルＭＣ１を消去する場合、コントロ
ールゲート１１に−１０Ｖのような負電圧、ソースにＶ
cc（５Ｖ）のような正の電圧を印加し、ドレインを接地
電位に接続して、フローティングゲート８からトンネル
現象でソース側に電子を引き抜くことによって実行され
る。この場合、図２１からも分かるように、ワード線方
向に隣接するメモリセルＭＣ２はソースがメモリセルＭ
Ｃ１と共通にされているため、電位関係もメモリセルＭ
Ｃ１と同一にされる。

【００５５】従って、この実施例では、ワード線および
ソースを共通にする行方向のメモリセルが同時に消去さ
れる。つまり、正電圧のみ使って、書込み、消去を行な
う前記実施例ではソースを共通にするメモリセルが一括
消去されるのに対し、負電圧を使用するこの実施例に従
うとワード線単位の一括消去が可能となる。もちろん、
消去動作の際に複数のワード線を選択してやればブロッ
ク単位での消去も可能である。電源回路ＥＰＳが外部か
らの書込み・消去用電圧ＶppとＶccの昇圧電圧のいずれ
にも切換えてフラッシュメモリへ供給できるようにされ
ている場合、昇圧電圧使用時はワード線単位で消去を行
ない、外部電圧Ｖpp使用時はブロック単位で消去を行な
うように構成しても良い。なお、上記のワード線単位で
の消去の場合、非選択のワード線上のメモリセルＭＣ
３，ＭＣ４，ＭＣ５，ＭＣ６……は、ワード線ＤＬ２，
ＤＬ３，ＤＬ４……によりコントロールゲート１１に接
地電位が印加されることで書込みが防止される。上記消
去動作により選択記憶トランジスタはそのコントロール
ゲート１１から見たしきい値電圧が低くされる。

【００５６】次に、書込みも消去と同様にトンネル電流
を利用して行なうフラッシュメモリの書込み、消去動作
について図２３および図２４を用いて説明する。電源回
路の構成およびメモリセルを構成する記憶トランジスタ
の構造は、上記実施例のものと同様である。なお、この
実施例で書込み、消去とは、フローティングゲートへの
電子の注入、引抜きのことではなく、１ビットのメモリ
セルに対してそのフローティングゲートへ電子の注入、
引抜きが行なわれる動作を書込みと称し、複数のメモリ
セルに対してそのフローティングゲートへ電子の注入、
引抜きが行なわれる動作を消去と称している。従って、
メモリセルのフローティングゲートへ電子の注入、引抜
きという現象に着目すると、本実施例の書込み、消去と
前記実施例の書込み、消去とでは逆になることに注意す
べきである。

【００５７】メモリセルへの情報の書込み動作は、図２
３に示すように、メモリセルＭＣ１へ書込みを行なう場
合、そのコントロールゲート１１に−１０Ｖのような負
電圧、ドレインにＶcc（５Ｖ）を印加し、共通ソースを
接地電位に接続して、フローティングゲート８からドレ
インへトンネル現象で電子（ホットエレクトロン）を引
き抜くことで実行される。この書込み動作により記憶ト
ランジスタは、そのコントロールゲート７から見たしき
い値電圧が、書込み動作を行わなかった消去状態の記憶
トランジスタに比べて低くなる。このときワード線を共
通にする非選択のメモリセルＭＣ２のドレインはデータ
線ＤＬ２により接地電位が印加されることで書込みが防
止される。また、データ線を共通にする非選択のメモリ
セルＭＣ３は、ワード線ＤＬ２によりそのコントロール
ゲート１１に接地電位が印加されることで書込みが防止
される。これらの動作は、正電圧のみ使って、書込み、
消去を行なう前記実施例における書込み動作と同一であ
る。

【００５８】一方、消去動作は、図２４に示されるよう
に、例えばメモリセルＭＣ１を消去する場合、そのコン
トロールゲート１１に１５Ｖのような正の高電圧、ソー
スおよびドレインを接地電位に接続して、基板側からフ
ローティングゲート８へトンネル現象で電子を注入する
ことによって実行される。この場合、図２４のように、
ワード線方向に隣接するメモリセルＭＣ２のソースをメ
モリセルＭＣ１と共通にしておけば、電位関係もメモリ
セルＭＣ１と同一になる。従って、この実施例に従うと
ワード線単位の一括消去が可能となる。なお、上記ワー
ド線単位での消去の際、非選択のワード線上のメモリセ
ルＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６……は、ワード線Ｄ
Ｌ２，ＤＬ３，ＤＬ４……によりコントロールゲート１
１に接地電位が印加されることで書込みが防止される。
複数のワード線を選択してやればブロック単位での消去
も可能である。この消去動作により記憶トランジスタ
は、そのコントロールゲート７から見たしきい値電圧
が、書込み状態の記憶トランジスタに比べて高く（約５
Ｖ）なる。

【００５９】この実施例のように、書込みも消去もトン
ネル現象を利用して行なうように構成すれば、１ビット
の書込みに数ｎ〜数十ｎＡの電流で済むので、１ビット
の書込みに数百μＡの電流を要するアバランシェ現象に
より電子の注入を行なう前記実施例のフラッシュメモリ
に比べて、昇圧回路の負担を軽減し占有面積を小さくす
ることができる。なお、この実施例においても、電源回
路ＥＰＳを外部からの書込み・消去用電圧ＶppとＶccの
昇圧電圧のいずれにも切換えてフラッシュメモリへ供給
できるように構成して、昇圧電圧使用時はワード線単位
で消去を行ない、外部電圧Ｖpp使用時はブロック単位で
消去を行なうように構成することができる。

【００６０】図２５には図１のマイクロコンピュータに
対応される更に詳細なマイクロコンピュータの実施例ブ
ロック図が示される。同図に示されるマイクロコンピュ
ータＭＣＵは、図１に示される機能ブロックと同一機能
ブロックとして、中央処理装置ＣＰＵ、フラッシュメモ
リＦＭＲＹ、シリアル・コミュニケーション・インタフ
ェースＳＣＩ、制御回路ＣＯＮＴ、ランダム・アクセス
・メモリＲＡＭおよび電源回路ＥＰＳを含む。図１のタ
イマに相当するものとして、１６ビット・インテグレー
テッド・タイマ・パルスユニットＩＰＵと、ウォッチド
ッグタイマＷＤＴＭＲを備える。また、図１の入出力回
路Ｉ／Ｏに相当するものとして、ポートＰＯＲＴ１乃至
ＰＯＲＴ１２を備える。更にその他の機能ブロックとし
て、クロック発振器ＣＰＧ、割り込みコントローラＩＲ
ＣＯＮＴ、アナログ・ディジタル変換器ＡＤＣ、及びウ
ェートステートコントローラＷＳＣＯＮＴが設けられて
いる。

【００６１】前記中央処理装置ＣＰＵ、フラッシュメモ
リＦＭＲＹ、ランダム・アクセス・メモリＲＡＭ、及び
１６ビット・インテグレーテッド・タイマ・パルスユニ
ットＩＰＵは、アドレスバスＡＢＵＳ、下位データバス
ＬＤＢＵＳ（例えば８ビット）、及び上位データバスＨ
ＤＢＵＳ（例えば８ビット）に接続される。前記シリア
ル・コミュニケーション・インタフェースＳＣＩ、ウォ
ッチドッグタイマＷＤＴＭＲ、割り込みコントローラＩ
ＲＣＯＮＴ、アナログ・ディジタル変換器ＡＤＣ、ウェ
ートステートコントローラＷＳＣＯＮＴ、及びポートＰ
ＯＲＴ１乃至ＰＯＲＴ１２は、アドレスバスＡＢＵＳ、
及び上位データバスＨＤＢＵＳに接続される。

【００６２】図２５において、Ｖppw/eはフラッシュメ
モリＦＭＲＹの書換え用高電圧であり、前記電源回路Ｅ
ＰＳにより、外部からの書込み・消去電圧Ｖppまたは昇
圧回路からの昇圧電圧のいずれか一方が選択されてＶpp
w/eとしてフラッシュメモリＦＭＲＹに供給される。Ｅ
ＸＴＡＬ及びＸＴＡＬはマイクロコンピュータのチップ
に外付けされる図示しない振動子から前記クロック発振
器ＣＰＧに与えられる信号である。φはクロック発振器
ＣＰＧから外部に出力される同期クロック信号である。
ＭＤ０乃至ＭＤ２はフラッシュメモリＦＭＲＹの書換え
に際して動作モードを設定するために制御回路ＣＯＮＴ
に供給されるモード信号であり、図１のモード信号ＭＤ
に対応される。ＲＥＳ＊はリセット信号、ＳＴＢＹ＊は
スタンバイ信号であり、中央処理装置ＣＰＵ並びにその
他の回路ブロックに供給される。ＮＭＩはノン・マスカ
ブル・インタラプト信号であり、マスク不可能な割り込
みを前記割り込みコントローラＩＣＯＮＴに与える。図
示しないその他の割り込み信号はポートＰＯＲＴ８，Ｐ
ＯＲＴ９を介して割り込みコントローラＩＣＯＮＴに与
えられる。

【００６３】ＡＳ＊は外部に出力されるアドレス信号の
有効性を示すアドレスストローブ信号、ＲＤ＊はリード
サイクルであることを外部に通知するリード信号、ＨＷ
Ｒ＊は上位８ビットのライトサイクルであることを外部
に通知するアッパーバイト・ライト信号、ＬＷＲ＊は下
位８ビットのライトサイクルであることを外部に通知す
るロアーバイト・ライト信号であり、それらはマイクロ
コンピュータＭＣＵの外部に対するアクセス制御信号と
される。外部のＰＲＯＭライタでフラッシュメモリＦＭ
ＲＹを直接書換え制御する第２動作モード以外におい
て、マイクロコンピュータＭＣＵが外部をアクセスする
ためのデータＢＤ０乃至ＢＤ１５の入出力には、特に制
限されないが、前記ポートＰＯＲＴ１，ＰＯＲＴ２が割
当てられる。このときのアドレス信号ＢＡ０乃至ＢＡ１
９の出力には、特に制限されないが、前記ポートＰＯＲ
Ｔ３乃至ＰＯＲＴ５が割当てられる。

【００６４】一方、マイクロコンピュータＭＣＵに第２
動作モードが設定されたとき、そのフラッシュメモリＦ
ＭＲＹを書換え制御するＰＲＯＭライタとの接続には、
特に制限されないが、前記ポートＰＯＲＴ２乃至ＰＯＲ
Ｔ５及びＰＯＲＴ８が割当てられる。すなわち、書込み
並びにベリファイのためのデータＥＤ０乃至ＥＤ７入出
力には前記ポートＰＯＲＴ２が割当てられ、アドレス信
号ＥＡ０ないしＥＡ１６の入力並びにアクセス制御信号
ＣＥ＊（チップイネーブル信号），ＯＥ＊（アウトプッ
トイネーブル信号），ＷＥ＊（ライトイネーブル信号）
の入力には前記ポートＰＯＲＴ３乃至ＰＯＲＴ５及びＰ
ＯＲＴ８が割当てられる。前記チップイネーブル信号Ｃ
Ｅ＊はＰＲＯＭライタからのフラッシュメモリＦＭＲＹ
の動作選択信号であり、アウトプットイネーブル信号Ｏ
Ｅ＊はフラッシュメモリＦＭＲＹに対する出力動作の指
示信号であり、ライトイネーブル信号ＷＥ＊はフラッシ
ュメモリＦＭＲＹに対する書込み動作の指示信号であ
る。

【００６５】尚、アドレス信号ＥＡ０ないしＥＡ１６の
うちの１ビットＥＡ９の入力には前記信号ＮＭＩの入力
端子が割当てられる。この様にして割当てられたポート
の外部端子、並びに高電圧Ｖｐｐの印加端子などのその
他必要な外部端子は、変換ソケットを介して汎用ＰＲＯ
Ｍライタに接続される。このときの斯る外部端子の割り
当ては、マイクロコンピュータＭＣＵを変換ソケットを
介してＰＲＯＭライタに接続し易い端子配列になるよう
に決定することができる。上記第２動作モードにおいて
ＰＲＯＭライタＰＲＷとの接続に割当てられる外部端子
群には、マイクロコンピュータＭＣＵのその他の動作モ
ードにおいては他の機能が割当てられることになる。
尚、特に制限されないが、外部からの書込み、消去電圧
Ｖppの供給端子は、例えばリセット信号ＲＥＳ＊の入力
端子等の他の端子と共用することができる。これによ
り、専用端子を設ける必要がなくなり、端子数の増加を
抑えることができる。

【００６６】図２６には図２５のマイクロコンピュータ
ＭＣＵに内蔵されるフラッシュメモリＦＭＲＹの全体的
なブロック図が示される。同図において、符号ＡＲＹで
示されるのは前記図９で説明した２層ゲート構造の絶縁
ゲート型電界効果トランジスタによって構成されたメモ
リセルをマトリクス配置したメモリアレイである。この
メモリアレイＡＲＹは図１３に示した構成と同様に、メ
モリセルのコントロールゲートがそれぞれ対応するワー
ド線に接続され、メモリセルのドレイン領域はそれぞれ
対応するデータ線に接続され、メモリセルのソース領域
はメモリブロック毎に共通のソース線に接続されてい
る。

【００６７】図２６において、ＡＬＡＴはアドレス信号
ＰＡＢ０乃至ＰＡＢ１５のラッチ回路である。中央処理
装置ＣＰＵがフラッシュメモリＦＭＲＹを書換え制御す
る第１動作モードにおいてそのアドレス信号ＰＡＢ０乃
至ＰＡＢ１５は中央処理装置ＣＰＵの出力アドレス信号
に対応される。ＰＲＯＭライタがフラッシュメモリＦＭ
ＲＹを書換え制御する第２動作モードではアドレス信号
ＰＡＢ０乃至ＰＡＢ１５はＰＲＯＭライタの出力アドレ
ス信号ＥＡ０乃至ＥＡ１５に対応される。ＸＡＤＥＣ
は、アドレスラッチＡＬＡＴを介して取り込まれるロウ
アドレス信号を解読するロウアドレスデコーダである。
ＷＤＲＶは、ロウアドレスデコーダＸＡＤＥＣから出力
される選択信号に基づいてワード線を駆動するワードド
ライバである。データ読出し動作においてワードドライ
バＷＤＲＶは５Ｖのような電圧でワード線を駆動し、デ
ータの書込み動作では１２Ｖのような高電圧でワード線
を駆動する。データの消去動作においてワードドライバ
ＷＤＲＶの全ての出力は０Ｖのような低い電圧レベルに
される。

【００６８】ＹＡＤＥＣは、アドレスラッチＹＡＬＡＴ
を介して取り込まれるカラムアドレス信号を解読するカ
ラムアドレスデコーダである。ＹＳＥＬは、カラムアド
レスデコーダＹＡＤＥＣの出力選択信号に従ってデータ
線を選択するカラムアドレスデコーダである。ＳＡＭＰ
は、データ読出し動作においてカラム選択回路ＹＳＥＬ
で選択されたデータ線からの読出し信号を増幅するセン
スアンプである。ＤＯＬＡＴはセンスアンプの出力を保
持するデータ出力ラッチである。ＤＯＢＵＦＦは、デー
タ出力ラッチＤＯＬＡＴが保持するデータを外部に出力
するためのデータ出力バッファである。また、図２６に
おいてＰＤＢ０乃至ＰＤＢ７は下位８ビット（１バイ
ト）データであり、ＰＤＢ８乃至ＰＤＢ１５は上位８ビ
ット（１バイト）データである。この例に従えば出力デ
ータは最大２バイトとされる。ＤＩＢＵＦＦは外部から
供給される書込みデータを取り込むためのデータ入力バ
ッファである。

【００６９】データ入力バッファＤＩＢＵＦＦから取り
込まれたデータはデータ入力ラッチ回路ＤＩＬＡＴに保
持される。データ入力ラッチ回路ＤＩＬＡＴに保持され
たデータが“０”のとき、書込み回路ＷＲＩＴはカラム
選択回路ＹＳＥＬで選択されたデータ線に書込み用高電
圧を供給する。この書込み用高電圧はロウアドレス信号
に従ってコントロールゲートに高電圧が印加されるメモ
リセルのドレインに供給され、これによって当該メモリ
セルが書込みされる。ＥＲＡＳＥＣは、指定されたメモ
リブロックのソース線に消去用高電圧を供給してメモリ
ブロックの一括消去を行うための消去回路である。ＦＣ
ＯＮＴは、フラッシュメモリＦＭＲＹにおけるデータ読
出し動作のタイミング制御、及び書込み消去のための各
種タイミングや電圧の選択制御などを行う制御回路であ
る。この制御回路ＦＣＯＮＴは、コントロールレジスタ
ＣＲＥＧを備える。

【００７０】図２７には、コントロールレジスタＣＲＥ
Ｇの一例が示される。コントロールレジスタＣＲＥＧ
は、それぞれ８ビットのプログラム／イレーズ制御レジ
スタＰＥＲＥＧと、消去ブロック指定レジスタＭＢＲＥ
Ｇ１およびＭＢＲＥＧ２によって構成される。プログラ
ム／イレーズ制御レジスタＰＥＲＥＧにおいて、符号Ｖ
ppで示されるのは、フラッシュメモリＦＭＲＹの書込
み、消去のために電源端子Ｐｖｐへ供給される書込み・
消去用高電圧Ｖppが所定のレベル以上になったことが検
出されたときに“１”にされる高電圧印加フラグであ
る。また、“Ｖcc”ビットは、通常動作のために電源端
子Ｐｖｃへ供給される電源電圧Ｖccが所定のレベル以上
になったことが検出されたときに“１”にされる動作電
圧印加フラグである。この所定のレベルとは、Ｖccを昇
圧して書込み・消去電圧Ｖppw/eを発生し得る最低の電
圧のことである。“Ｖpp／Ｖcc”ビットは、フラッシュ
メモリＦＭＲＹの書込み、消去に外部から供給される高
電圧ＶppまたはＶccを昇圧した電圧のいずれを書込み・
消去電圧Ｖppw/eとして使用するか指定するためのビッ
トである。この“Ｖpp／Ｖcc”ビットの内容にしたがっ
て、図８に示されている制御信号φpcが形成される。

【００７１】さらに、図２７において“Ｅ”ビットは消
去動作を指示するビット、“ＥＶ”ビットは消去におけ
るベリファイ動作の指示ビットである。また“Ｐ”ビッ
トは書込み動作（プログラム動作）の指示ビット、“Ｐ
Ｖ”ビットは書込みにおけるベリファイ動作の指示ビッ
ト、“ＰＢ”ビットはフラッシュメモリＦＭＲＹの書込
み、消去のサイズを指定するビットである。この“Ｐ
Ｂ”ビットは、書込み・消去電圧Ｖppw/eとして外部Ｖp
pを使用しかつ書込みをページ単位でまた消去を複数ブ
ロック単位で行なう場合に“１”にされる。“ＰＢ”ビ
ットが“０”にされている場合には、書込みがバイト単
位でまた消去はブロック単位で行なわれる。この“Ｐ
Ｂ”ビットは、前記“Ｖpp”ビットが“１”にセットさ
れている場合にも“０”にセットすることができるよう
にされている。これによって、書込み・消去時の使用電
源は外部Ｖppであるが、書込みはバイト単位でまた消去
はブロック単位で行なわせることができるようになる。

【００７２】消去ブロック指定レジスタＭＢＲＥＧ１お
よびＭＢＲＥＧ２は、それぞれ７分割された大ブロック
と８分割された小ブロックに含まれる何れのメモリブロ
ックを消去するかを指定するレジスタであり、その第０
ビットから第７ビットは各メモリブロックの指定用ビッ
トとされ、例えばビット“１”は対応メモリブロックの
選択を意味し、ビット“０”は対応メモリブロックの非
選択を意味する。例えば、消去ブロック指定レジスタＭ
ＢＲＥＧ２の第７ビットが“１”のときは、小メモリブ
ロックＳＭＢ７の消去が指定される。上記コントロール
レジスタＣＲＥＧは、それぞれ外部からリード・ライト
可能にされている。制御回路ＦＣＯＮＴは、そのコント
ロールレジスタＣＲＥＧの設定内容を参照し、それにし
たがって消去・書込みなどの制御を行う。外部において
は、コントロールレジスタＣＲＥＧの内容を書換えるこ
とによって、消去・書込み動作の状態を制御することが
できる。

【００７３】図２６に戻って説明すると、制御回路ＦＣ
ＯＮＴには、制御信号としてＦＬＭ，ＭＳ−ＦＬＮ，Ｍ
Ｓ−ＭＩＳＮ，Ｍ２ＲＤＮ，Ｍ２ＷＲＮ，ＭＲＤＮ，Ｍ
ＷＲＮ，ＩＯＷＯＲＤＮ，及びＲＳＴが供給され、更
に、上位１バイトのデータＰＤＢ８乃至ＰＤＢ１５と、
アドレス信号ＰＡＢ０乃至ＰＡＢ１５の所定ビットが与
えらる。制御信号ＦＬＭは、フラッシュメモリＦＭＲＹ
の動作モードを指定する信号であり、その“０”が第１
動作モードを指定し、“１”が第２動作モードを指定す
る。この信号ＦＬＭは、例えば前記モード信号ＭＤ０乃
至ＭＤ２に基づいて形成される。

【００７４】制御信号ＭＳ−ＦＬＮは、フラッシュメモ
リＦＭＲＹの選択信号であり、その“０”が選択を指示
し、“１”が非選択を指示する。第１動作モードでは中
央処理装置ＣＰＵがその制御信号ＭＳ−ＦＬＮを出力
し、第２動作モードにおいてその制御信号ＭＳ−ＦＬＮ
は、ＰＲＯＭライタＰＲＷから供給されるチップ・イネ
ーブル信号ＣＥ＊に対応される。制御信号ＭＳ−ＭＩＳ
ＮはコントロールレジスタＣＲＥＧの選択信号である。
このとき、プログラム／イレーズ制御レジスタＰＥＲＥ
Ｇと消去ブロック指定レジスタＭＢＲＥＧ１およびＭＢ
ＲＥＧ２の何れを選択するかは、アドレス信号ＰＡＢ０
乃至ＰＡＢ１５の所定ビットを参照して決定される。第
１動作モードでは中央処理装置ＣＰＵがその制御信号Ｍ
Ｓ−ＭＩＳＮを出力する。第２動作モードでは、特に制
限されないが、ＰＲＯＭライタＰＲＷが出力する最上位
アドレスビットＥＡ１６がその制御信号ＭＳ−ＭＩＳＮ
とみなされる。

【００７５】Ｍ２ＲＤＮはメモリリードストローブ信
号、Ｍ２ＷＲＮはメモリライトストローブ信号、ＭＲＤ
ＮはコントロールレジスタＣＲＥＧのリード信号、ＭＷ
ＲＮはコントロールレジスタＣＲＥＧのライト信号であ
る。第１動作モードでは中央処理装置ＣＰＵがそれら制
御信号を出力する。第２動作モードでは、特に制限され
ないが、ＰＲＯＭライタＰＲＷから供給されるライトイ
ネーブル信号ＷＥ＊が前記信号Ｍ２ＷＲＮ，ＭＷＲＮと
みなされ、ＰＲＯＭライタから供給されるアウトプット
イネーブル信号ＯＥ＊が前記信号Ｍ２ＲＤＮ，ＭＲＤＮ
とみなされる。尚、メモリライトストローブ信号Ｍ２Ｗ
ＲＮは、メモリセルに書込むべきデータをデータ入力ラ
ッチ回路ＤＩＬＡＴに書込むためのストローブ信号とみ
なされる。メモリセルへの実際の書込みは前記コントロ
ールレジスタＣＲＥＧのＰビットをセットすることによ
って開始される。

【００７６】ＩＯＷＯＲＤＮはフラッシュメモリＦＭＲ
Ｙに対する８ビットリードアクセスと１６ビットリード
アクセスとの切換え信号とされる。第２動作モードにお
いては当該制御信号ＩＯＷＯＲＤＮは８ビットリードア
クセスを指示する論理値に固定される。ＲＳＴはフラッ
シュメモリＦＭＲＹのリセット信号である。この信号Ｒ
ＳＴによってフラッシュメモリＦＭＲＹがリセットされ
ることにより、或は前記プログラム／イレーズ制御レジ
スタＰＥＲＥＧのＶｐｐフラグが“０”にされることに
より、前記プログラム／イレーズ制御レジスタＰＥＲＥ
ＧにおけるＥＶ，ＰＶ，Ｅ，Ｐの各モード設定ビットが
クリアされる。

【００７７】図２８にはフラッシュメモリＦＭＲＹにお
けるメモリリード動作の一例タイミングチャートが示さ
れている。同図において、ＣＫ１Ｍ，ＣＫ２Ｍはノン・
オーバーラップ２相のクロック信号であり、動作基準ク
ロック信号とみなされる。ｔＣＹＣはサイクルタイムで
あり、ＲＡＭに対するアクセスタイムと大差ない。コン
トロールレジスタＣＲＥＧに対するリード動作もこれと
同様のタイミングで行われる。

【００７８】図２９にはフラッシュメモリＦＭＲＹにお
けるメモリライト動作の一例タイミングチャートが示さ
れている。同図に示されるライトストローブ信号Ｍ２Ｗ
ＲＮによって指示されるメモリライト動作では、前述の
ように、メモリセルに対する実際の書込みは行われず、
入力アドレス信号ＰＡＢ０乃至ＰＡＢ１５がアドレスラ
ッチ回路ＡＬＡＴに保持されるとともに、入力データＰ
Ｂ８乃至ＰＢ１５がデータ入力ラッチＤＩＬＡＴに保持
されて、そのライトサイクルが終了される。コントロー
ルレジスタＣＲＥＧに対するライト動作もこれと同様の
タイミングで行われるが、この場合にはコントロールレ
ジスタＣＲＥＧへの実際のデータ書込みが行われる。

【００７９】図３０には、Ｖppモードすなわち外部Ｖpp
を使用したページ単位の書込み時の動作タイミングの一
例が示されている。ライトストローブ信号Ｍ２ＷＲＮに
よって入力アドレス信号ＰＡＢ０乃至ＰＡＢ１５がアド
レスラッチ回路ＡＬＡＴにラッチされる。アドレスの下
位２ビットは無視される。データ入力ラッチ回路ＤＩＬ
ＡＴは、図３１に示されているように、４バイト分のラ
ッチ回路ＤＩＬＡＴ１〜ＤＩＬＡＴ４を持ち、アドレス
の下位２ビットで選択されるラッチ回路にデータがラッ
チされる。４バイト分のデータがラッチ回路ＤＩＬＡＴ
１〜ＤＩＬＡＴ４に取り込まれると、コントロールレジ
スタＣＲＥＧの“Ｐ”ビットに“１”がセットされ、メ
モリセルへの書込みが実行される。

【００８０】［フラッシュメモリＦＭＲＹの書換え制御
手順の詳細］次に、中央処理装置ＣＰＵ又はＰＲＯＭラ
イタが前記制御回路ＦＣＯＮＴを介してフラッシュメモ
リの書込み，消去を行う制御手順の詳細な一例について
説明する。フラッシュメモリに対する情報の書込みは、
基本的に消去状態のメモリセルに対して行われる。マイ
クロコンピュータがシステムに実装された状態でフラッ
シュメモリの書換えを行う第１動作モードにおいて、中
央処理装置ＣＰＵが実行すべき書換え制御プログラム
は、消去用プログラムと、書込み用プログラムを含む。
第１動作モードの指定に従って、最初に消去の処理ルー
チンを実行し、ひき続いて自動的に書込みの処理ルーチ
ンを実行するように書換え制御プログラムを構成するこ
とができる。或は消去と書込みを分けて別々に第１動作
モードを指定するようにしてもよい。ＰＲＯＭライタに
よる書換え制御も第１動作モードの場合と同様のオペレ
ーションによって実行される。以下、書込み制御手順と
消去制御手順とをそれぞれ説明する。

【００８１】図３２には書込み制御手順の詳細な一例が
示される。同図に示される手順は、図２９のタイミング
に従ったＶcc昇圧モードで１バイトのデータを書込むた
めの手順であり、第１動作モードにおける中央処理装置
ＣＰＵの制御と、第２動作モードにおけるＰＲＯＭライ
タの制御との双方に共通とされる。制御主体を例えば中
央処理装置ＣＰＵとして説明する。バイト単位でのデー
タ書込みの最初のステップでは、中央処理装置ＣＰＵは
その内蔵カウンタｎに１をセットする（ステップＳ
１）。次に、中央処理装置ＣＰＵは、図２９で説明した
メモリライト動作を行って、フラッシュメモリＦＭＲＹ
に書込むべきデータを図２６のデータ入力ラッチ回路Ｄ
ＩＬＡＴにセットするとともに、データを書込むべきア
ドレスをアドレスラッチ回路ＡＬＡＴにセットする（ス
テップＳ２）。

【００８２】それから中央処理装置ＣＰＵは、コントロ
ールレジスタＣＲＥＧに対するライトサイクルを発行し
て、プログラムビットＰをセットする（ステップ３）。
これにより制御回路ＦＣＯＮＴは、前記ステップ２でセ
ットされたデータ及びアドレスに基づいて、そのアドレ
スで指定されるメモリセルのコントロールゲートとドレ
インとに高電圧を印加して書込みを行う。このフラッシ
ュメモリ側での書込み処理時間として中央処理装置ＣＰ
Ｕは例えば１０μ秒待ち（ステップＳ４）、次いでプロ
グラムビットＰをクリアする（ステップＳ５）。

【００８３】その後、中央処理装置ＣＰＵは書込み状態
を確認するために、コントロールレジスタＣＲＥＧに対
するライトサイクルを発行して、プログラムベリファイ
ビットＰＶをセットする（ステップ６）。これにより制
御回路ＦＣＯＮＴは、前記ステップ２でセットされたア
ドレスを利用して、そのアドレスで選択されるべきワー
ド線にベリファイ用電圧を印加して、前記書込みを行っ
たメモリセルのデータを読出す。ここで前記ベリファイ
用電圧は、充分な書込みレベルを保証するため、例えば
５Ｖのような電源電圧Ｖｃｃよりもレベルの高い７Ｖの
ような電圧レベルとされる。中央処理装置ＣＰＵはそれ
によって読出されたデータと書込みに利用したデータと
の一致を確かめる（ステップＳ７）。中央処理装置ＣＰ
Ｕは、ベリファイによって一致を確認すると、プログラ
ムベリファイビットＰＶをクリアし（ステップＳ８）、
これにより当該１バイトデータの書込みが完了される。

【００８４】一方、中央処理装置ＣＰＵは、ステップＳ
７のベリファイによって不一致を確認すると、ステップ
Ｓ９でプログラムベリファイビットＰＶをクリアした
後、前記カウンタｎの値が、書込みリトライ上限回数Ｎ
に到達しているかの判定を行う（ステップＳ１０）。こ
の結果、書込みリトライ上限回数Ｎに到達している場合
には書込み不良として処理が終了される。書込みリトラ
イ上限回数Ｎに到達していない場合には、中央処理装置
ＣＰＵは、カウンタｎの値を１だけインクリメントして
（ステップＳ１１）、前記ステップＳ３から処理を繰返
していく。

【００８５】図３３にはページ単位での書込み制御手順
の詳細な一例が示される。同図に示される手順は、第１
動作モードにおける中央処理装置ＣＰＵの制御と、第２
動作モードにおけるＰＲＯＭライタの制御との双方に共
通とされる。以下、制御主体を例えば中央処理装置ＣＰ
Ｕとして説明する。ページ単位でのデータ書込みの最初
のステップでは、中央処理装置ＣＰＵはコントロールレ
ジスタＣＲＥＧの“Ｖpp”ビットおよび“Ｖpp／Ｖcc”
ビットをチェックして、共に“１”になっているか判定
する（ステップＳ４１）。そして、“Ｖpp”ビットおよ
び“Ｖpp／Ｖcc”ビットのいずれも“１”であれば、中
央処理装置ＣＰＵは“ＰＢ”ビットに“１”をセットし
てから、内蔵カウンタｎを“１”にする（ステップＳ４
２，Ｓ４３）。

【００８６】次に、中央処理装置ＣＰＵは、フラッシュ
メモリＦＭＲＹに書込むべきデータ（４バイト）とその
アドレスを供給する（ステップＳ４４）。このとき、メ
モリ側では供給されたデータとアドレスをラッチする。
その後、中央処理装置ＣＰＵはコントロールレジスタＣ
ＲＥＧに対するライトサイクルを発行して、コントロー
ルレジスタＣＲＥＧの“Ｐ”ビットを“１”にセットし
て動作モードをプログラムモードとする（ステップＳ４
５）。そして、１０μ秒経過するのを待ってから、上記
“Ｐ”ビットを“０”にクリアする（ステップＳ４６，
Ｓ４７）。しかる後、コントロールレジスタＣＲＥＧの
“ＰＶ”ビットを“１”にセットして動作モードをプロ
グラムベリファイモードとして、５μ秒経過するのを待
つ（ステップＳ４８，Ｓ４９）。

【００８７】それから、中央処理装置ＣＰＵは、書込み
状態を確認するために、フラッシュメモリＦＭＲＹに書
き込んだ４バイトのデータを読み出して書込みデータと
比較し、一致しているか否か判定する（ステップＳ５
０）。そして、データが一致していれば、上記“ＰＶ”
ビットを“０”にクリアして書込みを終了する（ステッ
プＳ５１）。一方、データが一致しないときは、ステッ
プＳ５２で一旦上記“ＰＶ”ビットを“０”にクリアし
てから、内蔵カウンタｎをチェックして予め設定した所
定の書込み上限回数Ｎ（例えば２０回）以上になったか
判定する（ステップＳ５３）。ここで、ｎがＮに達して
いないときはｎを「１」だけインクリメントしてから、
上記ステップＳ４５へ戻って上記手順を繰り返す（ステ
ップＳ５４）。そして、内蔵カウンタｎが書込み上限回
数Ｎに達したならば、中央処理装置ＣＰＵは書込み不良
として終了する。

【００８８】図３４には消去制御手順の詳細な一例が示
される。同図に示される手順は、第１動作モードにおけ
る中央処理装置ＣＰＵの制御と、第２動作モードにおけ
るＰＲＯＭライタの制御との双方に共通とされる。以
下、制御主体を例えば中央処理装置ＣＰＵとして説明す
る。中央処理装置ＣＰＵは、消去を行うに当たりその内
蔵カウンタｎに１をセットする（ステップＳ２１）。次
に中央処理装置ＣＰＵは、消去対象領域のメモリセルに
対してプレライトを行う（ステップＳ２２）。すなわ
ち、消去対象アドレスのメモリセルに対してデータ
“０”を書込む。このプレライトの制御手順は前記図３
２で説明した書込み制御手順を流用することができる。
このプレライトの処理は、消去前のフローティングゲー
ト内の電荷量を全ビット均一にして、消去状態を均一化
するために行われる。

【００８９】次に、中央処理装置ＣＰＵは、コントロー
ルレジスタＣＲＥＧに対するライトサイクルを発行し
て、一括消去対象メモリブロックを指定する（ステップ
Ｓ２３）。すなわち、消去ブロック指定レジスタＭＢＲ
ＥＧ１およびＭＢＲＥＧ２に消去対象メモリブロック番
号を指定する。消去対象メモリブロックを指定した後、
中央処理装置ＣＰＵは、コントロールレジスタＣＲＥＧ
に対するライトサイクルを発行して、イレーズビットＥ
をセットする（ステップ２４）。これにより制御回路Ｆ
ＣＯＮＴは、前記ステップ２３で指定されたメモリブロ
ックのソース線に高電圧を印加させて、当該メモリブロ
ックを一括消去する。このフラッシュメモリ側での一括
消去の処理時間として中央処理装置ＣＰＵは例えば１０
ｍ秒待つ（ステップＳ２５）。この１０ｍ秒という時間
は、１回で消去動作を完結することができる時間に比べ
て短い時間とされている。そして、次いでイレーズビッ
トＥをクリアする（ステップＳ２６）。

【００９０】その後、中央処理装置ＣＰＵは消去状態を
確認するために、先ず一括消去対象メモリブロックの先
頭アドレスをベリファイすべきアドレスとして内部にセ
ットし（ステップＳ２７）、次いで、ベリファイアドレ
スにダミーライトを行う（ステップＳ２８）。すなわ
ち、ベリファイすべきアドレスに対してメモリライトサ
イクルを発行する。これにより、ベリファイすべきメモ
リアドレスがアドレスラッチ回路ＡＬＡＴに保持され
る。次に、中央処理装置ＣＰＵは、コントロールレジス
タＣＲＥＧに対するライトサイクルを発行して、イレー
ズベリファイビットＥＶをセットする（ステップ２
９）。これにより制御回路ＦＣＯＮＴは、前記ステップ
Ｓ２８でセットされたアドレスを利用して、そのアドレ
スで選択されるべきワード線に消去ベリファイ用電圧を
印加して、前記消去されたメモリセルのデータを読出
す。

【００９１】ここで前記消去ベリファイ用電圧は、充分
な消去レベルを保証するため、例えば５Ｖのような電源
電圧Ｖｃｃよりもレベルの低い３．５Ｖのような電圧レ
ベルとされる。中央処理装置ＣＰＵはそれによって読出
されたデータが消去完結状態のデータに一致するかをベ
リファイする（ステップＳ３０）。中央処理装置ＣＰＵ
は、ベリファイによって一致を確認すると、イレーズベ
リファイビットＥＶをクリアし（ステップＳ３１）、次
いで今回のベリファイアドレスが消去したメモリブロッ
クの最終アドレスか否かを判定し（ステップＳ３２）、
最終アドレスであれば一連の消去動作を終了する。最終
アドレスに至っていないと判定されたときは、ベリファ
イアドレスを「１」だけインクリメントして（ステップ
Ｓ３３）、再びステップＳ２９からの処理を繰返してい
く。

【００９２】一方、中央処理装置ＣＰＵは、ステップＳ
３０のベリファイによって不一致を確認すると、ステッ
プＳ３４でイレーズベリファイビットＥＶをクリアした
後、前記カウンタｎの値が、漸次消去上限回数Ｎに到達
しているかの判定を行う（ステップＳ３５）。この結
果、漸次消去上限回数Ｎに到達している場合には消去不
良として処理が終了される。漸次消去上限回数Ｎに到達
していない場合には、中央処理装置ＣＰＵは、カウンタ
ｎの値を「１」だけインクリメントして（ステップＳ３
６）、前記ステップＳ２４から処理を繰返していく。実
際には、消去し過ぎによってメモリセルのしきい値電圧
が負の値になってしまうような過消去を防止するため
に、１回毎にベリファイを行いながら１０ｍ秒というよ
うな短時間づつ徐々に消去がくり返し行われていく。

【００９３】[ワード線を単位として記憶容量を相違さ
せた複数メモリブロック化]図３５にはワード線を単位
として複数メモリブロック化されると共に、一括消去可
能な当該メモリブロックの記憶容量を相違させたフラッ
シュメモリのメモリマット構成が示される。前記図１３
に示される実施例ではデータ線を単位としてメモリブロ
ックを規定したが、図３５の実施例においてはワード線
を単位としてメモリブロックを規定している。同図に
は、メモリマットＡＲＹ０〜ＡＲＹ７において、相対的
に記憶容量の大きなメモリブロックＬＭＢと相対的に記
憶容量の小さなメモリブロックＳＭＢが代表的に示され
ている。

【００９４】夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
は、前記図９に示されている２層ゲート構造の絶縁ゲー
ト型電界効果トランジスタによって構成されたメモリセ
ルＭＣがマトリクス配置されている。同図においてＷＬ
０〜ＷＬｎは全てのメモリマットＡＲＹ０〜ＡＲＹ７に
共通のワード線である。同一行に配置されたメモリセル
のコントロールゲートは、それぞれ対応するワード線に
接続される。夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
おいて、同一列に配置されたメモリセルＭＣのドレイン
領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬｍに接
続されている。

【００９５】小メモリブロックＳＭＢを構成するメモリ
セルＭＣのソース領域はワード線方向に延在するソース
線ＳＬｗｉに共通接続され、大メモリブロックＬＭＢを
構成するメモリセルＭＣのソース領域はワード線方向に
延在するソース線ＳＬｗ１に共通接続されている。図１
３の実施例と同様にメモリブロックを単位とする一括消
去においては、一括消去すべきメモリブロックは消去ブ
ロック指定レジスタによって指定され、これによって指
定されたメモリブロックのソース線には消去用の高電圧
Ｖｐｐが供給される。消去・書き込のための電圧条件の
詳細については後述する。尚、図３５において、符号Ｙ
ＳＥＬで示されているのはＹ選択回路、ＣＤはコモンデ
ータ線、ＷＲＩＴは書込み回路、ＤＩＬＡＴはデータ入
力ラッチ、ＳＡＭＰはセンスアンプ、ＤＯＬＡＴはデー
タ出力ラッチ、ＤＩＢＵＦＦはデータ入力バッファ、Ｄ
ＯＢＵＦＦはデータ出力バッファである。

【００９６】ここで、メモリマットＡＲＹ０〜ＡＲＹ７
と出力データとの関係は図１３と同様である。すなわ
ち、入出力データの１ビットは一つのメモリマットに対
応される。例えば、データＤ０はメモリマットＡＲＹ０
が担っている。このような１メモリマットで１Ｉ／Ｏの
構成を採用すると、コッモンデータ線ＣＤを各メモリマ
ット毎に分断することができ、全部のメモリマットを貫
通するように長い距離を以って延在させなくても済むよ
うになる。したがって、コモンデータ線ＣＤの寄生容量
を小さくすることができ、アクセスの高速化並びに低電
圧動作化に寄与する。

【００９７】図３５に示されるように、ワード線を単位
としてＬＭＢ，ＳＭＢなどのメモリブロックを規定する
と、並列入出力ビット数が１バイト分のメモリアレイＡ
ＲＹ全体における最小メモリブロックの記憶容量はワー
ド線１本分の記憶容量になる。並列入出力ビット数が何
ビットであってもこれに変わりはない。これに対して図
１３に示されるようなデータ線を単位としてメモリブロ
ックを規定する場合、メモリアレイ全体における最小メ
モリブロックは並列入出力ビット数に対応して８本のデ
ータ線分（各メモリマット毎に１本のデータ線）の記憶
容量とされる。したがって、データ線方向のメモリビッ
ト数がワード線方向のメモリビット数の１／８であれ
ば、メモリブロックの単位をデータ線にしてもワード線
にしても同じである。

【００９８】しかし、実際には半導体集積回路化すると
きのレイアウト効率若しくはメモリセルのアドレシング
効率などとの関係で、通常はデータ線方向のメモリビッ
ト数はワード線方向のメモリビット数の１／２程度であ
る。、さらにマイクロコンピュータ内蔵フラッシュメモ
リは内部データバスに接続される関係上、並列入出力ビ
ット数がバイト或はワード単位などにされる。そのた
め、本実施例のように、ワード線を単位としてメモリブ
ロックを規定した方が、最小メモリブロックの記憶容量
を格段に小さくすることができる。メモリブロックの最
小サイズを小さくできれば、これをデータ領域などとし
て利用する場合の使い勝手が一層向上し、さらに、実質
的に書換を要しない情報も併せて一括消去した後で再び
その情報を書き戻すと言うような無駄の防止効果を更に
発揮させることができる。

【００９９】［汎用ＰＲＯＭライタによる情報書込み］
図３６には汎用ＰＲＯＭライタによるフラッシュメモリ
ＦＭＲＹの書換えに着目したブロック図が示される。同
図には前記モード信号ＭＯＤＥの一例としてＭＤ０，Ｍ
Ｄ１，ＭＤ２が示されている。モード信号ＭＤ１乃至Ｍ
Ｄ３は前記制御回路ＣＯＮＴに供給される。制御回路Ｃ
ＯＮＴに含まれるデコーダは、特に制限されないが、モ
ード信号ＭＤ１乃至ＭＤ３を解読して、フラッシュメモ
リＦＭＲＹに対して書込みを要しない動作モードが指示
されているか、又は前記第１動作モード若しくは第２動
作モードが指示されているかを判定する。

【０１００】このとき第２動作モードの指示が判断され
ると、制御回路ＣＯＮＴは、汎用ＰＲＯＭライタＰＲＷ
とインタフェースされるべきＩ／Ｏポートを指定して、
内蔵フラッシュメモリＦＭＲＹを直接外部の汎用ＰＲＯ
ＭライタＰＲＷでアクセス可能に制御する。すなわち、
フラッシュメモリＦＭＲＹとの間でデータの入出力を行
うためのＩ／ＯポートＰＯＲＴｄａｔａと、フラッシュ
メモリＦＭＲＹにアドレス信号を供給するためのＩ／Ｏ
ポートＰＯＲＴａｄｄｒと、フラッシュメモリＦＭＲＹ
に各種制御信号を供給するためのＩ／ＯポートＰＯＲＴ
ｃｏｎｔとが指定される。更に、汎用ＰＲＯライタＰＲ
Ｗによる書換え制御とは直接関係ない中央処理装置ＣＰ
Ｕ，ランダム・アクセス・メモリＲＡＭ，マスク・リー
ド・オンリ・メモリＭＡＳＫＲＯＭなどの内蔵機能ブロ
ックの実質的な動作が抑制される。例えば、図３６に例
示的に示されるようにデータバスＤＢＵＳとアドレスバ
スＡＢＵＳの夫々に配置されたスイッチ手段ＳＷＩＴＣ
Ｈを介して前記中央処理装置ＣＰＵなどの内蔵機能ブロ
ックとフラッシュメモリＦＭＲＹとの接続が切り離され
る。

【０１０１】前記スイッチ手段ＳＷＩＴＣＨは、前記Ｃ
ＰＵなどの内蔵機能ブロックからデータバスＤＢＵＳに
データを出力する回路や、アドレスバスＡＢＵＳにアド
レスを出力する回路に配置された、トライステート（３
ステート）形式の出力回路として把握することもでき
る。このようなトライステート出力回路は、第２動作モ
ードに呼応して高出力インピーダンス状態に制御され
る。図３６の例では汎用ＰＲＯライタによる書換え制御
とは直接関係ない中央処理装置ＣＰＵ，ランダム・アク
セス・メモリＲＡＭ，マスク・リード・オンリ・メモリ
ＭＡＳＫＲＯＭなどの内蔵機能ブロックは、スタンバイ
信号ＳＴＢＹ＊（記号＊はそれが付された信号がロウ・
アクティブ信号であることを意味する）により低消費電
力モードにされている。

【０１０２】低消費電力モードにおいて前記トライステ
ート出力回路が高出力インピーダンス状態に制御される
なら、モード信号でＭＤ０乃至ＭＤ２による第２動作モ
ードの指定に呼応してそれらの機能ブロックに低消費電
力モードを設定して、汎用ＰＲＯライタＰＲＷによる書
換え制御とは直接関係ないＣＰＵ，ＲＡＭ，ＲＯＭなど
の内蔵機能ブロックの実質的な動作を抑制してもよい。
第２動作モードが設定されると、マイクロコンピュータ
ＭＣＵの前記Ｉ／ＯポートＰＯＲＴｄａｔａ，ＰＯＲＴ
ａｄｄｒ，ＰＯＲＴｃｏｎｔは変換ソケットＳＯＣＫＥ
Ｔを介して汎用ＰＲＯＭライタＰＲＷに結合される。変
換ソケットＳＯＣＫＥＴは、一方においてＩ／Ｏポート
ＰＯＲＴｄａｔａ，ＰＯＲＴａｄｄｒ，ＰＯＲＴｃｏｎ
ｔの端子配置を有し、他方において標準メモリの端子配
置を有し、相互に同一機能端子が内部で接続されてい
る。

【００１０３】［ＣＰＵ制御による書込み制御プログラ
ム］図３６のマイクロコンピュータＭＣＵにおいて中央
処理装置ＣＰＵが実行すべき書換え制御プログラムは予
め汎用ＰＲＯＭライタＰＲＷにてフラッシュメモリＦＭ
ＲＹに書き込まれている。図２のマイクロコンピュータ
ＭＣＵでは、中央処理装置ＣＰＵが実行すべき書換え制
御プログラムをマスク・リード・オンリ・メモリＭＡＳ
ＫＲＯＭに保持させておくことができる。前記モード信
号ＭＤ０乃至ＭＤ２によって第１動作モードが指示さ
れ、制御回路ＣＯＮＴがこれを認識することにより、中
央処理装置ＣＰＵは、既にフラッシュメモリＦＭＲＹに
書き込まれた書込み制御プログラム、或はマスク・リー
ド・オンリ・メモリＭＡＳＫＲＯＭが保持する書換え制
御プログラムにしたがってフラッシュメモリＦＭＲＹに
データの書込みを行っていく。

【０１０４】図３７には全面フラッシュメモリとされる
マイクロコンピュータ（図１参照）のメモリマップが示
される。同図においてフラッシュメモリの所定の領域に
は書換え制御プログラムと、転送制御プログラムが予め
書き込まれている。中央処理装置ＣＰＵは、第１動作モ
ードが指示されると、転送制御プログラムを実行して書
換え制御プログラムをランダム・アクセス・メモリＲＡ
Ｍに転送する。転送終了後、中央処理装置ＣＰＵの処理
は、そのランダム・アクセス・メモリＲＡＭ上の書換え
制御プログラムの実行に分岐され、これによって、フラ
ッシュメモリＦＭＲＹに対する消去並びに書込み（ベリ
ファイを含む）が繰返される。図３８にはフラッシュメ
モリと共にマスクＲＯＭを有するマイクロコンピュータ
（図２参照）のメモリマップが示される。この場合には
図３７で説明したような転送制御プログラムは不要とさ
れる。中央処理装置ＣＰＵは、第１動作モードが指示さ
れると、マスク・リード・オンリ・メモリＭＡＳＫＲＯ
Ｍが保持する書換え制御プログラムを順次実行し、これ
により、フラッシュメモリＦＭＲＹに対する消去並びに
書込みが繰返される。

【０１０５】［汎用ＰＲＯＭライタによる書込みとＣＰ
Ｕ制御の書込みの使い分け］汎用ＰＲＯＭライタによる
書込みは、Ｖppモードで実行され、主にマイクロコンピ
ュータＭＣＵのオンボード前すなわちマイクロコンピュ
ータＭＣＵをシステムに実装する前の初期データ、又は
初期プログラムの書込みに適用される。これにより、比
較的大量の情報を能率的に書込むことができる。ＣＰＵ
制御の書込みは、Ｖcc昇圧モードで実行され、マイクロ
コンピュータＭＣＵが実装されたシステム（実装機とも
称する）を動作させながらデータのチューニングをする
場合、またプログラムのバグ対策、若しくはシステムの
バージョンアップに伴うプログラムの変更等、マイクロ
コンピュータＭＣＵがシステムに実装された状態（オン
ボード状態）でデータやプログラムの変更が必要になっ
た場合に適用される。これにより、マイクロコンピュー
タＭＣＵを実装システムから取り外すことなくフラッシ
ュメモリＦＭＲＹを書換えることができる。

【０１０６】［リアルタイム書換えへの対応］図３９に
はフラッシュメモリのリアルタイム書換えへの対応手法
の一例が示される。フラッシュメモリＦＭＲＹは、その
記憶形式故に、一括消去単位としてのメモリブロックの
記憶容量を小さくしても消去に要する時間は短縮され
ず、例えば数１０ｍｓｅｃ〜数秒かかる。これにより、
マイクロコンピュータＭＣＵが実装されたシステムを動
作させながら、フラッシュメモリＦＭＲＹが保持する制
御データなどをリアルタイムで書換えてデータのチュー
ニングを行うことは難しい。これに対処するため、前記
内蔵ＲＡＭをメモリブロック書換えのための作業領域若
しくはデータバッファ領域として利用する。

【０１０７】すなわち、先ず、チューニングされるべき
データを保持する所定の小メモリブロックＳＭＢのデー
タをランダム・アクセス・メモリＲＡＭの特定アドレス
に転送する。次に前記ランダム・アクセス・メモリＲＡ
Ｍの特定アドレス領域を所定の小メモリブロックＳＭＢ
のアドレスにオーバーラップさせる。このようなアドレ
ス配置の変更は、所定の制御ビット若しくはフラグの設
定に呼応して、ランダム・アクセス・メモリＲＡＭのデ
コード論理を切替え可能にしておくことによって実現す
ることができる。そして、制御データなどのチューニン
グは、所定のメモリブロックＳＭＢのアドレスがオーバ
ーラップされたランダム・アクセス・メモリＲＡＭを用
いて行われる。

【０１０８】チューニングを完了した後は、ランダム・
アクセス・メモリＲＡＭとメモリブロックＳＭＢのアド
レスオーバーラップを解除して、ランダム・アクセス・
メモリＲＡＭの配置アドレスを元の状態に復元する。最
後に、ランダム・アクセス・メモリＲＡＭが保持するチ
ューニングされたデータを用いて、フラッシュメモリの
メモリブロックＳＭＢを書換える。これにより、マイク
ロコンピュータＭＣＵが実装されたシステムを動作させ
ながら、フラッシュメモリが保持する制御データなどを
リアルタイムで書換えたとのと同じデータを、結果的に
メモリブロックＳＭＢに得ることができる。

【０１０９】［メモリブロックの一部書換えの能率化］
図４０にはフラッシュメモリのメモリブロックの一部書
換えを能率化する手法の一例が示される。プログラムの
バグの修正若しくはバージョンアップなどに際して、フ
ラッシュメモリＦＭＲＹの所定メモリブロックＳＭＢが
保持している情報の一部を書換える場合は、前記ＲＡＭ
よりも記憶容量の小さなメモリブロックＳＭＢの保持情
報を内蔵ＲＡＭに転送し、転送された情報の一部をその
ＲＡＭ上で更新して、その更新された情報で当該メモリ
ブロックを書換えるようにする。これにより、メモリブ
ロックＳＭＢの一つを一括消去しても、当該メモリブロ
ックＳＭＢの保持情報はＲＡＭに保存されているため、
書換えるべきデータだけを外部から受け取ってそのＲＡ
Ｍ上で書換を行えば、書換え前にフラッシュメモリＦＭ
ＲＹが保持している書換を要しない情報を重ねて外部か
ら転送を受けなくても済み、メモリブロックの一部書換
のための情報転送の無駄を省くことができる。

【０１１０】［コードレス電話器への応用］図４１に
は、本発明に係るフラッシュメモリを適用して有効なコ
ードレス電話器等の移動無線通信装置の一実施例のブロ
ック図が示されている。この実施例の移動無線通信装置
１００は、ベースバンド部１０１と、マイクロコンピュ
ータ１０２と、高周波無線部１０３と、キー操作部１０
４と、電池等の電源部１０５とにより構成されている。
そして、上記ベースバンド部１０１は、ディジタル・シ
グナル・プロセッサＤＳＰと、アナログ／ディジタル変
換回路ＡＤＣ、アナログ／ディジタル変換回路ＤＡＣか
らなるコーデックＣＯＤＥＣと、モデムＭＯＤＥＭとに
よって構成されている。また、マイクロコンピュータ１
０２は、制御部ＣＰＵとメモリ装置ＭＲＹを備えてい
る。制御部ＣＰＵには、キー操作部１０４からダイヤル
番号や各種モードが入力される。図４１において、ＡＴ
Ｎはアンテナ、ＳＰはスピーカ、ＭＩＣはマイクロフォ
ンである。

【０１１１】コードレス電話器においては、アンテナＡ
ＴＮによって受信された電波はベースバンド部１０１に
入力され、波形等化及びアナログ−デジタル変換がなさ
れてから、誤り訂正及びフレームの分解が行われる。さ
らに、その信号はコーデックＣＯＤＥＣによりデジタル
−アナログ変換及び音声伸長が行われ、スピーカーＳＰ
に伝送されて出力される。一方、上記マイクロフォンＭ
ＩＣに入力された音声は、上記ベースバンド部１０１の
コーデックＣＯＤＥＣに入力される。そして、音声のア
ナログ−ディジタル変換及び音声圧縮が行われ、誤り訂
正及びフレーム組立てが行われる。さらに、波形等化及
びデジタル−アナログ変換が行われ、上記アンテナＡＮ
Ｔより送信される。

【０１１２】この実施例では、マイクロコンピュータ１
０２に内蔵されるメモリ装置ＭＲＹとして本発明に係る
フラッシュメモリが使用される。このメモリ装置には、
例えば短縮ダイヤル用の電話番号や必要なメモ情報が記
憶される。メモ情報の１つとして、音声情報の記憶を行
ってもよい。具体的には、例えば留守時に自分が伝達し
たいメッセージを予め記憶しておいたりあるいは通話時
に相手が話した内容をリアルタイムで記憶する。また、
通話オフ時にテープレコーダ代わりに録音できるように
したり、さらにその録音内容を相手の電話器に転送する
等の機能を持たせてもよい。

【０１１３】コードレス電話器等の移動無線通信装置で
は、小型軽量化が必要とされるが、小型軽量化を妨げる
原因の一つとして電源装置（バッテリー）がある。この
実施例のようにコードレス電話器の制御部に本発明のフ
ラッシュメモリを用いることによって、不揮発性の記憶
が可能であるため、データの保存に電流消費がない。そ
のため、その分バッテリーの容量を小さくすることがで
きる。あるいは、バッテリーの容量が同じならば１回の
充電動作で使用できる時間を長くすることができる。そ
の結果、コードレス電話器システムの小型化，軽量化、
低消費電力化が図れ、さらに大容量の情報を高速に読み
書きできるので、システム全体としての処理能力が向上
する。さらに、携帯用電話器として問題となっている耐
衝撃性が向上でき、コードレス電話器システムとしての
信頼性が向上する。

【０１１４】［自動車システムへの応用］図４２に本発
明のフラッシュメモリもしくはフラッシュメモリ内蔵マ
イクロコンピュータを制御装置として使用した自動車シ
ステムの要部概略図を示す。入出力制御部Ｉ／ＯＣＯＮ
Ｔは空調部，センサ類およびエンジンの動力をタイヤに
伝えるトランスミッションＴＲＭを制御し、さらに計器
類および表示パネルとの信号の入出力を行う。上記エン
ジンはエンジン制御部によって制御される。そして、上
記入出力制御部Ｉ／ＯＣＯＮＴはマイクロコンピュータ
ＭＰＵを内蔵した信号処理部によって、フラッシュメモ
リを制御し、情報の書き込み及び読み出しを行う。ま
た、上記トランスミッションＴＲＭによる出力信号は車
高制御部およびサスペンション制御部に入力され、車体
の制御を行う。

【０１１５】本発明のフラッシュメモリもしくはフラッ
シュメモリ内蔵マイクロコンピュータＭＰＵは、記憶装
置もしくは制御装置としてシステムに組み込む前は、汎
用ＰＲＯＭライタを使用して外部電源（Ｖｐｐ）で、プ
ログラムデータや吸入空気量とエンジン回転数との関係
を示すテーブルデータ等のチューニングデータをフラッ
シュメモリへ書き込むことができるので、短時間に書込
みを終了することができ、効率が向上する。また、上記
フラッシュメモリもしくはマイクロコンピュータＭＰＵ
を記憶装置もしくは制御装置としてシステムに組み込ん
だ後は、バッテリー電圧（Ｖｃｃ）を内部で昇圧もしく
は降圧した電圧でフラッシュメモリへの書込みが行なえ
るので、走行距離やチューニングデータの更新をリアル
タイムで行なうことができるようになる。しかも、本実
施例では、電源装置として電圧の不安定なバッテリーを
使用しているが、本発明のフラッシュメモリもしくはマ
イクロコンピュータは、内部に昇圧回路を内蔵している
ため、安定した正確な書込みが可能となる。さらに、本
実施例では、本発明におけるフラッシュメモリ内蔵マイ
クロコンピュータを制御装置として使用することによ
り、耐衝撃性が高くできるのでシステムとしての信頼性
を向上することができる。また、大容量のメモリを提供
できるので、上記制御システムにも、少ない部品数で、
高度な処理能力を持たせることができるという利点があ
る。

【０１１６】［ＩＣカードへの応用］図４３に本発明の
フラッシュメモリを用いたＩＣカードの要部概略図を示
す。プラスチック基板上にフラッシュメモリＦＭＲＹ、
マイクロコンピュータ等の制御装置ＣＯＮＴ、入出力回
路Ｉ／Ｏおよび本発明の電源回路ＥＰＳが搭載されてい
る。電源回路ＥＰＳは、昇圧回路を内蔵しかつ書込み消
去用電圧Ｖｐｐを供給する電源端子と、通常動作電圧Ｖ
ｃｃを供給する電源端子とが設けられており、Ｖｐｐま
たはＶｃｃ昇圧電圧を書込み・消去電圧Ｖppw/eとして
フラッシュメモリＦＭＲＹに供給できるように構成され
ている。

【０１１７】また、本発明のフラッシュメモリ及びマイ
クロコンピュータの内部配線と上記プラスチック基板上
の配線とは互いに接続されている。さらに上記入出力回
路Ｉ／Ｏと上記フラッシュメモリＦＭＲＹおよび制御装
置ＣＯＮＴとがプラスチック基板上の配線により電気的
に接続されており、上記入出力回路Ｉ／Ｏを介して外部
のシステムとの間で信号の入出力が行なえるようになっ
ている。このことによって、各種システムの情報として
ＩＣカードを使用することが出来る。このＩＣカードを
従来のフロッピーディスクのようにワークステーション
以下の小型及び携帯用のコンピュータシステムにおける
交換可能な補助記憶媒体として利用すれば、ディスクを
回転させる必要が無く、システム全体の小型化，軽量化
および薄型化が図れるとともに、消費電力を低減でき、
さらに大容量の情報を高速に読み書きできるので、シス
テム全体としての処理能力が向上する。

【０１１８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。また、以上
の説明では主として本発明者によってなされた発明をそ
の背景となった利用分野であるフラッシュメモリ内蔵マ
イクロコンピュータに適用した場合について説明した
が、本発明は少なくともメモリブロック単位で一括消去
を行って書込みができるフラッシュメモリに広く適用す
ることができる。

【０１１９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、実使用時におけるデータの
書替えが可能となり、装置の高機能化を図ることができ
るとともに、携帯用装置では異なる電圧の電池を内蔵さ
せる必要がなく装置の小型化を図ることが可能となる。
また、適用システムに応じた書込みが可能であるため、
汎用性が高くなるとともに、書込み、消去に要する時間
を短縮することが可能となる。さらに、フラッシュメモ
リ書込みも消去もトンネル現象を利用して行なうように
構成すれば、１ビットの書込みに数ｎ〜数十ｎＡの電流
で済むので、昇圧回路の負担を軽減させることができる
ので、電源回路を内蔵させたとしても回路の占有面積を
小さくすることができる。

【図面の簡単な説明】

【図１】フラッシュメモリを内蔵したマイクロコンピュ
ータの一実施例ブロック図である。

【図２】フラッシュメモリと共にマスクＲＯＭを内蔵し
たマイクロコンピュータの一実施例のブロック図であ
る。

【図３】電源回路の一構成例を示すブロック図である。

【図４】電源回路の他の構成例を示すブロック図であ
る。

【図５】電源回路の他の構成例を示すブロック図であ
る。

【図６】電源回路の他の構成例を示すブロック図であ
る。

【図７】電源回路の具体的な回路構成例を示す回路図で
ある。

【図８】電源回路へ供給される制御信号を形成する回路
の構成例を示す論理回路図である。

【図９】フラッシュメモリの原理を説明するための断面
概略図である。

【図１０】フラッシュメモリのメモリ素子のゲート電圧
−ドレイン電流特性を示す特性図である。

【図１１】図９の記憶トランジスタを用いたメモリセル
アレイの構成原理説明図である。

【図１２】メモリセルに対する消去動作並びに書込み動
作のための電圧条件の一例説明図である。

【図１３】データ線を単位に複数メモリブロック化して
そのメモリブロックの記憶容量を相違させたフラッシュ
メモリの一例回路ブロック図である。

【図１４】フラッシュメモリに含まれるＸアドレスデコ
ーダの詳細説明図である。

【図１５】フラッシュメモリに含まれる書込み回路の詳
細説明図である。

【図１６】負電圧書込み方式のフラッシュメモリに適用
して好適な電源回路の他の構成例を示すブロック図であ
る。

【図１７】電源回路の他の構成例を示すブロック図であ
る。

【図１８】電源回路の他の構成例を示すブロック図であ
る。

【図１９】負電圧発生回路の具体的な構成例を示す回路
図である。

【図２０】負電圧書込み方式のフラッシュメモリの原理
を説明するための断面概略図である。

【図２１】負電圧書込み方式のフラッシュメモリのメモ
リアレイの構成例とその書込み時の状態を説明するため
の回路説明図である。

【図２２】負電圧書込み方式のフラッシュメモリのメモ
リアレイの消去時の状態を説明するための回路説明図で
ある。

【図２３】トンネル現象を利用して書込み消去を行なう
フラッシュメモリのメモリアレイの消去時の状態を説明
するための回路説明図である。

【図２４】トンネル現象を利用して書込み消去を行なう
フラッシュメモリのメモリアレイの構成例とその書込み
時の状態を説明するための回路説明図である。

【図２５】図１のマイクロコンピュータのより具体的な
構成例を示す全体的なブロック図である。

【図２６】図２５のマイクロコンピュータに内蔵される
フラッシュメモリの全体的なブロック図である。

【図２７】コントロールレジスタの一例説明図である。

【図２８】フラッシュメモリにおけるメモリリード動作
の一例を示すタイミングチャートである。

【図２９】フラッシュメモリにおけるメモリライト動作
の一例を示すタイミングチャートである。

【図３０】フラッシュメモリにおけるページ書込みモー
ドでのメモリライト動作の一例を示すタイミングチャー
トである。

【図３１】データラッチ回路の具体的構成例を示すブロ
ック図である。

【図３２】書込み制御手順の詳細な一例を示すフローチ
ャートである。

【図３３】ページ書込みモードでの書込み制御手順の詳
細な一例を示すフローチャートである。

【図３４】消去制御手順の詳細な一例フローチャートで
ある。

【図３５】メモリブロック分割態様の別の例を示す説明
図である。

【図３６】汎用ＰＲＯＭライタによるフラッシュメモリ
の書換えに着目したブロック図である。

【図３７】全面フラッシュメモリとされるマイクロコン
ピュータの一例メモリマップである。

【図３８】フラッシュメモリと共にマスクＲＯＭを有す
るマイクロコンピュータの一例メモリマップである。

【図３９】フラッシュメモリのリアルタイム書換えへの
対応手法の一例説明図である。

【図４０】フラッシュメモリのメモリブロックの一部書
換えを能率化する手法の一例説明図である。

【図４１】本発明に係るフラッシュメモリを適用して有
効なコードレス電話器等の移動無線通信装置の一実施例
のブロック図である。

【図４２】本発明のフラッシュメモリをメモリ素子とし
て使用した自動車システムの要部概略図である。

【図４３】本発明のフラッシュメモリを用いたＩＣカー
ドの要部概略図である。

【符号の説明】

ＭＣＵ マイクロコンピュータ ＣＨＰ 半導体チップ ＦＭＲＹ フラッシュメモリ ＥＰＳ 電源回路 ＬＭＢ 大メモリブロック ＳＭＢ 小メモリブロック ＣＰＵ 中央処理装置 ＲＡＭ ランダム・アクセス・メモリ ＣＯＮＴ 制御回路 ＭＡＳＫＲＯＭ マスク・リード・オンリ・メモリ ＭＤ モード信号 Ｐｍｏｄｅ モード信号入力端子 ＭＤ０乃至ＭＤ２ モード信号 ＰＯＲＴｄａｔａ ポート ＰＯＲＴａｄｄｒ ポート ＰＯＲＴｃｏｎｔ ポート ｓｏｃｋｅｔ ソケット ＰＲＷ 汎用ＰＲＯＭライタ ＡＢＵＳ アドレスバス ＤＢＵＳ データバス ＡＲＹ１乃至ＡＲＹ７ メモリマット ＭＣ メモリセル ＷＬ０乃至ＷＬｎ ワード線 ＤＬ０乃至ＤＬ７ データ線 ＳＬ１，ＳＬ２ ソース線 Ｂ１，Ｂ２ 消去ブロック指定レジスタのビッ
ト ＰＯＲＴ１乃至ＰＯＲＴ１２ ポート ＥＤ０乃至ＥＤ７ ＰＲＯＭライタとの入出力データ ＥＡ０乃至ＥＡ１６ ＰＲＯＭライタからの入力アドレ
ス信号 ＣＥ＊ チップイネーブル信号 ＯＥ＊ アウトプットイネーブル信号 ＷＥ＊ ライトイネーブル信号 ＦＣＯＮＴ 制御回路 ＣＲＥＧ コントロールレジスタ ＮＢＲＥＧ 消去ブロック指定レジスタ ＰＥＲＥＧ プログラム／イレーズ制御レジス
タ Ｅ イレーズビット ＥＶ イレーズベリファイビット Ｐ プログラムビット ＰＥ プログラムベリファイビット ＥＲＡＳＥＣ 消去回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 コントロールゲートがワード線に結合さ
   れ、ドレインがデータ線に結合され、ソースがソース線
   に結合されて、電気的な消去・書込みによって書換え可
   能な複数個の不揮発性記憶素子と、書込みまたは消去動
   作時において上記不揮発性記憶素子に印加されるべき通
   常動作電圧よりもレベルの高い電圧を発生する高電圧発
   生回路を有する電源回路と、通常動作電圧を外部から供
   給する第１の電源端子と、書込みまたは消去動作時に使
   用される通常動作電圧よりも高いレベルの電圧を外部か
   ら供給するための第２の電源端子とを備えたフラッシュ
   メモリであって、上記電源回路は、上記第１の電源端子
   に供給された通常動作電圧が所定のレベル以上にあるか
   検出する第１のレベル検出手段と、上記第２の電源端子
   に供給された高レベルの電圧が所定のレベル以上にある
   か検出する第２のレベル検出手段と、上記第２の電源端
   子に供給された高レベルの電圧または上記高電圧発生回
   路で発生された高電圧のいずれかを選択して上記不揮発
   性記憶素子に供給するための電圧切換え手段とを備えて
   いることを特徴とするフラッシュメモリ。
2. 【請求項２】 上記電源回路は、上記高電圧発生回路と
   は別個に書込みまたは消去動作時に使用される第２の電
   圧を発生する電圧発生回路を備えていることを特徴とす
   る請求項１記載のフラッシュメモリ。
3. 【請求項３】 上記第２のレベル検出手段からの検出信
   号に基づいて第２の電源端子に供給された高レベルの電
   圧が所定のレベル以上にあるときに、当該電圧が上記不
   揮発性記憶素子に供給されるように上記電圧切換え手段
   を制御する制御信号を形成する制御手段を備えてなるこ
   とを特徴とする請求項１または２記載のフラッシュメモ
   リ。
4. 【請求項４】 単一の半導体チップ上に、請求項１また
   は２に記載のフラッシュメモリと、このフラッシュメモ
   リをアクセス可能な中央処理装置とを含んで成ることを
   特徴とするマイクロコンピュータ。
5. 【請求項５】 上記中央処理装置は、上記第１のレベル
   検出手段と上記第２のレベル検出手段からの検出信号の
   状態を反映するためのビットと、上記第２の電源端子に
   供給された高レベルの電圧または上記高電圧発生回路で
   発生された高電圧のいずれを上記電圧切換え手段が選択
   して上記不揮発性記憶素子に供給するかを指定するため
   のビットを含む制御用レジスタを備え、この制御用レジ
   スタの内容に従って上記フラッシュメモリの書込み、消
   去動作を制御するように構成されていることを特徴とす
   るマイクロコンピュータ。