JP2001357023A - 半導体集積回路及びそれに内蔵された不揮発性メモリへの書き込み方法 - Google Patents
半導体集積回路及びそれに内蔵された不揮発性メモリへの書き込み方法Info
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
(57)【要約】
【課題】 半導体集積回路に内蔵された不揮発性メモリ
の書き換えプログラムを記憶するためのマスクＲＯＭを
不要とし、更に、不揮発性メモリの書き込みに必要な各
種制御信号のパルス幅を容易に変更する。 【解決手段】 中央演算処理装置（ＣＰＵ）１０１と、
不揮発性メモリ１０５と、不揮発性メモリへの書き込み
を行うためにＣＰＵが実行するプログラムを通信によっ
て外部から受信し、受信したプログラムをＣＰＵへ送る
通信インタフェース１０３とを具備する。
の書き換えプログラムを記憶するためのマスクＲＯＭを
不要とし、更に、不揮発性メモリの書き込みに必要な各
種制御信号のパルス幅を容易に変更する。 【解決手段】 中央演算処理装置（ＣＰＵ）１０１と、
不揮発性メモリ１０５と、不揮発性メモリへの書き込み
を行うためにＣＰＵが実行するプログラムを通信によっ
て外部から受信し、受信したプログラムをＣＰＵへ送る
通信インタフェース１０３とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモ
リ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＦｅＲＡＭ等の不揮発
性メモリと、中央演算処理装置（以下「ＣＰＵ」とい
う）とを内蔵したシングルチップ・マイクロコンピュー
タ（以下、「マイコン」という）やゲートアレイ等の半
導体集積回路に関し、特に、プログラム実行可能でワー
ク用のＲＡＭを持たない半導体集積回路に関する。さら
に、本発明は、そのような半導体集積回路に内蔵された
不揮発性メモリへの書き込み方法に関する。
リ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＦｅＲＡＭ等の不揮発
性メモリと、中央演算処理装置（以下「ＣＰＵ」とい
う）とを内蔵したシングルチップ・マイクロコンピュー
タ（以下、「マイコン」という）やゲートアレイ等の半
導体集積回路に関し、特に、プログラム実行可能でワー
ク用のＲＡＭを持たない半導体集積回路に関する。さら
に、本発明は、そのような半導体集積回路に内蔵された
不揮発性メモリへの書き込み方法に関する。
【０００２】
【従来の技術】従来より、ＣＰＵ及び不揮発性メモリを
内蔵した半導体集積回路をボードに実装した後で、ＲＯ
Ｍライタからシリアルインターフェースを介してＣＰＵ
に通信を行い、ＣＰＵを動作させて不揮発性メモリにプ
ログラムを書き込んだり更新したりすることが行われて
いた。これを、「オンボード（インサーキット）書き込
み」という。例として、従来のオンボード書き込みのた
めの回路構成例を図６に示す。
内蔵した半導体集積回路をボードに実装した後で、ＲＯ
Ｍライタからシリアルインターフェースを介してＣＰＵ
に通信を行い、ＣＰＵを動作させて不揮発性メモリにプ
ログラムを書き込んだり更新したりすることが行われて
いた。これを、「オンボード（インサーキット）書き込
み」という。例として、従来のオンボード書き込みのた
めの回路構成例を図６に示す。
【０００３】図６において、マイコン３００は、ＣＰＵ
コア３０１と、制御レジスタ３０２と、同期シリアル通
信インタフェース３０３と、マルチプレクサ３０４と、
フラッシュメモリ３０５と、マスクＲＯＭ３０７とによ
り構成されている。ＣＰＵコア３０１は、インストラク
ションアドレスバスＢ３１及びインストラクションバス
Ｂ３２を介して、マスクＲＯＭ３０７及びマルチプレク
サ３０４と接続されている。また、ＣＰＵコア３０１
は、データアドレスバスＢ３３及びデータバスＢ３４を
介して、制御レジスタ３０２、同期シリアル通信インタ
フェース３０３及びマルチプレクサ３０４と接続されて
いる。
コア３０１と、制御レジスタ３０２と、同期シリアル通
信インタフェース３０３と、マルチプレクサ３０４と、
フラッシュメモリ３０５と、マスクＲＯＭ３０７とによ
り構成されている。ＣＰＵコア３０１は、インストラク
ションアドレスバスＢ３１及びインストラクションバス
Ｂ３２を介して、マスクＲＯＭ３０７及びマルチプレク
サ３０４と接続されている。また、ＣＰＵコア３０１
は、データアドレスバスＢ３３及びデータバスＢ３４を
介して、制御レジスタ３０２、同期シリアル通信インタ
フェース３０３及びマルチプレクサ３０４と接続されて
いる。
【０００４】マルチプレクサ３０４は、バスＢ３５を介
して、フラッシュメモリ３０５に接続されている。フラ
ッシュメモリ３０５は、ＣＰＵコア３０１が実行すべき
インストラクションコードや、ＣＰＵコア３０１が使用
するデータ等を記憶するための不揮発性メモリである。
して、フラッシュメモリ３０５に接続されている。フラ
ッシュメモリ３０５は、ＣＰＵコア３０１が実行すべき
インストラクションコードや、ＣＰＵコア３０１が使用
するデータ等を記憶するための不揮発性メモリである。
【０００５】フラッシュメモリ３０５にプログラムを書
き込む際には、同期シリアル通信インタフェース３０３
にＲＯＭライタ４００が接続される。ＲＯＭライタ４０
０は、同期シリアル通信により、操作コマンドやアドレ
ス情報やデータ等の転送を行う。一方、マイコン３００
に内蔵されたマスクＲＯＭ３０７は、フラッシュメモリ
３０５をオンボード書き込みするためにＣＰＵコア３０
１が実行するプログラムを記憶する読み出し専用メモリ
であり、通信とシーケンサーのために使用される。ＲＯ
Ｍライタ４００からマイコン３００に転送された操作コ
マンドは、マスクＲＯＭ３０７に記憶されたオンボード
書き込みプログラムにより実行され、アドレス情報に基
づいて消去やデータの書き込み等を行う。書き込み時間
や消去時間の管理も、マスクＲＯＭ３０７に記憶された
プログラムにより行われる。
き込む際には、同期シリアル通信インタフェース３０３
にＲＯＭライタ４００が接続される。ＲＯＭライタ４０
０は、同期シリアル通信により、操作コマンドやアドレ
ス情報やデータ等の転送を行う。一方、マイコン３００
に内蔵されたマスクＲＯＭ３０７は、フラッシュメモリ
３０５をオンボード書き込みするためにＣＰＵコア３０
１が実行するプログラムを記憶する読み出し専用メモリ
であり、通信とシーケンサーのために使用される。ＲＯ
Ｍライタ４００からマイコン３００に転送された操作コ
マンドは、マスクＲＯＭ３０７に記憶されたオンボード
書き込みプログラムにより実行され、アドレス情報に基
づいて消去やデータの書き込み等を行う。書き込み時間
や消去時間の管理も、マスクＲＯＭ３０７に記憶された
プログラムにより行われる。
【０００６】この同期シリアル通信においては、ＲＯＭ
ライタ４００からマイコン３００へクロックを送信する
ためのＣＬＫ信号線４０４と、ＲＯＭライタ４００から
マイコン３００へデータを送信するためのＲＸＤ信号線
４０１と、マイコン３００からＲＯＭライタ４００へデ
ータを送信するためのＴＸＤ信号線４０２と、ＲＯＭラ
イタ４００とマイコン３００との間でシリアルクロック
を送受信するためのＳＣＬＫ信号線４０３とが少なくと
も用いられる。
ライタ４００からマイコン３００へクロックを送信する
ためのＣＬＫ信号線４０４と、ＲＯＭライタ４００から
マイコン３００へデータを送信するためのＲＸＤ信号線
４０１と、マイコン３００からＲＯＭライタ４００へデ
ータを送信するためのＴＸＤ信号線４０２と、ＲＯＭラ
イタ４００とマイコン３００との間でシリアルクロック
を送受信するためのＳＣＬＫ信号線４０３とが少なくと
も用いられる。
【０００７】制御レジスタ３０２は、前述したようにＣ
ＰＵコア３０１と接続されているほか、フラッシュメモ
リ書き込みアドレスバスＢ３６、フラッシュメモリ書き
込みデータバスＢ３７及び制御信号バスＢ３８を介し
て、マルチプレクサ３０４とも接続されている。制御レ
ジスタ３０２は、ＣＰＵコア３０１から書き込まれたデ
ータを保持するとともに、そのデータをフラッシュメモ
リ書き込みアドレスバスＢ３６、フラッシュメモリ書き
込みデータバスＢ３７及び制御信号バスＢ３８へ出力す
る。
ＰＵコア３０１と接続されているほか、フラッシュメモ
リ書き込みアドレスバスＢ３６、フラッシュメモリ書き
込みデータバスＢ３７及び制御信号バスＢ３８を介し
て、マルチプレクサ３０４とも接続されている。制御レ
ジスタ３０２は、ＣＰＵコア３０１から書き込まれたデ
ータを保持するとともに、そのデータをフラッシュメモ
リ書き込みアドレスバスＢ３６、フラッシュメモリ書き
込みデータバスＢ３７及び制御信号バスＢ３８へ出力す
る。
【０００８】マルチプレクサ３０４は、前述したように
ＣＰＵコア３０１及びフラッシュメモリ３０５と接続さ
れているほか、フラッシュメモリ書き込みモード指示線
３０６を介して、スイッチ３０８とも接続されている。
スイッチ３０８は、オンボード書き込みを行う時はオン
にされてフラッシュ・メモリ書き込みモード指示線３０
６を接地し、オンボード書き込みを行わない時はオフに
されてフラッシュ・メモリ書き込みモード指示線３０６
をプルアップする。マルチプレクサ３０４は、フラッシ
ュメモリ書き込みモード指示線３０６がプルアップされ
ている時にバスＢ３１〜Ｂ３４とバスＢ３５とを接続
し、フラッシュメモリ書き込みモード指示線３０６が接
地されている時にバスＢ３６〜Ｂ３８とバスＢ３５とを
接続する。
ＣＰＵコア３０１及びフラッシュメモリ３０５と接続さ
れているほか、フラッシュメモリ書き込みモード指示線
３０６を介して、スイッチ３０８とも接続されている。
スイッチ３０８は、オンボード書き込みを行う時はオン
にされてフラッシュ・メモリ書き込みモード指示線３０
６を接地し、オンボード書き込みを行わない時はオフに
されてフラッシュ・メモリ書き込みモード指示線３０６
をプルアップする。マルチプレクサ３０４は、フラッシ
ュメモリ書き込みモード指示線３０６がプルアップされ
ている時にバスＢ３１〜Ｂ３４とバスＢ３５とを接続
し、フラッシュメモリ書き込みモード指示線３０６が接
地されている時にバスＢ３６〜Ｂ３８とバスＢ３５とを
接続する。
【０００９】次に、図６に示すマイコン３００の通常の
動作（オンボード書き込み以外の動作）について説明す
る。尚、通常の動作の場合、スイッチ３０８はオフであ
り、フラッシュ・メモリ書き込みモード指示線３０６は
プルアップされている。
動作（オンボード書き込み以外の動作）について説明す
る。尚、通常の動作の場合、スイッチ３０８はオフであ
り、フラッシュ・メモリ書き込みモード指示線３０６は
プルアップされている。
【００１０】まず、ＣＰＵコア３０１は、インストラク
ションアドレスをインストラクションアドレスバスＢ３
１上に出力する。マルチプレクサ３０４は、インストラ
クションアドレスバスＢ３１上に出力されたインストラ
クションアドレスを、バスＢ３５に伝達する。フラッシ
ュメモリ３０５は、バスＢ３５よりインストラクション
アドレスを受け、当該アドレスに対応するインストラク
ションコードをバスＢ３５へ出力する。マルチプレクサ
３０４は、バスＢ３５上に出力されたインストラクショ
ンコードを、インストラクションバスＢ３２に伝達す
る。ＣＰＵコア３０１は、インストラクションバスＢ３
２よりインストラクションコードを受け、当該インスト
ラクションコードを実行する。このように、ＣＰＵコア
３０１によって、フラッシュメモリ３０５に記憶された
インストラクションコード列（プログラム）が実行され
る。
ションアドレスをインストラクションアドレスバスＢ３
１上に出力する。マルチプレクサ３０４は、インストラ
クションアドレスバスＢ３１上に出力されたインストラ
クションアドレスを、バスＢ３５に伝達する。フラッシ
ュメモリ３０５は、バスＢ３５よりインストラクション
アドレスを受け、当該アドレスに対応するインストラク
ションコードをバスＢ３５へ出力する。マルチプレクサ
３０４は、バスＢ３５上に出力されたインストラクショ
ンコードを、インストラクションバスＢ３２に伝達す
る。ＣＰＵコア３０１は、インストラクションバスＢ３
２よりインストラクションコードを受け、当該インスト
ラクションコードを実行する。このように、ＣＰＵコア
３０１によって、フラッシュメモリ３０５に記憶された
インストラクションコード列（プログラム）が実行され
る。
【００１１】次に、本従来例におけるオンボード書き込
み動作について説明する。オンボード書き込みを行う場
合、オンボード書き込み作業者は、スイッチ３０８をオ
ンにするとともにマイコン３００の電源をオンにし、更
にＲＯＭライタ４００の電源をオンにして操作を開始す
る。
み動作について説明する。オンボード書き込みを行う場
合、オンボード書き込み作業者は、スイッチ３０８をオ
ンにするとともにマイコン３００の電源をオンにし、更
にＲＯＭライタ４００の電源をオンにして操作を開始す
る。
【００１２】オンボード書き込み動作が開始されると、
ＣＰＵコア３０１は、インストラクションアドレスバス
Ｂ３１へ、マスクＲＯＭ３０７中のオンボード書き込み
用プログラムに対応するアドレスを出力する。次に、Ｃ
ＰＵコア３０１は、インストラクションバスＢ３２を介
して、マスクＲＯＭ３０７からオンボード書き込みのた
めのインストラクションコードを読み込む。そして、Ｃ
ＰＵコア３０１は、読み込んだオンボード書き込みのた
めのインストラクションコードを実行する。更に、ＣＰ
Ｕコア３０１は、オンボード書き込みに必要なデータ等
を、同期シリアル通信線４０１〜４０４及び同期シリア
ル通信インタフェース３０３を介して、ＲＯＭライタ４
００から受信する。このようにして、ＣＰＵコア３０１
がマスクＲＯＭ３０７中に記憶されたオンボード書き込
みのためのインストラクションコード列（プログラム）
を実行することにより、フラッシュメモリ３０５への書
き込みが行われる。
ＣＰＵコア３０１は、インストラクションアドレスバス
Ｂ３１へ、マスクＲＯＭ３０７中のオンボード書き込み
用プログラムに対応するアドレスを出力する。次に、Ｃ
ＰＵコア３０１は、インストラクションバスＢ３２を介
して、マスクＲＯＭ３０７からオンボード書き込みのた
めのインストラクションコードを読み込む。そして、Ｃ
ＰＵコア３０１は、読み込んだオンボード書き込みのた
めのインストラクションコードを実行する。更に、ＣＰ
Ｕコア３０１は、オンボード書き込みに必要なデータ等
を、同期シリアル通信線４０１〜４０４及び同期シリア
ル通信インタフェース３０３を介して、ＲＯＭライタ４
００から受信する。このようにして、ＣＰＵコア３０１
がマスクＲＯＭ３０７中に記憶されたオンボード書き込
みのためのインストラクションコード列（プログラム）
を実行することにより、フラッシュメモリ３０５への書
き込みが行われる。
【００１３】
【発明が解決しようとする課題】このように、従来は、
オンボード書き込みのための通信及びシーケンスを実行
するプログラムを記憶する為にマスクＲＯＭを必要とし
ていたため、回路規模が増大していた。特に、マイコン
の場合には、マスクＲＯＭを内蔵するためチップ面積が
増大するとともに端子数も増えてしまうという問題があ
った。
オンボード書き込みのための通信及びシーケンスを実行
するプログラムを記憶する為にマスクＲＯＭを必要とし
ていたため、回路規模が増大していた。特に、マイコン
の場合には、マスクＲＯＭを内蔵するためチップ面積が
増大するとともに端子数も増えてしまうという問題があ
った。
【００１４】また、オンボード書き込み時の各制御信号
のパルス幅やリトライ回数等を変更するには、マスクＲ
ＯＭ中に記憶されたプログラムを変更する必要があっ
た。これに対し、各制御信号を複数種類のパルス幅で出
力するように予めマスクＲＯＭ中のプログラムを作成し
ておくことも考えられるが、プログラム・サイズが増大
するとともにマスクＲＯＭのサイズも増大してしまうと
いう問題があった。
のパルス幅やリトライ回数等を変更するには、マスクＲ
ＯＭ中に記憶されたプログラムを変更する必要があっ
た。これに対し、各制御信号を複数種類のパルス幅で出
力するように予めマスクＲＯＭ中のプログラムを作成し
ておくことも考えられるが、プログラム・サイズが増大
するとともにマスクＲＯＭのサイズも増大してしまうと
いう問題があった。
【００１５】このような課題を解決する方法として、オ
ンボード書き込みのためのプログラムをＲＡＭ上に記憶
して実行することも考えられる。しかし、４ビットマイ
コンの場合には、ワーク用のＲＡＭを持たない構成が一
般的である。また、ＲＡＭを搭載したとしても、４ビッ
トマイコン等においてはデータ幅とインストラクション
幅とが異なるため、オンボード書き込みのためのプログ
ラムをＲＡＭ上に記憶し実行することは困難であった。
ンボード書き込みのためのプログラムをＲＡＭ上に記憶
して実行することも考えられる。しかし、４ビットマイ
コンの場合には、ワーク用のＲＡＭを持たない構成が一
般的である。また、ＲＡＭを搭載したとしても、４ビッ
トマイコン等においてはデータ幅とインストラクション
幅とが異なるため、オンボード書き込みのためのプログ
ラムをＲＡＭ上に記憶し実行することは困難であった。
【００１６】ところで、日本国特許出願公開公報（特
開）平１１−１４９３７６号に掲載されているＢＯＯＴ
ローダー回路においては、外部通信インタフェースを使
ってＲＯＭの書き込みをすることができるが、前述した
ようなＲＯＭ書き込みのための各制御信号のパルス幅を
確保することが出来なかった。
開）平１１−１４９３７６号に掲載されているＢＯＯＴ
ローダー回路においては、外部通信インタフェースを使
ってＲＯＭの書き込みをすることができるが、前述した
ようなＲＯＭ書き込みのための各制御信号のパルス幅を
確保することが出来なかった。
【００１７】そこで、上記の点に鑑み、本発明は、半導
体集積回路に内蔵された不揮発性メモリにオンボード書
き込みを行う場合に、マスクＲＯＭを不要とし、更に不
揮発性メモリの書き込みに必要な各種制御信号のパルス
幅を容易に変更することを目的とする。
体集積回路に内蔵された不揮発性メモリにオンボード書
き込みを行う場合に、マスクＲＯＭを不要とし、更に不
揮発性メモリの書き込みに必要な各種制御信号のパルス
幅を容易に変更することを目的とする。
【００１８】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体集積回路は、中央演算処理装置
（ＣＰＵ）と、不揮発性メモリと、不揮発性メモリへの
書き込みを行うためにＣＰＵが実行するプログラムを通
信によって外部から受信し、受信したプログラムをＣＰ
Ｕへ送る通信インタフェースとを具備する。
め、本発明に係る半導体集積回路は、中央演算処理装置
（ＣＰＵ）と、不揮発性メモリと、不揮発性メモリへの
書き込みを行うためにＣＰＵが実行するプログラムを通
信によって外部から受信し、受信したプログラムをＣＰ
Ｕへ送る通信インタフェースとを具備する。
【００１９】ここで、通信インタフェースが、不揮発性
メモリへの書き込みを行うためにＣＰＵが実行するプロ
グラムを同期シリアル通信によって外部から受信し、受
信したプログラムをＣＰＵへ送るとともに、同期シリア
ル通信によって受信したシリアルクロックをＣＰＵへ送
るようにしても良い。
メモリへの書き込みを行うためにＣＰＵが実行するプロ
グラムを同期シリアル通信によって外部から受信し、受
信したプログラムをＣＰＵへ送るとともに、同期シリア
ル通信によって受信したシリアルクロックをＣＰＵへ送
るようにしても良い。
【００２０】また、本発明に係る書き込み方法は、半導
体集積回路に内蔵された不揮発性メモリへの書き込みを
行う方法であって、（ａ）不揮発性メモリへの書き込み
を行うためのプログラムを通信によって外部から半導体
集積回路の通信インタフェースに送信するステップと、
（ｂ）通信インタフェースが受信したプログラムを半導
体集積回路の中央演算処理装置（ＣＰＵ）へ送るステッ
プと、（ｃ）ＣＰＵにおいて受け取ったプログラムを実
行し、不揮発性メモリへの書き込みを行うステップとを
具備する。
体集積回路に内蔵された不揮発性メモリへの書き込みを
行う方法であって、（ａ）不揮発性メモリへの書き込み
を行うためのプログラムを通信によって外部から半導体
集積回路の通信インタフェースに送信するステップと、
（ｂ）通信インタフェースが受信したプログラムを半導
体集積回路の中央演算処理装置（ＣＰＵ）へ送るステッ
プと、（ｃ）ＣＰＵにおいて受け取ったプログラムを実
行し、不揮発性メモリへの書き込みを行うステップとを
具備する。
【００２１】ここで、ステップ（ａ）が、不揮発性メモ
リへの書き込みを行うためのプログラムを同期シリアル
通信によって外部から受信するステップを含み、ステッ
プ（ｂ）が、通信インタフェースが受信したプログラム
をＣＰＵへ送るとともに、同期シリアル通信によって受
信したシリアルクロックをＣＰＵへ送るステップを含
み、ステップ（ｃ）が、ＣＰＵにおいて、受け取ったプ
ログラムをシリアルクロックを動作クロックとして実行
し、不揮発性メモリへの書き込みを行うステップを含む
ようにしても良い。
リへの書き込みを行うためのプログラムを同期シリアル
通信によって外部から受信するステップを含み、ステッ
プ（ｂ）が、通信インタフェースが受信したプログラム
をＣＰＵへ送るとともに、同期シリアル通信によって受
信したシリアルクロックをＣＰＵへ送るステップを含
み、ステップ（ｃ）が、ＣＰＵにおいて、受け取ったプ
ログラムをシリアルクロックを動作クロックとして実行
し、不揮発性メモリへの書き込みを行うステップを含む
ようにしても良い。
【００２２】以上の様に構成した本発明によれば、不揮
発性メモリの書き込みプログラムを通信によって送信す
るので、不揮発性メモリの書き込みプログラムを記憶す
るためのマスクＲＯＭ等を無くすことができ、回路の簡
単化やチップ面積の縮小を図ることができる。これによ
り、マスクＲＯＭ用のクロック端子も不要となる。ま
た、マスクＲＯＭ等に記憶されたプログラムのように固
定されたプログラムを持たないので、プログラムの不具
合の修正が容易となる。更に、不揮発性メモリの書き込
みプログラムの送信に同期シリアル通信を用いて、その
シリアルクロックをＣＰＵへ供給するとともに不揮発性
メモリの書き込みプログラムの送信タイミングを調整す
ることにより、不揮発性メモリの書き込みに必要な各制
御信号のパルス幅を確保するとともに、パルス幅の変更
を容易に行うことができる。
発性メモリの書き込みプログラムを通信によって送信す
るので、不揮発性メモリの書き込みプログラムを記憶す
るためのマスクＲＯＭ等を無くすことができ、回路の簡
単化やチップ面積の縮小を図ることができる。これによ
り、マスクＲＯＭ用のクロック端子も不要となる。ま
た、マスクＲＯＭ等に記憶されたプログラムのように固
定されたプログラムを持たないので、プログラムの不具
合の修正が容易となる。更に、不揮発性メモリの書き込
みプログラムの送信に同期シリアル通信を用いて、その
シリアルクロックをＣＰＵへ供給するとともに不揮発性
メモリの書き込みプログラムの送信タイミングを調整す
ることにより、不揮発性メモリの書き込みに必要な各制
御信号のパルス幅を確保するとともに、パルス幅の変更
を容易に行うことができる。
【００２３】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の要素には同一
の参照番号を付して説明を省略する。
施の形態について説明する。なお、同一の要素には同一
の参照番号を付して説明を省略する。
【００２４】図１は、本発明の一実施形態に係るオンボ
ード書き込みのための回路構成を示すブロック図であ
る。本実施形態は、本発明をシングルチップ・マイクロ
コンピュータ（以下、「マイコン」という）に適用した
ものである。
ード書き込みのための回路構成を示すブロック図であ
る。本実施形態は、本発明をシングルチップ・マイクロ
コンピュータ（以下、「マイコン」という）に適用した
ものである。
【００２５】図１において、マイコン１００は、ＣＰＵ
コア１０１と、制御レジスタ１０２と、同期シリアル通
信インタフェース１０３と、マルチプレクサ１０４と、
フラッシュメモリ１０５とにより構成されている。ＣＰ
Ｕコア１０１は、インストラクションアドレスバスＢ１
１及びインストラクションバスＢ１２を介して、マルチ
プレクサ１０４と接続されている。また、ＣＰＵコア１
０１は、データアドレスバスＢ１３及びデータバスＢ１
４を介して、制御レジスタ１０２、同期シリアル通信イ
ンタフェース１０３及びマルチプレクサ１０４と接続さ
れている。
コア１０１と、制御レジスタ１０２と、同期シリアル通
信インタフェース１０３と、マルチプレクサ１０４と、
フラッシュメモリ１０５とにより構成されている。ＣＰ
Ｕコア１０１は、インストラクションアドレスバスＢ１
１及びインストラクションバスＢ１２を介して、マルチ
プレクサ１０４と接続されている。また、ＣＰＵコア１
０１は、データアドレスバスＢ１３及びデータバスＢ１
４を介して、制御レジスタ１０２、同期シリアル通信イ
ンタフェース１０３及びマルチプレクサ１０４と接続さ
れている。
【００２６】マルチプレクサ１０４は、バスＢ１５を介
してフラッシュメモリ１０５に接続されている。フラッ
シュ・メモリ１０５は、ＣＰＵコア１０１が実行すべき
インストラクションコードや、ＣＰＵコア１０１が使用
するデータ等を記憶するための不揮発性メモリである。
尚、本発明の説明に不要なその他のペリフェラル、イン
タフェース等は、図示を省略する。
してフラッシュメモリ１０５に接続されている。フラッ
シュ・メモリ１０５は、ＣＰＵコア１０１が実行すべき
インストラクションコードや、ＣＰＵコア１０１が使用
するデータ等を記憶するための不揮発性メモリである。
尚、本発明の説明に不要なその他のペリフェラル、イン
タフェース等は、図示を省略する。
【００２７】フラッシュメモリ１０５にプログラムを書
き込む際には、同期シリアル通信インタフェース１０３
にＲＯＭライタ２００が接続される。ＲＯＭライタ２０
０には、予めパーソナル・コンピュータ等（図示せず）
から、フラッシュメモリ１０５に書き込みを行うために
ＣＰＵコア１０１に実行させるためのインストラクショ
ン・コード列（プログラム）がダウンロードされ記憶さ
れている。ＲＯＭライタ２００は、同期シリアル通信に
より、ＣＰＵコア１０１の動作クロックやオンボード書
き込みのためのインストラクションコードの転送を行
う。このインストラクションコードには、制御コード及
び書き込みデータも含まれる。
き込む際には、同期シリアル通信インタフェース１０３
にＲＯＭライタ２００が接続される。ＲＯＭライタ２０
０には、予めパーソナル・コンピュータ等（図示せず）
から、フラッシュメモリ１０５に書き込みを行うために
ＣＰＵコア１０１に実行させるためのインストラクショ
ン・コード列（プログラム）がダウンロードされ記憶さ
れている。ＲＯＭライタ２００は、同期シリアル通信に
より、ＣＰＵコア１０１の動作クロックやオンボード書
き込みのためのインストラクションコードの転送を行
う。このインストラクションコードには、制御コード及
び書き込みデータも含まれる。
【００２８】同期シリアル通信インタフェース１０３
は、シリアルクロック供給線１０９を介して、ＣＰＵコ
ア１０１と接続されている。同期シリアル通信インタフ
ェース１０３は、受信したシリアルデータをパラレルデ
ータに変換し、これにより得られた複数の連続するイン
ストラクションコード（プログラム）をＣＰＵコア１０
１が実行することにより、フラッシュメモリ１０５のオ
ンボード書き込みが行われる。ここで、転送するプログ
ラムにおいては、ジャンプ命令を使用せず、複数の連続
するインストラクションをステップ毎に実行する。
は、シリアルクロック供給線１０９を介して、ＣＰＵコ
ア１０１と接続されている。同期シリアル通信インタフ
ェース１０３は、受信したシリアルデータをパラレルデ
ータに変換し、これにより得られた複数の連続するイン
ストラクションコード（プログラム）をＣＰＵコア１０
１が実行することにより、フラッシュメモリ１０５のオ
ンボード書き込みが行われる。ここで、転送するプログ
ラムにおいては、ジャンプ命令を使用せず、複数の連続
するインストラクションをステップ毎に実行する。
【００２９】この同期シリアル通信においては、ＲＯＭ
ライタ２００からマイコン１００へデータを送信するた
めのＲＸＤ信号線２０１と、マイコン１００からＲＯＭ
ライタ２００へデータを送信するためのＴＸＤ信号線２
０２と、ＲＯＭライタ２００とマイコン１００との間で
シリアルクロックを送受信するためのＳＣＬＫ信号線２
０３とが少なくとも用いられる。
ライタ２００からマイコン１００へデータを送信するた
めのＲＸＤ信号線２０１と、マイコン１００からＲＯＭ
ライタ２００へデータを送信するためのＴＸＤ信号線２
０２と、ＲＯＭライタ２００とマイコン１００との間で
シリアルクロックを送受信するためのＳＣＬＫ信号線２
０３とが少なくとも用いられる。
【００３０】制御レジスタ１０２は、前述したようにＣ
ＰＵコア１０１と接続されているほか、フラッシュメモ
リ書き込みアドレスバスＢ１６、フラッシュメモリ書き
込みデータバスＢ１７及び制御信号バスＢ１８を介し
て、マルチプレクサ１０４とも接続されている。制御レ
ジスタ１０２は、ＣＰＵコア１０１から書き込まれたデ
ータを保持するとともに、そのデータをフラッシュメモ
リ書き込みアドレスバスＢ１６、フラッシュメモリ書き
込みデータバスＢ１７及び制御信号バスＢ１８へ出力す
る。制御レジスタ１０２は、ＣＰＵコア１０１のアドレ
ス空間にマップされており、データアドレスバスＢ１３
及びデータバスＢ１４に接続されて、ＣＰＵコア１０１
からアクセスされる。また、制御レジスタ１０２の出力
は、マルチプレクサ１０４を介して、フラッシュメモリ
１０５に接続されている。
ＰＵコア１０１と接続されているほか、フラッシュメモ
リ書き込みアドレスバスＢ１６、フラッシュメモリ書き
込みデータバスＢ１７及び制御信号バスＢ１８を介し
て、マルチプレクサ１０４とも接続されている。制御レ
ジスタ１０２は、ＣＰＵコア１０１から書き込まれたデ
ータを保持するとともに、そのデータをフラッシュメモ
リ書き込みアドレスバスＢ１６、フラッシュメモリ書き
込みデータバスＢ１７及び制御信号バスＢ１８へ出力す
る。制御レジスタ１０２は、ＣＰＵコア１０１のアドレ
ス空間にマップされており、データアドレスバスＢ１３
及びデータバスＢ１４に接続されて、ＣＰＵコア１０１
からアクセスされる。また、制御レジスタ１０２の出力
は、マルチプレクサ１０４を介して、フラッシュメモリ
１０５に接続されている。
【００３１】マルチプレクサ１０４は、前述したように
ＣＰＵコア１０１及びフラッシュメモリ１０５と接続さ
れているほか、フラッシュメモリ書き込みモード指示線
１０６を介して、スイッチ１０８とも接続されている。
スイッチ１０８は、オンボード書き込みを行う時はオン
にされフラッシュ・メモリ書き込みモード指示線１０６
を接地し、オンボード書き込みを行わない時はオフにさ
れフラッシュ・メモリ書き込みモード指示線１０６をプ
ルアップする。マルチプレクサ１０４は、フラッシュメ
モリ書き込みモード指示線１０６がプルアップされてい
る時にバスＢ１１〜Ｂ１４とバスＢ１５とを接続し、フ
ラッシュメモリ書き込みモード指示線１０６が接地され
ている時にバスＢ１６〜Ｂ１８とバスＢ１５とを接続す
る。
ＣＰＵコア１０１及びフラッシュメモリ１０５と接続さ
れているほか、フラッシュメモリ書き込みモード指示線
１０６を介して、スイッチ１０８とも接続されている。
スイッチ１０８は、オンボード書き込みを行う時はオン
にされフラッシュ・メモリ書き込みモード指示線１０６
を接地し、オンボード書き込みを行わない時はオフにさ
れフラッシュ・メモリ書き込みモード指示線１０６をプ
ルアップする。マルチプレクサ１０４は、フラッシュメ
モリ書き込みモード指示線１０６がプルアップされてい
る時にバスＢ１１〜Ｂ１４とバスＢ１５とを接続し、フ
ラッシュメモリ書き込みモード指示線１０６が接地され
ている時にバスＢ１６〜Ｂ１８とバスＢ１５とを接続す
る。
【００３２】次に、本実施形態におけるマイコン１００
の通常の動作（オンボード書き込み動作以外の動作）に
ついて説明する。尚、通常の動作の場合、スイッチ１０
８はオフであり、フラッシュ・メモリ書き込みモード指
示線１０６はプルアップされている。
の通常の動作（オンボード書き込み動作以外の動作）に
ついて説明する。尚、通常の動作の場合、スイッチ１０
８はオフであり、フラッシュ・メモリ書き込みモード指
示線１０６はプルアップされている。
【００３３】まず、ＣＰＵコア１０１は、インストラク
ションアドレスをインストラクションアドレスバスＢ１
１上に出力する。マルチプレクサ１０４は、インストラ
クションアドレスバスＢ１１上に出力されたインストラ
クション・アドレスを、バスＢ１５に伝達する。フラッ
シュメモリ１０５は、バスＢ１５よりインストラクショ
ンアドレスを受け、当該アドレスに対応するインストラ
クションコードをバスＢ１５へ出力する。マルチプレク
サ１０４は、バスＢ１５上に出力されたインストラクシ
ョンコードを、インストラクションバスＢ１２に伝達す
る。ＣＰＵコア１０１は、インストラクションバスＢ１
２よりインストラクションコードを受け、当該インスト
ラクションコードを実行する。このように、ＣＰＵコア
１０１によって、フラッシュメモリ１０５に記憶された
インストラクションコード列（プログラム）が実行され
る。
ションアドレスをインストラクションアドレスバスＢ１
１上に出力する。マルチプレクサ１０４は、インストラ
クションアドレスバスＢ１１上に出力されたインストラ
クション・アドレスを、バスＢ１５に伝達する。フラッ
シュメモリ１０５は、バスＢ１５よりインストラクショ
ンアドレスを受け、当該アドレスに対応するインストラ
クションコードをバスＢ１５へ出力する。マルチプレク
サ１０４は、バスＢ１５上に出力されたインストラクシ
ョンコードを、インストラクションバスＢ１２に伝達す
る。ＣＰＵコア１０１は、インストラクションバスＢ１
２よりインストラクションコードを受け、当該インスト
ラクションコードを実行する。このように、ＣＰＵコア
１０１によって、フラッシュメモリ１０５に記憶された
インストラクションコード列（プログラム）が実行され
る。
【００３４】次に、本実施形態におけるオンボード書き
込み動作について説明する。オンボード書き込みを行う
場合、オンボード書き込み作業者は、スイッチ１０８を
オンにするとともにマイコン１００の電源をオンにし、
更にＲＯＭライタ２００の電源をオンにし操作を開始す
る。
込み動作について説明する。オンボード書き込みを行う
場合、オンボード書き込み作業者は、スイッチ１０８を
オンにするとともにマイコン１００の電源をオンにし、
更にＲＯＭライタ２００の電源をオンにし操作を開始す
る。
【００３５】作業者がＲＯＭライタ２００の操作を開始
すると、ＲＯＭライタ２００は、図２のフローチャート
に基づく処理を開始する。
すると、ＲＯＭライタ２００は、図２のフローチャート
に基づく処理を開始する。
【００３６】ステップＳ２０１において、ＲＯＭライタ
２００が、記憶されたインストラクション・コード列か
らインストラクションコード（データを含む）を一つ取
り出す。
２００が、記憶されたインストラクション・コード列か
らインストラクションコード（データを含む）を一つ取
り出す。
【００３７】次のステップＳ２０２において、ＲＯＭラ
イタ２００は、ステップＳ２０１において取り出された
インストラクションコードをシリアル変換する。そし
て、ＲＯＭライタ２００は、シリアル変換されたインス
トラクションコードを、同期シリアル通信線２０１〜２
０３を介して、マイコン１００内の同期シリアル通信イ
ンタフェース１０３へ送信する。
イタ２００は、ステップＳ２０１において取り出された
インストラクションコードをシリアル変換する。そし
て、ＲＯＭライタ２００は、シリアル変換されたインス
トラクションコードを、同期シリアル通信線２０１〜２
０３を介して、マイコン１００内の同期シリアル通信イ
ンタフェース１０３へ送信する。
【００３８】一方、マイコン１００内の同期シリアル通
信インタフェース１０３は、ＲＯＭライタ２００からシ
リアルデータを受信すると、受信したデータをパラレル
変換する。そして、同期シリアル通信インタフェース１
０３は、パラレル変換したデータ、即ちインストラクシ
ョンコードを、インストラクションバスＢ１２へ出力す
る。それとともに、同期シリアル通信インタフェース１
０３は、ＳＣＬＫ信号線２０３を介して受信したシリア
ルクロックを、シリアルクロック供給線１０９を介して
ＣＰＵコア１０１へ出力する。一方、シリアルクロック
供給線１０９を介して同期シリアル通信インタフェース
１０３からシリアルクロックを受け取ると、マイコン１
００中のＣＰＵコア１０１が、図３のフローチャートを
開始する。
信インタフェース１０３は、ＲＯＭライタ２００からシ
リアルデータを受信すると、受信したデータをパラレル
変換する。そして、同期シリアル通信インタフェース１
０３は、パラレル変換したデータ、即ちインストラクシ
ョンコードを、インストラクションバスＢ１２へ出力す
る。それとともに、同期シリアル通信インタフェース１
０３は、ＳＣＬＫ信号線２０３を介して受信したシリア
ルクロックを、シリアルクロック供給線１０９を介して
ＣＰＵコア１０１へ出力する。一方、シリアルクロック
供給線１０９を介して同期シリアル通信インタフェース
１０３からシリアルクロックを受け取ると、マイコン１
００中のＣＰＵコア１０１が、図３のフローチャートを
開始する。
【００３９】最初のステップＳ１０１において、マイコ
ン１００のＣＰＵコア１０１は、同期シリアル通信イン
タフェース１０３からインストラクションコードを受け
取るのを待つ。同期シリアル通信インタフェース１０３
によって出力されたインストラクションコードをインス
トラクションバスＢ１２から受け取ると、ステップＳ１
０１にて待機していたＣＰＵコア１０１は、処理をステ
ップＳ１０２へ移す。
ン１００のＣＰＵコア１０１は、同期シリアル通信イン
タフェース１０３からインストラクションコードを受け
取るのを待つ。同期シリアル通信インタフェース１０３
によって出力されたインストラクションコードをインス
トラクションバスＢ１２から受け取ると、ステップＳ１
０１にて待機していたＣＰＵコア１０１は、処理をステ
ップＳ１０２へ移す。
【００４０】ステップＳ１０２において、ＣＰＵコア１
０１は、ステップＳ１０１において受け取ったインスト
ラクションコードに基づいて、フラッシュメモリ１０５
に書き込むべきデータと、当該データを書き込むべきフ
ラッシュメモリ１０５中のアドレスと、フラッシュメモ
リ１０５に書き込みを行うために必要な制御信号を発生
させるためのデータとを、制御レジスタ１０２へ出力す
る。その後、ＣＰＵコア１０１は、処理をステップＳ１
０１へ戻す。
０１は、ステップＳ１０１において受け取ったインスト
ラクションコードに基づいて、フラッシュメモリ１０５
に書き込むべきデータと、当該データを書き込むべきフ
ラッシュメモリ１０５中のアドレスと、フラッシュメモ
リ１０５に書き込みを行うために必要な制御信号を発生
させるためのデータとを、制御レジスタ１０２へ出力す
る。その後、ＣＰＵコア１０１は、処理をステップＳ１
０１へ戻す。
【００４１】制御レジスタ１０２は、ＣＰＵコア１０１
からフラッシュメモリ１０５に書き込むべきデータと、
当該データを書き込むべきフラッシュメモリ１０５中の
アドレス、及びフラッシュメモリ１０５に書き込みを行
うために必要な制御信号を発生させるためのデータを受
け取ると、受け取ったデータに基づいて、フラッシュメ
モリ１０５に書き込むべきデータをフラッシュメモリ書
き込みデータバスＢ１７へ出力し、当該データを書き込
むべきフラッシュメモリ１０５中のアドレスをフラッシ
ュメモリ書き込みアドレスバスＢ１６へ出力し、フラッ
シュメモリ１０５に書き込みを行うために必要な制御信
号を制御信号バスＢ１８へ出力する。
からフラッシュメモリ１０５に書き込むべきデータと、
当該データを書き込むべきフラッシュメモリ１０５中の
アドレス、及びフラッシュメモリ１０５に書き込みを行
うために必要な制御信号を発生させるためのデータを受
け取ると、受け取ったデータに基づいて、フラッシュメ
モリ１０５に書き込むべきデータをフラッシュメモリ書
き込みデータバスＢ１７へ出力し、当該データを書き込
むべきフラッシュメモリ１０５中のアドレスをフラッシ
ュメモリ書き込みアドレスバスＢ１６へ出力し、フラッ
シュメモリ１０５に書き込みを行うために必要な制御信
号を制御信号バスＢ１８へ出力する。
【００４２】このように、フラッシュメモリ１０５に書
き込むべきデータがフラッシュメモリ書き込みデータバ
スＢ１７へ出力され、当該データを書き込むべきフラッ
シュメモリ１０５中のアドレスがフラッシュメモリ書き
込みアドレスバスＢ１６へ出力され、フラッシュメモリ
１０５に書き込みを行うために必要な制御信号が制御信
号バスＢ１８へ出力されると、マルチプレクサ１０４及
びバスＢ１５を介してフラッシュメモリ１０５へ伝達さ
れて、フラッシュメモリ１０５への書き込みが行われ
る。
き込むべきデータがフラッシュメモリ書き込みデータバ
スＢ１７へ出力され、当該データを書き込むべきフラッ
シュメモリ１０５中のアドレスがフラッシュメモリ書き
込みアドレスバスＢ１６へ出力され、フラッシュメモリ
１０５に書き込みを行うために必要な制御信号が制御信
号バスＢ１８へ出力されると、マルチプレクサ１０４及
びバスＢ１５を介してフラッシュメモリ１０５へ伝達さ
れて、フラッシュメモリ１０５への書き込みが行われ
る。
【００４３】一方、ＲＯＭライタ２００は、ステップＳ
２０２にてインストラクションコードを送信すると、次
のステップＳ２０３において、ステップＳ２０２にて送
信したインストラクションコードのＣＰＵコア１０１で
の実行後にウエイト時間が必要であるか否か、即ち制御
信号バスＢ１８に出力された制御信号にホールド時間を
確保する必要があるか否かをチェックする。そしてもし
ウエイト時間が必要であれば、ＲＯＭライタ２００は処
理をステップＳ２０４へ移し、そうでなければ処理をス
テップＳ２０５へ移す。
２０２にてインストラクションコードを送信すると、次
のステップＳ２０３において、ステップＳ２０２にて送
信したインストラクションコードのＣＰＵコア１０１で
の実行後にウエイト時間が必要であるか否か、即ち制御
信号バスＢ１８に出力された制御信号にホールド時間を
確保する必要があるか否かをチェックする。そしてもし
ウエイト時間が必要であれば、ＲＯＭライタ２００は処
理をステップＳ２０４へ移し、そうでなければ処理をス
テップＳ２０５へ移す。
【００４４】ステップＳ２０３にてウエイト時間が必要
であると判断した場合、ＲＯＭライタ２００は、ステッ
プＳ２０４において、必要なウエイト時間の間、インス
トラクションコードの送信を中断する。
であると判断した場合、ＲＯＭライタ２００は、ステッ
プＳ２０４において、必要なウエイト時間の間、インス
トラクションコードの送信を中断する。
【００４５】ステップＳ２０４にて必要な時間が経過し
た後及びステップＳ２０３にてウエイト時間が必要でな
いと判断された場合、ＲＯＭライタ２００は、ステップ
Ｓ２０５において、送信すべきインストラクションコー
ドが未だ残っているか否かをチェックする。そして、も
し送信すべきインストラクションコードが未だ残ってい
ると判断した場合には処理をステップＳ２０１へ戻し、
送信すべきインストラクションコードが残っていないと
判断した場合には処理を終了する。
た後及びステップＳ２０３にてウエイト時間が必要でな
いと判断された場合、ＲＯＭライタ２００は、ステップ
Ｓ２０５において、送信すべきインストラクションコー
ドが未だ残っているか否かをチェックする。そして、も
し送信すべきインストラクションコードが未だ残ってい
ると判断した場合には処理をステップＳ２０１へ戻し、
送信すべきインストラクションコードが残っていないと
判断した場合には処理を終了する。
【００４６】次に、本実施形態におけるインストラクシ
ョンコードを転送する原理について、図４のタイミング
チャートを用いて説明する。シリアルクロックに同期し
てインストラクションコードを転送する場合に、インス
トラクションコードのビット幅（インストラクションコ
ードを転送するためのクロック数）と、そのインストラ
クションを実効するためのクロック数が等しい場合には
問題はないが、これらが等しくない場合には、以下の方
法により両者のサイクルを合わせる必要がある。例え
ば、図４に示すように、インストラクションコードＡ、
Ｂが１２ビット幅である場合には、各々をシリアル転送
するために少なくとも１２クロックが必要である。しか
し、インストラクションコードＡの実行サイクルが７ク
ロックである場合には、インストラクションコードの転
送とインストラクションの実行との間でサイクルが合わ
なくなる。そこで、本実施形態においては、次のインス
トラクションコードＢが転送されるまでの５クロック
（＝１２クロック−７クロック）の間に、ダミーの命令
ＮＯＰを挿入している。これにより、インストラクショ
ンコードの転送とインストラクションの実行との間でサ
イクルを合わせることができる。
ョンコードを転送する原理について、図４のタイミング
チャートを用いて説明する。シリアルクロックに同期し
てインストラクションコードを転送する場合に、インス
トラクションコードのビット幅（インストラクションコ
ードを転送するためのクロック数）と、そのインストラ
クションを実効するためのクロック数が等しい場合には
問題はないが、これらが等しくない場合には、以下の方
法により両者のサイクルを合わせる必要がある。例え
ば、図４に示すように、インストラクションコードＡ、
Ｂが１２ビット幅である場合には、各々をシリアル転送
するために少なくとも１２クロックが必要である。しか
し、インストラクションコードＡの実行サイクルが７ク
ロックである場合には、インストラクションコードの転
送とインストラクションの実行との間でサイクルが合わ
なくなる。そこで、本実施形態においては、次のインス
トラクションコードＢが転送されるまでの５クロック
（＝１２クロック−７クロック）の間に、ダミーの命令
ＮＯＰを挿入している。これにより、インストラクショ
ンコードの転送とインストラクションの実行との間でサ
イクルを合わせることができる。
【００４７】次に、本実施形態における制御信号のパル
ス幅を変更する原理について、図５のタイミングチャー
トを用いて説明する。図５において、上段の信号はＳＬ
ＣＫ信号線２０３から入力されるシリアルクロック信号
であり、中段の信号はＲＸＤ信号線２０１から入力され
るデータ信号であり、下段の信号は制御信号バスＢ１８
に出力される制御信号の一つであるＰＲＯＧ信号であ
る。ここで、ＰＲＯＧ信号は、フラッシュメモリ１０５
に書き込みを行うための信号であり、例えば、１ｍｓの
パルス幅が必要であるものとする。即ち、図５におい
て、区間Ｄは１ｍｓであるとする。
ス幅を変更する原理について、図５のタイミングチャー
トを用いて説明する。図５において、上段の信号はＳＬ
ＣＫ信号線２０３から入力されるシリアルクロック信号
であり、中段の信号はＲＸＤ信号線２０１から入力され
るデータ信号であり、下段の信号は制御信号バスＢ１８
に出力される制御信号の一つであるＰＲＯＧ信号であ
る。ここで、ＰＲＯＧ信号は、フラッシュメモリ１０５
に書き込みを行うための信号であり、例えば、１ｍｓの
パルス幅が必要であるものとする。即ち、図５におい
て、区間Ｄは１ｍｓであるとする。
【００４８】まず、ＲＯＭライタ２００は、ＰＲＯＧ信
号を“１”にするためにＣＰＵコア１０１が実行するイ
ンストラクションコードを、同期シリアル通信によって
送信する（区間Ａ）。このインストラクションコードが
ＣＰＵコア１０１によって実行されると、ＰＲＯＧ信号
は“１”となる。次に、ＲＯＭライタ２００は、ＰＲＯ
Ｇ信号のパルス幅を確保するために、同期シリアル通信
を中断する（区間Ｂ）。必要なパルス幅を確保するため
の期間が経過した後で、ＲＯＭライタ２００は、ＰＲＯ
Ｇ信号を“０”にするためにＣＰＵコア１０１が実行す
るインストラクションコードを、同期シリアル通信によ
って送信する（区間Ｃ）。このインストラクションコー
ドがＣＰＵコア１０１によって実行されると、ＰＲＯＧ
信号は“０”となる。このように、同期シリアル通信を
中断することにより制御信号のパルス幅を確保すること
ができ、また中断の長さを変更することにより制御信号
のパルス幅を容易に変更することができる。
号を“１”にするためにＣＰＵコア１０１が実行するイ
ンストラクションコードを、同期シリアル通信によって
送信する（区間Ａ）。このインストラクションコードが
ＣＰＵコア１０１によって実行されると、ＰＲＯＧ信号
は“１”となる。次に、ＲＯＭライタ２００は、ＰＲＯ
Ｇ信号のパルス幅を確保するために、同期シリアル通信
を中断する（区間Ｂ）。必要なパルス幅を確保するため
の期間が経過した後で、ＲＯＭライタ２００は、ＰＲＯ
Ｇ信号を“０”にするためにＣＰＵコア１０１が実行す
るインストラクションコードを、同期シリアル通信によ
って送信する（区間Ｃ）。このインストラクションコー
ドがＣＰＵコア１０１によって実行されると、ＰＲＯＧ
信号は“０”となる。このように、同期シリアル通信を
中断することにより制御信号のパルス幅を確保すること
ができ、また中断の長さを変更することにより制御信号
のパルス幅を容易に変更することができる。
【００４９】
【発明の効果】以上述べた様に、本発明によれば、不揮
発性メモリの書き込みプログラムを通信によって送信す
るので、不揮発性メモリの書き込みプログラムを記憶す
るためのマスクＲＯＭ等を無くすことができ、回路の簡
単化やチップ面積の縮小を図ることができる。これによ
り、マスクＲＯＭ用のクロック端子も不要となる。ま
た、マスクＲＯＭ等に記憶されたプログラムのように固
定されたプログラムを持たないので、プログラムの不具
合の修正が容易となる。更に、不揮発性メモリの書き込
みプログラムの送信に同期シリアル通信を用いて、その
シリアルクロックをＣＰＵへ供給するとともに不揮発性
メモリの書き込みプログラムの送信タイミングを調整す
ることにより、不揮発性メモリの書き込みに必要な各制
御信号のパルス幅を確保するとともに、パルス幅の変更
を容易に行うことができる。
発性メモリの書き込みプログラムを通信によって送信す
るので、不揮発性メモリの書き込みプログラムを記憶す
るためのマスクＲＯＭ等を無くすことができ、回路の簡
単化やチップ面積の縮小を図ることができる。これによ
り、マスクＲＯＭ用のクロック端子も不要となる。ま
た、マスクＲＯＭ等に記憶されたプログラムのように固
定されたプログラムを持たないので、プログラムの不具
合の修正が容易となる。更に、不揮発性メモリの書き込
みプログラムの送信に同期シリアル通信を用いて、その
シリアルクロックをＣＰＵへ供給するとともに不揮発性
メモリの書き込みプログラムの送信タイミングを調整す
ることにより、不揮発性メモリの書き込みに必要な各制
御信号のパルス幅を確保するとともに、パルス幅の変更
を容易に行うことができる。
【図１】本発明の一実施形態に係るオンボード書き込み
のための回路構成を示すブロック図である。
のための回路構成を示すブロック図である。
【図２】図１におけるＲＯＭライタの動作を示すフロー
チャートである。
チャートである。
【図３】図１におけるＣＰＵコアの動作を示すフローチ
ャートである。
ャートである。
【図４】本発明の一実施形態におけるインストラクショ
ンコードを転送する原理を説明するためのタイミングチ
ャートである。
ンコードを転送する原理を説明するためのタイミングチ
ャートである。
【図５】本発明の一実施形態における制御信号のパルス
幅を変更する原理を説明するためのタイミングチャート
である。
幅を変更する原理を説明するためのタイミングチャート
である。
【図６】従来のオンボード書き込みのための回路構成例
を示すフローチャートである。
を示すフローチャートである。
１００ シングルチップ・マイクロコンピュータ １０１ ＣＰＵコア １０２ 制御レジスタ １０３ 同期シリアル通信インタフェース １０４ マルチプレクサ １０５ フラッシュメモリ ２００ ＲＯＭライタ
Claims (4)
- 【請求項１】 中央演算処理装置（ＣＰＵ）と、 不揮発性メモリと、 前記不揮発性メモリへの書き込みを行うために前記ＣＰ
Ｕが実行するプログラムを通信によって外部から受信
し、受信したプログラムを前記ＣＰＵへ送る通信インタ
フェースと、を具備することを特徴とする半導体集積回
路。 - 【請求項２】 前記通信インタフェースが、前記不揮発
性メモリへの書き込みを行うために前記ＣＰＵが実行す
るプログラムを同期シリアル通信によって外部から受信
し、受信したプログラムを前記ＣＰＵへ送るとともに、
同期シリアル通信によって受信したシリアルクロックを
前記ＣＰＵへ送ることを特徴とする請求項１記載の半導
体集積回路。 - 【請求項３】 半導体集積回路に内蔵された不揮発性メ
モリへの書き込みを行う方法であって、 （ａ）前記不揮発性メモリへの書き込みを行うためのプ
ログラムを通信によって外部から前記半導体集積回路の
通信インタフェースに送信するステップと、 （ｂ）前記通信インタフェースが受信したプログラムを
前記半導体集積回路の中央演算処理装置（ＣＰＵ）へ送
るステップと、 （ｃ）前記ＣＰＵにおいて受け取ったプログラムを実行
し、前記不揮発性メモリへの書き込みを行うステップ
と、を具備することを特徴とする書き込み方法。 - 【請求項４】 ステップ（ａ）が、前記不揮発性メモリ
への書き込みを行うためのプログラムを同期シリアル通
信によって外部から受信するステップを含み、 ステップ（ｂ）が、前記通信インタフェースが受信した
プログラムを前記ＣＰＵへ送るとともに、同期シリアル
通信によって受信したシリアルクロックを前記ＣＰＵへ
送るステップを含み、 ステップ（ｃ）が、前記ＣＰＵにおいて、受け取ったプ
ログラムをシリアルクロックを動作クロックとして実行
し、前記不揮発性メモリへの書き込みを行うステップを
含むことを特徴とする請求項３記載の書き込み方法。
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