JPH11272642A - １チップマイクロコンピュータ及び起動アドレス設定方法 - Google Patents

Abstract

(57)【要約】 【課題】 内蔵する半導体記憶素子に記憶されたプログ
ラムを更新した後に、不正処理の実行を防止することの
できる１チップマイクロコンピュータ 【解決手段】 オンボード書き込み時、書き込みデータ
生成回路８は、データポート５を介して取得したデータ
をフラッシュメモリ３に順次格納する。書き込みアドレ
ス生成回路７は、フラッシュメモリ３に全てのデータを
格納すると、リセットアドレス生成回路６にアドレス終
了信号を出力する。ＣＰＵ１は、電源投入時に、リセッ
トアドレス生成回路６に示されるフラッシュメモリ３に
記憶された新しいプログラムを実行する。一方、オンボ
ード書き込み処理が未完了のまま終了した場合、ＣＰＵ
１は、電源投入時に、リセットアドレス生成回路６に示
される外部メモリ９に記憶されたオンボード書き込みプ
ログラムを再度実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内蔵する半導体記
憶素子に記憶されたプログラムを更新できる１チップマ
イクロコンピュータに関し、特に、プログラムの更新後
における不正処理の実行を防止することのできる１チッ
プマイクロコンピュータ及び起動アドレス設定方法に関
する。

【０００２】

【従来の技術】従来の１チップマイクロコンピュータ
（以下、「１チップマイコン」という。）は、ＣＰＵ
（central processing unit）、ＲＯＭ（read only mem
ory）及びＲＡＭ（random access memory）等が１つの
チップとして形成される。１チップマイコンは、システ
ムに応じた周辺電子デバイス等が配置された基板上に実
装され、内蔵のＲＯＭに記憶されたプログラムに従っ
て、ＣＰＵにより予め定められた処理を行う。

【０００３】最近では、ＲＯＭの代わりにフラッシュ型
ＥＥＰＲＯＭ（Electrically Erasable Programmable R
OM：以下、「フラッシュメモリ」という。）が内蔵され
た１チップマイコンも知られている。このような１チッ
プマイコンは、システムとして完成した後、機能強化等
のためにＣＰＵに実行させるプログラムを変更する必要
が生じた場合でも、フラッシュメモリに新しいプログラ
ムの書き込みを行い、プログラムを更新することができ
る。このように、完成したシステムの基板上に実装され
た１チップマイコンのフラッシュメモリに、新しいプロ
グラムを書き込むことを”オンボード書き込み”とい
う。

【０００４】このオンボード書き込みは、ＲＯＭライタ
のような専用の書き込み装置を使用する第１の方式と、
１チップマイコンに内蔵された書き込み回路を使用する
第２の方式とが知られている。

【０００５】以下、この第２の方式によりオンボード書
き込みを行う１チップマイコンについて図６を参照して
説明する。図６は、オンボード書き込み可能な基板上に
実装された従来の１チップマイコンの構成を示す模式図
である。

【０００６】この１チップマイコンは、ＣＰＵ１０１
と、フラッシュメモリ１０４のデータを書き込むための
アドレス信号を生成する書き込みアドレス生成回路１０
２と、データポート１０６から入力したデータをデータ
バスに出力する書き込みデータ生成回路１０３と、フラ
ッシュメモリ１０４と、オンボード書き込みを指示する
モード信号を入力するフラッシュ書き込みモード信号入
力端子１０５と、外部記憶装置等にデータとして記憶さ
れた新しいプログラムを入力するデータポート１０６と
から構成される。

【０００７】また、基板側には、予めオンボード書き込
み処理のための処理プログラムを記憶した外部メモリ１
０７が実装されている。

【０００８】電源投入時に、フラッシュ書き込みモード
信号入力端子１０５からアクティブ（例えば、ハイレベ
ル）のモード信号が入力されると、ＣＰＵ１０１には、
外部メモリ１０７に記憶されたオンボード書き込みプロ
グラムのスタートアドレスとなるリセットアドレスが設
定される。ＣＰＵ１０１は、外部メモリ１０７に記憶さ
れたオンボード書き込みプログラムに従って、フラッシ
ュメモリ１０４に新しいプログラムの書き込みを開始す
る。

【０００９】書き込みアドレス生成回路１０２は、フラ
ッシュ書き込みモード信号入力端子１０５から入力され
るモード信号がアクティブとなると、予め定められたフ
ラッシュメモリ１０４に割り当てられたアドレス信号を
生成する。

【００１０】データポート１０６は、図示せぬインター
フェース部を介して供給される新しいプログラムとなる
データ取得し、書き込みデータ生成回路１０３に出力す
る。書き込みデータ生成回路１０３は、データポート１
０６から取得したデータをデータバスに出力する。その
際、書き込みデータ生成回路１０３は、データバスへの
データ出力に同期を合わせて、書き込み信号をフラッシ
ュメモリ１０４及び書き込みアドレス生成回路１０２に
出力する。

【００１１】フラッシュメモリ１０４は、書き込みアド
レス生成回路１０２に示されるアドレスに、書き込みデ
ータ生成回路１０３から送信されるデータを格納する。

【００１２】書き込みアドレス生成回路１０２は、書き
込みデータ生成回路１０３から送られる書き込み信号の
変化時（例えば、ハイレベルからローレベルへの立ち下
がりのタイミング）に、生成するアドレス信号の値をイ
ンクリメントする。

【００１３】これらの動作を繰り返すことにより、１チ
ップマイコンは、データポート１０６を介して入力した
データが、順次フラッシュメモリ１０４に格納され、こ
の結果、フラッシュメモリ１０４に新しいプログラムが
書き込まれて更新される。

【００１４】

【発明が解決しようとする課題】しかし、上述のオンボ
ード書き込み処理中に、何らかの原因により書き込みが
中断し、オンボード書き込み処理を未完了のまま終了す
ると、フラッシュメモリ１０４に不完全なプログラムが
書き込まれてしまう。この状態で、電源を投入すると、
１チップマイコンが不正処理を行い、システム自体に障
害を生じさせるおそれがあった。

【００１５】特開平８−２４９３０５号公報には、オン
ボード書き込み処理中において１チップマイコンのＣＰ
ＵにＥＥＰＲＯＭのプログラムを実行させずに、外部メ
モリの予め定められたアドレスに記憶されたスタートア
ドレスを読み込ませ、外部メモリに記憶されたプログラ
ムを実行させる技術が開示されている。しかし、特開平
８−２４９３０５号公報に開示されている１チップマイ
コンは、オンボード書き込みによりＥＥＰＲＯＭに不完
全なプログラムが書き込まれた状態で起動された場合
に、同様に不正処理を行い、システム自体に障害を生じ
させるおそれがあった。

【００１６】本発明は、上記実状に鑑みてなされたもの
で、内蔵する半導体記憶素子に記憶されたプログラムを
更新した後に、不正処理の実行を防止することのできる
１チップマイクロコンピュータ及び起動アドレス設定方
法を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点に係る１チップマイクロコン
ピュータは、プログラムを記憶するデータ消去及びデー
タ書き込み可能な半導体メモリと、前記半導体メモリに
記憶されたプログラムを実行するＣＰＵとが１つのチッ
プに形成される１チップマイクロコンピュータであっ
て、前記ＣＰＵに実行させるプログラムを入力するプロ
グラム入力手段と、前記プログラム入力手段が入力した
プログラムを前記半導体メモリに書き込む書き込み手段
と、前記書き込み手段によるプログラムの書き込みが未
完了の場合に、前記ＣＰＵが動作を開始する起動アドレ
スを予め定められたアドレス空間に設定する起動アドレ
ス設定手段と、を備えることを特徴とする。

【００１８】この発明によれば、書き込み手段は、プロ
グラム入力手段が入力したプログラムを半導体メモリに
書き込む。起動アドレス設定手段は、書き込み手段によ
るプログラムの書き込みが未完了の場合に、ＣＰＵが動
作を開始する起動アドレスを予め定められたアドレス空
間に設定する。この結果、内蔵する半導体メモリへのプ
ログラムの書き込みが未完了となった場合に、不正処理
の実行を防止することができる。

【００１９】前記書き込み手段によるプログラムの書き
込みの未完了を判別する書き込み判別手段を更に備え、
前記起動アドレス設定手段は、前記書き込み判別手段が
前記書き込み手段によるプログラムの書き込みの未完了
を判別した場合に、前記ＣＰＵが動作を開始する起動ア
ドレスを予め定められたアドレス空間に設定してもよ
い。この結果、内蔵する半導体メモリへのプログラムの
書き込みが未完了となった場合に、不正処理の実行を防
止することができる。

【００２０】前記半導体メモリは、フラッシュメモリか
ら構成され、前記書き込み手段は、プログラム入力手段
が入力したプログラムをフラッシュメモリに書き込んで
もよい。

【００２１】上記目的を達成するため、この発明の第２
の観点に係る１チップマイクロコンピュータは、予め定
められた第１の起動アドレス及び第２の起動アドレスに
示される何れかのプログラムを実行するＣＰＵと、プロ
グラムの消去及び書き込みが可能な半導体メモリとが１
つのチップとして形成される１チップマイクロコンピュ
ータであって、前記ＣＰＵに実行させるプログラムを外
部から入力するプログラム入力手段と、前記プログラム
入力手段が入力したプログラムを前記半導体メモリに書
き込む書き込み手段と、前記書き込み手段によるプログ
ラムの書き込みが正常終了した場合に、第１の起動アド
レスを前記ＣＰＵの起動アドレスに設定し、前記書き込
み手段によるプログラムの書き込みが異常終了した場合
に、第２の起動アドレスを前記ＣＰＵの起動アドレスに
設定する起動アドレス設定手段と、を備えることを特徴
とする。

【００２２】この発明によれば、書き込み手段は、プロ
グラム入力手段が入力したプログラムを半導体メモリに
書き込む。起動アドレス設定手段は、書き込み手段によ
るプログラムの書き込みが正常終了した場合に、第１の
起動アドレスをＣＰＵの起動アドレスに設定し、書き込
み手段によるプログラムの書き込みが異常終了した場合
に、第２の起動アドレスをＣＰＵの起動アドレスに設定
する。この結果、内蔵する半導体メモリへのプログラム
の書き込みが未完了となった場合に、不正処理の実行を
防止することができる。

【００２３】上記目的を達成するため、この発明の第３
の観点に係る１チップマイクロコンピュータは、プログ
ラムを記憶するデータ消去及びデータ書き込み可能な記
憶手段と、前記記憶手段に記憶されたプログラムを実行
する処理制御手段とが一体に形成される１チップマイク
ロコンピュータであって、前記処理制御手段に実行させ
るプログラムを外部から入力するプログラム入力手段
と、前記プログラム入力手段が入力したプログラムを前
記記憶手段に書き込む書き込み手段と、前記書き込み手
段によるプログラムの書き込みが未完了の場合に、前記
処理制御手段が動作を開始する起動アドレスを予め定め
られたアドレス空間に設定する起動アドレス設定手段
と、を備えることを特徴とする。

【００２４】この発明によれば、書き込み手段は、プロ
グラム入力手段が入力したプログラムを記憶手段に書き
込む。起動アドレス設定手段は、書き込み手段によるプ
ログラムの書き込みが未完了の場合に、処理制御手段が
動作を開始する起動アドレスを予め定められたアドレス
空間に設定する。この結果、内蔵する半導体メモリへの
プログラムの書き込みが未完了となった場合に、不正処
理の実行を防止することができる。

【００２５】上記目的を達成するため、この発明の第４
の観点に係る起動アドレス設定方法は、１チップマイク
ロコンピュータに内蔵されるＣＰＵに実行させるプログ
ラムを入力するプログラム入力ステップと、前記プログ
ラム入力ステップにて入力したプログラムを１チップマ
イクロコンピュータに内蔵されるデータ消去及びデータ
書き込み可能な半導体メモリに書き込む書き込みステッ
プと、前記書き込みステップによるプログラムの書き込
みが未完了の場合に、ＣＰＵが動作を開始する起動アド
レスを予め定められたアドレス空間に設定する起動アド
レス設定ステップと、を備えることを特徴とする。

【００２６】この発明によれば、書き込みステップは、
プログラム入力ステップにて入力したプログラムを１チ
ップマイクロコンピュータに内蔵されるデータ消去及び
データ書き込み可能な半導体メモリに書き込む。起動ア
ドレス設定ステップは、書き込みステップによるプログ
ラムの書き込みが未完了の場合に、ＣＰＵが動作を開始
する起動アドレスを予め定められたアドレス空間に設定
する。この結果、内蔵する半導体メモリへのプログラム
の書き込みが未完了となった場合に、不正処理の実行を
防止することができる。

【００２７】上記目的を達成するため、この発明の第５
の観点に係る起動アドレス設定方法は、処理制御装置に
実行させるプログラムを入力するプログラム入力ステッ
プと、前記プログラム入力ステップにて入力したプログ
ラムをプログラムの消去及び書き込みが可能な記憶装置
に書き込む書き込みステップと、前記書き込みステップ
によるプログラムの書き込みが未完了の場合に、処理装
置が動作を開始する起動アドレスを予め定められたアド
レス空間に設定する起動アドレス設定ステップと、を備
えることを特徴とする。

【００２８】この発明によれば、書き込みステップは、
プログラム入力ステップにて入力したプログラムをプロ
グラムの消去及び書き込みが可能な記憶装置に書き込
む。起動アドレス設定ステップは、書き込みステップに
よるプログラムの書き込みが未完了の場合に、処理装置
が動作を開始する起動アドレスを予め定められたアドレ
ス空間に設定する。この結果、内蔵する半導体メモリへ
のプログラムの書き込みが未完了となった場合に、不正
処理の実行を防止することができる。

【００２９】

【発明の実施の形態】本発明の実施の形態にかかる１チ
ップマイクロコンピュータ（以下、「１チップマイコ
ン」という。）について以下図面を参照して説明する。

【００３０】図１は、この発明の実施の形態にかかるオ
ンボード書き込み可能な基板上に実装された１チップマ
イコンの構成を示す模式図である。この１チップマイコ
ンは、図１に示すように、ＣＰＵ１と、書き込み制御回
路２と、フラッシュメモリ３と、フラッシュ書き込みモ
ード信号入力端子４と、データポート５とから構成され
る。ＣＰＵ１は、書き込み制御回路２、フラッシュメモ
リ３及び、後述する外部メモリ９と、アドレスバス及び
データバスを介して接続される。また、ＣＰＵ１は、リ
セットアドレス生成回路６を備え、電源投入時等の起動
時に、リセットアドレス生成回路６により設定されたフ
ラッシュメモリ３又は外部メモリ９のリセットアドレス
に記憶されている処理プログラムを実行する。

【００３１】リセットアドレス生成回路６は、図２に示
すように、Ｐ．Ｏ．Ｃ６１と、アドレス記憶レジスタ６
２と、アドレスセレクタ６３とから構成される。Ｐ．
Ｏ．Ｃ（パワーオンリセット信号発生回路）６１は、図
示せぬ電源の投入時にワンショットパルス信号を生成
し、アドレス記憶レジスタ６２に供給する。

【００３２】アドレス記憶レジスタ６２は、ＲＳフリッ
プフロップ（ＲＳラッチ）から構成される。アドレス記
憶レジスタ６２は、Ｐ．Ｏ．Ｃ６１から出力されるワン
ショットパルス信号及び後述する書き込みアドレス生成
回路７から出力されるアドレス終了信号をリセット信号
として入力し、また、フラッシュ書き込みモード信号入
力端子４から入力したフラッシュ書き込みモード信号を
セット信号として入力する。アドレス記憶レジスタ６２
は、図３に示すように、入力したリセット信号及びセッ
ト信号に従って、リセットアドレス選択信号をアドレス
セレクタ６３に出力する。例えば、アドレス記憶レジス
タ６２は、リセット信号、即ち、ワンショットパルス信
号又はアドレス終了信号がハイレベルセット信号、か
つ、セット信号、即ちフラッシュ書き込みモード信号が
ローレベルの場合に、ローレベルのリセットアドレス選
択信号を出力する。

【００３３】アドレスセレクタ６３は、アドレス記憶レ
ジスタ６２から供給されるリセットアドレス選択信号に
従って、フラッシュメモリ３に割り当てられた起動アド
レスとなるフラッシュメモリ用のリセットアドレス又
は、外部メモリ９に割り当てられた外部メモリ用のリセ
ットアドレスをＣＰＵ１の起動アドレスに設定する。ア
ドレスセレクタ６３は、アドレス記憶レジスタ６２から
供給されるリセットアドレス選択信号がローレベルの場
合に、フラッシュメモリ用のリセットアドレスを選択
し、一方、リセットアドレス選択信号がハイレベルの場
合に、外部アドレス用のリセットアドレスを選択する。

【００３４】図１に戻って、書き込み制御回路２は、書
き込みアドレス生成回路７と、書き込みデータ生成回路
８とから構成される。書き込みアドレス生成回路７は、
フラッシュ書き込みモード信号入力端子４から入力され
るモード信号が、ハイレベルとなると、予め定められた
フラッシュメモリ３に割り当てられたアドレス信号を生
成する。

【００３５】書き込みデータ生成回路８は、データポー
ト５から入力したデータをデータバスに出力する。ま
た、書き込みデータ生成回路８は、データバスへのデー
タ出力に同期を合わせて、書き込み信号をフラッシュメ
モリ３及び書き込みアドレス生成回路７に出力する。

【００３６】フラッシュメモリ３は、ＣＰＵ１が実行す
る処理プログラムを記憶する。また、オンボード書き込
み時に、フラッシュメモリ３は、書き込みアドレス生成
回路７の指定するアドレスに、書き込みデータ生成回路
８から出力されたデータを格納する。

【００３７】フラッシュ書き込みモード信号入力端子４
は、図示せぬインターフェース回路等からオンボード書
き込みを指示するモード信号を入力する。

【００３８】データポート５は、図示せぬインターフェ
ース回路等を介して、外部記憶装置等にデータとして記
憶された新しいプログラムを入力する。

【００３９】また、基板側には、予めオンボード書き込
み処理の処理プログラムを記憶した外部メモリ９が実装
されている。

【００４０】以下、１チップマイコンが行うオンボード
書き込み処理について図４を参照して説明する。電源投
入時に、Ｐ．Ｏ．Ｃ６１からワンショットパルス信号が
出力されるため、アドレス記憶レジスタ６２は、リセッ
ト信号がハイレベルとなり、ローレベルのリセットアド
レス選択信号を出力する。その後、フラッシュ書き込み
モード信号入力端子４からハイレベルのモード信号が入
力されると、アドレス記憶レジスタ６２は、セット信号
がハイレベルとなるため、ハイレベルのリセットアドレ
ス選択信号をアドレスセレクタ６３に出力する。アドレ
スセレクタ６３は、ＣＰＵ１の起動アドレスに、外部メ
モリ９に記憶されたオンボード書き込みプログラムのリ
セットアドレスを設定する。このため、ＣＰＵ１は、外
部メモリ９に記憶されたオンボード書き込みプログラム
に従って、フラッシュメモリ３に新しいプログラムの書
き込みを開始する。

【００４１】ＣＰＵ１は、図示せぬインターフェース回
路等を介して、外部記憶装置等にデータとして記憶され
た新しいプログラムをデータポート５に順次入力できる
ように配置する（ステップＳ１）。

【００４２】書き込みアドレス生成回路７は、フラッシ
ュ書き込みモード信号入力端子４から入力されるモード
信号がハイレベルであるため、予め定められたフラッシ
ュメモリ３に割り当てられたアドレス信号を生成する
（ステップＳ２）。

【００４３】書き込みデータ生成回路８は、ＣＰＵ１に
より配列されたデータをデータポート５から入力し、入
力したデータをデータバスに出力する（ステップＳ
３）。その際、書き込みデータ生成回路８は、データバ
スへのデータ出力に同期を合わせて、書き込み信号をフ
ラッシュメモリ３及び書き込みアドレス生成回路７に出
力する。

【００４４】フラッシュメモリ３は、書き込みアドレス
生成回路７に示されるアドレスにデータバスを介して書
き込みデータ生成回路８から送信されたデータを格納す
る（ステップＳ４）。

【００４５】書き込みアドレス生成回路７は、書き込み
データ生成回路８から送られる書き込み信号が、ハイレ
ベルからローレベルに変化すると、生成するアドレス信
号の値をインクリメントする（ステップＳ５）。

【００４６】書き込みアドレス生成回路７は、予め定め
られた終了アドレスに達したか否かを判別する（ステッ
プＳ６）。

【００４７】書き込みアドレス生成回路７の生成するア
ドレスが、予め定められた終了アドレスに達しない間、
ステップＳ３からステップＳ６の処理が繰り返され、デ
ータポート５から入力したデータがフラッシュメモリ３
に順次格納される。

【００４８】一方、書き込みアドレス生成回路７は、予
め定められた終了アドレスに達したと判別した場合、リ
セットアドレス生成回路６にハイレベルのアドレス終了
信号を出力し、オンボード書き込み処理を終了する（ス
テップＳ７）。リセットアドレス生成回路６は、書き込
みアドレス生成回路７からハイレベルのアドレス終了信
号が入力されると、リセット信号がハイレベルとなるた
め、ローレベルのリセットアドレス選択信号をアドレス
セレクタ６３に出力する。リセットアドレス生成回路６
は、リセットアドレス選択信号をローレベルに保持す
る。

【００４９】この結果、フラッシュメモリ３に新しいプ
ログラムが書き込まれ更新される。また、フラッシュ書
き込みモード信号入力端子４からローレベルのモード信
号が入力される通常時の、ソフトウェアリセット時等
に、アドレス記憶レジスタ６２は、セット信号がローレ
ベルに保持されるため、ローレベルのリセットアドレス
選択信号を出力する。アドレスセレクタ６３は、ＣＰＵ
１の起動アドレスに、フラッシュメモリ３に記憶された
プログラムのリセットアドレスを設定する。このため、
ＣＰＵ１は、フラッシュメモリ３に記憶された新しいプ
ログラムに従って、所定の処理を開始する。

【００５０】また、オンボード書き込み処理中に、何ら
かの原因により書き込みが中断し、オンボード書き込み
処理を未完了のまま終了した場合、書き込みアドレス生
成回路７は、アドレス記憶レジスタ６２にハイレベルの
アドレス終了信号を供給しない。このため、ソフトウェ
アリセット時等に、アドレス記憶レジスタ６２は、ロー
レベルのリセットアドレス選択信号をそのまま出力し、
アドレスセレクタ６３が、ＣＰＵ１の起動アドレスに、
外部メモリ９に記憶されたプログラムのリセットアドレ
スを設定する。この結果、ＣＰＵ１は、外部メモリ９に
記憶されたオンボード書き込みプログラムに従って、フ
ラッシュメモリ３に新しいプログラムの書き込みを再度
開始する。

【００５１】このように、上述の実施の形態では、フラ
ッシュメモリ３への新しいプログラムの書き込みが未完
了となった場合に、リセットアドレス生成回路６が外部
メモリ９に記憶されたプログラムのリセットアドレスを
設定するため、ＣＰＵ１の不正処理の実行を防止するこ
とができる。

【００５２】上述の実施の形態では、アドレス記憶レジ
スタ６２がＲＳフリップフロップ（ＲＳラッチ）から構
成されていたが、アドレス記憶レジスタ６２は、不揮発
性メモリから構成されてもよい。以下、不揮発性メモリ
から構成されたアドレス記憶レジスタ６２を使用したこ
の発明の実施の形態に係る１チップマイコンの変形例に
ついて説明する。

【００５３】図５は、この発明の実施の形態に係る１チ
ップマイコンの変形例のリセットアドレス生成回路６の
構成を示す模式図である。図５に示すリセットアドレス
生成回路６は、不揮発性メモリから構成されたアドレス
記憶レジスタ６２と、アドレスセレクタ６３と、書き込
み制御回路６４とから構成される。

【００５４】書き込み制御回路６４は、書き込みアドレ
ス生成回路７から出力されるアドレス終了信号及び、フ
ラッシュ書き込みモード信号入力端子４から供給される
フラッシュ書き込みモード信号を入力する。書き込み制
御回路６４は、ハイレベルのフラッシュ書き込みモード
信号を入力すると、アドレス記憶レジスタ６２に書き込
み信号を出力し、一方、ハイレベルのアドレス終了信号
を入力すると、アドレス記憶レジスタ６２に消去信号を
出力する。

【００５５】アドレス記憶レジスタ６２は、書き込み制
御回路６４から書き込み信号が供給されると、外部アド
レス９の選択を記憶し、ハイレベルのリセットアドレス
選択信号をアドレスセレクタ６３に出力する。一方、ア
ドレス記憶レジスタ６２は、消去信号が供給されると、
フラッシュメモリ３の選択を記憶し、ローレベルのリセ
ットアドレス選択信号をアドレスセレクタ６３に出力す
る。

【００５６】アドレスセレクタ６３は、アドレス記憶レ
ジスタ６２から供給されるリセットアドレス選択信号に
従って、フラッシュメモリ３に割り当てられた起動アド
レスとなるフラッシュメモリ用のリセットアドレス又
は、外部メモリ９に割り当てられた外部メモリ用のリセ
ットアドレスをＣＰＵ１の起動アドレスに設定する。

【００５７】アドレスセレクタ６３は、アドレス記憶レ
ジスタ６２から供給されるリセットアドレス選択信号が
ローレベルの場合に、フラッシュメモリ用のリセットア
ドレスを選択し、一方、リセットアドレス選択信号がハ
イレベルの場合に、外部アドレス用のリセットアドレス
を選択する。

【００５８】この結果、フラッシュメモリ３に新しいプ
ログラムが書き込まれ正常に更新されると、アドレス記
憶レジスタ６２は、書き込み制御回路６４から消去信号
が供給され、フラッシュメモリ３の選択を記憶する。従
って、電源投入時等に、アドレス記憶レジスタ６２は、
ローレベルのリセットアドレス選択信号をアドレスセレ
クタ６３に出力し、アドレスセレクタ６３が、ＣＰＵ１
の起動アドレスに、フラッシュメモリ３に記憶されたプ
ログラムのリセットアドレスを設定する。このため、Ｃ
ＰＵ１は、フラッシュメモリ３に記憶された新しいプロ
グラムに従って、所定の処理を開始する。

【００５９】また、オンボード書き込み処理中に、何ら
かの原因により書き込みが中断し、オンボード書き込み
処理を未完了のまま終了した場合、書き込みアドレス生
成回路７は、書き込み制御回路６４にハイレベルのアド
レス終了信号を供給しない。このため、アドレス記憶レ
ジスタ６２は、フラッシュメモリ３の選択を記憶したま
まであるため、電源投入時等に、ローレベルのリセット
アドレス選択信号をそのまま出力し、アドレスセレクタ
６３が、ＣＰＵ１の起動アドレスに、外部メモリ９に記
憶されたプログラムのリセットアドレスを設定する。こ
の結果、ＣＰＵ１は、外部メモリ９に記憶されたオンボ
ード書き込みプログラムに従って、フラッシュメモリ３
に新しいプログラムの書き込みを再度開始する。

【００６０】このように、上述の実施の形態では、フラ
ッシュメモリ３への新しいプログラムの書き込みが未完
了となった場合に、リセットアドレス生成回路６が外部
メモリ９に記憶されたプログラムのリセットアドレスを
設定するため、ＣＰＵ１の不正処理の実行を防止するこ
とができる。

【００６１】上述の実施の形態では、フラッシュメモリ
３に記憶されるプログラムの更新について説明したが、
フラッシュメモリ３に記憶されるデータは、任意であ
る。例えば、システム特有の設定データ等を記憶しても
よく、その設定データが有効に更新されたか否かを判別
してもよい。

【００６２】上述の実施の形態では、ハードウェア割り
込み等が発生しない前提で説明したが、ハードウェア割
り込み等に対応したオンボード書き込みとしてもよい。
例えば、オンボード書き込み時の最初に、ハードウェア
割り込みの割り込みベクタに予め定められた外部メモリ
のアドレスを設定してもよい。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
内蔵する半導体記憶素子に記憶されたプログラムを更新
した後に、不正処理の実行を防止することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る１チップマイコンの
構成を示す模式図である。

【図２】本発明の実施の形態に係るリセットアドレス生
成回路の構成を示す模式図である。

【図３】本発明の実施の形態に係るアドレス記憶レジス
タの入力信号と出力信号との関係を説明するための図で
ある。

【図４】本発明の実施の形態に係るオンボード書き込み
処理を説明するフローチャートである。

【図５】本発明の実施の形態の変形例に係るリセットア
ドレス生成回路の構成を示す模式図である。

【図６】従来の１チップマイコンの構成を示す模式図で
ある。

【符号の説明】

１ ＣＰＵ ２ 書き込み制御回路 ３ フラッシュメモリ ４ フラッシュ書き込みモード信号入力端子 ５ データポート ６ リセットアドレス生成回路 ７ 書き込みアドレス生成回路 ８ 書き込みデータ生成回路 ９ 外部メモリ ６１ Ｐ．Ｏ．Ｃ ６２ アドレス記憶レジスタ ６３ アドレスセレクタ ６４ 書き込み制御回路 １０１ ＣＰＵ １０２ 書き込みアドレス生成回路 １０３ 書き込みデータ生成回路 １０４ フラッシュメモリ １０５ フラッシュ書き込みモード信号入力端子 １０６ データポート １０７ 外部メモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】プログラムを記憶するデータ消去及びデー
   タ書き込み可能な半導体メモリと、前記半導体メモリに
   記憶されたプログラムを実行するＣＰＵ（central proc
   essing unit）とが１つのチップに形成される１チップ
   マイクロコンピュータであって、 前記ＣＰＵに実行させるプログラムを入力するプログラ
   ム入力手段と、 前記プログラム入力手段が入力したプログラムを前記半
   導体メモリに書き込む書き込み手段と、 前記書き込み手段によるプログラムの書き込みが未完了
   の場合に、前記ＣＰＵが動作を開始する起動アドレスを
   予め定められたアドレス空間に設定する起動アドレス設
   定手段と、 を備えることを特徴とする１チップマイクロコンピュー
   タ。
2. 【請求項２】前記書き込み手段によるプログラムの書き
   込みの未完了を判別する書き込み判別手段を更に備え、 前記起動アドレス設定手段は、前記書き込み判別手段が
   前記書き込み手段によるプログラムの書き込みの未完了
   を判別した場合に、前記ＣＰＵが動作を開始する起動ア
   ドレスを予め定められたアドレス空間に設定する、 ことを特徴とする請求項１に記載の１チップマイクロコ
   ンピュータ。
3. 【請求項３】前記半導体メモリは、フラッシュメモリか
   ら構成され、 前記書き込み手段は、プログラム入力手段が入力したプ
   ログラムをフラッシュメモリに書き込む、 ことを特徴とする請求項１又は２に記載の１チップマイ
   クロコンピュータ。
4. 【請求項４】予め定められた第１の起動アドレス及び第
   ２の起動アドレスに示される何れかのプログラムを実行
   するＣＰＵと、プログラムの消去及び書き込みが可能な
   半導体メモリとが１つのチップとして形成される１チッ
   プマイクロコンピュータであって、 前記ＣＰＵに実行させるプログラムを外部から入力する
   プログラム入力手段と、 前記プログラム入力手段が入力したプログラムを前記半
   導体メモリに書き込む書き込み手段と、 前記書き込み手段によるプログラムの書き込みが正常終
   了した場合に、第１の起動アドレスを前記ＣＰＵの起動
   アドレスに設定し、前記書き込み手段によるプログラム
   の書き込みが異常終了した場合に、第２の起動アドレス
   を前記ＣＰＵの起動アドレスに設定する起動アドレス設
   定手段と、 を備えることを特徴とする１チップマイクロコンピュー
   タ。
5. 【請求項５】プログラムを記憶するデータ消去及びデー
   タ書き込み可能な記憶手段と、前記記憶手段に記憶され
   たプログラムを実行する処理制御手段とが一体に形成さ
   れる１チップマイクロコンピュータであって、 前記処理制御手段に実行させるプログラムを外部から入
   力するプログラム入力手段と、 前記プログラム入力手段が入力したプログラムを前記記
   憶手段に書き込む書き込み手段と、 前記書き込み手段によるプログラムの書き込みが未完了
   の場合に、前記処理制御手段が動作を開始する起動アド
   レスを予め定められたアドレス空間に設定する起動アド
   レス設定手段と、 を備えることを特徴とする１チップマイクロコンピュー
   タ。
6. 【請求項６】１チップマイクロコンピュータに内蔵され
   るＣＰＵに実行させるプログラムを入力するプログラム
   入力ステップと、 前記プログラム入力ステップにて入力したプログラムを
   １チップマイクロコンピュータに内蔵されるデータ消去
   及びデータ書き込み可能な半導体メモリに書き込む書き
   込みステップと、 前記書き込みステップによるプログラムの書き込みが未
   完了の場合に、ＣＰＵが動作を開始する起動アドレスを
   予め定められたアドレス空間に設定する起動アドレス設
   定ステップと、 を備えることを特徴とする起動アドレス設定方法。
7. 【請求項７】処理制御装置に実行させるプログラムを入
   力するプログラム入力ステップと、 前記プログラム入力ステップにて入力したプログラムを
   プログラムの消去及び書き込みが可能な記憶装置に書き
   込む書き込みステップと、 前記書き込みステップによるプログラムの書き込みが未
   完了の場合に、処理装置が動作を開始する起動アドレス
   を予め定められたアドレス空間に設定する起動アドレス
   設定ステップと、 を備えることを特徴とする起動アドレス設定方法。