JP2000065899A - 半導体装置およびそのデータ書き換え方法 - Google Patents
半導体装置およびそのデータ書き換え方法Info
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 データ書き換えとバウンダリスキャンテスト
のハードウェアを共用することで、基板面積の縮小を実
現でき、異なる種類の不揮発性メモリの書き換えを自由
に対応できる半導体装置およびそのデータ書き換え方法
を実現する。 【解決手段】 スキャンチェーンの制御により、コネク
タ９０に接続されている書き込み装置６０から書き換え
プログラムをシリアルデータとして入力し、アクセスポ
ート９２により選択されたスキャンチェーン２７，２８
の何れかに転送し、レジスタ２９を介してＳＲＡＭ２６
に格納する。ＣＰＵ２４はＳＲＡＭ２６に格納された書
き換えプログラムの制御に基づき、不揮発性メモリ２２
の所定の領域を消去し、書き込み装置６０から書き換え
データを入力し、ＳＲＡＭ２６に格納してから不揮発性
メモリの所定の領域に書き込む。当該書き換え動作を繰
り返して行い、書き換えデータ全体を不揮発性メモリ２
２に書き込む。
のハードウェアを共用することで、基板面積の縮小を実
現でき、異なる種類の不揮発性メモリの書き換えを自由
に対応できる半導体装置およびそのデータ書き換え方法
を実現する。 【解決手段】 スキャンチェーンの制御により、コネク
タ９０に接続されている書き込み装置６０から書き換え
プログラムをシリアルデータとして入力し、アクセスポ
ート９２により選択されたスキャンチェーン２７，２８
の何れかに転送し、レジスタ２９を介してＳＲＡＭ２６
に格納する。ＣＰＵ２４はＳＲＡＭ２６に格納された書
き換えプログラムの制御に基づき、不揮発性メモリ２２
の所定の領域を消去し、書き込み装置６０から書き換え
データを入力し、ＳＲＡＭ２６に格納してから不揮発性
メモリの所定の領域に書き込む。当該書き換え動作を繰
り返して行い、書き換えデータ全体を不揮発性メモリ２
２に書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも中央処
理装置（ＣＰＵ）と外部から書き換え可能な不揮発性メ
モリとを備える半導体装置および当該不揮発性メモリの
データ書き換え方法に関するものである。
理装置（ＣＰＵ）と外部から書き換え可能な不揮発性メ
モリとを備える半導体装置および当該不揮発性メモリの
データ書き換え方法に関するものである。
【０００２】
【従来の技術】近年、半導体製造技術の進歩に伴い高集
積度、高密度の半導体装置を容易に実現でき、例えば、
特定用途向けの集積回路（ＡＳＩＣ）などのように、Ｃ
ＰＵおよびメモリなど異なる種類および用途の半導体回
路を一つの基板上に集積して形成される半導体装置が数
多く実現されてきた。
積度、高密度の半導体装置を容易に実現でき、例えば、
特定用途向けの集積回路（ＡＳＩＣ）などのように、Ｃ
ＰＵおよびメモリなど異なる種類および用途の半導体回
路を一つの基板上に集積して形成される半導体装置が数
多く実現されてきた。
【０００３】このような半導体装置の一例として、例え
ば、ＣＰＵおよび当該ＣＰＵの動作を制御するプログラ
ムを格納する不揮発性メモリ、さらに通常のデータの書
き込みおよび読み出しが行われるメモリ、例えば、ＳＲ
ＡＭを合わせて基板上に形成される半導体装置がある。
その中に、プログラムを格納する不揮発性メモリとし
て、例えば、読み出し専用メモリ（ＲＯＭ）、あるいは
書き込み可能で、しかも書き込んだデータを半永久的に
保存できるＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭ
などがある。
ば、ＣＰＵおよび当該ＣＰＵの動作を制御するプログラ
ムを格納する不揮発性メモリ、さらに通常のデータの書
き込みおよび読み出しが行われるメモリ、例えば、ＳＲ
ＡＭを合わせて基板上に形成される半導体装置がある。
その中に、プログラムを格納する不揮発性メモリとし
て、例えば、読み出し専用メモリ（ＲＯＭ）、あるいは
書き込み可能で、しかも書き込んだデータを半永久的に
保存できるＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭ
などがある。
【０００４】このような半導体装置において、必要に応
じて不揮発性メモリに格納されたプログラムを外部から
書き換えることにより、プログラマブルな半導体装置を
実現でき、ユーザの要求に応じてそれぞれ異なる機能を
実現でき、柔軟性の高い半導体装置を提供できる。
じて不揮発性メモリに格納されたプログラムを外部から
書き換えることにより、プログラマブルな半導体装置を
実現でき、ユーザの要求に応じてそれぞれ異なる機能を
実現でき、柔軟性の高い半導体装置を提供できる。
【０００５】このようなプログラマブル半導体装置にお
いて、書き換え可能な不揮発性メモリは異なる種類を有
しており、その種類に応じて書き換えの手順が異なる。
従来では、半導体装置の固有の書き換え手順に従ってそ
れぞれの書き換えを行っていた。ここで、この書き換え
手順を実行するためのプログラムをデータ書き換えプロ
グラムと呼ぶ。即ち、通常、異なる種類の不揮発性メモ
リを使用する半導体装置ごとに、書き換えプログラムを
用意しなければならない。
いて、書き換え可能な不揮発性メモリは異なる種類を有
しており、その種類に応じて書き換えの手順が異なる。
従来では、半導体装置の固有の書き換え手順に従ってそ
れぞれの書き換えを行っていた。ここで、この書き換え
手順を実行するためのプログラムをデータ書き換えプロ
グラムと呼ぶ。即ち、通常、異なる種類の不揮発性メモ
リを使用する半導体装置ごとに、書き換えプログラムを
用意しなければならない。
【０００６】半導体装置の不揮発性メモリに格納されて
いるプログラムコード、データなど（以下、簡単のため
に単にデータを呼ぶ）を書き換えるために、通常書き換
え対象となる半導体装置に書き込み装置を接続して、当
該書き込み装置により、半導体装置にあるＣＰＵの動作
を制御しながら、データの書き換えを行う。なお、ここ
でいうデータの書き換えは、不揮発性メモリの種類によ
り、必要に応じて例えば、データの消去、部分消去、さ
らに書き込み後の検証（ベリファイ）などを含む。
いるプログラムコード、データなど（以下、簡単のため
に単にデータを呼ぶ）を書き換えるために、通常書き換
え対象となる半導体装置に書き込み装置を接続して、当
該書き込み装置により、半導体装置にあるＣＰＵの動作
を制御しながら、データの書き換えを行う。なお、ここ
でいうデータの書き換えは、不揮発性メモリの種類によ
り、必要に応じて例えば、データの消去、部分消去、さ
らに書き込み後の検証（ベリファイ）などを含む。
【０００７】半導体装置における不揮発性メモリの書き
換え装置の一例として、特開平５−１８９５８４により
開示された技術がある。この例において、半導体装置に
データ書き換えプログラムを予め置いておく。即ち、半
導体装置にデータ書き換えプログラムを格納しているメ
モリ、例えば、ＲＯＭを設けて、データ書き換えを行う
とき、ＣＰＵは当該ＲＯＭからデータ書き換えプログラ
ムをロードし、ロードしたプログラムに応じて、データ
の書き換えを制御する。
換え装置の一例として、特開平５−１８９５８４により
開示された技術がある。この例において、半導体装置に
データ書き換えプログラムを予め置いておく。即ち、半
導体装置にデータ書き換えプログラムを格納しているメ
モリ、例えば、ＲＯＭを設けて、データ書き換えを行う
とき、ＣＰＵは当該ＲＯＭからデータ書き換えプログラ
ムをロードし、ロードしたプログラムに応じて、データ
の書き換えを制御する。
【０００８】図４は、半導体装置および当該半導体装置
に対してデータの書き換えを行う書き込み装置からなる
システムの構成例を示している。図示のように、半導体
装置１０ａは、マイクロプロセッサ２０ａ、切り換えス
イッチ３０、機能回路４０，５０およびコネクタ７０に
より構成されている。当該半導体装置に対して、書き込
み装置６０は、コネクタ７０を介して書き込みデータを
マイクロプロセッサ２０ａに転送し、書き換えデータお
よびデータの書き換えに必要な命令などをマイクロプロ
セッサ２０ａに供給する。
に対してデータの書き換えを行う書き込み装置からなる
システムの構成例を示している。図示のように、半導体
装置１０ａは、マイクロプロセッサ２０ａ、切り換えス
イッチ３０、機能回路４０，５０およびコネクタ７０に
より構成されている。当該半導体装置に対して、書き込
み装置６０は、コネクタ７０を介して書き込みデータを
マイクロプロセッサ２０ａに転送し、書き換えデータお
よびデータの書き換えに必要な命令などをマイクロプロ
セッサ２０ａに供給する。
【０００９】マイクロプロセッサ２０ａは、ＲＯＭ選択
回路２１、フラッシュＥＥＰＲＯＭ２２、データ受信部
（ＵＡＲＴ）２３、ＣＰＵ２４，ＲＯＭ（ＢｏｏｔＲＯ
Ｍ）２５およびＳＲＡＭ２６により構成されている。マ
イクロプロセッサ２０ａにおける上記各部分回路がデー
タバスおよび制御信号線（以下、便利のために単にバス
という）１００を介してデータまたは制御信号の転送を
行う。さらに、マイクロプロセッサ２０ａと他の機能回
路４０または５０との間に、同じバス１００を介してデ
ータまたは制御信号の転送を行う。
回路２１、フラッシュＥＥＰＲＯＭ２２、データ受信部
（ＵＡＲＴ）２３、ＣＰＵ２４，ＲＯＭ（ＢｏｏｔＲＯ
Ｍ）２５およびＳＲＡＭ２６により構成されている。マ
イクロプロセッサ２０ａにおける上記各部分回路がデー
タバスおよび制御信号線（以下、便利のために単にバス
という）１００を介してデータまたは制御信号の転送を
行う。さらに、マイクロプロセッサ２０ａと他の機能回
路４０または５０との間に、同じバス１００を介してデ
ータまたは制御信号の転送を行う。
【００１０】マイクロプロセッサ２０ａにおいて、デー
タ受信部２３は、書き込み装置６０からのデータを受信
し、バス１００を介してＣＰＵ２４に転送する。ＣＰＵ
２４は、バス１００を介して他の部分回路にデータまた
は制御信号を出力し、それぞれの部分回路の動作を制御
する。ＲＯＭ切り換え回路２１は、切り換えスイッチ３
０からの切り換え信号Ｓ３０に応じてフラッシュＥＥＰ
ＲＯＭ（以下、フラッシュメモリという）２２またはＲ
ＯＭ２５の何れかを動作させるイネーブル信号を出力す
る。フラッシュメモリ２２は、ＣＰＵ２４の動作を制御
する命令または他のデータを格納する。なお、フラッシ
ュメモリ２２の格納データは、書き込み装置６０の制御
に基づき書き換えられる。ＲＯＭ２５は、データ書き換
えプログラムを格納する。ＳＲＡＭ２６は、バス１００
を経由して転送されて来たデータを一時保持し、保持デ
ータを他の部分回路に出力する。
タ受信部２３は、書き込み装置６０からのデータを受信
し、バス１００を介してＣＰＵ２４に転送する。ＣＰＵ
２４は、バス１００を介して他の部分回路にデータまた
は制御信号を出力し、それぞれの部分回路の動作を制御
する。ＲＯＭ切り換え回路２１は、切り換えスイッチ３
０からの切り換え信号Ｓ３０に応じてフラッシュＥＥＰ
ＲＯＭ（以下、フラッシュメモリという）２２またはＲ
ＯＭ２５の何れかを動作させるイネーブル信号を出力す
る。フラッシュメモリ２２は、ＣＰＵ２４の動作を制御
する命令または他のデータを格納する。なお、フラッシ
ュメモリ２２の格納データは、書き込み装置６０の制御
に基づき書き換えられる。ＲＯＭ２５は、データ書き換
えプログラムを格納する。ＳＲＡＭ２６は、バス１００
を経由して転送されて来たデータを一時保持し、保持デ
ータを他の部分回路に出力する。
【００１１】通常動作時に、切り換えスイッチ３０から
はある固定レベルを信号Ｓ３０が出力される。これに応
じてＲＯＭ切り換え回路２１は、フラッシュメモリ２２
にイネーブル信号を出力する。この場合、半導体装置１
０ａが初期化するとき、ＲＯＭ切り換え回路２１により
選択されたフラッシュメモリ２２から命令およびデータ
をロードし、ロードした命令に従って動作する。例え
ば、バス１００を介して、機能回路４０または５０の動
作を制御し、所望の機能を実現させる。
はある固定レベルを信号Ｓ３０が出力される。これに応
じてＲＯＭ切り換え回路２１は、フラッシュメモリ２２
にイネーブル信号を出力する。この場合、半導体装置１
０ａが初期化するとき、ＲＯＭ切り換え回路２１により
選択されたフラッシュメモリ２２から命令およびデータ
をロードし、ロードした命令に従って動作する。例え
ば、バス１００を介して、機能回路４０または５０の動
作を制御し、所望の機能を実現させる。
【００１２】データの書き換えは、図５のフローチャー
トに示す手順で行われる。データ書き換えのとき、書き
込み装置６０からスイッチ３０を借り換える制御信号Ｓ
C が入力され、これに応じてスイッチ３０は切り換わっ
て（ステップＳＳ１）、通常動作時とは異なる信号Ｓ３
０を出力する。ＲＯＭ切り換え回路２１は、スイッチ３
０からの信号Ｓ３０に応じてＲＯＭ２５にイネーブル信
号を出力する。このため、半導体装置１０ａが初期化
（ＳＳ２）したあと、ＲＯＭ切り換え回路２１により選
択されたＲＯＭ２５からデータ書き換えプログラムをロ
ードし（ＳＳ３）、ロードした命令に応じて書き換えを
制御する。例えば、ＣＰＵ２４はデータ受信部２３を介
して書き込み装置６０と通信が行い（ＳＳ４）、フラッ
シュメモリ２２を消去（ＳＳ５）してから、書き込み装
置６０から入力された書き換えデータを一旦ＳＲＡＭ２
６に記憶させ（ＳＳ７）、ＳＲＡＭ２６に記憶されてい
る書き換えデータをフラッシュメモリ２２に書き込む
（ＳＳ８）。そして、ＣＰＵ２４は、書き込みが終了し
たか否かを判断し（ＳＳ９）、終了していないときステ
ップＳＳ６に戻り、書き込み装置６０から次の書き込み
データを受け取り、フラッシュメモリ２２に書き込む。
トに示す手順で行われる。データ書き換えのとき、書き
込み装置６０からスイッチ３０を借り換える制御信号Ｓ
C が入力され、これに応じてスイッチ３０は切り換わっ
て（ステップＳＳ１）、通常動作時とは異なる信号Ｓ３
０を出力する。ＲＯＭ切り換え回路２１は、スイッチ３
０からの信号Ｓ３０に応じてＲＯＭ２５にイネーブル信
号を出力する。このため、半導体装置１０ａが初期化
（ＳＳ２）したあと、ＲＯＭ切り換え回路２１により選
択されたＲＯＭ２５からデータ書き換えプログラムをロ
ードし（ＳＳ３）、ロードした命令に応じて書き換えを
制御する。例えば、ＣＰＵ２４はデータ受信部２３を介
して書き込み装置６０と通信が行い（ＳＳ４）、フラッ
シュメモリ２２を消去（ＳＳ５）してから、書き込み装
置６０から入力された書き換えデータを一旦ＳＲＡＭ２
６に記憶させ（ＳＳ７）、ＳＲＡＭ２６に記憶されてい
る書き換えデータをフラッシュメモリ２２に書き込む
（ＳＳ８）。そして、ＣＰＵ２４は、書き込みが終了し
たか否かを判断し（ＳＳ９）、終了していないときステ
ップＳＳ６に戻り、書き込み装置６０から次の書き込み
データを受け取り、フラッシュメモリ２２に書き込む。
【００１３】フラッシュメモリ２２のデータ書き換えが
正常に行われたとき、ＣＰＵ２４により、スイッチ３０
を切り換えて、ＲＯＭ切り換え回路２１によりフラッシ
ュメモリ２２を選択する（ＳＳ１０）。これによって、
半導体装置１０ａが初期化（ＳＳ１１）したあと、フラ
ッシュメモリ２２から書き換えた後のプログラムまたは
データをＣＰＵ２４にロードして、システムが起動する
（ＳＳ１２）。図５のフローチャートにおいて、ステッ
プＳＳ３からＳＳ９までの動作において、ＣＰＵ２４は
ＲＯＭ２５からロードした書き換えプログラムにより制
御され、この間にフラッシュメモリ２２のプログラムま
たはデータが書き込み装置６０から入力した新しいプロ
グラムまたはデータによって書き換えられる。それ以外
の動作ステップにおいては、ＣＰＵ２４はフラッシュメ
モリ２２からロードしたプログラムにより制御され、特
にデータ書き換え後のステップＳＳ１０〜ＳＳ１２にお
いては、ＣＰＵ２４はフラッシュメモリ２２に書き換え
られたあとのプログラムにより制御される。
正常に行われたとき、ＣＰＵ２４により、スイッチ３０
を切り換えて、ＲＯＭ切り換え回路２１によりフラッシ
ュメモリ２２を選択する（ＳＳ１０）。これによって、
半導体装置１０ａが初期化（ＳＳ１１）したあと、フラ
ッシュメモリ２２から書き換えた後のプログラムまたは
データをＣＰＵ２４にロードして、システムが起動する
（ＳＳ１２）。図５のフローチャートにおいて、ステッ
プＳＳ３からＳＳ９までの動作において、ＣＰＵ２４は
ＲＯＭ２５からロードした書き換えプログラムにより制
御され、この間にフラッシュメモリ２２のプログラムま
たはデータが書き込み装置６０から入力した新しいプロ
グラムまたはデータによって書き換えられる。それ以外
の動作ステップにおいては、ＣＰＵ２４はフラッシュメ
モリ２２からロードしたプログラムにより制御され、特
にデータ書き換え後のステップＳＳ１０〜ＳＳ１２にお
いては、ＣＰＵ２４はフラッシュメモリ２２に書き換え
られたあとのプログラムにより制御される。
【００１４】
【発明が解決しようとする課題】ところで、上述した従
来の半導体装置において、データ書き換えプログラムを
記憶しているＲＯＭ２５を予め基板に搭載することが必
要である。ＲＯＭの代わりに、例えば、フラッシュメモ
リにデータ書き換えプログラムを記憶することもできる
が、この場合基板に実装したフラッシュメモリの容量の
一部分がデータ書き換えプログラムに使用され、実効的
にフラッシュメモリの容量が減少したという不利益があ
る。
来の半導体装置において、データ書き換えプログラムを
記憶しているＲＯＭ２５を予め基板に搭載することが必
要である。ＲＯＭの代わりに、例えば、フラッシュメモ
リにデータ書き換えプログラムを記憶することもできる
が、この場合基板に実装したフラッシュメモリの容量の
一部分がデータ書き換えプログラムに使用され、実効的
にフラッシュメモリの容量が減少したという不利益があ
る。
【００１５】また、基板実装後のデータ書き換えを行う
ために、起動ＲＯＭを切り換えるための切り換えスイッ
チが必要であり、ハードウェアの資源が必要である。ま
た、実際に基板実装後のデータ書き換えは、ジャンパー
線などを切り換えることによって、起動ＲＯＭの切り換
えを行うので、データ書き換えおよびその後のＣＰＵの
再起動においては手間がかかる。さらに、基板上に書き
換えデータ転送用の専用端子、専用コネクタおよび配線
を配置する必要があり、基板の実装面積の増加を招く。
さらに、不揮発性メモリの種類によってデータ書き換え
の手順が異なるので、不揮発性メモリの種類が変わる
と、それに対応して書き換えプログラムを変更する必要
が生じてしまうという不利益がある。
ために、起動ＲＯＭを切り換えるための切り換えスイッ
チが必要であり、ハードウェアの資源が必要である。ま
た、実際に基板実装後のデータ書き換えは、ジャンパー
線などを切り換えることによって、起動ＲＯＭの切り換
えを行うので、データ書き換えおよびその後のＣＰＵの
再起動においては手間がかかる。さらに、基板上に書き
換えデータ転送用の専用端子、専用コネクタおよび配線
を配置する必要があり、基板の実装面積の増加を招く。
さらに、不揮発性メモリの種類によってデータ書き換え
の手順が異なるので、不揮発性メモリの種類が変わる
と、それに対応して書き換えプログラムを変更する必要
が生じてしまうという不利益がある。
【００１６】近年、ＪＴＡＧ（共同試験動作グループ）
基準の普及に伴い、バウンダリスキャンテスト（Bounda
ry Scan Test, 境界走査テストともいう）による基板テ
ストやシステム基板上のチップテストの要求が増してい
る。バウンダリスキャンテストは、システム基板上のチ
ップ間の接続テストやチップ内部のテストに利用されて
いる。
基準の普及に伴い、バウンダリスキャンテスト（Bounda
ry Scan Test, 境界走査テストともいう）による基板テ
ストやシステム基板上のチップテストの要求が増してい
る。バウンダリスキャンテストは、システム基板上のチ
ップ間の接続テストやチップ内部のテストに利用されて
いる。
【００１７】ＣＰＵを含むチップにバウンダリスキャン
テストを適用する場合に、一般的に不揮発性メモリ書き
換え専用ハードウェアとバウンダリスキャンテスト専用
ハードウェアの両方を基板上およびＣＰＵを含むチップ
上に実装しなければならない。図６にデータ書き換え用
ハードウェアおよびバウンダリスキャンテスト用ハード
ウェアの両方を備えた半導体装置の一構成例を示してい
る。
テストを適用する場合に、一般的に不揮発性メモリ書き
換え専用ハードウェアとバウンダリスキャンテスト専用
ハードウェアの両方を基板上およびＣＰＵを含むチップ
上に実装しなければならない。図６にデータ書き換え用
ハードウェアおよびバウンダリスキャンテスト用ハード
ウェアの両方を備えた半導体装置の一構成例を示してい
る。
【００１８】図６に示すように、ＣＰＵ２４にバウンダ
リスキャンテストを行うためのバウンダリスキャンレジ
スタ２７、さらに、機能回路４０および５０にもそれぞ
れバウンダリスキャンテストを行うためのバウンダリス
キャンレジスタ４２および５２が備えられている。これ
らのバウンダリスキャンレジスタは、専用コネクタ９０
を介してバウンダリスキャンテスト装置８０と接続され
ている。本例の半導体装置１０ｂにおいては、データ書
き換えのためのハードウェア、例えば、切り換えスイッ
チ３０、ＲＯＭ切り換え回路２１、コネクタ７０などと
バウンダリスキャンテストのためのハードウェア、例え
ば、コネクタ９０をそれぞれ別々に設けられている。こ
のため、基板の実装面積が増加し、さらにデータの書き
換えとバウンダリスキャンテストが通常別々に行われて
いることを勘案すると、ハードウェア資源の無駄が生じ
ている。
リスキャンテストを行うためのバウンダリスキャンレジ
スタ２７、さらに、機能回路４０および５０にもそれぞ
れバウンダリスキャンテストを行うためのバウンダリス
キャンレジスタ４２および５２が備えられている。これ
らのバウンダリスキャンレジスタは、専用コネクタ９０
を介してバウンダリスキャンテスト装置８０と接続され
ている。本例の半導体装置１０ｂにおいては、データ書
き換えのためのハードウェア、例えば、切り換えスイッ
チ３０、ＲＯＭ切り換え回路２１、コネクタ７０などと
バウンダリスキャンテストのためのハードウェア、例え
ば、コネクタ９０をそれぞれ別々に設けられている。こ
のため、基板の実装面積が増加し、さらにデータの書き
換えとバウンダリスキャンテストが通常別々に行われて
いることを勘案すると、ハードウェア資源の無駄が生じ
ている。
【００１９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データ書き換えとバウンダリス
キャンテストのハードウェア資源を共用することによ
り、ハードウェア資源の無駄を省き、基板面積の縮小を
実現でき、異なる種類の不揮発性メモリの書き換えを自
由に対応できる半導体装置およびそのデータ書き換え方
法を提供することにある。
のであり、その目的は、データ書き換えとバウンダリス
キャンテストのハードウェア資源を共用することによ
り、ハードウェア資源の無駄を省き、基板面積の縮小を
実現でき、異なる種類の不揮発性メモリの書き換えを自
由に対応できる半導体装置およびそのデータ書き換え方
法を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、バウンダリスキャンテスト
を行うためのバウンダリスキャンチェーンと、当該バウ
ンダリスキャンチェーンにより制御可能な中央処理装置
と、当該中央処理装置の動作プログラムおよび必要なデ
ータを格納する不揮発性メモリと、外部から上記バウン
ダリスキャンチェーンにデータおよび他の制御信号を入
力する入力端子とを少なくとも有する半導体装置であっ
て、上記バウンダリスキャンチェーンにより転送された
データを保持し、当該保持データを上記中央処理装置に
より読み出されるレジスタと、上記レジスタから読み出
したデータを保持するメモリとを有し、データ書き換え
時に、上記バウンダリスキャンチェーンの制御に基づ
き、上記入力端子を介して書き込み装置から上記バウン
ダリスキャンチェーンに書き換えプログラムが入力さ
れ、上記レジスタを介して上記メモリに格納され、上記
中央処理装置は、上記メモリに格納された上記書き換え
プログラムの制御に基づき、上記入力端子および上記バ
ウンダリスキャンチェーンを介して、上記不揮発性メモ
リに書き込む書き換えデータを入力して、上記不揮発性
メモリに書き込む。
め、本発明の半導体装置は、バウンダリスキャンテスト
を行うためのバウンダリスキャンチェーンと、当該バウ
ンダリスキャンチェーンにより制御可能な中央処理装置
と、当該中央処理装置の動作プログラムおよび必要なデ
ータを格納する不揮発性メモリと、外部から上記バウン
ダリスキャンチェーンにデータおよび他の制御信号を入
力する入力端子とを少なくとも有する半導体装置であっ
て、上記バウンダリスキャンチェーンにより転送された
データを保持し、当該保持データを上記中央処理装置に
より読み出されるレジスタと、上記レジスタから読み出
したデータを保持するメモリとを有し、データ書き換え
時に、上記バウンダリスキャンチェーンの制御に基づ
き、上記入力端子を介して書き込み装置から上記バウン
ダリスキャンチェーンに書き換えプログラムが入力さ
れ、上記レジスタを介して上記メモリに格納され、上記
中央処理装置は、上記メモリに格納された上記書き換え
プログラムの制御に基づき、上記入力端子および上記バ
ウンダリスキャンチェーンを介して、上記不揮発性メモ
リに書き込む書き換えデータを入力して、上記不揮発性
メモリに書き込む。
【００２１】また、本発明では、好適には、上記中央処
理装置は、上記消去動作のあと、上記レジスタから上記
書き換えデータを読み出して上記メモリに格納し、当該
メモリに格納された上記書き換えデータを上記不揮発性
メモリの所定の領域に書き込む。
理装置は、上記消去動作のあと、上記レジスタから上記
書き換えデータを読み出して上記メモリに格納し、当該
メモリに格納された上記書き換えデータを上記不揮発性
メモリの所定の領域に書き込む。
【００２２】また、本発明は、バウンダリスキャンテス
トを行うためのバウンダリスキャンチェーンと、当該バ
ウンダリスキャンチェーンにより制御可能な中央処理装
置と、当該中央処理装置の動作プログラムおよび必要な
データを格納する不揮発性メモリと、外部から上記バウ
ンダリスキャンチェーンにデータおよび他の制御信号を
入力する入力端子とを少なくとも有する半導体装置にお
ける上記不揮発性メモリのデータ書き換え方法であっ
て、上記入力端子に接続されている書き込み装置から上
記不揮発性メモリを書き換える動作を制御する書き換え
プログラムを上記バウンダリスキャンチェーンに入力さ
れ、上記バウンダリスキャンチェーンにより転送されて
きた上記書き換えプログラムを読み出してメモリに格納
し、上記中央処理装置は上記メモリに格納された上記書
き換えプログラムの制御に基づき、上記入力端子および
上記バウンダリスキャンチェーンを介して上記書き込み
装置から上記不揮発性メモリに書き込む書き換えデータ
を入力して上記メモリに格納し、上記不揮発性メモリの
所定の領域を消去してから、上記所定の領域に上記メモ
リに格納された上記書き換えデータを書き込む。
トを行うためのバウンダリスキャンチェーンと、当該バ
ウンダリスキャンチェーンにより制御可能な中央処理装
置と、当該中央処理装置の動作プログラムおよび必要な
データを格納する不揮発性メモリと、外部から上記バウ
ンダリスキャンチェーンにデータおよび他の制御信号を
入力する入力端子とを少なくとも有する半導体装置にお
ける上記不揮発性メモリのデータ書き換え方法であっ
て、上記入力端子に接続されている書き込み装置から上
記不揮発性メモリを書き換える動作を制御する書き換え
プログラムを上記バウンダリスキャンチェーンに入力さ
れ、上記バウンダリスキャンチェーンにより転送されて
きた上記書き換えプログラムを読み出してメモリに格納
し、上記中央処理装置は上記メモリに格納された上記書
き換えプログラムの制御に基づき、上記入力端子および
上記バウンダリスキャンチェーンを介して上記書き込み
装置から上記不揮発性メモリに書き込む書き換えデータ
を入力して上記メモリに格納し、上記不揮発性メモリの
所定の領域を消去してから、上記所定の領域に上記メモ
リに格納された上記書き換えデータを書き込む。
【００２３】さらに、本発明では、好適には、上記書き
換えデータの量が上記メモリの記憶容量より大きい場
合、上記中央処理装置において上記書き換えプログラム
の制御に基づき、上記書き込み装置から上記書き換えデ
ータの一部分を入力し、当該書き換えデータの一部分を
上記メモリに格納し、当該メモリに格納された上記書き
換えデータの一部分を上記不揮発性メモリに書き込む動
作が上記書き換えデータ全体が上記不揮発性メモリに書
き込まれるまで繰り返して行われる。
換えデータの量が上記メモリの記憶容量より大きい場
合、上記中央処理装置において上記書き換えプログラム
の制御に基づき、上記書き込み装置から上記書き換えデ
ータの一部分を入力し、当該書き換えデータの一部分を
上記メモリに格納し、当該メモリに格納された上記書き
換えデータの一部分を上記不揮発性メモリに書き込む動
作が上記書き換えデータ全体が上記不揮発性メモリに書
き込まれるまで繰り返して行われる。
【００２４】本発明によれば、バウンダリスキャンテス
トのためのハードウェアを備えた半導体装置において、
当該バウンダリスキャンテスト用のハードウェアを当該
半導体装置に内蔵する不揮発性メモリのデータ書き換え
に用いることで、ハードウェア資源の共有を実現し、半
導体装置のチップ面積の低減を図る。具体的に、不揮発
性メモリに対してデータの書き換えを行うとき、バウン
ダリスキャンテスト専用の入力端子にデータ書き込み装
置を接続し、当該データ書き込み装置によりバウンダリ
スキャンチェーンに書き換え動作を制御する書き換えプ
ログラムが入力される。バウンダリスキャンチェーンに
よって転送されてきた書き換えプログラムがレジスタを
介して中央処理装置（ＣＰＵ）から読み出され、メモリ
に格納される。その後、ＣＰＵはメモリに格納された書
き換えプログラムの制御に基づき、データ書き換え動作
を制御する。これにより、不揮発性メモリの所定の領域
が消去され、さらに書き込み装置から不揮発性メモリへ
の書き換えデータが入力され、メモリに一時格納され、
当該格納データが不揮発性メモリに書き込まれる。不揮
発性メモリの書き換えデータの量が上記メモリの記憶容
量より大きい場合、ＣＰＵの制御に基づき、書き換えデ
ータの一部分を入力して、メモリに格納してから不揮発
性メモリに書き込む動作が繰り返して実行されるので、
書き換えデータ複数回にわたって順次不揮発性メモリに
書き込まれる。
トのためのハードウェアを備えた半導体装置において、
当該バウンダリスキャンテスト用のハードウェアを当該
半導体装置に内蔵する不揮発性メモリのデータ書き換え
に用いることで、ハードウェア資源の共有を実現し、半
導体装置のチップ面積の低減を図る。具体的に、不揮発
性メモリに対してデータの書き換えを行うとき、バウン
ダリスキャンテスト専用の入力端子にデータ書き込み装
置を接続し、当該データ書き込み装置によりバウンダリ
スキャンチェーンに書き換え動作を制御する書き換えプ
ログラムが入力される。バウンダリスキャンチェーンに
よって転送されてきた書き換えプログラムがレジスタを
介して中央処理装置（ＣＰＵ）から読み出され、メモリ
に格納される。その後、ＣＰＵはメモリに格納された書
き換えプログラムの制御に基づき、データ書き換え動作
を制御する。これにより、不揮発性メモリの所定の領域
が消去され、さらに書き込み装置から不揮発性メモリへ
の書き換えデータが入力され、メモリに一時格納され、
当該格納データが不揮発性メモリに書き込まれる。不揮
発性メモリの書き換えデータの量が上記メモリの記憶容
量より大きい場合、ＣＰＵの制御に基づき、書き換えデ
ータの一部分を入力して、メモリに格納してから不揮発
性メモリに書き込む動作が繰り返して実行されるので、
書き換えデータ複数回にわたって順次不揮発性メモリに
書き込まれる。
【００２５】
【発明の実施の形態】第１実施形態 図１は本発明に係る半導体装置の第１の実施形態を示す
回路図である。本実施形態の半導体装置は、マイクロプ
ロセッサ２０および機能回路４０，５０により構成され
ている。マイクロプロセッサ２０は、データバスおよび
制御信号線（以下、単にバスという）１００を介して、
機能回路４０または５０との間にデータおよび制御信号
を転送する。コネクタ９０は、バウンダリスキャンテス
ト専用のコネクタであり、本実施形態では、当該コネク
タ９０をデータの書き換えおよびバウンダリスキャンテ
ストに共用する。このため、本実施形態の半導体装置２
０においては、データ書き換えのための専用コネクタが
省略されている。
回路図である。本実施形態の半導体装置は、マイクロプ
ロセッサ２０および機能回路４０，５０により構成され
ている。マイクロプロセッサ２０は、データバスおよび
制御信号線（以下、単にバスという）１００を介して、
機能回路４０または５０との間にデータおよび制御信号
を転送する。コネクタ９０は、バウンダリスキャンテス
ト専用のコネクタであり、本実施形態では、当該コネク
タ９０をデータの書き換えおよびバウンダリスキャンテ
ストに共用する。このため、本実施形態の半導体装置２
０においては、データ書き換えのための専用コネクタが
省略されている。
【００２６】マイクロプロセッサ２０は、不揮発性メモ
リとして設けられているフラッシュＥＥＰＲＯＭ（以
下、フラッシュメモリという）２２、ＣＰＵ２４、ＳＲ
ＡＭ２５、バウンダリスキャンチェーン（以下、簡単の
ために単にスキャンチェーンという）２７，２８および
レジスタ２９により構成されている。なお、レジスタ２
９は、スキャンチェーン２８およびＣＰＵ２４の双方か
らアクセス可能であり、少なくともスキャンチェーン２
８からの書き込みおよびＣＰＵ２４からの読み出しが可
能である。マイクロプロセッサ２０における各部分回路
は、バス１００を介してデータおよび制御信号の転送が
行われる。さらに、マイクロプロセッサ２０は、スキャ
ンチェーン用アクセスポート（以下、単にアクセスポー
トという）９２を介してバウンダリスキャンテスト専用
コネクタ９０に接続されている。なお、マイクロプロセ
ッサ２０のバウンダリスキャンテストの制御仕様は、Ｊ
ＴＡＧ（ＩＥＥＥ１１４９．１）の基準に従うものであ
ってもよいし、その他のものであってもよい。
リとして設けられているフラッシュＥＥＰＲＯＭ（以
下、フラッシュメモリという）２２、ＣＰＵ２４、ＳＲ
ＡＭ２５、バウンダリスキャンチェーン（以下、簡単の
ために単にスキャンチェーンという）２７，２８および
レジスタ２９により構成されている。なお、レジスタ２
９は、スキャンチェーン２８およびＣＰＵ２４の双方か
らアクセス可能であり、少なくともスキャンチェーン２
８からの書き込みおよびＣＰＵ２４からの読み出しが可
能である。マイクロプロセッサ２０における各部分回路
は、バス１００を介してデータおよび制御信号の転送が
行われる。さらに、マイクロプロセッサ２０は、スキャ
ンチェーン用アクセスポート（以下、単にアクセスポー
トという）９２を介してバウンダリスキャンテスト専用
コネクタ９０に接続されている。なお、マイクロプロセ
ッサ２０のバウンダリスキャンテストの制御仕様は、Ｊ
ＴＡＧ（ＩＥＥＥ１１４９．１）の基準に従うものであ
ってもよいし、その他のものであってもよい。
【００２７】バウンダリスキャンテストのとき、コネク
タ９０にバウンダリスキャンテスト装置が接続される。
当該テスト装置により、マイクロプロセッサ２０にある
スキャンチェーン２７，２８にテストデータなどを転送
し、さらに、これらのスキャンチェーンからテスト結果
を受け取り、テスト結果によりマイクロプロセッサ２０
が正しく動作しているか否かを判定する。一方、データ
書き換えのとき、コネクタ９０に書き込み装置６０が接
続される。当該書き込み装置により、スキャンチェーン
２７，２８に書き込みデータを転送し、さらに転送した
データをレジスタ２９を介してバス１００に読み出し、
ＳＲＡＭ２６に一時格納してフラッシュメモリ２２に書
き込む。
タ９０にバウンダリスキャンテスト装置が接続される。
当該テスト装置により、マイクロプロセッサ２０にある
スキャンチェーン２７，２８にテストデータなどを転送
し、さらに、これらのスキャンチェーンからテスト結果
を受け取り、テスト結果によりマイクロプロセッサ２０
が正しく動作しているか否かを判定する。一方、データ
書き換えのとき、コネクタ９０に書き込み装置６０が接
続される。当該書き込み装置により、スキャンチェーン
２７，２８に書き込みデータを転送し、さらに転送した
データをレジスタ２９を介してバス１００に読み出し、
ＳＲＡＭ２６に一時格納してフラッシュメモリ２２に書
き込む。
【００２８】以下、本実施形態の半導体装置１０のバウ
ンダリスキャンテストおよびデータの書き換えについて
それぞれ説明する。バウンダリスキャンテストのとき、
コネクタ９０に図示していないバウンダリスキャンテス
ト装置が接続されている。当該テスト装置からコネクタ
９０を介してシリアルのテストデータが出力される。テ
スト装置から出力されたテストデータはアクセスポート
９２を介してマイクロプロセッサ２０に転送される。マ
イクロプロセッサ２０では、アクセスポート９２から入
力されたシリアルデータがそれぞれスキャンチェーン２
７または２８の何れかに入力される。なお、スキャンチ
ェーン２７，２８それぞれは、例えば、複数のシフトレ
ジスタにより構成され、これらのシフトレジスタにより
入力されたシリアルデータが順次シフトされる。スキャ
ンチェーン２８のデータがバス１００を介さずレジスタ
２９に転送される。即ち、レジスタ２９により、テスト
装置から入力されたシリアルデータがパラレルデータに
変換される。レジスタ２９のデータがさらにＣＰＵ２４
により読み出される。これにより、半導体装置１０の外
部に接続されているテスト装置から所定のテストデータ
がＣＰＵ２４に転送される。一方、スキャンチェーン２
７はテストデータを直接ＣＰＵ２４に転送することがで
きる。この場合ＣＰＵ２４はテストデータによりステッ
プ実行動作することが可能である。
ンダリスキャンテストおよびデータの書き換えについて
それぞれ説明する。バウンダリスキャンテストのとき、
コネクタ９０に図示していないバウンダリスキャンテス
ト装置が接続されている。当該テスト装置からコネクタ
９０を介してシリアルのテストデータが出力される。テ
スト装置から出力されたテストデータはアクセスポート
９２を介してマイクロプロセッサ２０に転送される。マ
イクロプロセッサ２０では、アクセスポート９２から入
力されたシリアルデータがそれぞれスキャンチェーン２
７または２８の何れかに入力される。なお、スキャンチ
ェーン２７，２８それぞれは、例えば、複数のシフトレ
ジスタにより構成され、これらのシフトレジスタにより
入力されたシリアルデータが順次シフトされる。スキャ
ンチェーン２８のデータがバス１００を介さずレジスタ
２９に転送される。即ち、レジスタ２９により、テスト
装置から入力されたシリアルデータがパラレルデータに
変換される。レジスタ２９のデータがさらにＣＰＵ２４
により読み出される。これにより、半導体装置１０の外
部に接続されているテスト装置から所定のテストデータ
がＣＰＵ２４に転送される。一方、スキャンチェーン２
７はテストデータを直接ＣＰＵ２４に転送することがで
きる。この場合ＣＰＵ２４はテストデータによりステッ
プ実行動作することが可能である。
【００２９】なお、マイクロプロセッサ２０に設けられ
たレジスタ２９は、上述のように、スキャンチェーン２
８およびＣＰＵ２４の双方からアクセスできるレジスタ
である。少なくとも、レジスタ２９は、スキャンチェー
ン２８からデータの書き込みおよびＣＰＵ２４からデー
タの読み出しが可能であるが、望ましくは、ＣＰＵ２４
から書き込みおよびスキャンチェーン２８からの読み出
しも可能ならばより好適である。これにより、バウンダ
リスキャンテスト装置とＣＰＵ２４との間に、双方向の
通信を実現でき、テスト動作の操作性および信頼性が向
上する。
たレジスタ２９は、上述のように、スキャンチェーン２
８およびＣＰＵ２４の双方からアクセスできるレジスタ
である。少なくとも、レジスタ２９は、スキャンチェー
ン２８からデータの書き込みおよびＣＰＵ２４からデー
タの読み出しが可能であるが、望ましくは、ＣＰＵ２４
から書き込みおよびスキャンチェーン２８からの読み出
しも可能ならばより好適である。これにより、バウンダ
リスキャンテスト装置とＣＰＵ２４との間に、双方向の
通信を実現でき、テスト動作の操作性および信頼性が向
上する。
【００３０】ＣＰＵ２４は、転送されてきたテストデー
タに応じて、所定の処理を行う。例えば、マイクロプロ
セッサ２０にあるＳＲＡＭ２６の動作をテストすると
き、テスト装置から所定のテストパターンデータをＣＰ
Ｕ２４に転送する。ＣＰＵ２４は入力されたテストパタ
ーンをＳＲＡＭ２６に書き込み、そして、ＳＲＡＭ２６
からデータの読み出しを行う。書き込み用のテストパタ
ーンと読み出したデータとを比較することにより、ＳＲ
ＡＭ２６を正しく動作しているか否かを判断できる。Ｓ
ＲＡＭ２６の他に、例えば、機能回路４０または５０を
テストするとき、ＣＰＵ２４は、テスト装置から入力さ
れたテストデータに応じて、テスト対象となる機能回路
に所定のテストデータを提供し、それを動作させる。機
能回路から動作の結果を示すデータが出力されるので、
ＣＰＵ２４は、テスト対象の機能回路の出力データに応
じて当該テスト回路が所定の動作を正しく実効できるか
否かを判定することができる。
タに応じて、所定の処理を行う。例えば、マイクロプロ
セッサ２０にあるＳＲＡＭ２６の動作をテストすると
き、テスト装置から所定のテストパターンデータをＣＰ
Ｕ２４に転送する。ＣＰＵ２４は入力されたテストパタ
ーンをＳＲＡＭ２６に書き込み、そして、ＳＲＡＭ２６
からデータの読み出しを行う。書き込み用のテストパタ
ーンと読み出したデータとを比較することにより、ＳＲ
ＡＭ２６を正しく動作しているか否かを判断できる。Ｓ
ＲＡＭ２６の他に、例えば、機能回路４０または５０を
テストするとき、ＣＰＵ２４は、テスト装置から入力さ
れたテストデータに応じて、テスト対象となる機能回路
に所定のテストデータを提供し、それを動作させる。機
能回路から動作の結果を示すデータが出力されるので、
ＣＰＵ２４は、テスト対象の機能回路の出力データに応
じて当該テスト回路が所定の動作を正しく実効できるか
否かを判定することができる。
【００３１】データ書き換えのとき、図１に示すように
コネクタ９０に書き込み装置６０が接続されている。こ
のときの半導体装置１０の動作を図２に示すフローチャ
ートにより表される。図２のフローチャートにおいて、
ステップＳ３，Ｓ４においてＣＰＵ２４はバウンダリス
キャンチェーンの制御下にあり、この間ＣＰＵ２４は書
き込み装置６０から入力されたデータ書き換えプログラ
ムをＳＲＡＭ２６に転送する。ステップＳ５〜Ｓ１０に
おいて、ＣＰＵ２４はＳＲＡＭ２６からロードしたデー
タ書き換えプログラムにより制御され、当該データ書き
換えプログラムにより設定した動作手順でフラッシュメ
モリ２２を書き換える。以下、図１および図２を参照し
つつ、本実施形態の半導体装置におけるデータの書き換
えについて詳細に説明する。
コネクタ９０に書き込み装置６０が接続されている。こ
のときの半導体装置１０の動作を図２に示すフローチャ
ートにより表される。図２のフローチャートにおいて、
ステップＳ３，Ｓ４においてＣＰＵ２４はバウンダリス
キャンチェーンの制御下にあり、この間ＣＰＵ２４は書
き込み装置６０から入力されたデータ書き換えプログラ
ムをＳＲＡＭ２６に転送する。ステップＳ５〜Ｓ１０に
おいて、ＣＰＵ２４はＳＲＡＭ２６からロードしたデー
タ書き換えプログラムにより制御され、当該データ書き
換えプログラムにより設定した動作手順でフラッシュメ
モリ２２を書き換える。以下、図１および図２を参照し
つつ、本実施形態の半導体装置におけるデータの書き換
えについて詳細に説明する。
【００３２】ＣＰＵ２４は、通常任意の動作状態にある
（Ｓ１）と仮定する。書き換え開始すると、まず、ＣＰ
Ｕ２４はバウンダリスキャンチェーンの制御下に置かれ
る（Ｓ２）。例えば、マイクロプロセッサ２０に設けら
れた複数のスキャンチェーン２７，２８の内、何れか一
つがアクセスポート９２により選択される。ＣＰＵ２４
はバウンダリスキャンモードにし、当該動作モードにお
いてＣＰＵ２４はバウンダリスキャンチェーンの制御下
におくためのデータをシリアルスキャンすることによ
り、ＣＰＵ２４はスキャンチェーンの制御下に置かれ
る。
（Ｓ１）と仮定する。書き換え開始すると、まず、ＣＰ
Ｕ２４はバウンダリスキャンチェーンの制御下に置かれ
る（Ｓ２）。例えば、マイクロプロセッサ２０に設けら
れた複数のスキャンチェーン２７，２８の内、何れか一
つがアクセスポート９２により選択される。ＣＰＵ２４
はバウンダリスキャンモードにし、当該動作モードにお
いてＣＰＵ２４はバウンダリスキャンチェーンの制御下
におくためのデータをシリアルスキャンすることによ
り、ＣＰＵ２４はスキャンチェーンの制御下に置かれ
る。
【００３３】次いで、スキャンチェーンの制御下におい
て書き込み装置６０からデータ書き換えプログラムが入
力され、ＳＲＡＭ２６に格納される（Ｓ３）。具体的
に、例えば、書き込み装置６０からシリアルデータの形
で書き換えプログラムコードがコネクタ９０およびマイ
クロプロセッサ２０のアクセスポート９２を介して転送
される。転送されてきたデータがアクセスポート９２に
より選択されたスキャンチェーン２７に入力される。ス
キャンチェーン２７において、入力されたデータが順次
シフトされ、シフト完了後ＣＰＵ２４内の汎用レジスタ
に転送される。これによってシリアルデータがパラレル
データに変換される。ＣＰＵ２４内の汎用レジスタのデ
ータがバス１００を介して、ＳＲＡＭ２６に転送され、
ＳＲＡＭ２６に格納される。
て書き込み装置６０からデータ書き換えプログラムが入
力され、ＳＲＡＭ２６に格納される（Ｓ３）。具体的
に、例えば、書き込み装置６０からシリアルデータの形
で書き換えプログラムコードがコネクタ９０およびマイ
クロプロセッサ２０のアクセスポート９２を介して転送
される。転送されてきたデータがアクセスポート９２に
より選択されたスキャンチェーン２７に入力される。ス
キャンチェーン２７において、入力されたデータが順次
シフトされ、シフト完了後ＣＰＵ２４内の汎用レジスタ
に転送される。これによってシリアルデータがパラレル
データに変換される。ＣＰＵ２４内の汎用レジスタのデ
ータがバス１００を介して、ＳＲＡＭ２６に転送され、
ＳＲＡＭ２６に格納される。
【００３４】そして、ＣＰＵ２４はスキャンチェーンの
制御下から開放され、ＳＲＡＭ２６に格納されているデ
ータ書き換えプログラムに制御を移す。具体的に、例え
ば、ＣＰＵ２４のプログラムカウンタレジスタにＳＲＡ
Ｍ２６に格納されているデータ書き換えプログラムの先
頭アドレスが設定される。これによって、ＣＰＵ２４に
おいてＳＲＡＭ２６に格納されているデータ書き換えプ
ログラムが実行される。
制御下から開放され、ＳＲＡＭ２６に格納されているデ
ータ書き換えプログラムに制御を移す。具体的に、例え
ば、ＣＰＵ２４のプログラムカウンタレジスタにＳＲＡ
Ｍ２６に格納されているデータ書き換えプログラムの先
頭アドレスが設定される。これによって、ＣＰＵ２４に
おいてＳＲＡＭ２６に格納されているデータ書き換えプ
ログラムが実行される。
【００３５】ＣＰＵ２４は、データ書き換えプログラム
の制御下において動作し、フラッシュメモリ２２の所定
のブロックが消去される（ステップＳ５）。その後、Ｃ
ＰＵ２４は、スキャンチェーン２８およびレジスタ２９
を介して、書き込み装置６０との通信が行われる（ステ
ップＳ６）。ここで、レジスタ２９はスキャンチェーン
２８およびＣＰＵ２４の両方から書き込みおよび読み出
しをできるものとする。
の制御下において動作し、フラッシュメモリ２２の所定
のブロックが消去される（ステップＳ５）。その後、Ｃ
ＰＵ２４は、スキャンチェーン２８およびレジスタ２９
を介して、書き込み装置６０との通信が行われる（ステ
ップＳ６）。ここで、レジスタ２９はスキャンチェーン
２８およびＣＰＵ２４の両方から書き込みおよび読み出
しをできるものとする。
【００３６】これにより、書き込み装置６０からプログ
ラムコードおよびその他のデータ（以下、書き換えデー
タという）が入力され、ＳＲＡＭ２６の空き領域に一時
格納される（ステップＳ７）。
ラムコードおよびその他のデータ（以下、書き換えデー
タという）が入力され、ＳＲＡＭ２６の空き領域に一時
格納される（ステップＳ７）。
【００３７】次に、ＣＰＵ２４はデータ書き換えプログ
ラムの制御に基づき書き換え動作を行う。これによっ
て、フラッシュメモリ２２の書き込み手順に従って、Ｓ
ＲＡＭ２６に格納されている書き換えデータがフラッシ
ュメモリ２２の所定の領域に書き込まれる（ステップＳ
８）。
ラムの制御に基づき書き換え動作を行う。これによっ
て、フラッシュメモリ２２の書き込み手順に従って、Ｓ
ＲＡＭ２６に格納されている書き換えデータがフラッシ
ュメモリ２２の所定の領域に書き込まれる（ステップＳ
８）。
【００３８】なお、データの書き換え動作において、Ｓ
ＲＡＭ２６の空き領域の容量より書き換えデータのサイ
ズが大きい場合に、ＳＲＡＭ２６の格納データがフラッ
シュメモリ２２に書き込んだあと、ステップＳ６に戻
り、書き込み装置６０から次の書き換えデータがＳＲＡ
Ｍ２６に転送し、ＳＲＡＭ２６に一時格納される。そし
て、ＳＲＡＭ２６の格納データがフラッシュメモリ２２
の所定の領域に書き込まれる。ステップＳ６からＳ８の
動作が書き込み装置６０にある書き込みデータが全部フ
ラッシュメモリ２２に書き込まれるまで繰り返して行わ
れる。
ＲＡＭ２６の空き領域の容量より書き換えデータのサイ
ズが大きい場合に、ＳＲＡＭ２６の格納データがフラッ
シュメモリ２２に書き込んだあと、ステップＳ６に戻
り、書き込み装置６０から次の書き換えデータがＳＲＡ
Ｍ２６に転送し、ＳＲＡＭ２６に一時格納される。そし
て、ＳＲＡＭ２６の格納データがフラッシュメモリ２２
の所定の領域に書き込まれる。ステップＳ６からＳ８の
動作が書き込み装置６０にある書き込みデータが全部フ
ラッシュメモリ２２に書き込まれるまで繰り返して行わ
れる。
【００３９】データの書き換えが終了したあと（ステッ
プＳ９）、ＣＰＵ２４はＳＲＡＭ２６に格納されている
データ書き換えプログラムの制御下から開放され、フラ
ッシュメモリ２２のプログラムの制御下に移す（ステッ
プＳ１０）。具体的に、例えば、ＣＰＵ２４のプログラ
ムカウンタレジスタに、リセットベクトルのアドレスが
設定される。この結果、システムがフラッシュメモリ２
２に書き込まれたプログラムまたはデータから再起動す
る。これによって、ＣＰＵ２４は、フラッシュメモリ２
２に書き換えられたあとのプログラムまたはデータによ
り制御される。以降、ＣＰＵ２４はフラッシュメモリ２
２に書き換えられた新しいプログラムおよびデータの制
御に基づき動作する。
プＳ９）、ＣＰＵ２４はＳＲＡＭ２６に格納されている
データ書き換えプログラムの制御下から開放され、フラ
ッシュメモリ２２のプログラムの制御下に移す（ステッ
プＳ１０）。具体的に、例えば、ＣＰＵ２４のプログラ
ムカウンタレジスタに、リセットベクトルのアドレスが
設定される。この結果、システムがフラッシュメモリ２
２に書き込まれたプログラムまたはデータから再起動す
る。これによって、ＣＰＵ２４は、フラッシュメモリ２
２に書き換えられたあとのプログラムまたはデータによ
り制御される。以降、ＣＰＵ２４はフラッシュメモリ２
２に書き換えられた新しいプログラムおよびデータの制
御に基づき動作する。
【００４０】以上説明したように、本実施形態におい
て、図４に示す従来の半導体装置に比べて、ＣＰＵ２４
を制御可能なスキャンチェーン２７，２８、レジスタ２
９およびスキャンチェーン２７，２８とコネクタ９０と
を接続するためのアクセスポート９２が追加された。通
常、バウンダリスキャンテスト機能を備えた半導体装置
において、バウンダリスキャンチェーン２７，２８およ
び接続用のアクセスポート９２は必ず配置されているの
で、本実施形態の半導体装置１０においてはこれらを変
更せず、そのまま利用する。従来の半導体装置に比べ
て、データ通信部（ＵＡＲＴ）２３、ＲＯＭ２５、ＲＯ
Ｍ切り換え回路２１および切り換えスイッチ３０が省略
できる。
て、図４に示す従来の半導体装置に比べて、ＣＰＵ２４
を制御可能なスキャンチェーン２７，２８、レジスタ２
９およびスキャンチェーン２７，２８とコネクタ９０と
を接続するためのアクセスポート９２が追加された。通
常、バウンダリスキャンテスト機能を備えた半導体装置
において、バウンダリスキャンチェーン２７，２８およ
び接続用のアクセスポート９２は必ず配置されているの
で、本実施形態の半導体装置１０においてはこれらを変
更せず、そのまま利用する。従来の半導体装置に比べ
て、データ通信部（ＵＡＲＴ）２３、ＲＯＭ２５、ＲＯ
Ｍ切り換え回路２１および切り換えスイッチ３０が省略
できる。
【００４１】さらに、本実施形態によれば、データ書き
換えプログラムは書き込み装置６０に記憶され、書き換
えの前にスキャンチェーンおよびレジスタを介して、プ
ログラム２０に内蔵されているＳＲＡＭ２６に転送され
るので、異なる種類のフラッシュメモリの書き換えに対
応してデータ書き換えプログラムの変更を容易に実現で
きる。
換えプログラムは書き込み装置６０に記憶され、書き換
えの前にスキャンチェーンおよびレジスタを介して、プ
ログラム２０に内蔵されているＳＲＡＭ２６に転送され
るので、異なる種類のフラッシュメモリの書き換えに対
応してデータ書き換えプログラムの変更を容易に実現で
きる。
【００４２】第２実施形態 図３は本発明に係る半導体装置の第２の実施形態を示す
回路図である。図示のように、本実施形態の半導体装置
１０ｃは、図１に示す第１の実施形態の半導体装置１０
とほぼ同じ構成を有している。ただし、本実施形態の半
導体装置１０ｃにおいて、機能回路４０および５０にそ
れぞれバウンダリスキャンチェーン（以下、単にスキャ
ンチェーンという）４２，５２が配置されている。これ
によって、機能回路４０および５０は、それぞれ独立に
バウンダリスキャンテストを実行することができる点
は、第１の実施形態の半導体装置１０とは異なる。な
お、マイクロプロセッサ２０および機能回路４０，５０
のバウンダリスキャンテストの制御仕様は、ＪＴＡＧ
（ＩＥＥＥ１１４９．１）の基準に従うものであっても
よいし、その他のものであってもよい。
回路図である。図示のように、本実施形態の半導体装置
１０ｃは、図１に示す第１の実施形態の半導体装置１０
とほぼ同じ構成を有している。ただし、本実施形態の半
導体装置１０ｃにおいて、機能回路４０および５０にそ
れぞれバウンダリスキャンチェーン（以下、単にスキャ
ンチェーンという）４２，５２が配置されている。これ
によって、機能回路４０および５０は、それぞれ独立に
バウンダリスキャンテストを実行することができる点
は、第１の実施形態の半導体装置１０とは異なる。な
お、マイクロプロセッサ２０および機能回路４０，５０
のバウンダリスキャンテストの制御仕様は、ＪＴＡＧ
（ＩＥＥＥ１１４９．１）の基準に従うものであっても
よいし、その他のものであってもよい。
【００４３】本実施形態の半導体装置１０ｃにおいて、
マイクロプロセッサ２０は、図１に示す第１の実施形態
と同じ構成を有している。図示のように、本実施形態に
おいて、コネクタ９０から入力されたシリアルデータが
機能回路４０および５０に備えられているスキャンチェ
ーン４２および５２を介して、順次転送されたあと、マ
イクロプロセッサ２０のアクセスポート９２に入力され
る。マイクロプロセッサ２０において、アクセスポート
９２から転送されてきたシリアルデータがスキャンチェ
ーン２７または２８に入力される。スキャンチェーン２
８に入力されたデータは、レジスタ２９に転送され、パ
ラレルデータに変換される。スキャンチェーン２７に入
力されたデータは直接ＣＰＵ２４に転送される。
マイクロプロセッサ２０は、図１に示す第１の実施形態
と同じ構成を有している。図示のように、本実施形態に
おいて、コネクタ９０から入力されたシリアルデータが
機能回路４０および５０に備えられているスキャンチェ
ーン４２および５２を介して、順次転送されたあと、マ
イクロプロセッサ２０のアクセスポート９２に入力され
る。マイクロプロセッサ２０において、アクセスポート
９２から転送されてきたシリアルデータがスキャンチェ
ーン２７または２８に入力される。スキャンチェーン２
８に入力されたデータは、レジスタ２９に転送され、パ
ラレルデータに変換される。スキャンチェーン２７に入
力されたデータは直接ＣＰＵ２４に転送される。
【００４４】図３に示す本実施形態の半導体装置におい
て、第１の実施形態とほぼ同様にフラッシュメモリ２２
に対してデータの書き換えが行われる。コネクタ９０に
バウンダリスキャンテスト装置または書き込み装置の何
れかが接続され、当該コネクタ９０を介してテストデー
タまたはプログラムコードが機能回路に設けられたスキ
ャンチェーン４２，５２に転送され、さらに、アクセス
ポート９２により選択されたスキャンチェーン２７，２
８の何れかに転送される。
て、第１の実施形態とほぼ同様にフラッシュメモリ２２
に対してデータの書き換えが行われる。コネクタ９０に
バウンダリスキャンテスト装置または書き込み装置の何
れかが接続され、当該コネクタ９０を介してテストデー
タまたはプログラムコードが機能回路に設けられたスキ
ャンチェーン４２，５２に転送され、さらに、アクセス
ポート９２により選択されたスキャンチェーン２７，２
８の何れかに転送される。
【００４５】バウンダリスキャンテストのとき、本実施
形態においては、コネクタ９０にバウンダリスキャンテ
スト装置が接続されている。このとき、テストデータな
どがコネクタ９０から入力され、機能回路４０および５
０のスキャンチェーン４２，５２に転送される。さらに
マイクロプロセッサ２０のアクセスポート９２に入力さ
れ、当該アクセスポート９２により選択されたスキャン
チェーン２７または２８の何れかに入力される。データ
書き換えのとき、コネクタ９０に書き換え装置が接続さ
れている。まず、データ書き換えプログラムおよび必要
なデータがコネクタ９０から入力され、機能回路４０お
よび５０のスキャンチェーン４２，５２に転送され、さ
らにマイクロプロセッサ２０のアクセスポート９２に入
力され、当該アクセスポート９２により選択されたスキ
ャンチェーン２７に入力される。
形態においては、コネクタ９０にバウンダリスキャンテ
スト装置が接続されている。このとき、テストデータな
どがコネクタ９０から入力され、機能回路４０および５
０のスキャンチェーン４２，５２に転送される。さらに
マイクロプロセッサ２０のアクセスポート９２に入力さ
れ、当該アクセスポート９２により選択されたスキャン
チェーン２７または２８の何れかに入力される。データ
書き換えのとき、コネクタ９０に書き換え装置が接続さ
れている。まず、データ書き換えプログラムおよび必要
なデータがコネクタ９０から入力され、機能回路４０お
よび５０のスキャンチェーン４２，５２に転送され、さ
らにマイクロプロセッサ２０のアクセスポート９２に入
力され、当該アクセスポート９２により選択されたスキ
ャンチェーン２７に入力される。
【００４６】スキャンチェーン２７に入力された書き換
えプログラムがＣＰＵ２４内の汎用レジスタに転送され
る。これによってシリアルデータがパラレルデータに変
換される。ＣＰＵ２４内の汎用レジスタのデータがバス
１００を介してＳＲＡＭ２６に格納される。そして、Ｃ
ＰＵ２４は、ＳＲＡＭ２６に格納されているデータ書き
換えプログラムから起動して、当該データ書き換えプロ
グラムにより設定した操作手順でデータの書き換えを行
う。なお、データの書き換えは、第１の実施形態で述べ
た動作手順と同じく行われる。例えば、フラッシュメモ
リ２２の所定のブロックが消去され、書き込み装置から
入力された書き換えデータがＳＲＡＭ２６に一旦格納さ
れ、フラッシュメモリ２２の所定の領域に書き込まれ
る。
えプログラムがＣＰＵ２４内の汎用レジスタに転送され
る。これによってシリアルデータがパラレルデータに変
換される。ＣＰＵ２４内の汎用レジスタのデータがバス
１００を介してＳＲＡＭ２６に格納される。そして、Ｃ
ＰＵ２４は、ＳＲＡＭ２６に格納されているデータ書き
換えプログラムから起動して、当該データ書き換えプロ
グラムにより設定した操作手順でデータの書き換えを行
う。なお、データの書き換えは、第１の実施形態で述べ
た動作手順と同じく行われる。例えば、フラッシュメモ
リ２２の所定のブロックが消去され、書き込み装置から
入力された書き換えデータがＳＲＡＭ２６に一旦格納さ
れ、フラッシュメモリ２２の所定の領域に書き込まれ
る。
【００４７】フラッシュメモリ２２の書き換えが終了し
たあと、ＣＰＵ２４はフラッシュメモリ２２から再起動
する。このため、ＣＰＵ２４はフラッシュメモリ２２に
書き換えられた新しいプログラムに基づき所定の動作を
実行することが可能である。
たあと、ＣＰＵ２４はフラッシュメモリ２２から再起動
する。このため、ＣＰＵ２４はフラッシュメモリ２２に
書き換えられた新しいプログラムに基づき所定の動作を
実行することが可能である。
【００４８】以上説明したように、本実施形態によれ
ば、共通のバウンダリスキャンテスト仕様を有するマイ
クロプロセッサ２０および機能回路４０，５０を備えた
半導体装置において、マイクロプロセッサ２０に内蔵さ
れているフラッシュメモリのデータ書き換えはバウンダ
リスキャンテスト用のハードウェアを用いて行い、スキ
ャンチェーンを介してデータ書き換えプログラムを転送
し、ＳＲＡＭ２６に一時格納する。ＣＰＵ２４はＳＲＡ
Ｍ２６に格納されているプログラムの制御のもとでフラ
ッシュメモリ２２を書き換える。このため、バウンダリ
スキャンテストとデータ書き換えにおいてハードウェア
資源を共用することにより、データ書き換えのために専
用のハードウェアを省略でき、バウンダリスキャンテス
トおよびデータの書き換え両方の機能を実現しながら、
半導体装置の基板面積の増加を抑制可能である。
ば、共通のバウンダリスキャンテスト仕様を有するマイ
クロプロセッサ２０および機能回路４０，５０を備えた
半導体装置において、マイクロプロセッサ２０に内蔵さ
れているフラッシュメモリのデータ書き換えはバウンダ
リスキャンテスト用のハードウェアを用いて行い、スキ
ャンチェーンを介してデータ書き換えプログラムを転送
し、ＳＲＡＭ２６に一時格納する。ＣＰＵ２４はＳＲＡ
Ｍ２６に格納されているプログラムの制御のもとでフラ
ッシュメモリ２２を書き換える。このため、バウンダリ
スキャンテストとデータ書き換えにおいてハードウェア
資源を共用することにより、データ書き換えのために専
用のハードウェアを省略でき、バウンダリスキャンテス
トおよびデータの書き換え両方の機能を実現しながら、
半導体装置の基板面積の増加を抑制可能である。
【００４９】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、半導体装置に内蔵する不揮発性メモリのデ
ータの書き換えには、バウンダリスキャンテスト用のハ
ードウェアを用いるので、データ書き換え専用のハード
ウェアを要せず、マイクロプロセッサを含む半導体装置
のチップ面積の低減を実現可能である。また、本発明に
おいては、不揮発性メモリのデータ書き換えの動作手順
を制御するデータ書き換えプログラムを半導体装置とは
別に外部の書き込み装置に持つことができ、異なる種類
の不揮発性メモリを備えた半導体装置においてデータ書
き換えの手順が異なる場合でも、書き込み装置にあるデ
ータ書き換えプログラムを変更するだけで対応できる。
また、バウンダリスキャンテストの仕様が共通であれば
半導体装置に内蔵するマイクロプロセッサが異なる場合
においても、書き込み装置のプログラムを変更するだけ
で対応できる利点がある。本発明によれば、バウンダリ
スキャンテスト用のハードウェア資源をプログラムデバ
ッグに併用できるマイクロプロセッサを備えた半導体装
置に適用することによりさらにその有効性を発揮でき
る。即ち、プログラムデバッガーに本発明の手順を実行
するプログラムを組み込むことで、プログラムデバッグ
と不揮発性メモリの書き換えを同一の装置で実現でき、
半導体装置のプログラム開発の利便性が著しく向上でき
る利点がある。
置によれば、半導体装置に内蔵する不揮発性メモリのデ
ータの書き換えには、バウンダリスキャンテスト用のハ
ードウェアを用いるので、データ書き換え専用のハード
ウェアを要せず、マイクロプロセッサを含む半導体装置
のチップ面積の低減を実現可能である。また、本発明に
おいては、不揮発性メモリのデータ書き換えの動作手順
を制御するデータ書き換えプログラムを半導体装置とは
別に外部の書き込み装置に持つことができ、異なる種類
の不揮発性メモリを備えた半導体装置においてデータ書
き換えの手順が異なる場合でも、書き込み装置にあるデ
ータ書き換えプログラムを変更するだけで対応できる。
また、バウンダリスキャンテストの仕様が共通であれば
半導体装置に内蔵するマイクロプロセッサが異なる場合
においても、書き込み装置のプログラムを変更するだけ
で対応できる利点がある。本発明によれば、バウンダリ
スキャンテスト用のハードウェア資源をプログラムデバ
ッグに併用できるマイクロプロセッサを備えた半導体装
置に適用することによりさらにその有効性を発揮でき
る。即ち、プログラムデバッガーに本発明の手順を実行
するプログラムを組み込むことで、プログラムデバッグ
と不揮発性メモリの書き換えを同一の装置で実現でき、
半導体装置のプログラム開発の利便性が著しく向上でき
る利点がある。
【図１】本発明に係る半導体装置の第１の実施形態を示
す回路図である。
す回路図である。
【図２】第１の実施形態のデータ書き換え動作を示すフ
ローチャートである。
ローチャートである。
【図３】本発明に係る半導体装置の第２の実施形態を示
す回路図である。
す回路図である。
【図４】従来の半導体装置の一構成例を示す回路図であ
る。
る。
【図５】図４に示す半導体装置のデータ書き換え動作を
示すフローチャートである。
示すフローチャートである。
【図６】従来の半導体装置の他の構成例を示す回路図で
ある。
ある。
１０，１０ａ，１０ｂ…半導体装置、２０，２０ａ，２
０ｂ…マイクロプロセッサ、２１…ＲＯＭ切り換え回
路、２２…フラッシュメモリ、２３…データ受信部、２
４…ＣＰＵ、２５…ＲＯＭ、２６…ＳＲＡＭ、２７，２
８…スキャンチェーン、２９…レジスタ、３０…切り換
えスイッチ、４０，５０…機能回路、６０…書き込み装
置、７０…書き込み装置専用コネクタ、８０…バウンダ
リスキャンテスト装置、９０…バウンダリスキャンテス
トおよびデータ書き換え共用コネクタ、９２…アクセス
ポート、ＶCC…電源電圧、ＧＮＤ…接地電位。
０ｂ…マイクロプロセッサ、２１…ＲＯＭ切り換え回
路、２２…フラッシュメモリ、２３…データ受信部、２
４…ＣＰＵ、２５…ＲＯＭ、２６…ＳＲＡＭ、２７，２
８…スキャンチェーン、２９…レジスタ、３０…切り換
えスイッチ、４０，５０…機能回路、６０…書き込み装
置、７０…書き込み装置専用コネクタ、８０…バウンダ
リスキャンテスト装置、９０…バウンダリスキャンテス
トおよびデータ書き換え共用コネクタ、９２…アクセス
ポート、ＶCC…電源電圧、ＧＮＤ…接地電位。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AA03 AA04 AA07 AA08 AB01 AE06 AE08 AE10 AE12 AF01 AG01 AG02 AG07 AH01 AK01 AK02 AK11 AK15 AK16 5B025 AF01
Claims (7)
- 【請求項１】バウンダリスキャンテストを行うためのバ
ウンダリスキャンチェーンと、当該バウンダリスキャン
チェーンにより制御可能な中央処理装置と、当該中央処
理装置の動作プログラムおよび必要なデータを格納する
不揮発性メモリと、外部から上記バウンダリスキャンチ
ェーンにデータおよび他の制御信号を入力する入力端子
とを少なくとも有する半導体装置であって、 上記バウンダリスキャンチェーンにより転送されたデー
タを保持し、当該保持データを上記中央処理装置により
読み出されるレジスタと、 上記レジスタから読み出したデータを保持するメモリと
を有し、 データ書き換え時に、上記バウンダリスキャンチェーン
の制御に基づき、上記入力端子を介して書き込み装置か
ら上記バウンダリスキャンチェーンに書き換えプログラ
ムが入力され、上記レジスタを介して上記メモリに格納
され、 上記中央処理装置は、上記メモリに格納された上記書き
換えプログラムの制御に基づき、上記入力端子および上
記バウンダリスキャンチェーンを介して、上記不揮発性
メモリに書き込む書き換えデータを入力して、上記不揮
発性メモリに書き込む半導体装置。 - 【請求項２】上記中央処理装置は、上記不揮発性メモリ
に上記書き換えデータを書き込む前に、当該不揮発性メ
モリの所定の領域を消去する請求項１記載の半導体装
置。 - 【請求項３】上記中央処理装置は、上記消去動作のあ
と、上記レジスタから上記書き換えデータを読み出して
上記メモリに格納し、当該メモリに格納された上記書き
換えデータを上記不揮発性メモリの所定の領域に書き込
む請求項２記載の半導体装置。 - 【請求項４】上記メモリは、ランダムアクセスメモリで
ある請求項１記載の半導体装置。 - 【請求項５】上記書き換えデータの量が上記メモリの記
憶容量より大きい場合、上記中央処理装置において上記
書き換えプログラムの制御に基づき、上記書き込み装置
から上記書き換えデータの一部分を入力して上記メモリ
に格納し、当該メモリに格納された上記書き換えデータ
の一部分を上記不揮発性メモリに書き込む動作を上記書
き換えデータ全体が上記不揮発性メモリに書き込まれる
まで繰り返して行われる請求項１記載の半導体装置。 - 【請求項６】バウンダリスキャンテストを行うためのバ
ウンダリスキャンチェーンと、当該バウンダリスキャン
チェーンにより制御可能な中央処理装置と、当該中央処
理装置の動作プログラムおよび必要なデータを格納する
不揮発性メモリと、外部から上記バウンダリスキャンチ
ェーンにデータおよび他の制御信号を入力する入力端子
とを少なくとも有する半導体装置における上記不揮発性
メモリのデータ書き換え方法であって、 上記入力端子に接続されている書き込み装置から上記不
揮発性メモリを書き換える動作を制御する書き換えプロ
グラムを上記バウンダリスキャンチェーンに入力され、
上記バウンダリスキャンチェーンにより転送されてきた
上記書き換えプログラムを読み出してメモリに格納し、 上記中央処理装置は上記メモリに格納された上記書き換
えプログラムの制御に基づき、上記入力端子および上記
バウンダリスキャンチェーンを介して上記書き込み装置
から上記不揮発性メモリに書き込む書き換えデータを入
力して上記メモリに格納し、 上記不揮発性メモリの所定の領域を消去してから、上記
所定の領域に上記メモリに格納された上記書き換えデー
タを書き込む半導体装置のデータ書き換え方法。 - 【請求項７】上記書き換えデータの量が上記メモリの記
憶容量より大きい場合、上記中央処理装置において上記
書き換えプログラムの制御に基づき、上記書き込み装置
から上記書き換えデータの一部分を入力し、当該書き換
えデータの一部分を上記メモリに格納し、当該メモリに
格納された上記書き換えデータの一部分を上記不揮発性
メモリに書き込む動作が上記書き換えデータ全体が上記
不揮発性メモリに書き込まれるまで繰り返して行われる
請求項６記載の半導体装置のデータ書き換え方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22985398A JP2000065899A (ja) | 1998-08-14 | 1998-08-14 | 半導体装置およびそのデータ書き換え方法 |
| US09/365,893 US6349397B1 (en) | 1998-08-14 | 1999-08-03 | Signal processing apparatus having non-volatile memory and programming method of the non-volatile memory |
| EP99402038A EP0981134A3 (en) | 1998-08-14 | 1999-08-11 | Signal processing apparatus having non-volatile memory and programming method of the non-volatile memory |
| CN99119119.6A CN1246617A (zh) | 1998-08-14 | 1999-08-14 | 具有非易失性存储器的信号处理装置及非易失性存储器的编程方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22985398A JP2000065899A (ja) | 1998-08-14 | 1998-08-14 | 半導体装置およびそのデータ書き換え方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000065899A true JP2000065899A (ja) | 2000-03-03 |
Family
ID=16898720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22985398A Pending JP2000065899A (ja) | 1998-08-14 | 1998-08-14 | 半導体装置およびそのデータ書き換え方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6349397B1 (ja) |
| EP (1) | EP0981134A3 (ja) |
| JP (1) | JP2000065899A (ja) |
| CN (1) | CN1246617A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100478567B1 (ko) * | 2002-08-22 | 2005-03-22 | 엠디에스테크놀로지 주식회사 | 경계주사열을 이용한 플래시롬 프로그래밍 방법 |
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| US7100027B1 (en) | 1999-12-13 | 2006-08-29 | Intel Corporation | System and method for reproducing system executions using a replay handler |
| US6684290B2 (en) * | 2001-10-18 | 2004-01-27 | Kabushiki Kaisha Toshiba | Memory rewriting apparatus and method for memory mapping rewriting program to same address space |
| CN100346309C (zh) * | 2002-03-11 | 2007-10-31 | 华为技术有限公司 | 存储器在板测试方法 |
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| CN100370430C (zh) * | 2003-08-05 | 2008-02-20 | 华为技术有限公司 | 一种边界扫描链自测方法 |
| CN100364010C (zh) * | 2003-12-24 | 2008-01-23 | 华为技术有限公司 | 一种eeprom在板编程方法 |
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| US7928755B2 (en) * | 2008-02-21 | 2011-04-19 | Verigy (Singapore) Pte. Ltd. | Methods and apparatus that selectively use or bypass a remote pin electronics block to test at least one device under test |
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| CN108021385A (zh) * | 2017-12-29 | 2018-05-11 | 北京神州龙芯集成电路设计有限公司 | 一种板载SPI Flash的烧写系统和方法 |
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