JP2001318907A - フラッシュメモリ内蔵マイクロコンピュータ - Google Patents
フラッシュメモリ内蔵マイクロコンピュータInfo
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Abstract
(57)【要約】
【課題】 フラッシュメモリ内蔵マイクロコンピュータ
を回路基板に実装したままで、フラッシュメモリ内容を
書込み(消去)する際の回路基板上の回路追加を不要とす
る。 【解決手段】 フラッシュライター３からのリセット信
号と、リセット回路部３０が生成したリセット信号とを
論理和するための論理和回路２１と、入出力ポート信号
の１本をリセット信号との兼用にするために信号制御部
２０とをフラッシュメモリ内蔵マイクロコンピュータ１
の内部に備える。
を回路基板に実装したままで、フラッシュメモリ内容を
書込み(消去)する際の回路基板上の回路追加を不要とす
る。 【解決手段】 フラッシュライター３からのリセット信
号と、リセット回路部３０が生成したリセット信号とを
論理和するための論理和回路２１と、入出力ポート信号
の１本をリセット信号との兼用にするために信号制御部
２０とをフラッシュメモリ内蔵マイクロコンピュータ１
の内部に備える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータに関し、特にフラッシュメモリに対するオンボード
書込みの機能を備えたフラッシュメモリ内蔵マイクロコ
ンピュータおよびリセット信号処理回路に関する。
ータに関し、特にフラッシュメモリに対するオンボード
書込みの機能を備えたフラッシュメモリ内蔵マイクロコ
ンピュータおよびリセット信号処理回路に関する。
【０００２】
【従来の技術】通常、この種のフラッシュメモリ内蔵マ
イクロコンピュータは、フラッシュメモリ内容を書込み
（消去）するために、書込み（消去）するための専用の
治具としてフラッシュライターなどを用いる。図４に示
すように、フラッシュメモリ内蔵マイクロコンピュータ
１と、フラッシュライター３との結線は、接地ライン
（Ｖｓｓ）、電源ライン（Ｖｄｄ）、フラッシュメモリ
用高電圧電源ライン（Ｖｐｐ）、リセット、シリアルの
５種の信号線を必要とするが、ＰＲＯＭ内蔵マイクロコ
ンピュータと違って、シリアルインターフェースを用い
て書込み制御を行うため、結線する信号線の本数が激減
するとともに、回路基板に実装後にもフラッシュメモリ
内容を書込み（消去）することが可能となった。
イクロコンピュータは、フラッシュメモリ内容を書込み
（消去）するために、書込み（消去）するための専用の
治具としてフラッシュライターなどを用いる。図４に示
すように、フラッシュメモリ内蔵マイクロコンピュータ
１と、フラッシュライター３との結線は、接地ライン
（Ｖｓｓ）、電源ライン（Ｖｄｄ）、フラッシュメモリ
用高電圧電源ライン（Ｖｐｐ）、リセット、シリアルの
５種の信号線を必要とするが、ＰＲＯＭ内蔵マイクロコ
ンピュータと違って、シリアルインターフェースを用い
て書込み制御を行うため、結線する信号線の本数が激減
するとともに、回路基板に実装後にもフラッシュメモリ
内容を書込み（消去）することが可能となった。
【０００３】図５は、フラッシュメモリ内蔵マイクロコ
ンピュータ１を回路基板２に実装した場合の結線である
が、通常、回路基板２には、フラッシュメモリ内蔵マイ
クロコンピュータ１の他に、Ｖｄｄの立ち上がりに合わ
せてリセット信号を生成するリセット回路部３０が存在
する。フラッシュメモリ内容を書込み（消去）するため
に、フラッシュライター３を接続する際には、フラッシ
ュライター３からのリセット信号と、リセット回路部３
０が生成したリセット信号が衝突しないように、結線途
中にジャンパー３２を設け、このジャンパー３２を取り
外すことにより、信号の衝突を回避する。
ンピュータ１を回路基板２に実装した場合の結線である
が、通常、回路基板２には、フラッシュメモリ内蔵マイ
クロコンピュータ１の他に、Ｖｄｄの立ち上がりに合わ
せてリセット信号を生成するリセット回路部３０が存在
する。フラッシュメモリ内容を書込み（消去）するため
に、フラッシュライター３を接続する際には、フラッシ
ュライター３からのリセット信号と、リセット回路部３
０が生成したリセット信号が衝突しないように、結線途
中にジャンパー３２を設け、このジャンパー３２を取り
外すことにより、信号の衝突を回避する。
【０００４】図６は、図５と同様に、フラッシュメモリ
内蔵マイクロコンピュータ１を回路基板２に実装した場
合の結線であるが、ジャンパー３２の付け外しの作業を
なくするために、フラッシュライター３からのリセット
信号と、リセット回路部３０が生成したリセット信号と
の論理和信号をリセット信号として、フラッシュメモリ
内蔵マイクロコンピュータ１に与えるように、回路基板
２に論理和回路部３１を設けている。
内蔵マイクロコンピュータ１を回路基板２に実装した場
合の結線であるが、ジャンパー３２の付け外しの作業を
なくするために、フラッシュライター３からのリセット
信号と、リセット回路部３０が生成したリセット信号と
の論理和信号をリセット信号として、フラッシュメモリ
内蔵マイクロコンピュータ１に与えるように、回路基板
２に論理和回路部３１を設けている。
【０００５】
【発明が解決しようとする課題】フラッシュメモリ内蔵
マイクロコンピュータ１を回路基板２に実装した場合に
は、図５では、回路基板２にジャンパー３２を設けて、
フラッシュメモリ内容を書込み（消去）する際に、フラ
ッシュライター３からのリセット信号と、リセット回路
部３０が生成したリセット信号が衝突しないように、ジ
ャンパー３２の付け外しの作業が必要になるという問題
がある。
マイクロコンピュータ１を回路基板２に実装した場合に
は、図５では、回路基板２にジャンパー３２を設けて、
フラッシュメモリ内容を書込み（消去）する際に、フラ
ッシュライター３からのリセット信号と、リセット回路
部３０が生成したリセット信号が衝突しないように、ジ
ャンパー３２の付け外しの作業が必要になるという問題
がある。
【０００６】また、図５における、ジャンパー３２の付
け外しの作業を回避するためには、図６に示すように、
フラッシュライター３からのリセット信号と、リセット
回路部３０が生成したリセット信号との論理和信号をリ
セット信号とするために、回路基板２に論理和回路部３
１を設ける必要があり、回路基板２に実装する部品の数
が増えるという問題がある。
け外しの作業を回避するためには、図６に示すように、
フラッシュライター３からのリセット信号と、リセット
回路部３０が生成したリセット信号との論理和信号をリ
セット信号とするために、回路基板２に論理和回路部３
１を設ける必要があり、回路基板２に実装する部品の数
が増えるという問題がある。
【０００７】本発明の目的は、フラッシュＥＥＰＲＯ
Ｍ、ＲＡＭ、入出力ポート、シリアルインターフェース
などのメモリや周辺回路を含んで集積させて１チップ化
したマイクロコンピュータを使用する際の利点である部
品の少数化を維持提供することにある。部品のコスト
面、実装のコスト面、実装面積面からも、部品の少数化
は重要なことである。
Ｍ、ＲＡＭ、入出力ポート、シリアルインターフェース
などのメモリや周辺回路を含んで集積させて１チップ化
したマイクロコンピュータを使用する際の利点である部
品の少数化を維持提供することにある。部品のコスト
面、実装のコスト面、実装面積面からも、部品の少数化
は重要なことである。
【０００８】
【課題を解決するための手段】本発明は、外部回路との
間で少なくともデータ信号、アドレス信号および制御信
号の授受を行う入出力ポート部と、シリアル・コミュニ
ケーション・インターフェースを行うＳＩＯ部と、リセ
ット信号の電圧レベルを識別する高電圧検出部と、前記
高電圧検出部により通常動作モードおよびオンボード書
込み動作モードを含む動作モードを設定、制御するモー
ド制御部と、前記動作モードでの書込み指示を受け前記
ＳＩＯ部を介して入力されたプログラムを指定アドレス
に順次書込んで記憶し読み出し指示を受け指定アドレス
から前記プログラムを順次読み出すフラッシュＥＥＰＲ
ＯＭ部と、前記動作モードでの書込み指示を受け伝達さ
れたデータを指定アドレスに書込んで記憶し読み出し指
示を受け指定アドレスから記憶データを読み出すＲＡＭ
部と、前記フラッシュＥＥＰＲＯＭ部にプログラムを書
込むための書込み用プログラムを記憶しておき前記動作
モードでの読み出し指示を受け指定アドレスから前記フ
ラッシュＥＥＰＲＯＭ部のプログラムを順次読み出す書
込み用ＲＯＭ部と、前記モード制御部により前記書込み
用ＲＯＭ部を非活性状態とするためのＲＯＭ制御部と、
前記モード制御部により設定制御された動作モードに従
って前記入力ポート部、ＳＩＯ部、フラッシュＥＥＰＲ
ＯＭ部、ＲＡＭ部、書込み用ＲＯＭ部およびＲＯＭ制御
部を含む各部の動作指示、制御を行い所定のプログラム
処理を行う中央処理部とを有するフラッシュメモリ内蔵
マイクロコンピュータにおいて、第１の外部回路部から
の第１のリセット信号と、第２のリセット信号との論理
和をとり、前記モード制御部の動作モードを設定、制御
する内部リセット信号を出力する論理和回路部と、第２
の外部回路部からの前記入出力ポート部への一つの入力
信号を前記中央処理部の指示により入出力ポート部への
入力信号または前記論理和回路部への第２のリセット信
号として出力する信号制御部とを更に備えることを特徴
とする。
間で少なくともデータ信号、アドレス信号および制御信
号の授受を行う入出力ポート部と、シリアル・コミュニ
ケーション・インターフェースを行うＳＩＯ部と、リセ
ット信号の電圧レベルを識別する高電圧検出部と、前記
高電圧検出部により通常動作モードおよびオンボード書
込み動作モードを含む動作モードを設定、制御するモー
ド制御部と、前記動作モードでの書込み指示を受け前記
ＳＩＯ部を介して入力されたプログラムを指定アドレス
に順次書込んで記憶し読み出し指示を受け指定アドレス
から前記プログラムを順次読み出すフラッシュＥＥＰＲ
ＯＭ部と、前記動作モードでの書込み指示を受け伝達さ
れたデータを指定アドレスに書込んで記憶し読み出し指
示を受け指定アドレスから記憶データを読み出すＲＡＭ
部と、前記フラッシュＥＥＰＲＯＭ部にプログラムを書
込むための書込み用プログラムを記憶しておき前記動作
モードでの読み出し指示を受け指定アドレスから前記フ
ラッシュＥＥＰＲＯＭ部のプログラムを順次読み出す書
込み用ＲＯＭ部と、前記モード制御部により前記書込み
用ＲＯＭ部を非活性状態とするためのＲＯＭ制御部と、
前記モード制御部により設定制御された動作モードに従
って前記入力ポート部、ＳＩＯ部、フラッシュＥＥＰＲ
ＯＭ部、ＲＡＭ部、書込み用ＲＯＭ部およびＲＯＭ制御
部を含む各部の動作指示、制御を行い所定のプログラム
処理を行う中央処理部とを有するフラッシュメモリ内蔵
マイクロコンピュータにおいて、第１の外部回路部から
の第１のリセット信号と、第２のリセット信号との論理
和をとり、前記モード制御部の動作モードを設定、制御
する内部リセット信号を出力する論理和回路部と、第２
の外部回路部からの前記入出力ポート部への一つの入力
信号を前記中央処理部の指示により入出力ポート部への
入力信号または前記論理和回路部への第２のリセット信
号として出力する信号制御部とを更に備えることを特徴
とする。
【０００９】本発明では、入出力ポート信号の１本をリ
セット信号との兼用にするために信号制御部２０を持
つ。このため、論理和回路部３１を内部に取り込んだ論
理和回路２１の入力信号となる２つのリセット信号のた
めに１つの信号端子が追加となるべきところを回避して
いる。
セット信号との兼用にするために信号制御部２０を持
つ。このため、論理和回路部３１を内部に取り込んだ論
理和回路２１の入力信号となる２つのリセット信号のた
めに１つの信号端子が追加となるべきところを回避して
いる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１１】図１は、本発明の第１の実施の形態を示す
回路構成図である。図１に示すフラッシュメモリ内蔵マ
イクロコンピュータ１は、外部回路との間で少なくとも
データ信号、アドレス信号および制御信号の授受を行う
入出力ポート部１４と、シリアル・コミュニケーション
・インターフェースを行うＳＩＯ部１３と、リセット信
号の電圧レベルを識別する高電圧検出回路部４９と、高
電圧検出回路部４９により通常動作モードおよびオンボ
ード書込み動作モードを含む動作モードを設定、制御す
るモード制御部１７と、前記動作モードでの書込み指示
を受けＳＩＯ部１３を介して入力されたプログラムを指
定アドレスに順次書込んで記憶し読み出し指示を受け指
定アドレスから前記プログラムを順次読み出すフラッシ
ュＥＥＰＲＯＭ部１０と、前記動作モードでの書込み指
示を受け伝達されたデータを指定アドレスに書込んで記
憶し読み出し指示を受け指定アドレスから記憶データを
読み出すＲＡＭ部１１と、フラッシュＥＥＰＲＯＭ部１
０にプログラムを書込むための書込み用プログラムを記
憶しておき、前記動作モードでの読み出し指示を受け指
定アドレスから前記フラッシュＥＥＰＲＯＭ部１０のプ
ログラムを順次読み出す書込み用ＲＯＭ部１５と、モー
ド制御部１７により書込み用ＲＯＭ部１５を非活性状態
とするためのＲＯＭ制御部１６と、モード制御部１７に
より設定制御された動作モードに従って入出力ポート部
１４、ＳＩＯ部１３、フラッシュＥＥＰＲＯＭ部１０、
ＲＡＭ部１１、書込み用ＲＯＭ部１５およびＲＯＭ制御
部１６を含む各部の動作指示、制御を行い所定のプログ
ラム処理を行う中央処理部１２とを備えている。
回路構成図である。図１に示すフラッシュメモリ内蔵マ
イクロコンピュータ１は、外部回路との間で少なくとも
データ信号、アドレス信号および制御信号の授受を行う
入出力ポート部１４と、シリアル・コミュニケーション
・インターフェースを行うＳＩＯ部１３と、リセット信
号の電圧レベルを識別する高電圧検出回路部４９と、高
電圧検出回路部４９により通常動作モードおよびオンボ
ード書込み動作モードを含む動作モードを設定、制御す
るモード制御部１７と、前記動作モードでの書込み指示
を受けＳＩＯ部１３を介して入力されたプログラムを指
定アドレスに順次書込んで記憶し読み出し指示を受け指
定アドレスから前記プログラムを順次読み出すフラッシ
ュＥＥＰＲＯＭ部１０と、前記動作モードでの書込み指
示を受け伝達されたデータを指定アドレスに書込んで記
憶し読み出し指示を受け指定アドレスから記憶データを
読み出すＲＡＭ部１１と、フラッシュＥＥＰＲＯＭ部１
０にプログラムを書込むための書込み用プログラムを記
憶しておき、前記動作モードでの読み出し指示を受け指
定アドレスから前記フラッシュＥＥＰＲＯＭ部１０のプ
ログラムを順次読み出す書込み用ＲＯＭ部１５と、モー
ド制御部１７により書込み用ＲＯＭ部１５を非活性状態
とするためのＲＯＭ制御部１６と、モード制御部１７に
より設定制御された動作モードに従って入出力ポート部
１４、ＳＩＯ部１３、フラッシュＥＥＰＲＯＭ部１０、
ＲＡＭ部１１、書込み用ＲＯＭ部１５およびＲＯＭ制御
部１６を含む各部の動作指示、制御を行い所定のプログ
ラム処理を行う中央処理部１２とを備えている。
【００１２】図１を参照すると、フラッシュメモリ内蔵
マイクロコンピュータ１は、２つのリセット信号入力端
子２２および２３、Ｖｐｐ端子２４、Ｖｓｓ端子２５、
Ｖｄｄ端子２６、シリアル端子２７を有している。フラ
ッシュメモリ内蔵マイクロコンピュータ１と、リセット
回路部３０は、回路基板２上に実装されており、回路基
板２は、５種の信号（Ｖｓｓ、Ｖｄｄ、Ｖｐｐ、リセッ
ト、シリアル）を経由して、フラッシュライター３に接
続されている。
マイクロコンピュータ１は、２つのリセット信号入力端
子２２および２３、Ｖｐｐ端子２４、Ｖｓｓ端子２５、
Ｖｄｄ端子２６、シリアル端子２７を有している。フラ
ッシュメモリ内蔵マイクロコンピュータ１と、リセット
回路部３０は、回路基板２上に実装されており、回路基
板２は、５種の信号（Ｖｓｓ、Ｖｄｄ、Ｖｐｐ、リセッ
ト、シリアル）を経由して、フラッシュライター３に接
続されている。
【００１３】リセット回路部３０が生成するリセット信
号は、フラッシュメモリ内蔵マイクロコンピュータ１の
第１のリセット信号入力端子２２に接続されている。フ
ラッシュライター３が生成するリセット信号、Ｖｐｐ信
号、Ｖｓｓ信号、Ｖｄｄ信号、シリアル信号は、順次、
フラッシュメモリ内蔵マイクロコンピュータ１の第２の
リセット信号入力端子２３、Ｖｐｐ端子２４、Ｖｓｓ端
子２５、Ｖｄｄ端子２６、シリアル端子２７に接続され
ている。
号は、フラッシュメモリ内蔵マイクロコンピュータ１の
第１のリセット信号入力端子２２に接続されている。フ
ラッシュライター３が生成するリセット信号、Ｖｐｐ信
号、Ｖｓｓ信号、Ｖｄｄ信号、シリアル信号は、順次、
フラッシュメモリ内蔵マイクロコンピュータ１の第２の
リセット信号入力端子２３、Ｖｐｐ端子２４、Ｖｓｓ端
子２５、Ｖｄｄ端子２６、シリアル端子２７に接続され
ている。
【００１４】フラッシュメモリ内蔵マイクロコンピュー
タ１の中には、データバス４０およびアドレスバス４１
を有し、フラッシュＥＥＰＲＯＭ部１０、ＲＡＭ部１
１、中央処理部１２、ＳＩＯ部１３、入出力ポート部１
４、信号制御部２０、ＲＯＭ制御部１６が、各々、デー
タバス４０およびアドレスバス４１に接続されている。
タ１の中には、データバス４０およびアドレスバス４１
を有し、フラッシュＥＥＰＲＯＭ部１０、ＲＡＭ部１
１、中央処理部１２、ＳＩＯ部１３、入出力ポート部１
４、信号制御部２０、ＲＯＭ制御部１６が、各々、デー
タバス４０およびアドレスバス４１に接続されている。
【００１５】また、フラッシュメモリ内蔵マイクロコン
ピュータ１の中には、高電圧検出回路部１８、モード制
御部１７、書込み用ＲＯＭ部１５、論理和回路部２１を
有しており、Ｖｐｐ端子２４から入力される内部Ｖｐｐ
信号４２は、高電圧検出回路部１８に接続され、高電圧
検出回路部１８が生成する高電圧検出信号４３は、モー
ド制御部１７に接続され、モード制御部１７が生成する
ＲＯＭ制御信号４４は、ＲＯＭ制御部１６に接続され、
ＲＯＭ制御部１６を介して、データバス４０およびアド
レスバス４１は、書込み用ＲＯＭ部１５に接続されてい
る。
ピュータ１の中には、高電圧検出回路部１８、モード制
御部１７、書込み用ＲＯＭ部１５、論理和回路部２１を
有しており、Ｖｐｐ端子２４から入力される内部Ｖｐｐ
信号４２は、高電圧検出回路部１８に接続され、高電圧
検出回路部１８が生成する高電圧検出信号４３は、モー
ド制御部１７に接続され、モード制御部１７が生成する
ＲＯＭ制御信号４４は、ＲＯＭ制御部１６に接続され、
ＲＯＭ制御部１６を介して、データバス４０およびアド
レスバス４１は、書込み用ＲＯＭ部１５に接続されてい
る。
【００１６】第２のリセット信号入力端子２３から入力
される第２リセット信号４５は、信号制御部２０を介し
て、第２リセットＡ信号４６と、第２リセットＢ信号４
７に別れ、第２リセットＡ信号４６は、入出力ポート部
１４に接続され、第２リセットＢ信号４７は、論理和回
路部２１に接続されている。
される第２リセット信号４５は、信号制御部２０を介し
て、第２リセットＡ信号４６と、第２リセットＢ信号４
７に別れ、第２リセットＡ信号４６は、入出力ポート部
１４に接続され、第２リセットＢ信号４７は、論理和回
路部２１に接続されている。
【００１７】また、論理和回路部２１には、第１のリセ
ット信号入力端子２２から入力される第１リセット信号
４８も接続されていて、論理和回路部２１が生成する内
部リセット信号４９は、モード制御部１７に接続されて
いる。さらに、シリアル端子２７から入力される内部シ
リアル信号５０は、ＳＩＯ部１３に接続されている。
ット信号入力端子２２から入力される第１リセット信号
４８も接続されていて、論理和回路部２１が生成する内
部リセット信号４９は、モード制御部１７に接続されて
いる。さらに、シリアル端子２７から入力される内部シ
リアル信号５０は、ＳＩＯ部１３に接続されている。
【００１８】次に、図１に示す本発明の第１の実施の形
態の動作について説明する。
態の動作について説明する。
【００１９】通常、図４に示すように、オペレータがフ
ラッシュメモリ内蔵マイクロコンピュータ１のフラッシ
ュメモリ内容を書込み（消去）する場合には、５種の信
号（Ｖｓｓ、Ｖｄｄ、Ｖｐｐ、リセット、シリアル）線
を介して、フラッシュライター３を接続する。この際、
５種の信号は、すべて、直結すればよい。
ラッシュメモリ内蔵マイクロコンピュータ１のフラッシ
ュメモリ内容を書込み（消去）する場合には、５種の信
号（Ｖｓｓ、Ｖｄｄ、Ｖｐｐ、リセット、シリアル）線
を介して、フラッシュライター３を接続する。この際、
５種の信号は、すべて、直結すればよい。
【００２０】しかし、図５や図６に示すように、回路基
板２上に実装されたフラッシュメモリ内蔵マイクロコン
ピュータ１のフラッシュメモリ内容を書込み（消去）す
る場合には、リセット回路部３０が生成するリセット信
号と、フラッシュライター３が生成するリセット信号と
があるため、回路基板２上で、その２つのリセット信号
を考慮する必要がある。その回路基板２上でのリセット
信号の考慮を不要にしたものが、図１である。
板２上に実装されたフラッシュメモリ内蔵マイクロコン
ピュータ１のフラッシュメモリ内容を書込み（消去）す
る場合には、リセット回路部３０が生成するリセット信
号と、フラッシュライター３が生成するリセット信号と
があるため、回路基板２上で、その２つのリセット信号
を考慮する必要がある。その回路基板２上でのリセット
信号の考慮を不要にしたものが、図１である。
【００２１】図１に示すように、回路基板２上に実装さ
れたフラッシュメモリ内蔵マイクロコンピュータ１のフ
ラッシュメモリ内容を書込み（消去）する場合には、リ
セット回路部３０が生成するリセット信号は、第１のリ
セット信号入力端子２２に接続し、フラッシュライター
３が生成するリセット信号は、第２のリセット信号入力
端子２３に接続する。
れたフラッシュメモリ内蔵マイクロコンピュータ１のフ
ラッシュメモリ内容を書込み（消去）する場合には、リ
セット回路部３０が生成するリセット信号は、第１のリ
セット信号入力端子２２に接続し、フラッシュライター
３が生成するリセット信号は、第２のリセット信号入力
端子２３に接続する。
【００２２】また、図３に示すように、フラッシュライ
ター３が生成する信号は、ＶｄｄとＶｐｐの立ち上がり
と共に、リセット信号が生成されており、リセット回路
部３０が生成するリセット信号は、Ｖｄｄの立ち上がり
と共に生成される。
ター３が生成する信号は、ＶｄｄとＶｐｐの立ち上がり
と共に、リセット信号が生成されており、リセット回路
部３０が生成するリセット信号は、Ｖｄｄの立ち上がり
と共に生成される。
【００２３】次に、フラッシュメモリ内蔵マイクロコン
ピュータ１の内部の動作について、説明する。
ピュータ１の内部の動作について、説明する。
【００２４】リセット回路部３０が生成したリセット信
号は、第１のリセット信号入力端子２２から入力され、
第１リセット信号４８となり、フラッシュメモリ内蔵マ
イクロコンピュータ１の各種内部を初期状態とするが、
その１つとして、信号制御部２０を初期状態とする。信
号制御部２０は、フラッシュライター３が生成して、第
２のリセット信号入力端子２３から入力される第２リセ
ット信号４５を、第２リセットＡ信号４６とするか、第
２リセットＢ信号４７とするかの切り換えを行うが、そ
の切り換え操作は、中央処理部１２により、データバス
４０およびアドレスバス４１を介して指示される。初期
状態においては、第２リセットＢ信号４７とする。
号は、第１のリセット信号入力端子２２から入力され、
第１リセット信号４８となり、フラッシュメモリ内蔵マ
イクロコンピュータ１の各種内部を初期状態とするが、
その１つとして、信号制御部２０を初期状態とする。信
号制御部２０は、フラッシュライター３が生成して、第
２のリセット信号入力端子２３から入力される第２リセ
ット信号４５を、第２リセットＡ信号４６とするか、第
２リセットＢ信号４７とするかの切り換えを行うが、そ
の切り換え操作は、中央処理部１２により、データバス
４０およびアドレスバス４１を介して指示される。初期
状態においては、第２リセットＢ信号４７とする。
【００２５】論理和回路部２１は、第１リセット信号４
８と、第２リセットＢ信号４７との論理和信号として、
内部リセット信号４９を生成する。高電圧検出回路部１
８は、フラッシュライター３が生成して、Ｖｐｐ端子２
４から入力される内部Ｖｐｐ信号４２が高電圧電位であ
ると、高電圧検出信号４３を生成する。モード制御部１
７は、高電圧検出信号４３が入っている状態に、内部リ
セット信号４９が入ると、ＲＯＭ制御信号４４を生成す
る。
８と、第２リセットＢ信号４７との論理和信号として、
内部リセット信号４９を生成する。高電圧検出回路部１
８は、フラッシュライター３が生成して、Ｖｐｐ端子２
４から入力される内部Ｖｐｐ信号４２が高電圧電位であ
ると、高電圧検出信号４３を生成する。モード制御部１
７は、高電圧検出信号４３が入っている状態に、内部リ
セット信号４９が入ると、ＲＯＭ制御信号４４を生成す
る。
【００２６】ＲＯＭ制御部１６は、ＲＯＭ制御信号４４
が入ると、データバス４０およびアドレスバス４１が、
書込み用ＲＯＭ部１５に接続される。そして、図３に示
すタイミング図の例のように、フラッシュライター３が
生成していたリセット信号の終了と共に、内部リセット
信号４９の信号が終了し、書込み用ＲＯＭ部１５からの
プログラムの読み出しが始まり、書込み用プログラムが
実行される。
が入ると、データバス４０およびアドレスバス４１が、
書込み用ＲＯＭ部１５に接続される。そして、図３に示
すタイミング図の例のように、フラッシュライター３が
生成していたリセット信号の終了と共に、内部リセット
信号４９の信号が終了し、書込み用ＲＯＭ部１５からの
プログラムの読み出しが始まり、書込み用プログラムが
実行される。
【００２７】書込み用プログラムの実行は、中央処理部
１２の指示のもと行われ、ＳＩＯ部１３から受け取った
コマンドにより、フラッシュＥＥＰＲＯＭ部１０の内容
を消去したり、また、ＳＩＯ部１３から受け取ったコマ
ンドとデータにより、ＲＡＭ部１１を経由して、フラッ
シュＥＥＰＲＯＭ部１０の内容を書込んだりする。
１２の指示のもと行われ、ＳＩＯ部１３から受け取った
コマンドにより、フラッシュＥＥＰＲＯＭ部１０の内容
を消去したり、また、ＳＩＯ部１３から受け取ったコマ
ンドとデータにより、ＲＡＭ部１１を経由して、フラッ
シュＥＥＰＲＯＭ部１０の内容を書込んだりする。
【００２８】次に、Ｖｐｐ端子２４から入力される内部
Ｖｐｐ信号４２が高電圧電位でない状態では、内部リセ
ット信号４９の信号の終了により、フラッシュＥＥＰＲ
ＯＭ部１０からのプログラムの読み出しが始まり、通常
動作時のプログラムが実行される。
Ｖｐｐ信号４２が高電圧電位でない状態では、内部リセ
ット信号４９の信号の終了により、フラッシュＥＥＰＲ
ＯＭ部１０からのプログラムの読み出しが始まり、通常
動作時のプログラムが実行される。
【００２９】この通常動作時のプログラムの実行で、中
央処理部１２の指示のもと、信号制御部２０の操作をす
ることができて、第２のリセット信号入力端子２３から
入力される第２リセット信号４５を、第２リセットＡ信
号４６にするように切り換えることができる。この後
に、第２のリセット信号入力端子２３に印加される信号
は、入出力ポート部１４に伝えられるので、第２のリセ
ット信号入力端子２３は、ポート入力端子の１つとし
て、機能することができるようになる。
央処理部１２の指示のもと、信号制御部２０の操作をす
ることができて、第２のリセット信号入力端子２３から
入力される第２リセット信号４５を、第２リセットＡ信
号４６にするように切り換えることができる。この後
に、第２のリセット信号入力端子２３に印加される信号
は、入出力ポート部１４に伝えられるので、第２のリセ
ット信号入力端子２３は、ポート入力端子の１つとし
て、機能することができるようになる。
【００３０】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００３１】図２は、本発明の第２の実施の形態を示す
回路構成図である。図２を参照すると、信号制御部２０
は、データバス４０およびアドレスバス４１との接続は
なく、高電圧検出回路１８からの高電圧検出信号４３と
の接続が設けられている。
回路構成図である。図２を参照すると、信号制御部２０
は、データバス４０およびアドレスバス４１との接続は
なく、高電圧検出回路１８からの高電圧検出信号４３と
の接続が設けられている。
【００３２】図２に示すフラッシュメモリ内蔵マイクロ
コンピュータ１の内部の動作について、説明する。
コンピュータ１の内部の動作について、説明する。
【００３３】リセット回路部３０が生成したリセット信
号は、第１のリセット信号入力端子２２から入力され、
第１リセット信号４８となり、フラッシュメモリ内蔵マ
イクロコンピュータ１の各種内部を初期状態とする。信
号制御部２０は、フラッシュライター３が生成して、第
２のリセット信号入力端子２３から入力される第２リセ
ット信号４５を、第２リセットＡ信号４６とするか、第
２リセットＢ信号４７とするかの切り換えを行うが、そ
の切り換え操作は、高電圧検出回路１８からの高電圧検
出信号４３により行われる。高電圧検出時においては、
第２リセットＢ信号４７とする。
号は、第１のリセット信号入力端子２２から入力され、
第１リセット信号４８となり、フラッシュメモリ内蔵マ
イクロコンピュータ１の各種内部を初期状態とする。信
号制御部２０は、フラッシュライター３が生成して、第
２のリセット信号入力端子２３から入力される第２リセ
ット信号４５を、第２リセットＡ信号４６とするか、第
２リセットＢ信号４７とするかの切り換えを行うが、そ
の切り換え操作は、高電圧検出回路１８からの高電圧検
出信号４３により行われる。高電圧検出時においては、
第２リセットＢ信号４７とする。
【００３４】論理和回路部２１は、第１リセット信号４
８と、第２リセットＢ信号４７との論理和信号として、
内部リセット信号４９を生成する。高電圧検出回路部１
８は、フラッシュライター３が生成して、Ｖｐｐ端子２
４から入力される内部Ｖｐｐ信号４２が高電圧電位であ
ると、高電圧検出信号４３を生成する。モード制御部１
７は、高電圧検出信号４３が入っている状態に、内部リ
セット信号４９が入ると、ＲＯＭ制御信号４４を生成す
る。
８と、第２リセットＢ信号４７との論理和信号として、
内部リセット信号４９を生成する。高電圧検出回路部１
８は、フラッシュライター３が生成して、Ｖｐｐ端子２
４から入力される内部Ｖｐｐ信号４２が高電圧電位であ
ると、高電圧検出信号４３を生成する。モード制御部１
７は、高電圧検出信号４３が入っている状態に、内部リ
セット信号４９が入ると、ＲＯＭ制御信号４４を生成す
る。
【００３５】ＲＯＭ制御部１６は、ＲＯＭ制御信号４４
が入ると、データバス４０およびアドレスバス４１が、
書込み用ＲＯＭ部１５に接続される。そして、図３に示
すタイミング図の例のように、フラッシュライター３が
生成していたリセット信号の終了と共に、内部リセット
信号４９の信号が終了し、書込み用ＲＯＭ部１５からの
プログラムの読み出しが始まり、書込み用プログラムが
実行される。
が入ると、データバス４０およびアドレスバス４１が、
書込み用ＲＯＭ部１５に接続される。そして、図３に示
すタイミング図の例のように、フラッシュライター３が
生成していたリセット信号の終了と共に、内部リセット
信号４９の信号が終了し、書込み用ＲＯＭ部１５からの
プログラムの読み出しが始まり、書込み用プログラムが
実行される。
【００３６】書込み用プログラムの実行は、中央処理部
１２の指示のもと行われ、ＳＩＯ部１３から受け取った
コマンドにより、フラッシュＥＥＰＲＯＭ部１０の内容
を消去したり、また、ＳＩＯ部１３から受け取ったコマ
ンドとデータにより、ＲＡＭ部１１を経由して、フラッ
シュＥＥＰＲＯＭ部１０の内容を書込んだりする。
１２の指示のもと行われ、ＳＩＯ部１３から受け取った
コマンドにより、フラッシュＥＥＰＲＯＭ部１０の内容
を消去したり、また、ＳＩＯ部１３から受け取ったコマ
ンドとデータにより、ＲＡＭ部１１を経由して、フラッ
シュＥＥＰＲＯＭ部１０の内容を書込んだりする。
【００３７】次に、Ｖｐｐ端子２４から入力される内部
Ｖｐｐ信号４２が高電圧電位でない状態では、内部リセ
ット信号４９の信号の終了により、フラッシュＥＥＰＲ
ＯＭ部１０からのプログラムの読み出しが始まり、通常
動作時のプログラムが実行される。
Ｖｐｐ信号４２が高電圧電位でない状態では、内部リセ
ット信号４９の信号の終了により、フラッシュＥＥＰＲ
ＯＭ部１０からのプログラムの読み出しが始まり、通常
動作時のプログラムが実行される。
【００３８】この通常動作時のプログラムの実行では、
内部Ｖｐｐ信号４２が高電圧電位でない状態なので、第
２のリセット信号入力端子２３から入力される第２リセ
ット信号４５は、第２リセットＡ信号４６となり、第２
のリセット信号入力端子２３に印加される信号は、入出
力ポート部１４に伝えられるので、第２のリセット信号
入力端子２３は、ポート入力端子の１つとして、機能す
ることができる。
内部Ｖｐｐ信号４２が高電圧電位でない状態なので、第
２のリセット信号入力端子２３から入力される第２リセ
ット信号４５は、第２リセットＡ信号４６となり、第２
のリセット信号入力端子２３に印加される信号は、入出
力ポート部１４に伝えられるので、第２のリセット信号
入力端子２３は、ポート入力端子の１つとして、機能す
ることができる。
【００３９】本発明の第２の実施の形態は、第１の実施
の形態の効果に加えて、中央処理部１２の指示に因ら
ず、高電圧検出回路１８からの高電圧検出信号４３によ
り、信号制御部２０を操作するので、中央処理部１２の
指示であるプログラム命令実行をなくするという効果も
有する。
の形態の効果に加えて、中央処理部１２の指示に因ら
ず、高電圧検出回路１８からの高電圧検出信号４３によ
り、信号制御部２０を操作するので、中央処理部１２の
指示であるプログラム命令実行をなくするという効果も
有する。
【００４０】
【発明の効果】以上説明したように、本発明は、論理和
回路を１つ余分に内蔵し、２つのリセット信号が入力で
きるようにしているため、フラッシュＥＥＰＲＯＭ、Ｒ
ＡＭ、入出力ポート、シリアルインターフェースなどの
メモリや周辺回路を含んで集積させて、１チップ化した
マイクロコンピュータを使用する際の利点である部品の
少数化を維持提供することができる。そのため、部品の
コスト面、実装のコスト面、実装面積面において、メリ
ットがある。
回路を１つ余分に内蔵し、２つのリセット信号が入力で
きるようにしているため、フラッシュＥＥＰＲＯＭ、Ｒ
ＡＭ、入出力ポート、シリアルインターフェースなどの
メモリや周辺回路を含んで集積させて、１チップ化した
マイクロコンピュータを使用する際の利点である部品の
少数化を維持提供することができる。そのため、部品の
コスト面、実装のコスト面、実装面積面において、メリ
ットがある。
【００４１】また、本発明は、リセット信号として伝達
するか、ポート信号として伝達するかを切り換えるため
の手段を設けたため、本来の１つのリセット信号に対し
て、もう一つのリセット信号の入力をできるようにした
端子が、フラッシュメモリ内容の書込み（消去）する時
以外では、通常の入力ポートの端子として利用すること
ができる。
するか、ポート信号として伝達するかを切り換えるため
の手段を設けたため、本来の１つのリセット信号に対し
て、もう一つのリセット信号の入力をできるようにした
端子が、フラッシュメモリ内容の書込み（消去）する時
以外では、通常の入力ポートの端子として利用すること
ができる。
【図１】本発明の第１の実施の形態を示す回路構成図で
ある。
ある。
【図２】本発明の第２の実施の形態を示す回路構成図で
ある。
ある。
【図３】フラッシュライターが生成する信号のタイミン
グ図である。
グ図である。
【図４】従来のフラッシュメモリ内蔵マイクロコンピュ
ータのフラッシュライター接続時のブロック図である。
ータのフラッシュライター接続時のブロック図である。
【図５】従来のフラッシュメモリ内蔵マイクロコンピュ
ータの回路基板実装後でのフラッシュライター接続時の
ブロック図である。
ータの回路基板実装後でのフラッシュライター接続時の
ブロック図である。
【図６】従来のフラッシュメモリ内蔵マイクロコンピュ
ータの回路基板実装後でのフラッシュライター接続時の
ブロック図である。
ータの回路基板実装後でのフラッシュライター接続時の
ブロック図である。
１ フラッシュメモリ内蔵マイクロコンピュータ ２ 回路基板 ３ フラッシュライター １０ フラッシュＥＥＰＲＯＭ部 １１ ＲＡＭ部 １２ 中央処理部 １３ ＳＩＯ部 １４ 入出力ポート部 １５ 書込み用ＲＯＭ部 １６ ＲＯＭ制御部 １７ モード制御部 １８ 高電圧検出回路部 ２０ 信号制御部 ２１ 論理和回路部 ２２ 第１のリセット信号入力端子（Ｒｅｓｅｔ１） ２３ 第２のリセット信号入力端子（Ｒｅｓｅｔ２） ２４ Ｖｐｐ端子 ２５ Ｖｓｓ端子 ２６ Ｖｄｄ端子 ２７ シリアル端子 ３０ リセット回路部 ３１ 論理和回路部 ３２ ジャンパー ４０ データバス ４１ アドレスバス ４２ 内部Ｖｐｐ信号 ４３ 高電圧検出信号 ４４ ＲＯＭ制御信号 ４５ 第２リセット信号 ４６ 第２リセットＡ信号 ４７ 第２リセットＢ信号 ４８ 第１リセット信号 ４９ 内部リセット信号 ５０ 内部シリアル信号
Claims (6)
- 【請求項１】同一基板上に設けられたリセット回路部が
フラッシュライターからの電源ラインの立ち上がりに合
わせて生成する第１のリセット信号と、前記フラッシュ
ライターからの第２のリセット信号との論理和をとる論
理和回路部と、入出力ポート信号の１本を前記第２のリ
セット信号との兼用にするための信号制御部とを内部に
備えることを特徴とするオンボード書き込み機能を備え
たフラッシュメモリ内蔵マイクロコンピュータ。 - 【請求項２】外部回路との間で少なくともデータ信号、
アドレス信号および制御信号の授受を行う入出力ポート
部と、 シリアル・コミュニケーション・インターフェースを行
うＳＩＯ部と、 リセット信号の電圧レベルを識別する高電圧検出部と、 前記高電圧検出部により通常動作モードおよびオンボー
ド書込み動作モードを含む動作モードを設定、制御する
モード制御部と、 前記動作モードでの書込み指示を受け前記ＳＩＯ部を介
して入力されたプログラムを指定アドレスに順次書込ん
で記憶し読み出し指示を受け指定アドレスから前記プロ
グラムを順次読み出すフラッシュＥＥＰＲＯＭ部と、 前記動作モードでの書込み指示を受け伝達されたデータ
を指定アドレスに書込んで記憶し読み出し指示を受け指
定アドレスから記憶データを読み出すＲＡＭ部と、 前記フラッシュＥＥＰＲＯＭ部にプログラムを書込むた
めの書込み用プログラムを記憶しておき前記動作モード
での読み出し指示を受け指定アドレスから前記フラッシ
ュＥＥＰＲＯＭ部のプログラムを順次読み出す書込み用
ＲＯＭ部と、 前記モード制御部により前記書込み用ＲＯＭ部を非活性
状態とするためのＲＯＭ制御部と、 前記モード制御部により設定制御された動作モードに従
って前記入力ポート部、ＳＩＯ部、フラッシュＥＥＰＲ
ＯＭ部、ＲＡＭ部、書込み用ＲＯＭ部およびＲＯＭ制御
部を含む各部の動作指示、制御を行い所定のプログラム
処理を行う中央処理部とを有するフラッシュメモリ内蔵
マイクロコンピュータにおいて、 第１の外部回路部からの第１のリセット信号と、第２の
リセット信号との論理和をとり、前記モード制御部の動
作モードを設定、制御する内部リセット信号を出力する
論理和回路部と、 第２の外部回路部からの前記入出力ポート部への一つの
入力信号を前記中央処理部の指示により入出力ポート部
への入力信号または前記論理和回路部への第２のリセッ
ト信号として出力する信号制御部とを更に備えることを
特徴とするフラッシュメモリ内蔵マイクロコンピュー
タ。 - 【請求項３】外部回路との間で少なくともデータ信号、
アドレス信号および制御信号の授受を行う入出力ポート
部と、 シリアル・コミュニケーション・インターフェースを行
うＳＩＯ部と、 リセット信号の電圧レベルを識別する高電圧検出部と、 前記高電圧検出部により通常動作モードおよびオンボー
ド書込み動作モードを含む動作モードを設定、制御する
モード制御部と、 前記動作モードでの書込み指示を受け前記ＳＩＯ部を介
して入力されたプログラムを指定アドレスに順次書込ん
で記憶し読み出し指示を受け指定アドレスから前記プロ
グラムを順次読み出すフラッシュＥＥＰＲＯＭ部と、 前記動作モードでの書込み指示を受け伝達されたデータ
を指定アドレスに書込んで記憶し読み出し指示を受け指
定アドレスから記憶データを読み出すＲＡＭ部と、 前記フラッシュＥＥＰＲＯＭ部にプログラムを書込むた
めの書込み用プログラムを記憶しておき前記動作モード
での読み出し指示を受け指定アドレスから前記フラッシ
ュＥＥＰＲＯＭ部のプログラムを順次読み出す書込み用
ＲＯＭ部と、 前記モード制御部により前記書込み用ＲＯＭ部を非活性
状態とするためのＲＯＭ制御部と、 前記モード制御部により設定制御された動作モードに従
って前記入力ポート部、ＳＩＯ部、フラッシュＥＥＰＲ
ＯＭ部、ＲＡＭ部、書込み用ＲＯＭ部およびＲＯＭ制御
部を含む各部の動作指示、制御を行い所定のプログラム
処理を行う中央処理部とを有するフラッシュメモリ内蔵
マイクロコンピュータにおいて、 第１の外部回路部からの第１のリセット信号と、第２の
リセット信号との論理和をとり、前記モード制御部の動
作モードを設定、制御する内部リセット信号を出力する
論理和回路部と、 第２の外部回路部からの前記入出力ポート部への一つの
入力信号を前記高電圧検出部からの信号により入出力ポ
ート部への入力信号または前記論理和回路部への第２の
リセット信号として出力する信号制御部とを更に備える
ことを特徴とするフラッシュメモリ内蔵マイクロコンピ
ュータ。 - 【請求項４】前記第１の外部回路部は、第２の外部回路
からの電源ラインの立ち上がりに合わせてリセット信号
を生成するリセット回路部であることを特徴とする請求
項２または３に記載のフラッシュメモリ内蔵マイクロコ
ンピュータ。 - 【請求項５】前記リセット回路部は、フラッシュメモリ
内蔵マイクロコンピュータが実装された回路基板と同一
の回路基板に実装されることを特徴とする請求項４に記
載のフラッシュメモリ内蔵マイクロコンピュータ。 - 【請求項６】前記第２の外部回路部は、フラッシュライ
ターであることを特徴とする請求項１〜５のいずれかに
記載のフラッシュメモリ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139592A JP2001318907A (ja) | 2000-05-12 | 2000-05-12 | フラッシュメモリ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139592A JP2001318907A (ja) | 2000-05-12 | 2000-05-12 | フラッシュメモリ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001318907A true JP2001318907A (ja) | 2001-11-16 |
Family
ID=18647014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000139592A Pending JP2001318907A (ja) | 2000-05-12 | 2000-05-12 | フラッシュメモリ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001318907A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009125474A1 (ja) * | 2008-04-08 | 2009-10-15 | エクセン株式会社 | 個別情報書込可能なマイクロコンピュータを備えた土木工事機械器具 |
| JP2011138401A (ja) * | 2009-12-28 | 2011-07-14 | Fujitsu Ltd | プロセッサシステム、プロセッサシステムの制御方法、及び制御回路 |
| JP2015009349A (ja) * | 2013-07-02 | 2015-01-19 | 有限会社 志賀野シーケンス | 回転角度位置検出装置 |
-
2000
- 2000-05-12 JP JP2000139592A patent/JP2001318907A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009125474A1 (ja) * | 2008-04-08 | 2009-10-15 | エクセン株式会社 | 個別情報書込可能なマイクロコンピュータを備えた土木工事機械器具 |
| JP5432125B2 (ja) * | 2008-04-08 | 2014-03-05 | エクセン株式会社 | 個別情報書込可能なマイクロコンピュータを備えた土木工事機械器具 |
| JP2011138401A (ja) * | 2009-12-28 | 2011-07-14 | Fujitsu Ltd | プロセッサシステム、プロセッサシステムの制御方法、及び制御回路 |
| JP2015009349A (ja) * | 2013-07-02 | 2015-01-19 | 有限会社 志賀野シーケンス | 回転角度位置検出装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040615 |