JP2002244857A - 制御装置 - Google Patents

Abstract

(57)【要約】 【課題】ＲＯＭを削減して、コスト低減や小型化等を図
れる制御装置を提供する。 【解決手段】上位ＣＰＵ（１１）と上位ＲＡＭ（１２）
と上位ＲＯＭ（１３）とからなる上位ユニットと、下位
ＣＰＵ（２１）と下位ＲＡＭ（２２）とからなり下位Ｃ
ＰＵ専用のＲＯＭが設けられていない下位ユニットと、
上位ＣＰＵと下位ＣＰＵとによるデータの読み書き可能
な共有ＲＡＭ（３０）と、共有ＲＡＭに格納されている
プログラムを下位ＲＡＭに転送する下位ユニット用転送
プログラムを少なくとも含む下位ＣＰＵが実行可能な下
位ユニット用プログラムを上位ＲＯＭから共有ＲＡＭに
転送する転送手段と、下位ＣＰＵの起動を制御する起動
制御手段と、を備えることを特徴とする制御装置。複数
のユニットからなる制御装置の場合に、下位ユニットに
あるＲＯＭを削減できるため、その分、制御装置のコス
ト低減や小型化を図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、工作機械等の種々
の機器に利用できる、コスト低減や小型化等に有効な制
御装置に関するものである。

【０００２】

【従来の技術】マイクロコンピュータを用いた一般的な
制御装置は、ＣＰＵと、そのＣＰＵで実行するためのプ
ログラムを格納する記憶デバイスであるＲＯＭと、プロ
グラムの実行上必要となる変数等を格納する記憶デバイ
スであるＲＡＭと、その他、必要な回路等で構成され、
その機能を実現している。制御内容が単純な場合であれ
ば、ＣＰＵ、ＲＯＭ、ＲＡＭ等がそれぞれ１づつ存在す
れば十分であるが、制御内容が複雑化したり、処理速度
の高速化が要求される場合、複数のユニットに分散させ
てプログラムを処理させたり、機能ごとに専用の処理ユ
ニットを設けることが行われている。例えば、プログラ
ムを複数のＣＰＵで分散して実行する場合、基本的には
各ユニットごとに単独して単一動作を行わせ、各ユニッ
ト間で必要となるデータの伝達等は共有ＲＡＭ等からな
るインタフェースを介在させて行い、制御装置全体とし
ての高速化、高機能化を図っている。

【０００３】ところで、従来の制御装置では、図４に示
すように、各ユニットのＣＰＵごとにＲＯＭやＲＡＭが
設けられ、電源を投入すると、各ユニットのＣＰＵが、
各ＣＰＵごとに設けられたＲＯＭから専用のプログラム
を読込んで実行し、動作を行なうようになっていた。こ
のため、従来の制御装置では、少なくともＣＰＵの個数
と同数のＲＯＭが必要とされていた。

【０００４】

【発明が解決しようとする課題】しかし、制御装置の高
性能化が進み、ユニット数が増えると、実装チップ数が
増加し、より大きな実装面積が必要となり、制御装置の
小型化を図ることが難しくなってきた。また、ＲＯＭの
場合、各ＲＯＭごとの書込み作業が必要となるため、Ｒ
ＯＭ数が増えると、その工数も増大することになる。ま
た、通常、ＲＯＭは書込むプログラム容量よりも大きな
容量のものを選定して使用するため、従来のように各Ｃ
ＰＵごとにＲＯＭを設ける場合、未使用領域を残しつつ
多数のＲＯＭが存在して、非効率でもあった。さらに、
全く同じプログラムを複数のＣＰＵで動作させる場合に
も、同じプログラムを書き込んだＲＯＭをＣＰＵごとに
実装しなければならなかった。特に、プログラムが複数
の動作をもつ大きなものである場合、各ＲＯＭに同じプ
ログラムを書込んで、それぞれのＲＯＭを実装すること
は非常に非効率である。また、制御装置は、その機種ご
とにＲＯＭに書込むプログラムが異なるため、ＲＯＭの
種類が多くなると、その管理工数も大きくなる。本発明
は、このような事情に鑑みて為されたものである。つま
り、ＲＯＭへのプログラムの書込み工数や書込み時間、
デバイスコスト、チップの実装工数や実装面積等の低
減、制御装置の小型化、各機種ごとに必要となる機種Ｒ
ＯＭの管理工数低減等の少なくともいずれかを図ること
ができる制御装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】そこで、本発明者はこの
課題を解決すべく鋭意研究し、試行錯誤を重ねた結果、
複数のユニットからなる制御装置において下位側のＲＯ
Ｍを削除することを思い付き、本発明の制御装置を開発
するに至ったものである。すなわち、本発明の制御装置
は、上位ＣＰＵと該上位ＣＰＵによるデータの読み書き
可能な上位ＲＡＭと該上位ＣＰＵによるデータの読込み
可能な上位ＲＯＭとからなる上位ユニットと、下位ＣＰ
Ｕと該下位ＣＰＵによるデータの読み書き可能な下位Ｒ
ＡＭとからなり該下位ＣＰＵ専用のＲＯＭが設けられて
いない下位ユニットと、該上位ユニットと該下位ユニッ
トとの間に設けられ該上位ＣＰＵと該下位ＣＰＵとによ
るデータの読み書き可能な共有ＲＡＭと、該共有ＲＡＭ
に格納されているプログラムを該下位ＲＡＭに転送する
下位ユニット用転送プログラムを少なくとも含む該下位
ＣＰＵが実行可能な下位ユニット用プログラムを該上位
ＲＯＭから該共有ＲＡＭに転送する転送手段と、該下位
ＣＰＵの起動を制御する起動制御手段と、を備えること
を特徴とする。

【０００６】本発明の制御装置は、従来、ＣＰＵごとに
ＲＯＭが必要と考えられていた概念を覆し、下位ユニッ
ト側のＲＯＭを削除したものである。そして、そのＲＯ
Ｍを削除するに際し、従来ならそのＲＯＭに格納されて
いた下位ユニット用プログラムを、本発明では上位ＲＯ
Ｍにまとめて格納しておき、上位ユニットと下位ユニッ
トとの間に必要となる共有ＲＡＭを有効利用して、転送
手段により、その下位ユニット用プログラムを上位ＲＯ
Ｍからその共有ＲＡＭへ転送し、その下位ユニット用プ
ログラムを下位ＣＰＵが実行できるようにしたものであ
る。但し、下位ＣＰＵが下位ユニット用プログラムを実
行するには、先ず、その実行するプログラムが少なくと
も共有ＲＡＭに転送されていることが前提となるため、
下位ＣＰＵの起動タイミングを制御することが必要とな
る。そこで、この起動制御を行うのが起動制御手段であ
る。前記転送手段は、例えば、前記上位ＣＰＵにより実
行される上位転送プログラムである。

【０００７】そして、前記上位ＲＯＭに複数の下位ユニ
ット用システムプログラムが格納されている場合、その
上位転送プログラムに、上位ユニットの動作モードに応
じて選択される該下位ユニット用システムプログラムを
転送するプログラムが含まれていると、好適である。上
位ユニットの動作モードに応じて、必要となる下位ユニ
ットの動作モードも決まるため、その下位ユニットの動
作に必要な下位ユニット用システムプログラムのみを転
送することができると、転送時間の短縮、共有ＲＡＭや
下位ＲＡＭの有効利用または容量の節減が可能となる。

【０００８】また、前記起動制御手段は、例えば、前記
上位ＣＰＵが前記下位ＣＰＵに出力するリセット解除信
号である。下位ＣＰＵの起動は、下位ユニットの動作に
必要な下位ユニット用プログラムが、上位ＲＯＭから共
有ＲＡＭへ転送された後になされ、その転送を実行して
いる上位ＣＰＵがリセット解除信号を出力するため、誤
動作や異常信号の出力を防止できる。

【０００９】ところで、下位ユニット用プログラムが、
下位ユニット用転送プログラムを少なくとも含むのは次
の理由による。転送される下位ユニット用プログラム全
体が小容量のものであれば、下位ＣＰＵが共有ＲＡＭへ
転送されたプログラムを共有ＲＡＭから直接読込んで実
行することも可能である。しかし、下位ユニット用プロ
グラムの容量が大きかったり、複数の機能をもつプログ
ラムから構成されている場合、状況に応じて必要なプロ
グラム（例えば、下位ユニット用システムプログラム）
を下位ＲＡＭに転送した後、下位ＣＰＵがその下位ＲＡ
Ｍにあるプログラムを読込んで実行する方が処理速度等
の観点から好ましい。この場合、共有ＲＡＭから下位Ｒ
ＡＭへデータを転送する下位ユニット用転送プログラム
が必要となり、下位ＣＰＵは、上位ＲＯＭから共有ＲＡ
Ｍへ転送されてきた下位ユニット用転送プログラムを、
先行して実行する。つまり、このとき、下位ＣＰＵは、
起動と同時に、下位ユニット用転送プログラムが格納さ
れている共有ＲＡＭの所定番地から、その下位ユニット
用転送プログラム（データ）を読み始めることになる。

【００１０】なお、上述の「上位」、「下位」は便宜上
の称呼であり、制御装置全体としての機能上の上位や下
位を示すものではない。また、言うまでもないが、ＣＰ
Ｕは中央処理装置であり、一般的に使用されている種々
のＣＰＵが含まれ、キャッシュを伴うものでも良い。Ｒ
ＡＭは、通常、一時記憶可能な揮発性メモリであり、Ｄ
ＲＡＭやＳＲＡＭがある。また、共有ＲＡＭは、デュア
ルポート（２ポート）ＲＡＭ等からなり、両ポートから
読み書き可能で、両ユニット間でデータのやりとりがで
きるものである。ＲＯＭは、不揮発性メモリであり、マ
スクＲＯＭやＰＲＯＭ（ＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュメモリ等）等からなる。

【００１１】

【発明の実施の形態】次に、実施形態を挙げ、本発明の
制御装置をより具体的に説明する。先ず、本発明の概念
を図１および図２を用いて詳しく説明する。図１は、制
御装置（例えば、工作機械のＮＣ装置）の制御基板上に
配設される回路構成の内、本発明に係る要部を模式的に
示したものである。図１では、理解を容易にするため
に、上位ユニットと下位ユニットとの２ユニットしか示
していないが、下位ユニットが複数あっても、上位ユニ
ットと下位ユニットとの組合わせが複数あっても、基本
的には同様である。

【００１２】図１に示す上位ユニット１０も下位ユニッ
ト２０も、共に外部機器１５、２５にインターフェース
（Ｉ／Ｆ）１４、２４を介して接続されており、外部機
器１５、２５に信号やデータを出力して外部機器の制御
を行ったり、外部機器１５、２５から信号やデータを受
取ったりできるようになっている。そして、上位ユニッ
ト１０と下位ユニット２０との間には、両者のインター
フェースとなる共有ＲＡＭ（２ポートＲＡＭ）３０が設
けられている。この共有ＲＡＭ３０をバッファとするこ
とにより、上位ユニット１０と下位ユニット２０との間
でデータや信号の送受信やプログラムの転送が可能とな
る。

【００１３】ところで、本発明に係る制御装置を示した
図１と、従来の制御装置を示した図４とを比較すると明
かなように、本発明に係る制御装置では、下位ユニット
２０側のＲＯＭが省略されている。この図１に示す制御
装置の動作について、図２を参照しつつ説明する。図２
は、上位ユニット１０側に設けたフラッシュメモリから
なるＲＯＭ（上位ＲＯＭ）１３に格納されているプログ
ラムを階層的に模式化して示したものである。

【００１４】上位ＣＰＵ１１は、電源監視回路（図
略）からの出力信号によりリセット解除されると、起動
するように回路が構成されている。そして、上位ＣＰＵ
１１が起動すると、ＲＯＭ１３から上位ユニット用プロ
グラムを読み込んで実行を開始する。また、上位ＣＰＵ
１１は、必要に応じて、ＲＡＭ１２にアクセスして、プ
ログラムやデータを一時的に記憶させる。

【００１５】次に、上位ＣＰＵ１１は、前述の上位ユ
ニット用プログラムに含まれていた転送プログラム（上
位転送プログラム）を実行し（転送手段）、下位ユニッ
ト用プログラムの一種である下位ユニット用転送プログ
ラムをＲＯＭ１２から共有ＲＡＭ３０に転送する。

【００１６】次に、上位ＣＰＵ１１は、その転送完了
信号を受けて、下位ＣＰＵ２１にリセット解除信号を出
力する（起動制御手段）。

【００１７】下位ＣＰＵ２１は、このリセット解除信
号を受けて起動し、共有ＲＡＭ３０に既に転送されてい
る下位ユニット用転送プログラムを読込んで実行を開始
する。なお、下位ＣＰＵ２１は起動時に共有ＲＡＭ３０
の所定番地からデータを読込むように回路が構成されて
いる。こうして、下位ＣＰＵ２１は、ＲＯＭ１３から共
有ＲＡＭ３０に転送されてきたプログラムを下位ユニッ
ト２０側のＲＡＭ２２に転送させることができる。

【００１８】次に、上位ＣＰＵ１１は、前述の上位転
送プログラムを再度実行させ、ＲＯＭ１３の下位ユニッ
ト用転送プログラムの下層に格納されている下位ユニッ
トシステムプログラムを共有ＲＡＭ３０に転送する。
但し、上位ユニット１０の動作モードによっては、下位
ユニット用システムプログラムを共有ＲＡＭ３０に転
送しても良い。さらに、下位ユニット用システムプログ
ラムの転送途中であっても、下位ユニット用システム
プログラムの転送に切替えても良い。

【００１９】上位ＣＰＵ１１から共有ＲＡＭ３０への
プログラムの転送処理完了を待って、またはその転送処
理と並行して、下位ＣＰＵ２１は、共有ＲＡＭ３０に転
送されてきた下位ユニット用システムプログラムを順
次、ＲＡＭ２２へ転送し始める。

【００２０】そして、ＲＡＭ２２への転送が終了する
と、下位ＣＰＵ２１は、ＲＡＭ２２から転送された下位
ユニット用システムプログラムを読込んで実行し、下位
ユニット２０の機能を発揮する。このようにして、本発
明の制御装置は、下位ユニット側のＲＯＭを削減しなが
らも、上位ユニット側のＲＯＭや共有ＲＡＭを有効活用
し、従来の制御装置と何ら機能的に劣ることなく、コス
ト削減や基板の実装面積の減少または制御装置の小型化
を図ることに成功した。

【００２１】なお、上述の説明では、下位ユニット用シ
ステムプログラムのＲＡＭ２２への転送終了後に下位Ｃ
ＰＵ２１がそのプログラムを実行する場合を想定して説
明したが、その転送途中や、実行途中に、上位ＣＰＵが
別の下位ユニット用システムプログラムを転送し直し
て、下位ＣＰＵの動作を変更することも可能である。ま
た、下位ユニットが複数あり、各下位ＣＰＵが同じプロ
グラムで動作する場合は、プログラム共用化して（つま
り、上位ＲＯＭに格納するプログラムを一つに集約し
て）、同じプログラムを上位ＲＯＭから各下位ＲＡＭや
各共有ＲＡＭに転送するようにしても良い。

【００２２】次に、本発明の実施形態である工作機械の
ＮＣ装置１００を図３に示す。なお、図３では、本発明
に係わる制御基板の要部を中心に示した。このＮＣ装置
１００は、図１に示した制御装置と同様に、上位ＣＰＵ
１１１、（上位）ＲＡＭ１１２およびフラッシュメモリ
からなる上位ＲＯＭ１１３で上位ユニットが構成され
る。上位ＲＯＭ１１３に格納されているプログラムの内
容等は、図２に示したものと基本的に同様である。

【００２３】また、上位ＣＰＵ１１１は、インターフェ
ース（Ｉ／Ｆ）１１４を介して、コネクタ１１５に接続
された外部機器と通信可能であると共に、コネクタ１６
５に接続されたＰＬＣ（プログラマブルロジックコント
ローラ）を制御するＰＬＣ制御部１６０とも入出力可能
である。一方、下位ユニットとして、サーボ制御部を例
示した。このサーボ制御部は、第１サーボを制御する第
１サーボアンプ部（第１下位ユニット）と第２サーボを
制御する第２サーボアンプ部（第２下位ユニット）とか
らなる。

【００２４】第１サーボアンプ部は、下位ＣＰＵ１２１
と、第１サーボ用インターフェース（Ｉ／Ｆ）１２４
と、ＲＡＭ１２２とで構成され、コネクタ１２５を介し
て第１サーボに接続される。そして、上位ユニットとの
間には共有ＲＡＭ１３０が設けられている。

【００２５】第２サーボアンプ部は、下位ＣＰＵ１４１
と、第２サーボ用インターフェース（Ｉ／Ｆ）１４４と
で構成され、コネクタ１４５を介して第２サーボに接続
される。そして、上位ユニットとの間には共有ＲＡＭ１
５０が設けられている。従って、このＮＣ装置１００で
は、上位ユニット一つに対して下位ユニットが二つある
場合に相当する。そして、上位ＲＯＭ１１３には、上位
ユニット用プログラムと共に、第１サーボアンプ部と第
２サーボアンプ部との機能実現に必要なそれぞれの下位
ユニット用システムプログラムと、その下位ユニット用
転送プログラムとが格納されている。

【００２６】ところで、図３に示したＮＣ装置１００の
場合、第１サーボアンプ部にはＲＡＭ１２２を設けたの
に対して、第２サーボアンプ部には専用の下位ＲＡＭを
設けずに、共有ＲＡＭ１５０を兼用させることとした。
従って、本発明でいう「下位ＲＡＭ」は、「共有ＲＡ
Ｍ」に含めて考えることもできるものである。つまり、
本発明でいう下位ＲＡＭは必ずしも独立した存在である
必要はない。

【００２７】また、図３に示した波線矢印は、プログラ
ム転送の流れを示したものである。つまり、上位ＲＯＭ
１１３には、基板への実装前または実装後に、ＲＯＭラ
イターにより必要なデータ（プログラム）が書込まれ
る。そして、その書込まれたプログラムの内で、下位Ｃ
ＰＵ１２１または下位ＣＰＵ１４１で実行されるプログ
ラムは、それぞれ共有ＲＡＭ１３０または共有ＲＡＭ１
５０に転送される。

【００２８】図３では、本発明に係る要部のみを示した
が、実際のＮＣ装置を構成する制御基板には多数のチッ
プやユニットが集積して組込まれている。そのため、従
来の制御基板では、高機能化に伴ってさらにチップ等を
増加させることは困難であったが、本発明によれば、Ｒ
ＯＭを削減できる分、他のチップやユニットの搭載が可
能となり、制御装置の大型化を回避しつつ、制御装置の
さらなる高機能化を達成し得る。

【００２９】

【発明の効果】本発明の制御装置によれば、ユニット数
が増加しても下位ユニットのＲＯＭを削減できるため、
ＲＯＭへのプログラムの書込み工数の低減、書込み時間
の削減、デバイスコストの低減、チップの実装工数の低
減または機種ＲＯＭの管理工数の低減等に伴うコストダ
ウンや、実装面積の低減等に伴う制御装置の小型化等を
図れる。

【図面の簡単な説明】

【図１】本発明に係る制御装置を概念的に示した模式図
である。

【図２】本発明に係る制御装置に用いられた上位ＲＯＭ
に格納されたプログラムを階層的に示した説明図であ
る。

【図３】本発明の実施形態に係るＮＣ装置の制御基板の
要部を示した図である。

【図４】従来の制御装置を概念的に示した模式図であ
る。

【符号の説明】

１１、１１１ 上位ＣＰＵ １３、１１３ （上位）ＲＯＭ １２、１１２ （上位）ＲＡＭ ２１、１２１、１４１ 下位ＣＰＵ ２２、１２２ （下位）ＲＡＭ ３０、１３０、１５０ 共有ＲＡＭ １００ ＮＣ装置（制御装置）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B076 BA03 BB02 BB04 BB06 BB12 5H215 BB01 CC09 CX04 GG04 HH01 KK04 5H269 AB01 BB01 KK01 KK03 QB01

Claims (4)

【特許請求の範囲】
1. 【請求項１】上位ＣＰＵと該上位ＣＰＵによるデータの
   読み書き可能な上位ＲＡＭと該上位ＣＰＵによるデータ
   の読込み可能な上位ＲＯＭとからなる上位ユニットと、 下位ＣＰＵと該下位ＣＰＵによるデータの読み書き可能
   な下位ＲＡＭとからなり該下位ＣＰＵ専用のＲＯＭが設
   けられていない下位ユニットと、 該上位ユニットと該下位ユニットとの間に設けられ該上
   位ＣＰＵと該下位ＣＰＵとによるデータの読み書き可能
   な共有ＲＡＭと、 該共有ＲＡＭに格納されているプログラムを該下位ＲＡ
   Ｍに転送する下位ユニット用転送プログラムを少なくと
   も含む該下位ＣＰＵが実行可能な下位ユニット用プログ
   ラムを該上位ＲＯＭから該共有ＲＡＭに転送する転送手
   段と、 該下位ＣＰＵの起動を制御する起動制御手段と、 を備えることを特徴とする制御装置。
2. 【請求項２】前記転送手段は、前記上位ＣＰＵにより実
   行される上位転送プログラムである請求項１記載の制御
   装置。
3. 【請求項３】前記上位ＲＯＭには複数の下位ユニット用
   システムプログラムが格納されており、 前記上位転送プログラムには、前記上位ユニットの動作
   モードに応じて選択される該下位ユニット用システムプ
   ログラムを転送するプログラムが含まれる請求項２に記
   載の制御装置。
4. 【請求項４】前記起動制御手段は、前記上位ＣＰＵが前
   記下位ＣＰＵに出力するリセット解除信号である請求項
   １記載の制御装置。