JPS58211232A - マイクロコンピユ−タ出力回路 - Google Patents
マイクロコンピユ−タ出力回路Info
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- JPS58211232A JPS58211232A JP57095515A JP9551582A JPS58211232A JP S58211232 A JPS58211232 A JP S58211232A JP 57095515 A JP57095515 A JP 57095515A JP 9551582 A JP9551582 A JP 9551582A JP S58211232 A JPS58211232 A JP S58211232A
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- Japan
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- output
- address
- ram
- memory
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピータ出力回路に関する。
従来、マイクロプロセッサを用いたマイクロコンピュー
タではデータの転送を行う入出力装置(工10装置)を
指定する場合、I7’O装置に専用の入出力装置番号(
I10アドレス)を設定し、メモリ参照命令とは別の入
出力命令によ)I10装置を指定するセパレート・アド
レス又はI10マツブトI10方式と、■10装置のア
ドレスをメモリ・アドレス空間の中に割当て、メモリ参
照命令を用いてI10装置の接続される入出力ポートを
指定するメモリマツブトI10方式とが用いられている
。いずれの場合でもI10アドレスはメモリのアドレス
とは区別され、各別々のアドレスに設定されていて、通
常メモリ及びI10装置に対して同時に読出しと入力ま
たは書込みと出力を行うことはない現在マイクロコンピ
ータは種々の分野で制御・監視を含6様々な目的に使用
され、マイクロコンピータの出力で制御されたある早象
が次のコンピュータ制御プロセスの入力として利用され
、そのため、マイクロコンピュータの中で、出力装置に
出力したデータを別のプログラムで参照して使用する場
合がしばしば発生する。
タではデータの転送を行う入出力装置(工10装置)を
指定する場合、I7’O装置に専用の入出力装置番号(
I10アドレス)を設定し、メモリ参照命令とは別の入
出力命令によ)I10装置を指定するセパレート・アド
レス又はI10マツブトI10方式と、■10装置のア
ドレスをメモリ・アドレス空間の中に割当て、メモリ参
照命令を用いてI10装置の接続される入出力ポートを
指定するメモリマツブトI10方式とが用いられている
。いずれの場合でもI10アドレスはメモリのアドレス
とは区別され、各別々のアドレスに設定されていて、通
常メモリ及びI10装置に対して同時に読出しと入力ま
たは書込みと出力を行うことはない現在マイクロコンピ
ータは種々の分野で制御・監視を含6様々な目的に使用
され、マイクロコンピータの出力で制御されたある早象
が次のコンピュータ制御プロセスの入力として利用され
、そのため、マイクロコンピュータの中で、出力装置に
出力したデータを別のプログラムで参照して使用する場
合がしばしば発生する。
このような場合、出力装置に転送したデータをメモリに
も記憶させておく必要があシ、従来は、いったん出力命
令によって出力装置に出力した後、直ちに別のメモリス
トア命令によってメモリに書込むか、又は逆にメモリス
トア命令でメモリに記憶させた後、直ちに別の出力命令
で出力装置にデータを転送すると言う二段階のステップ
で処理されている。このため、プログラムが複雑となる
外、出力データとメモリとの間に時間的な差力、:あっ
て両者の一致しない時間が数、シ、これが問題となる場
合がある。すなわち、出力データを参照する後者のプロ
グラムを割込みによって処理する場合、又はメモリを共
用する別のCPUによシマルチプロセッサ方式で処理す
る場合に、上述のメモリと出力データの一致しない時間
帯にたまたま割込み又はメモリ読出しが行われると、出
力データと異る情報をメモリを通して参照する危険があ
る。この様な現象によるバグは毎度必ず発生するもので
はなく再現性に乏しいためその原因の発見は非常に難し
い。この危険を回避するためデータ出力とメモリ書込み
の間に割込みを禁止するようにプログラムを構成する方
法もあるが、プログラムを更に複雑にする欠点がある。
も記憶させておく必要があシ、従来は、いったん出力命
令によって出力装置に出力した後、直ちに別のメモリス
トア命令によってメモリに書込むか、又は逆にメモリス
トア命令でメモリに記憶させた後、直ちに別の出力命令
で出力装置にデータを転送すると言う二段階のステップ
で処理されている。このため、プログラムが複雑となる
外、出力データとメモリとの間に時間的な差力、:あっ
て両者の一致しない時間が数、シ、これが問題となる場
合がある。すなわち、出力データを参照する後者のプロ
グラムを割込みによって処理する場合、又はメモリを共
用する別のCPUによシマルチプロセッサ方式で処理す
る場合に、上述のメモリと出力データの一致しない時間
帯にたまたま割込み又はメモリ読出しが行われると、出
力データと異る情報をメモリを通して参照する危険があ
る。この様な現象によるバグは毎度必ず発生するもので
はなく再現性に乏しいためその原因の発見は非常に難し
い。この危険を回避するためデータ出力とメモリ書込み
の間に割込みを禁止するようにプログラムを構成する方
法もあるが、プログラムを更に複雑にする欠点がある。
本発明の目的は、データ出力とメモリ書込みを一命令に
よって同時に実行することにより上述の欠点を除くこと
のできるマイクロコンピュータ出力回路を提供すること
である。
よって同時に実行することにより上述の欠点を除くこと
のできるマイクロコンピュータ出力回路を提供すること
である。
本発明のマイクロコンピュータ出力回路は、マイクロプ
ロセッサの処理結果を出力装置に供給する出力ボートの
アドレスを共通のデータバスに接続された読出し書込み
可能なメモリ内のメモリアドレスと同じに設定し、前記
メモリアドレスに対する書込み命令によって前記マイク
ロプロセッサの処理結果を前記メモリアドレスに書込む
と同時に前記出力装置に出力するようにして構成される
。
ロセッサの処理結果を出力装置に供給する出力ボートの
アドレスを共通のデータバスに接続された読出し書込み
可能なメモリ内のメモリアドレスと同じに設定し、前記
メモリアドレスに対する書込み命令によって前記マイク
ロプロセッサの処理結果を前記メモリアドレスに書込む
と同時に前記出力装置に出力するようにして構成される
。
次に本発明について図面を参照して詳細に説明する。第
1図は本発明によるマイクロコンピータ出力回路の一実
施例を説明するブロック図である。図において1はマイ
クロプロセ サからなる中央処理装置(cpu) 、2
は読出し書込み可能な記憶回路(RAM) 、3はデー
タを転送する出力装置、4はcpul と出力装置3
との接続制御や信号形式およびレベルの変換を行う出力
インターフェース回路で共通のデータバス5を介して接
続されている。6はアドレスバス7に接続されメモリチ
ップの選択を行うR,AMデコーダ、8は出力アドレス
信号を解読する出力デコーダ、9はCPUからの読出し
及び書込み命令を伝える制御線である。出力装M、3を
接続する出力ボート4/のアドレスは共通のデータバス
5に接続された几AM2内の一つのメモリアドレスと同
じに設定されておシ、このメモリアドレスに対するアド
レス指令信号の上位ピントはRAMデコーダ6によシ解
読されてチップセレクト信号10を発生し、下位ビット
信号11と共にRAM2及び出力デコーダ8に供給され
、制御線9を経て伝えられる賓込み命令によってデータ
バス5からRAM2に書込むと同時に出力インタ−7エ
ース回路4を作動させて出力装置3にデータを出力する
ように構成されている。。
1図は本発明によるマイクロコンピータ出力回路の一実
施例を説明するブロック図である。図において1はマイ
クロプロセ サからなる中央処理装置(cpu) 、2
は読出し書込み可能な記憶回路(RAM) 、3はデー
タを転送する出力装置、4はcpul と出力装置3
との接続制御や信号形式およびレベルの変換を行う出力
インターフェース回路で共通のデータバス5を介して接
続されている。6はアドレスバス7に接続されメモリチ
ップの選択を行うR,AMデコーダ、8は出力アドレス
信号を解読する出力デコーダ、9はCPUからの読出し
及び書込み命令を伝える制御線である。出力装M、3を
接続する出力ボート4/のアドレスは共通のデータバス
5に接続された几AM2内の一つのメモリアドレスと同
じに設定されておシ、このメモリアドレスに対するアド
レス指令信号の上位ピントはRAMデコーダ6によシ解
読されてチップセレクト信号10を発生し、下位ビット
信号11と共にRAM2及び出力デコーダ8に供給され
、制御線9を経て伝えられる賓込み命令によってデータ
バス5からRAM2に書込むと同時に出力インタ−7エ
ース回路4を作動させて出力装置3にデータを出力する
ように構成されている。。
一方、読出し命令の場合には出力インタ−7エース回路
4は単方向性回路であって作動せず、バスに対して何ら
悪影響を与えることな(RAM2に記憶されたデータを
読出すことができるなお、12.12’は図示されてい
ない2以外のRAMチップに対するチップセレクト信号
線および分岐アドレスバスである。
4は単方向性回路であって作動せず、バスに対して何ら
悪影響を与えることな(RAM2に記憶されたデータを
読出すことができるなお、12.12’は図示されてい
ない2以外のRAMチップに対するチップセレクト信号
線および分岐アドレスバスである。
上述の実施例の回路において、出力インターフェース回
路4は単なるラッチ回路でもよく、直並列データ変換を
含む時系列データ出力の回路でも差支えない。又、RA
Mデコーダ6はメモリチップの集積度と必要なメモリ容
量によっては無くてもよく、出力デコーダ8はアドレス
バスの全ビットを入力としてもよく、出力インターフェ
ース回路の一部として構成されていても差支えない。
路4は単なるラッチ回路でもよく、直並列データ変換を
含む時系列データ出力の回路でも差支えない。又、RA
Mデコーダ6はメモリチップの集積度と必要なメモリ容
量によっては無くてもよく、出力デコーダ8はアドレス
バスの全ビットを入力としてもよく、出力インターフェ
ース回路の一部として構成されていても差支えない。
以上詳細に説明したように1本発明のマイクロコンピュ
ータ出力回路によれば、出力ポートのアドレスヲFl、
A M内のメモリアドレスと同一に設定することによ
シ、出力とメモリ書込みが同時に行え、プログラムが簡
単にな9割込み等によシ出力データとメモリ参照データ
が不一致となる危険を除去できる効果がある。
ータ出力回路によれば、出力ポートのアドレスヲFl、
A M内のメモリアドレスと同一に設定することによ
シ、出力とメモリ書込みが同時に行え、プログラムが簡
単にな9割込み等によシ出力データとメモリ参照データ
が不一致となる危険を除去できる効果がある。
第1図は本発明の一実施例を説明するブロック図である
。 1・・・・CPU 、2・・・・・・RAM 、3・・
・・・・出力装置。 4・・・・・・出力インター7エース回路、4′・・・
・・・出力ボート、5・・・・・・データバス、6・・
・・・・PAMデコーダ、7・・・・・・アドレスバス
、8・・・・・・出カーフ’コーダー、9・・・・・・
制御線、10・・・・・・チップセレクト信号。 代理人 弁護士 内 原 晋(4 \ニー $ 1 ’7 (
。 1・・・・CPU 、2・・・・・・RAM 、3・・
・・・・出力装置。 4・・・・・・出力インター7エース回路、4′・・・
・・・出力ボート、5・・・・・・データバス、6・・
・・・・PAMデコーダ、7・・・・・・アドレスバス
、8・・・・・・出カーフ’コーダー、9・・・・・・
制御線、10・・・・・・チップセレクト信号。 代理人 弁護士 内 原 晋(4 \ニー $ 1 ’7 (
Claims (1)
- マイクロコンピュータの出力回路において、マイクロプ
ロセッサの処理結果を出力装置に供給する出力ボートの
アドレスを共通のデータバスに接続された読出し書込み
可能なメモリ内のメモリアドレスと同じに設定し、前記
メモリアドレスに対する書込み命令によって前記マイク
ロプロセッサの処理結果を前記メモリアドレスに書込む
と同時に前記出力装置に出力するよう構成されたことを
特徴とするマイクロコンピュータ出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57095515A JPS58211232A (ja) | 1982-06-02 | 1982-06-02 | マイクロコンピユ−タ出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57095515A JPS58211232A (ja) | 1982-06-02 | 1982-06-02 | マイクロコンピユ−タ出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58211232A true JPS58211232A (ja) | 1983-12-08 |
Family
ID=14139701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57095515A Pending JPS58211232A (ja) | 1982-06-02 | 1982-06-02 | マイクロコンピユ−タ出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58211232A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61156356A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | マイクロコンピユ−タ |
JPS61249153A (ja) * | 1985-04-26 | 1986-11-06 | Yokogawa Medical Syst Ltd | デ−タ処理装置 |
JPS6417144A (en) * | 1987-07-11 | 1989-01-20 | Rohm Co Ltd | Microcomputer |
JPS6417147A (en) * | 1987-07-11 | 1989-01-20 | Rohm Co Ltd | Microcomputer |
JPS6417145A (en) * | 1987-07-11 | 1989-01-20 | Rohm Co Ltd | Microcomputer |
JPH01106147A (ja) * | 1987-10-20 | 1989-04-24 | Fujitsu Ltd | 外部装置制御信号のメモリアクセス方式 |
JPH02268355A (ja) * | 1989-04-10 | 1990-11-02 | Fujitsu Ltd | 制御信号の出力方式 |
-
1982
- 1982-06-02 JP JP57095515A patent/JPS58211232A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61156356A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | マイクロコンピユ−タ |
JPS61249153A (ja) * | 1985-04-26 | 1986-11-06 | Yokogawa Medical Syst Ltd | デ−タ処理装置 |
JPS6417144A (en) * | 1987-07-11 | 1989-01-20 | Rohm Co Ltd | Microcomputer |
JPS6417147A (en) * | 1987-07-11 | 1989-01-20 | Rohm Co Ltd | Microcomputer |
JPS6417145A (en) * | 1987-07-11 | 1989-01-20 | Rohm Co Ltd | Microcomputer |
JPH0575138B2 (ja) * | 1987-07-11 | 1993-10-19 | Rohm Kk | |
JPH01106147A (ja) * | 1987-10-20 | 1989-04-24 | Fujitsu Ltd | 外部装置制御信号のメモリアクセス方式 |
JPH02268355A (ja) * | 1989-04-10 | 1990-11-02 | Fujitsu Ltd | 制御信号の出力方式 |
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