JPS6152762A - バスコントロ−ル・ゲ−トアレイ - Google Patents

バスコントロ−ル・ゲ−トアレイ

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Publication number
JPS6152762A
JPS6152762A JP17343284A JP17343284A JPS6152762A JP S6152762 A JPS6152762 A JP S6152762A JP 17343284 A JP17343284 A JP 17343284A JP 17343284 A JP17343284 A JP 17343284A JP S6152762 A JPS6152762 A JP S6152762A
Authority
JP
Japan
Prior art keywords
memory
gate array
control gate
bus
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17343284A
Other languages
English (en)
Inventor
Shigemi Arima
有馬 茂美
Etsuo Iijima
飯島 悦雄
Takashi Nakada
隆 中田
Hideo Katayama
片山 秀士
Kazuhiro Miyashita
和博 宮下
Yoshihiko Wadano
和田野 嘉彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NIPPON DATA GENERAL KK
Original Assignee
NIPPON DATA GENERAL KK
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Filing date
Publication date
Application filed by NIPPON DATA GENERAL KK filed Critical NIPPON DATA GENERAL KK
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Priority to EP85107331A priority patent/EP0172342A3/en
Priority to CA000483946A priority patent/CA1252575A/en
Priority to AU43637/85A priority patent/AU559058B2/en
Publication of JPS6152762A publication Critical patent/JPS6152762A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615Address space extension
    • G06F12/063Address space extension for I/O modules, e.g. memory mapped I/O

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、情報処理システムにおけるバスコントロー
ルゲートアレイに関する。
〔従来技術とその問題点〕
一般に、情報処理システムでは共通のバスに複数の入出
力装置(以下I10デバイスと呼ぶ)が接続されている
。このような複数のI10デバイスの中から特定のI1
0デバイスを選択するためには、固有のI10デバイス
アドレスを各I10デバイスに割当て、中央処理装置(
以下CPUと呼ぶ)は/3+望のI10デバイスと連絡
し/こい場合はそのI10テパ・イスアドレスを指定す
ることにより、そのI10デバイスとの連絡を取ってい
る。この’bU 冶、CP Uから出力されたI10デ
バイスアドレスはコモンバスを升して各I10テバイス
に送られる。各I10デバイスは各々デコード回路を有
しておシ、供給されたI10デバイスアドレスから自己
のI10デバイスアドレスであるかどうかを知る。さら
に複kiのメモリバンクから成るメモリシステムをイ1
するん合、そのメモリバンクアドレスのデコードはメモ
リシステム側で行っていた。
しかしこのように構成された従来のシステムではI10
アドレスの全ビットを各I10デバイスに接続しなけれ
ばならない。又各I10デバイスアドレスi1.前記ア
ドレスバスを介して供給されたI10デバイスアドレス
と自己固有のI10デバイスアドレスをデコードするだ
めのデコード回路を必要とする。更には自己固有のアド
レスを作り出すためにジャンパ線をはわせる盛装がある
。従って、構成が非常に複雑となυ、コストも高くつく
という欠点があった。
この発明の目的れ、簡単な杯−成で、I10デバイノ、
アドレスの謀別を行うことのできるバスコントロールゲ
ートアレイを提供することである。
この発明の他の目的は、fi’rr単な構成で、メモリ
バンクアドレスの識別を行うことのできるバスコントロ
ールゲートアレイを提供することである。
以下この発明の一実1齢例につき詳頗1に説明する。第
1図d、この発明が適用されるハンドベルトコンピュー
タの全体の概略ブロック図である。
第1図においてアドレスバス1、データバス3およびコ
ントロールバス5には例え目:米国インテル社16ビツ
トcPU808Bで格成し得る中央処理装置(CPU)
9、データの高速転送を行うダイレクトメモリアクセス
コントローラ13、メインメモリ15、制御プログラム
を格納するリードオンリメモリ(ROM)’76、キー
ボードユニット17を制御するキーボードコントローラ
19、マイクロフロッピーディスク21を制御するフロ
ッピーディスクコントローラ23、モf ム31t i
li制御t ルコミュニケーションコントローラ33お
よびディスプレイユニット35を制御するディスプレイ
コントローラ37が接続されている。これらのバス1,
3.5はバスコントロールゲートアレイ7により制御さ
れる。
相記バスコントロールゲートアレイ7dCPU9からア
ドレスバス1を介して供給されたI10デバイスアドレ
スをデコードして、各8 I / Oデバイスセレクト
信号を出力する。これらの工10デバイスセレクト信号
にはキーボードコントローラ19をセレクトするUKE
Y信号、フロッピーディスクコントローラ23をセレク
トすルUFDCイ昌号、コミュニケーンヨンコントロー
ラ33をセレクトするUCOM信号、液晶表示装置コン
トローラ(LCDC) 37をセレクトするULCO、
ULCIイb刊、リードオンリメモリ(ROM)をセレ
クトするUROM信月、タインメモリ15をセレクトす
るURMO乃至URM、? (言分、DMAコントロー
ラ13をセレクト・するUDMA信号が含1れる。
第2図は第1図に示したバスコントロールグー−ドアレ
イ7の詳細ブロック図である。このパスコントロールケ
°−ドアレイ7は、図示しない発振器からの基本周波信
号を分周するシステムクロック分周器39と、システム
データバス3上の各デバイスからのデータの受信完了又
はデータの送(gの準備が完了したことを示す信号、シ
ステムデータバス3上の各デバイスからのデ    1
−タの受信が完了していない、又はデータの送信の準備
が完了していないことを示す信号、CPU9へのリセッ
ト信号、後述するコマンドおよびコントロール信号ジェ
ネレータ45からのコマンドを1クロック分遅らす待ち
信号等を発生するウェイトアンドリセットジェネレータ
41、CPU、9とDMAC1、?との間でバスの争奪
が起った場合、いずれにバスの取得権を与えるかを決定
するバスアービトレータ43、CPU9からのステータ
スを判定し、その判定結果に基づきコマンドコントロー
ル信号を発生するコマンドアンドコントロールシフナル
ジェネレータ45、DMAC13がメインメモリ15を
アドレスする際のアドレスピットの上位ピラトラ保持す
るレジスタ49、CPU9とメインメモリ15、又はI
10デバイス間のデータの流れを制御するRAMバッフ
ァコントローラ51を有している。前記コマンド&コン
トロールシグナルジェイ・レータ45は図示しないコマ
ンドデコーダと信号発生回路を有し、CPUからのステ
ータス、例えば割込み受付け、リードI10ボート、ラ
イトI10ボート、ホールド・命令のフェッチ・リード
メモリ、ライトメモリ、受動状態等のステータスをデコ
ードし、デコードされたステータスをもとにコマンドお
よびコントロール信号を出力する。又DMA用上位アド
レスレジスタ49は、DMAC13がバスの制御権を取
った場合、上位アドレスA19乃至八16(この実施例
ではアドレスバスは20ビツトて構成されている)を出
力する。
これらの各回路は、従来のバスコントロールゲートアレ
イも有しておシ、この発ツ]に直接関係しないので、そ
の詳細な説明を省略する。
この発明のb徴は、前記バスコントローシダーl−アレ
イ7の中に、工10デバイスアドレスデコーダ47を有
したことである。このI10デバイスアドレスデコーダ
47は第3図に示すようにCPU9から供給された10
ビツトのアドレス(A(7乃至A9)をデコードし、い
ずれかのIloを選択するI10デバイスセレク)0号
UKEY 、 UFPC、UCOM 、 ULCO、U
LCJ  。
UDMAのいずれかを選択出する。このI10デバイス
アドレスデコーダ47を含めて、この発明のバスコント
ロールゲートアレイは高集積度半導体素子により1チッ
プで構成されている。
第4図は第3図に示したI10デバイスアドレスデコー
ダ47の詳細回路図である。なお図では、図面を簡単に
するために、UDMA (:i号、UKEY信号および
UFDC信号をデコードする部分についてのみ示してい
るが、他の信号UCOM。
も同様に$1°・V成されている。この実施例では、D
MAC13にはMOIF(hex)’のI10デバイス
アドレスが、キーボードコントローラ19には’ 07
 F (hex ) ’のI10デバイスアドレスが、
さらにFDC2Jには@3F7(hex)’のI10デ
バイスアドレスが割当てられている。他のI10デバイ
スにもそれぞれ固有のI10デバイスアドレスが付され
ているが、説明の簡単のため説明を省略する。AND回
路53はCPU9から供給されたI10デバイスアドレ
ス(A(7乃至A9)を入力し、” OI F (he
x)  ’のI10デバイスアドレスが供給されたとき
のみUDMA信号を出力する。
同様にAND回路55は、” 07F(hex)’のI
10デバイスアドレスが供給されたときのみUKEY 
(g号を出力する。さらにAND回路57は” 3F7
(hex)’のI10デバイスアドレスが供給されたと
きのみUPDC(8号を出力する。
第5図はこの発明の他の実施例を示す。なお第2図と同
一部には同符号を付してその説明を省略する。この実施
例では、バスコントロールゲートアレイ61は、I10
デバイスアドレスデコーダ47の他に更にメモリアドレ
スデコーダ63を有している。このメモリアドレスデコ
ーダ63は第6図に示すように、アドレスバス1を介し
て供給された上位6ビツトのアドレスを供給され、メモ
リバンクセレクト信号URMO。
URMJ  、URM2 、URM、?  、ROMセ
レクト信号UROMおよびLCDモジュール35への表
示用メモリ(URAM )(メインメモリ15内に作ら
れ   する)セレクトa号VR(7,VRZを選択出
力する。
第7図は、メモリアドレスデコーダ63の詳細回路図で
ある。このメモリアドレスデコーダ63は2j’S 4
図に示したI10デバイスアドレスデコーダ47同様A
NDゲート65,67、.69゜71.73とインバー
タで構成されている。この実施し11では、CPU9か
ら供給されたアドレスの上位6ビツトが* 03 (h
ex)′のとき、AND回路65はON目のメモリバン
クをセレクトするメモリバンクセレクト信号URM(7
を出力する。
同様にAND回路67は供給されたアドレスの上位6ビ
ツトが07(hex)’のときメモリバンク1をセレク
トするメモリバンクセレクト信号URMJを、’AND
回路69は供給されたアドレスの上位6ピ、トが’QF
(hex)’のときメモリバンク2をセレクトするメモ
リバンクセレクト信号UTI M 2を、AND回路7
1は供給されたアドレスの上位6ビツトが’IF(he
x)”のときメモリバンク3をセレクトするメモリバン
クセレクト信号URM3を、およびAND回路73は供
給されたアドレスの上位6ビツトが3F(hex)’の
ときVRAMセレク)(3号V R1を選択出力する。
このような構成とすることにより、第8図に示すように
、各メモリパンク15.乃至15.はチップセレクタO
乃至3のみを有すれば良く、ハードウェア構成が簡単と
なる。
【図面の簡単な説明】
第1図はこの発明のバスコントロールゲートアレイが適
用されるハンドベルトコンピュータの全体概略ブロック
図; 第2図は第1図に示したバスコントロールゲートアレイ
の詳細ブロック図; 第3図は第2図に示したI10デバイスアドレスデコー
ダの入力側と出力側を示す図;棺4図は第3図に示した
I10デバイスアドレスデコーダの詳細回路図、; 第5図はこの発明の他の実施例を示すバスコントロール
ゲートアレイの詳廁ブロック図;第6図は第5図に示し
たメモリアドレスデコーダの入力側と出力側を示す図; 第7図は第6図に示したメモリアドレスデコーダの詳細
回路図;および 第8図は各メモリバンクに内蔵されるチップセレクタと
各バンクをセレクトするメモリバンクセレクタが外利け
される様子ケ示す図である。 1・・・アドレスバス、3…データバス、5・・・コン
トロールバス、7・・・バスコントロール+”−)アレ
イ、9・・・中央処理装置i6.13・・・ダイレクト
メモリアクセス(DMA)コントローラ、15・・・メ
インメモリ、16・・・リードオンリメモリ(ROM)
、17・・・キーボードユニット、19・・・キーボー
ドコントローラ、2ノ・・・マイクロフロッピーディス
ク、23・・・マイクロフロッピーディスクコントロー
ラ、33・・・コミュニケーションコントローラ、35
・・・ティスプレィユニット、37・・・ディスプレイ
コントローラ、39・・・システムクロック分周器、4
1・・・ウェイトアンドリセットジェネレータ、43・
・・バスアービトレータ、45・・・コマンドおよびコ
ントロール信号ジェネレータ、47・・・l10fバイ
スアドレスデコーダ、49・・・DMA用上位アドレヌ
レジスタ、5ノ・−RAMバッファコントロール回路、
61・・・バーコントロールゲートアレイ、63・・・
メモリアドレスデコーダ、65〜73・・・AND回路
。 出L:゛」人代理人  弁理士 全;i 江 武 彦ト 第3回 第1.図 ム7 第6図 第7図 1 ・1仰にの表示 粕Nii昭59−173432号 2 発明の名称 パスコントロール・ケートアレイ 3h17正をするr ’l−件との関係  才41・・1出ル(1人データe
ジェネラル・コーポレーション・1代理)、

Claims (7)

    【特許請求の範囲】
  1. (1)共通バスと、前記共通バスに接続され、それぞれ
    異る入出力装置アドレスが割当てられた複数の入出力装
    置と、前記共通バスをコントロールするバスコントロー
    ルゲートアレイと、前記共通バスに接続され、前記複数
    の入出力装置および前記バスコントロールゲートアレイ
    を制御する中央処理装置とを有した情報処理システムに
    おいて、前記バスコントロールゲートアレイは、前記中
    央処理装置に供給された入出力装置アドレスをデコード
    し、前記複数の入出力装置のいずれかを選択する入出力
    装置選択信号を出力する手段を有したことを特徴とする
    バスコントロールゲートアレイ。
  2. (2)前記入出装置選択信号出力手段は複数の論理ゲー
    トで構成され、かつ前記バスコントロールゲートアレイ
    が高集積度半導体素子により1チップで構成されたこと
    を特徴とする特許請求の範囲第1項記載のバスコントロ
    ールゲートアレイ。
  3. (3)共通バスと、前記共通バスに接続され、それぞれ
    異る入出力装置アドレスが割当てられた複数の入出力装
    置と、前記共通バスをコントロールするバスコントロー
    ルゲートアレイと、複数のメモリバンクから成るメモリ
    ユニットと、前記共通バスに接続され、前記複数の入出
    力装置、前記メモリユニットおよび前記バスコントロー
    ルゲートアレイを制御する中央処理装置とを有した情報
    処理システムにおいて、前記バスコントロールゲートア
    レイは前記中央処理装置から供給された入出力装置アド
    レスをデコードし、前記複数の入出力装置のいずれかを
    選択する入出力選択信号を出力する手段と;および前記
    中央処理装置から供給されたメモリアドレスをデコード
    し、前記メモリバンクのいずれかを選択するメモリ選択
    信号を出力する手段を有したことを特徴とする高集積度
    半導体素子により1チップ化されたバスコントロールゲ
    ートアレイ。
  4. (4)前記メモリユニットは、複数のメモリバンクで構
    成されたランダムアクセスメモリとリードオンリメモリ
    で構成され、前記メモリ選択信号出力手段は、前記メモ
    リバンクのいずれかを選択するメモリ選択信号に加えて
    前記リードオンリメモリ(ROM)を選択するROM選
    択信号を出力することを特徴とする特許請求の範囲第3
    項記載のバスコントロールゲートアレイ。
  5. (5)前記メモリ選択信号出力手段は、複数の論理ゲー
    トで構成され、かつ前記バスコントロールゲートアレイ
    が高集積度半導体素子により1チップで構成されたこと
    を特徴とする特許請求の範囲第3項又は第4項記載のバ
    スコントロールゲートアレイ。
  6. (6)共通バスと; 前記共通バスを制御するバスコントローラと;メモリユ
    ニットと; 前記バスコントローラおよび前記メモリユニットを制御
    する中央処理装置とを有した情報処理システムにおいて
    、前記メモリユニットが複数のメモリバンクで構成され
    、各メモリバンクは複数のメモリチップで構成され前記
    各メモリバンクは前記複数のメモリチップのいずれかを
    選択するチップセレクタを有し、前記メモリバンクのい
    ずれかを選択するメモリバンク選択信号を出力するメモ
    リバンク選択手段を前記バスコントローラ内に設けたこ
    とを特徴とするメモリアドレッシングシステム。
  7. (7)各バンクが複数のメモリチップで構成され、前記
    各メモリチップを選択するチップセレクタを有した複数
    のメモリバンクから成り、各メモリバンクのセレクショ
    ンを外部から供給されるセレクト信号によりセレクトさ
    れるメモリシステム。
JP17343284A 1984-08-22 1984-08-22 バスコントロ−ル・ゲ−トアレイ Pending JPS6152762A (ja)

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Application Number Priority Date Filing Date Title
JP17343284A JPS6152762A (ja) 1984-08-22 1984-08-22 バスコントロ−ル・ゲ−トアレイ
EP85107331A EP0172342A3 (en) 1984-08-22 1985-06-13 Bus control gate array
CA000483946A CA1252575A (en) 1984-08-22 1985-06-13 Bus control gate array
AU43637/85A AU559058B2 (en) 1984-08-22 1985-06-13 Bus control gate array

Applications Claiming Priority (1)

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JP17343284A JPS6152762A (ja) 1984-08-22 1984-08-22 バスコントロ−ル・ゲ−トアレイ

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ID=15960345

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JP17343284A Pending JPS6152762A (ja) 1984-08-22 1984-08-22 バスコントロ−ル・ゲ−トアレイ

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EP (1) EP0172342A3 (ja)
JP (1) JPS6152762A (ja)
AU (1) AU559058B2 (ja)
CA (1) CA1252575A (ja)

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EP0172342A3 (en) 1989-02-01
EP0172342A2 (en) 1986-02-26
AU4363785A (en) 1986-02-27
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