JPS6152762A - バスコントロ−ル・ゲ−トアレイ - Google Patents
バスコントロ−ル・ゲ−トアレイInfo
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- JPS6152762A JPS6152762A JP17343284A JP17343284A JPS6152762A JP S6152762 A JPS6152762 A JP S6152762A JP 17343284 A JP17343284 A JP 17343284A JP 17343284 A JP17343284 A JP 17343284A JP S6152762 A JPS6152762 A JP S6152762A
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- JP
- Japan
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- memory
- gate array
- control gate
- bus
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/063—Address space extension for I/O modules, e.g. memory mapped I/O
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、情報処理システムにおけるバスコントロー
ルゲートアレイに関する。
ルゲートアレイに関する。
一般に、情報処理システムでは共通のバスに複数の入出
力装置（以下Ｉ１０デバイスと呼ぶ）が接続されている
。このような複数のＩ１０デバイスの中から特定のＩ１
０デバイスを選択するためには、固有のＩ１０デバイス
アドレスを各Ｉ１０デバイスに割当て、中央処理装置（
以下ＣＰＵと呼ぶ）は／３＋望のＩ１０デバイスと連絡
し／こい場合はそのＩ１０テパ・イスアドレスを指定す
ることにより、そのＩ１０デバイスとの連絡を取ってい
る。この’ｂＵ 冶、ＣＰ Ｕから出力されたＩ１０デ
バイスアドレスはコモンバスを升して各Ｉ１０テバイス
に送られる。各Ｉ１０デバイスは各々デコード回路を有
しておシ、供給されたＩ１０デバイスアドレスから自己
のＩ１０デバイスアドレスであるかどうかを知る。さら
に複ｋｉのメモリバンクから成るメモリシステムをイ１
するん合、そのメモリバンクアドレスのデコードはメモ
リシステム側で行っていた。
力装置（以下Ｉ１０デバイスと呼ぶ）が接続されている
。このような複数のＩ１０デバイスの中から特定のＩ１
０デバイスを選択するためには、固有のＩ１０デバイス
アドレスを各Ｉ１０デバイスに割当て、中央処理装置（
以下ＣＰＵと呼ぶ）は／３＋望のＩ１０デバイスと連絡
し／こい場合はそのＩ１０テパ・イスアドレスを指定す
ることにより、そのＩ１０デバイスとの連絡を取ってい
る。この’ｂＵ 冶、ＣＰ Ｕから出力されたＩ１０デ
バイスアドレスはコモンバスを升して各Ｉ１０テバイス
に送られる。各Ｉ１０デバイスは各々デコード回路を有
しておシ、供給されたＩ１０デバイスアドレスから自己
のＩ１０デバイスアドレスであるかどうかを知る。さら
に複ｋｉのメモリバンクから成るメモリシステムをイ１
するん合、そのメモリバンクアドレスのデコードはメモ
リシステム側で行っていた。
しかしこのように構成された従来のシステムではＩ１０
アドレスの全ビットを各Ｉ１０デバイスに接続しなけれ
ばならない。又各Ｉ１０デバイスアドレスｉ１．前記ア
ドレスバスを介して供給されたＩ１０デバイスアドレス
と自己固有のＩ１０デバイスアドレスをデコードするだ
めのデコード回路を必要とする。更には自己固有のアド
レスを作り出すためにジャンパ線をはわせる盛装がある
。従って、構成が非常に複雑となυ、コストも高くつく
という欠点があった。
アドレスの全ビットを各Ｉ１０デバイスに接続しなけれ
ばならない。又各Ｉ１０デバイスアドレスｉ１．前記ア
ドレスバスを介して供給されたＩ１０デバイスアドレス
と自己固有のＩ１０デバイスアドレスをデコードするだ
めのデコード回路を必要とする。更には自己固有のアド
レスを作り出すためにジャンパ線をはわせる盛装がある
。従って、構成が非常に複雑となυ、コストも高くつく
という欠点があった。
この発明の目的れ、簡単な杯−成で、Ｉ１０デバイノ、
アドレスの謀別を行うことのできるバスコントロールゲ
ートアレイを提供することである。
アドレスの謀別を行うことのできるバスコントロールゲ
ートアレイを提供することである。
この発明の他の目的は、ｆｉ’ｒｒ単な構成で、メモリ
バンクアドレスの識別を行うことのできるバスコントロ
ールゲートアレイを提供することである。
バンクアドレスの識別を行うことのできるバスコントロ
ールゲートアレイを提供することである。
以下この発明の一実１齢例につき詳頗１に説明する。第
１図ｄ、この発明が適用されるハンドベルトコンピュー
タの全体の概略ブロック図である。
１図ｄ、この発明が適用されるハンドベルトコンピュー
タの全体の概略ブロック図である。
第１図においてアドレスバス１、データバス３およびコ
ントロールバス５には例え目：米国インテル社１６ビツ
トｃＰＵ８０８Ｂで格成し得る中央処理装置（ＣＰＵ）
９、データの高速転送を行うダイレクトメモリアクセス
コントローラ１３、メインメモリ１５、制御プログラム
を格納するリードオンリメモリ（ＲＯＭ）’７６、キー
ボードユニット１７を制御するキーボードコントローラ
１９、マイクロフロッピーディスク２１を制御するフロ
ッピーディスクコントローラ２３、モｆ ム３１ｔ ｉ
ｌｉ制御ｔ ルコミュニケーションコントローラ３３お
よびディスプレイユニット３５を制御するディスプレイ
コントローラ３７が接続されている。これらのバス１，
３．５はバスコントロールゲートアレイ７により制御さ
れる。
ントロールバス５には例え目：米国インテル社１６ビツ
トｃＰＵ８０８Ｂで格成し得る中央処理装置（ＣＰＵ）
９、データの高速転送を行うダイレクトメモリアクセス
コントローラ１３、メインメモリ１５、制御プログラム
を格納するリードオンリメモリ（ＲＯＭ）’７６、キー
ボードユニット１７を制御するキーボードコントローラ
１９、マイクロフロッピーディスク２１を制御するフロ
ッピーディスクコントローラ２３、モｆ ム３１ｔ ｉ
ｌｉ制御ｔ ルコミュニケーションコントローラ３３お
よびディスプレイユニット３５を制御するディスプレイ
コントローラ３７が接続されている。これらのバス１，
３．５はバスコントロールゲートアレイ７により制御さ
れる。
相記バスコントロールゲートアレイ７ｄＣＰＵ９からア
ドレスバス１を介して供給されたＩ１０デバイスアドレ
スをデコードして、各８ Ｉ ／ Ｏデバイスセレクト
信号を出力する。これらの工１０デバイスセレクト信号
にはキーボードコントローラ１９をセレクトするＵＫＥ
Ｙ信号、フロッピーディスクコントローラ２３をセレク
トすルＵＦＤＣイ昌号、コミュニケーンヨンコントロー
ラ３３をセレクトするＵＣＯＭ信号、液晶表示装置コン
トローラ（ＬＣＤＣ） ３７をセレクトするＵＬＣＯ、
ＵＬＣＩイｂ刊、リードオンリメモリ（ＲＯＭ）をセレ
クトするＵＲＯＭ信月、タインメモリ１５をセレクトす
るＵＲＭＯ乃至ＵＲＭ、？ （言分、ＤＭＡコントロー
ラ１３をセレクト・するＵＤＭＡ信号が含１れる。
ドレスバス１を介して供給されたＩ１０デバイスアドレ
スをデコードして、各８ Ｉ ／ Ｏデバイスセレクト
信号を出力する。これらの工１０デバイスセレクト信号
にはキーボードコントローラ１９をセレクトするＵＫＥ
Ｙ信号、フロッピーディスクコントローラ２３をセレク
トすルＵＦＤＣイ昌号、コミュニケーンヨンコントロー
ラ３３をセレクトするＵＣＯＭ信号、液晶表示装置コン
トローラ（ＬＣＤＣ） ３７をセレクトするＵＬＣＯ、
ＵＬＣＩイｂ刊、リードオンリメモリ（ＲＯＭ）をセレ
クトするＵＲＯＭ信月、タインメモリ１５をセレクトす
るＵＲＭＯ乃至ＵＲＭ、？ （言分、ＤＭＡコントロー
ラ１３をセレクト・するＵＤＭＡ信号が含１れる。
第２図は第１図に示したバスコントロールグー−ドアレ
イ７の詳細ブロック図である。このパスコントロールケ
°−ドアレイ７は、図示しない発振器からの基本周波信
号を分周するシステムクロック分周器３９と、システム
データバス３上の各デバイスからのデータの受信完了又
はデータの送（ｇの準備が完了したことを示す信号、シ
ステムデータバス３上の各デバイスからのデ １
−タの受信が完了していない、又はデータの送信の準備
が完了していないことを示す信号、ＣＰＵ９へのリセッ
ト信号、後述するコマンドおよびコントロール信号ジェ
ネレータ４５からのコマンドを１クロック分遅らす待ち
信号等を発生するウェイトアンドリセットジェネレータ
４１、ＣＰＵ、９とＤＭＡＣ１、？との間でバスの争奪
が起った場合、いずれにバスの取得権を与えるかを決定
するバスアービトレータ４３、ＣＰＵ９からのステータ
スを判定し、その判定結果に基づきコマンドコントロー
ル信号を発生するコマンドアンドコントロールシフナル
ジェネレータ４５、ＤＭＡＣ１３がメインメモリ１５を
アドレスする際のアドレスピットの上位ピラトラ保持す
るレジスタ４９、ＣＰＵ９とメインメモリ１５、又はＩ
１０デバイス間のデータの流れを制御するＲＡＭバッフ
ァコントローラ５１を有している。前記コマンド＆コン
トロールシグナルジェイ・レータ４５は図示しないコマ
ンドデコーダと信号発生回路を有し、ＣＰＵからのステ
ータス、例えば割込み受付け、リードＩ１０ボート、ラ
イトＩ１０ボート、ホールド・命令のフェッチ・リード
メモリ、ライトメモリ、受動状態等のステータスをデコ
ードし、デコードされたステータスをもとにコマンドお
よびコントロール信号を出力する。又ＤＭＡ用上位アド
レスレジスタ４９は、ＤＭＡＣ１３がバスの制御権を取
った場合、上位アドレスＡ１９乃至八１６（この実施例
ではアドレスバスは２０ビツトて構成されている）を出
力する。
イ７の詳細ブロック図である。このパスコントロールケ
°−ドアレイ７は、図示しない発振器からの基本周波信
号を分周するシステムクロック分周器３９と、システム
データバス３上の各デバイスからのデータの受信完了又
はデータの送（ｇの準備が完了したことを示す信号、シ
ステムデータバス３上の各デバイスからのデ １
−タの受信が完了していない、又はデータの送信の準備
が完了していないことを示す信号、ＣＰＵ９へのリセッ
ト信号、後述するコマンドおよびコントロール信号ジェ
ネレータ４５からのコマンドを１クロック分遅らす待ち
信号等を発生するウェイトアンドリセットジェネレータ
４１、ＣＰＵ、９とＤＭＡＣ１、？との間でバスの争奪
が起った場合、いずれにバスの取得権を与えるかを決定
するバスアービトレータ４３、ＣＰＵ９からのステータ
スを判定し、その判定結果に基づきコマンドコントロー
ル信号を発生するコマンドアンドコントロールシフナル
ジェネレータ４５、ＤＭＡＣ１３がメインメモリ１５を
アドレスする際のアドレスピットの上位ピラトラ保持す
るレジスタ４９、ＣＰＵ９とメインメモリ１５、又はＩ
１０デバイス間のデータの流れを制御するＲＡＭバッフ
ァコントローラ５１を有している。前記コマンド＆コン
トロールシグナルジェイ・レータ４５は図示しないコマ
ンドデコーダと信号発生回路を有し、ＣＰＵからのステ
ータス、例えば割込み受付け、リードＩ１０ボート、ラ
イトＩ１０ボート、ホールド・命令のフェッチ・リード
メモリ、ライトメモリ、受動状態等のステータスをデコ
ードし、デコードされたステータスをもとにコマンドお
よびコントロール信号を出力する。又ＤＭＡ用上位アド
レスレジスタ４９は、ＤＭＡＣ１３がバスの制御権を取
った場合、上位アドレスＡ１９乃至八１６（この実施例
ではアドレスバスは２０ビツトて構成されている）を出
力する。
これらの各回路は、従来のバスコントロールゲートアレ
イも有しておシ、この発ツ］に直接関係しないので、そ
の詳細な説明を省略する。
イも有しておシ、この発ツ］に直接関係しないので、そ
の詳細な説明を省略する。
この発明のｂ徴は、前記バスコントローシダーｌ−アレ
イ７の中に、工１０デバイスアドレスデコーダ４７を有
したことである。このＩ１０デバイスアドレスデコーダ
４７は第３図に示すようにＣＰＵ９から供給された１０
ビツトのアドレス（Ａ（７乃至Ａ９）をデコードし、い
ずれかのＩｌｏを選択するＩ１０デバイスセレク）０号
ＵＫＥＹ 、 ＵＦＰＣ、ＵＣＯＭ 、 ＵＬＣＯ、Ｕ
ＬＣＪ 。
イ７の中に、工１０デバイスアドレスデコーダ４７を有
したことである。このＩ１０デバイスアドレスデコーダ
４７は第３図に示すようにＣＰＵ９から供給された１０
ビツトのアドレス（Ａ（７乃至Ａ９）をデコードし、い
ずれかのＩｌｏを選択するＩ１０デバイスセレク）０号
ＵＫＥＹ 、 ＵＦＰＣ、ＵＣＯＭ 、 ＵＬＣＯ、Ｕ
ＬＣＪ 。
ＵＤＭＡのいずれかを選択出する。このＩ１０デバイス
アドレスデコーダ４７を含めて、この発明のバスコント
ロールゲートアレイは高集積度半導体素子により１チッ
プで構成されている。
アドレスデコーダ４７を含めて、この発明のバスコント
ロールゲートアレイは高集積度半導体素子により１チッ
プで構成されている。
第４図は第３図に示したＩ１０デバイスアドレスデコー
ダ４７の詳細回路図である。なお図では、図面を簡単に
するために、ＵＤＭＡ （：ｉ号、ＵＫＥＹ信号および
ＵＦＤＣ信号をデコードする部分についてのみ示してい
るが、他の信号ＵＣＯＭ。
ダ４７の詳細回路図である。なお図では、図面を簡単に
するために、ＵＤＭＡ （：ｉ号、ＵＫＥＹ信号および
ＵＦＤＣ信号をデコードする部分についてのみ示してい
るが、他の信号ＵＣＯＭ。
も同様に＄１°・Ｖ成されている。この実施例では、Ｄ
ＭＡＣ１３にはＭＯＩＦ（ｈｅｘ）’のＩ１０デバイス
アドレスが、キーボードコントローラ１９には’ ０７
Ｆ （ｈｅｘ ） ’のＩ１０デバイスアドレスが、
さらにＦＤＣ２Ｊには＠３Ｆ７（ｈｅｘ）’のＩ１０デ
バイスアドレスが割当てられている。他のＩ１０デバイ
スにもそれぞれ固有のＩ１０デバイスアドレスが付され
ているが、説明の簡単のため説明を省略する。ＡＮＤ回
路５３はＣＰＵ９から供給されたＩ１０デバイスアドレ
ス（Ａ（７乃至Ａ９）を入力し、” ＯＩ Ｆ （ｈｅ
ｘ） ’のＩ１０デバイスアドレスが供給されたとき
のみＵＤＭＡ信号を出力する。
ＭＡＣ１３にはＭＯＩＦ（ｈｅｘ）’のＩ１０デバイス
アドレスが、キーボードコントローラ１９には’ ０７
Ｆ （ｈｅｘ ） ’のＩ１０デバイスアドレスが、
さらにＦＤＣ２Ｊには＠３Ｆ７（ｈｅｘ）’のＩ１０デ
バイスアドレスが割当てられている。他のＩ１０デバイ
スにもそれぞれ固有のＩ１０デバイスアドレスが付され
ているが、説明の簡単のため説明を省略する。ＡＮＤ回
路５３はＣＰＵ９から供給されたＩ１０デバイスアドレ
ス（Ａ（７乃至Ａ９）を入力し、” ＯＩ Ｆ （ｈｅ
ｘ） ’のＩ１０デバイスアドレスが供給されたとき
のみＵＤＭＡ信号を出力する。
同様にＡＮＤ回路５５は、” ０７Ｆ（ｈｅｘ）’のＩ
１０デバイスアドレスが供給されたときのみＵＫＥＹ
（ｇ号を出力する。さらにＡＮＤ回路５７は” ３Ｆ７
（ｈｅｘ）’のＩ１０デバイスアドレスが供給されたと
きのみＵＰＤＣ（８号を出力する。
１０デバイスアドレスが供給されたときのみＵＫＥＹ
（ｇ号を出力する。さらにＡＮＤ回路５７は” ３Ｆ７
（ｈｅｘ）’のＩ１０デバイスアドレスが供給されたと
きのみＵＰＤＣ（８号を出力する。
第５図はこの発明の他の実施例を示す。なお第２図と同
一部には同符号を付してその説明を省略する。この実施
例では、バスコントロールゲートアレイ６１は、Ｉ１０
デバイスアドレスデコーダ４７の他に更にメモリアドレ
スデコーダ６３を有している。このメモリアドレスデコ
ーダ６３は第６図に示すように、アドレスバス１を介し
て供給された上位６ビツトのアドレスを供給され、メモ
リバンクセレクト信号ＵＲＭＯ。
一部には同符号を付してその説明を省略する。この実施
例では、バスコントロールゲートアレイ６１は、Ｉ１０
デバイスアドレスデコーダ４７の他に更にメモリアドレ
スデコーダ６３を有している。このメモリアドレスデコ
ーダ６３は第６図に示すように、アドレスバス１を介し
て供給された上位６ビツトのアドレスを供給され、メモ
リバンクセレクト信号ＵＲＭＯ。
ＵＲＭＪ 、ＵＲＭ２ 、ＵＲＭ、？ 、ＲＯＭセ
レクト信号ＵＲＯＭおよびＬＣＤモジュール３５への表
示用メモリ（ＵＲＡＭ ）（メインメモリ１５内に作ら
れ する）セレクトａ号ＶＲ（７，ＶＲＺを選択出
力する。
レクト信号ＵＲＯＭおよびＬＣＤモジュール３５への表
示用メモリ（ＵＲＡＭ ）（メインメモリ１５内に作ら
れ する）セレクトａ号ＶＲ（７，ＶＲＺを選択出
力する。
第７図は、メモリアドレスデコーダ６３の詳細回路図で
ある。このメモリアドレスデコーダ６３は２ｊ’Ｓ ４
図に示したＩ１０デバイスアドレスデコーダ４７同様Ａ
ＮＤゲート６５，６７、．６９゜７１．７３とインバー
タで構成されている。この実施し１１では、ＣＰＵ９か
ら供給されたアドレスの上位６ビツトが＊ ０３ （ｈ
ｅｘ）′のとき、ＡＮＤ回路６５はＯＮ目のメモリバン
クをセレクトするメモリバンクセレクト信号ＵＲＭ（７
を出力する。
ある。このメモリアドレスデコーダ６３は２ｊ’Ｓ ４
図に示したＩ１０デバイスアドレスデコーダ４７同様Ａ
ＮＤゲート６５，６７、．６９゜７１．７３とインバー
タで構成されている。この実施し１１では、ＣＰＵ９か
ら供給されたアドレスの上位６ビツトが＊ ０３ （ｈ
ｅｘ）′のとき、ＡＮＤ回路６５はＯＮ目のメモリバン
クをセレクトするメモリバンクセレクト信号ＵＲＭ（７
を出力する。
同様にＡＮＤ回路６７は供給されたアドレスの上位６ビ
ツトが０７（ｈｅｘ）’のときメモリバンク１をセレク
トするメモリバンクセレクト信号ＵＲＭＪを、’ＡＮＤ
回路６９は供給されたアドレスの上位６ピ、トが’ＱＦ
（ｈｅｘ）’のときメモリバンク２をセレクトするメモ
リバンクセレクト信号ＵＴＩ Ｍ ２を、ＡＮＤ回路７
１は供給されたアドレスの上位６ビツトが’ＩＦ（ｈｅ
ｘ）”のときメモリバンク３をセレクトするメモリバン
クセレクト信号ＵＲＭ３を、およびＡＮＤ回路７３は供
給されたアドレスの上位６ビツトが３Ｆ（ｈｅｘ）’の
ときＶＲＡＭセレク）（３号Ｖ Ｒ１を選択出力する。
ツトが０７（ｈｅｘ）’のときメモリバンク１をセレク
トするメモリバンクセレクト信号ＵＲＭＪを、’ＡＮＤ
回路６９は供給されたアドレスの上位６ピ、トが’ＱＦ
（ｈｅｘ）’のときメモリバンク２をセレクトするメモ
リバンクセレクト信号ＵＴＩ Ｍ ２を、ＡＮＤ回路７
１は供給されたアドレスの上位６ビツトが’ＩＦ（ｈｅ
ｘ）”のときメモリバンク３をセレクトするメモリバン
クセレクト信号ＵＲＭ３を、およびＡＮＤ回路７３は供
給されたアドレスの上位６ビツトが３Ｆ（ｈｅｘ）’の
ときＶＲＡＭセレク）（３号Ｖ Ｒ１を選択出力する。
このような構成とすることにより、第８図に示すように
、各メモリパンク１５．乃至１５．はチップセレクタＯ
乃至３のみを有すれば良く、ハードウェア構成が簡単と
なる。
、各メモリパンク１５．乃至１５．はチップセレクタＯ
乃至３のみを有すれば良く、ハードウェア構成が簡単と
なる。
第１図はこの発明のバスコントロールゲートアレイが適
用されるハンドベルトコンピュータの全体概略ブロック
図； 第２図は第１図に示したバスコントロールゲートアレイ
の詳細ブロック図； 第３図は第２図に示したＩ１０デバイスアドレスデコー
ダの入力側と出力側を示す図；棺４図は第３図に示した
Ｉ１０デバイスアドレスデコーダの詳細回路図、； 第５図はこの発明の他の実施例を示すバスコントロール
ゲートアレイの詳廁ブロック図；第６図は第５図に示し
たメモリアドレスデコーダの入力側と出力側を示す図； 第７図は第６図に示したメモリアドレスデコーダの詳細
回路図；および 第８図は各メモリバンクに内蔵されるチップセレクタと
各バンクをセレクトするメモリバンクセレクタが外利け
される様子ケ示す図である。 １・・・アドレスバス、３…データバス、５・・・コン
トロールバス、７・・・バスコントロール＋”−）アレ
イ、９・・・中央処理装置ｉ６．１３・・・ダイレクト
メモリアクセス（ＤＭＡ）コントローラ、１５・・・メ
インメモリ、１６・・・リードオンリメモリ（ＲＯＭ）
、１７・・・キーボードユニット、１９・・・キーボー
ドコントローラ、２ノ・・・マイクロフロッピーディス
ク、２３・・・マイクロフロッピーディスクコントロー
ラ、３３・・・コミュニケーションコントローラ、３５
・・・ティスプレィユニット、３７・・・ディスプレイ
コントローラ、３９・・・システムクロック分周器、４
１・・・ウェイトアンドリセットジェネレータ、４３・
・・バスアービトレータ、４５・・・コマンドおよびコ
ントロール信号ジェネレータ、４７・・・ｌ１０ｆバイ
スアドレスデコーダ、４９・・・ＤＭＡ用上位アドレヌ
レジスタ、５ノ・−ＲＡＭバッファコントロール回路、
６１・・・バーコントロールゲートアレイ、６３・・・
メモリアドレスデコーダ、６５〜７３・・・ＡＮＤ回路
。 出Ｌ：゛」人代理人 弁理士 全；ｉ 江 武 彦ト 第３回 第１．図 ム７ 第６図 第７図 １ ・１仰にの表示 粕Ｎｉｉ昭５９−１７３４３２号 ２ 発明の名称 パスコントロール・ケートアレイ ３ｈ１７正をするｒ ’ｌ−件との関係 才４１・・１出ル（１人データｅ
ジェネラル・コーポレーション・１代理）、
用されるハンドベルトコンピュータの全体概略ブロック
図； 第２図は第１図に示したバスコントロールゲートアレイ
の詳細ブロック図； 第３図は第２図に示したＩ１０デバイスアドレスデコー
ダの入力側と出力側を示す図；棺４図は第３図に示した
Ｉ１０デバイスアドレスデコーダの詳細回路図、； 第５図はこの発明の他の実施例を示すバスコントロール
ゲートアレイの詳廁ブロック図；第６図は第５図に示し
たメモリアドレスデコーダの入力側と出力側を示す図； 第７図は第６図に示したメモリアドレスデコーダの詳細
回路図；および 第８図は各メモリバンクに内蔵されるチップセレクタと
各バンクをセレクトするメモリバンクセレクタが外利け
される様子ケ示す図である。 １・・・アドレスバス、３…データバス、５・・・コン
トロールバス、７・・・バスコントロール＋”−）アレ
イ、９・・・中央処理装置ｉ６．１３・・・ダイレクト
メモリアクセス（ＤＭＡ）コントローラ、１５・・・メ
インメモリ、１６・・・リードオンリメモリ（ＲＯＭ）
、１７・・・キーボードユニット、１９・・・キーボー
ドコントローラ、２ノ・・・マイクロフロッピーディス
ク、２３・・・マイクロフロッピーディスクコントロー
ラ、３３・・・コミュニケーションコントローラ、３５
・・・ティスプレィユニット、３７・・・ディスプレイ
コントローラ、３９・・・システムクロック分周器、４
１・・・ウェイトアンドリセットジェネレータ、４３・
・・バスアービトレータ、４５・・・コマンドおよびコ
ントロール信号ジェネレータ、４７・・・ｌ１０ｆバイ
スアドレスデコーダ、４９・・・ＤＭＡ用上位アドレヌ
レジスタ、５ノ・−ＲＡＭバッファコントロール回路、
６１・・・バーコントロールゲートアレイ、６３・・・
メモリアドレスデコーダ、６５〜７３・・・ＡＮＤ回路
。 出Ｌ：゛」人代理人 弁理士 全；ｉ 江 武 彦ト 第３回 第１．図 ム７ 第６図 第７図 １ ・１仰にの表示 粕Ｎｉｉ昭５９−１７３４３２号 ２ 発明の名称 パスコントロール・ケートアレイ ３ｈ１７正をするｒ ’ｌ−件との関係 才４１・・１出ル（１人データｅ
ジェネラル・コーポレーション・１代理）、
Claims (7)
- （１）共通バスと、前記共通バスに接続され、それぞれ
異る入出力装置アドレスが割当てられた複数の入出力装
置と、前記共通バスをコントロールするバスコントロー
ルゲートアレイと、前記共通バスに接続され、前記複数
の入出力装置および前記バスコントロールゲートアレイ
を制御する中央処理装置とを有した情報処理システムに
おいて、前記バスコントロールゲートアレイは、前記中
央処理装置に供給された入出力装置アドレスをデコード
し、前記複数の入出力装置のいずれかを選択する入出力
装置選択信号を出力する手段を有したことを特徴とする
バスコントロールゲートアレイ。 - （２）前記入出装置選択信号出力手段は複数の論理ゲー
トで構成され、かつ前記バスコントロールゲートアレイ
が高集積度半導体素子により１チップで構成されたこと
を特徴とする特許請求の範囲第１項記載のバスコントロ
ールゲートアレイ。 - （３）共通バスと、前記共通バスに接続され、それぞれ
異る入出力装置アドレスが割当てられた複数の入出力装
置と、前記共通バスをコントロールするバスコントロー
ルゲートアレイと、複数のメモリバンクから成るメモリ
ユニットと、前記共通バスに接続され、前記複数の入出
力装置、前記メモリユニットおよび前記バスコントロー
ルゲートアレイを制御する中央処理装置とを有した情報
処理システムにおいて、前記バスコントロールゲートア
レイは前記中央処理装置から供給された入出力装置アド
レスをデコードし、前記複数の入出力装置のいずれかを
選択する入出力選択信号を出力する手段と；および前記
中央処理装置から供給されたメモリアドレスをデコード
し、前記メモリバンクのいずれかを選択するメモリ選択
信号を出力する手段を有したことを特徴とする高集積度
半導体素子により１チップ化されたバスコントロールゲ
ートアレイ。 - （４）前記メモリユニットは、複数のメモリバンクで構
成されたランダムアクセスメモリとリードオンリメモリ
で構成され、前記メモリ選択信号出力手段は、前記メモ
リバンクのいずれかを選択するメモリ選択信号に加えて
前記リードオンリメモリ（ＲＯＭ）を選択するＲＯＭ選
択信号を出力することを特徴とする特許請求の範囲第３
項記載のバスコントロールゲートアレイ。 - （５）前記メモリ選択信号出力手段は、複数の論理ゲー
トで構成され、かつ前記バスコントロールゲートアレイ
が高集積度半導体素子により１チップで構成されたこと
を特徴とする特許請求の範囲第３項又は第４項記載のバ
スコントロールゲートアレイ。 - （６）共通バスと； 前記共通バスを制御するバスコントローラと；メモリユ
ニットと； 前記バスコントローラおよび前記メモリユニットを制御
する中央処理装置とを有した情報処理システムにおいて
、前記メモリユニットが複数のメモリバンクで構成され
、各メモリバンクは複数のメモリチップで構成され前記
各メモリバンクは前記複数のメモリチップのいずれかを
選択するチップセレクタを有し、前記メモリバンクのい
ずれかを選択するメモリバンク選択信号を出力するメモ
リバンク選択手段を前記バスコントローラ内に設けたこ
とを特徴とするメモリアドレッシングシステム。 - （７）各バンクが複数のメモリチップで構成され、前記
各メモリチップを選択するチップセレクタを有した複数
のメモリバンクから成り、各メモリバンクのセレクショ
ンを外部から供給されるセレクト信号によりセレクトさ
れるメモリシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17343284A JPS6152762A (ja) | 1984-08-22 | 1984-08-22 | バスコントロ−ル・ゲ−トアレイ |
| EP85107331A EP0172342A3 (en) | 1984-08-22 | 1985-06-13 | Bus control gate array |
| CA000483946A CA1252575A (en) | 1984-08-22 | 1985-06-13 | Bus control gate array |
| AU43637/85A AU559058B2 (en) | 1984-08-22 | 1985-06-13 | Bus control gate array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17343284A JPS6152762A (ja) | 1984-08-22 | 1984-08-22 | バスコントロ−ル・ゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152762A true JPS6152762A (ja) | 1986-03-15 |
Family
ID=15960345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17343284A Pending JPS6152762A (ja) | 1984-08-22 | 1984-08-22 | バスコントロ−ル・ゲ−トアレイ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0172342A3 (ja) |
| JP (1) | JPS6152762A (ja) |
| AU (1) | AU559058B2 (ja) |
| CA (1) | CA1252575A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146565A (en) * | 1986-07-18 | 1992-09-08 | Intel Corporation | I/O Control system having a plurality of access enabling bits for controlling access to selective ports of an I/O device |
| GB2192739B (en) * | 1986-07-18 | 1991-02-13 | Intel Corp | Selective input/output port protection |
| US4999805A (en) * | 1988-09-09 | 1991-03-12 | Compaa Computer Corporation | Extended input/output circuit board addressing system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201925A (en) * | 1981-06-05 | 1982-12-10 | Nec Corp | Input/output port selecting device |
| JPS58223831A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | 入出力機器選択方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4089051A (en) * | 1977-01-24 | 1978-05-09 | Bell Telephone Laboratories, Incorporated | Alternative direct and indirect addressing |
| CA1213068A (en) * | 1983-04-26 | 1986-10-21 | Tandy Corporation | Expandable mapped memory control |
-
1984
- 1984-08-22 JP JP17343284A patent/JPS6152762A/ja active Pending
-
1985
- 1985-06-13 CA CA000483946A patent/CA1252575A/en not_active Expired
- 1985-06-13 EP EP85107331A patent/EP0172342A3/en not_active Withdrawn
- 1985-06-13 AU AU43637/85A patent/AU559058B2/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201925A (en) * | 1981-06-05 | 1982-12-10 | Nec Corp | Input/output port selecting device |
| JPS58223831A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | 入出力機器選択方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU559058B2 (en) | 1987-02-19 |
| EP0172342A3 (en) | 1989-02-01 |
| EP0172342A2 (en) | 1986-02-26 |
| AU4363785A (en) | 1986-02-27 |
| CA1252575A (en) | 1989-04-11 |
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