JPH11259417A - バスアクセス方式およびバスアクセス制御装置 - Google Patents
バスアクセス方式およびバスアクセス制御装置Info
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- JPH11259417A JPH11259417A JP10063062A JP6306298A JPH11259417A JP H11259417 A JPH11259417 A JP H11259417A JP 10063062 A JP10063062 A JP 10063062A JP 6306298 A JP6306298 A JP 6306298A JP H11259417 A JPH11259417 A JP H11259417A
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Abstract
(57)【要約】
【課題】本発明はデータバスとアドレスバスで構成され
るバスシステムにおいて、リード／ライトの同時アクセ
スを行うバスアクセス方式に関し、バス幅を複数のサブ
バスに分割することにより、バスの使用効率を高めるこ
とのできるバスアクセス方式を実現することを目的とす
る。 【解決手段】所定のビット幅のデータバスを、任意のバ
ス幅を有する複数のサブバスに分割するバス分割部と、
バス分割部により、分割されたサブバスに独立して、ア
クセス制御を行うサブバス制御部を設け、サブバス制御
部１２０は、バス分割部１１０で分割した複数のサブバ
スの制御を独立して行い、アクセス対象のデバイスに、
サブバス単位で同時リード／ライトと行うように構成す
る。
るバスシステムにおいて、リード／ライトの同時アクセ
スを行うバスアクセス方式に関し、バス幅を複数のサブ
バスに分割することにより、バスの使用効率を高めるこ
とのできるバスアクセス方式を実現することを目的とす
る。 【解決手段】所定のビット幅のデータバスを、任意のバ
ス幅を有する複数のサブバスに分割するバス分割部と、
バス分割部により、分割されたサブバスに独立して、ア
クセス制御を行うサブバス制御部を設け、サブバス制御
部１２０は、バス分割部１１０で分割した複数のサブバ
スの制御を独立して行い、アクセス対象のデバイスに、
サブバス単位で同時リード／ライトと行うように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、データバスとアド
レスバスで構成されるバスシステムにおいて、リード／
ライトの同時アクセスを行うバスアクセス方式に関す
る。
レスバスで構成されるバスシステムにおいて、リード／
ライトの同時アクセスを行うバスアクセス方式に関す
る。
【０００２】近年の情報処理装置、通信装置の進展にと
もない、データの大量処理、高速処理に対する要求か
ら、例えば、制御装置とメモリを接続するバス幅は、３
２ビット幅、６４ビット幅等大きくなってきている。こ
のようなバスの有効利用が要求されている。
もない、データの大量処理、高速処理に対する要求か
ら、例えば、制御装置とメモリを接続するバス幅は、３
２ビット幅、６４ビット幅等大きくなってきている。こ
のようなバスの有効利用が要求されている。
【０００３】図１２はメモリのアドレス構成を説明する
図である。ここでは、メモリの８ビットごとに１６進
（図中ｈと示す）のアドレスを付与してある。１６ビッ
トを１ワードとして、制御装置とメモリの間で３２ビッ
トでリード／ライトを行う場合は、図に示す１行（２ワ
ード）単位で処理を行う。このような制御装置からメモ
リに対するリード／ライトはアドレスバスでアドレスを
指定し、、データバスを介して指定のアドレスとのデー
タの入出力が行われる。このようなバスの有効利用が要
求されている。
図である。ここでは、メモリの８ビットごとに１６進
（図中ｈと示す）のアドレスを付与してある。１６ビッ
トを１ワードとして、制御装置とメモリの間で３２ビッ
トでリード／ライトを行う場合は、図に示す１行（２ワ
ード）単位で処理を行う。このような制御装置からメモ
リに対するリード／ライトはアドレスバスでアドレスを
指定し、、データバスを介して指定のアドレスとのデー
タの入出力が行われる。このようなバスの有効利用が要
求されている。
【０００４】
【従来の技術】図１３は従来例を説明する図を示す。図
は従来のバスアクセスを行うマイクロプロセッサ（以下
ＭＰＵと称する）１００からランダムアクセスメモリ
（以下ＲＡＭと称する）３０１〜３０４にデータをリー
ド／ライトする構成を示す。
は従来のバスアクセスを行うマイクロプロセッサ（以下
ＭＰＵと称する）１００からランダムアクセスメモリ
（以下ＲＡＭと称する）３０１〜３０４にデータをリー
ド／ライトする構成を示す。
【０００５】図中のＢ１は３２ビット幅（以下各ビット
をＤ０−Ｄ３１と示す）のデータバス、Ｂ２は２４ビッ
ト幅（以下各ビットをＡ０−Ａ２３と示す）アドレスバ
スを示し、２００はＭＰＵ１００から出力するアドレス
信号をデコードして、それぞれデータを書き込むＲＡＭ
２０１〜２０４にチップセレクト信号＊ＣＳｉ（ｉ＝１
〜４）を送出するアドレスデコーダである。
をＤ０−Ｄ３１と示す）のデータバス、Ｂ２は２４ビッ
ト幅（以下各ビットをＡ０−Ａ２３と示す）アドレスバ
スを示し、２００はＭＰＵ１００から出力するアドレス
信号をデコードして、それぞれデータを書き込むＲＡＭ
２０１〜２０４にチップセレクト信号＊ＣＳｉ（ｉ＝１
〜４）を送出するアドレスデコーダである。
【０００６】また、ＭＰＵ１００から出力される制御信
号はリード／ライト信号Ｒ／＊Ｗ、アドレスストローブ
信号＊ＡＳ、データストローブ信号＊ＤＳ、転送サイズ
信号Ｓ０、Ｓ１、であり、アドレスデコーダ２００から
は、データ転送およびサイズアクノリッジ信号＊ＤＳＡ
Ｋ０、１がＭＰＵ１００に対して出力される。（各信号
の先頭の＊印はロウアクティブを示す。）図において、
アドレスデコーダ２００は、アドレスバスＢ２の上位、
下位、アドレスおよびデータストローブ信号＊ＤＳ、転
送サイズ信号Ｓ０、Ｓ１から、データ転送およびサイズ
アクノリッジ信号＊ＤＳＡＫ０、１、ＲＡＭ３０１〜３
０４のチップセレクト信号＊ＣＳを生成する。また、Ｍ
ＰＵ１００のリード／ライト信号Ｒ／＊Ｗおよびその反
転をＲＡＭ３０１〜３０４のライトイネーブル＊ＷＥ、
アウトプットイネーブル＊ＯＥ端子に接続する。
号はリード／ライト信号Ｒ／＊Ｗ、アドレスストローブ
信号＊ＡＳ、データストローブ信号＊ＤＳ、転送サイズ
信号Ｓ０、Ｓ１、であり、アドレスデコーダ２００から
は、データ転送およびサイズアクノリッジ信号＊ＤＳＡ
Ｋ０、１がＭＰＵ１００に対して出力される。（各信号
の先頭の＊印はロウアクティブを示す。）図において、
アドレスデコーダ２００は、アドレスバスＢ２の上位、
下位、アドレスおよびデータストローブ信号＊ＤＳ、転
送サイズ信号Ｓ０、Ｓ１から、データ転送およびサイズ
アクノリッジ信号＊ＤＳＡＫ０、１、ＲＡＭ３０１〜３
０４のチップセレクト信号＊ＣＳを生成する。また、Ｍ
ＰＵ１００のリード／ライト信号Ｒ／＊Ｗおよびその反
転をＲＡＭ３０１〜３０４のライトイネーブル＊ＷＥ、
アウトプットイネーブル＊ＯＥ端子に接続する。
【０００７】ＲＡＭ３０１〜３０４にはデータバスＢ１
のＤ０−７、Ｄ８−１５、Ｄ１６−２３、Ｄ２４−３１
の８ビットずつのデータのリード／ライトを行う。図１
４は従来例のリードデータのタイムチャートを示す。図
はＭＰＵ１００がＲＡＭ３０１〜３０４をロングワード
（３２ビット幅）としてリードする場合のタイムチャー
トである。
のＤ０−７、Ｄ８−１５、Ｄ１６−２３、Ｄ２４−３１
の８ビットずつのデータのリード／ライトを行う。図１
４は従来例のリードデータのタイムチャートを示す。図
はＭＰＵ１００がＲＡＭ３０１〜３０４をロングワード
（３２ビット幅）としてリードする場合のタイムチャー
トである。
【０００８】ＭＰＵ１００はの時点でアドレスＡ０−
Ａ２３、転送サイズ信号Ｓ０、Ｓ１を出力し、リード／
ライト信号Ｒ／＊Ｗを「Ｈ」に設定し、の時点でアド
レスバスＢ２の内容が確定したことを示すアドレススト
ローブ＊ＡＳをアサートする。アドレスデコーダ２００
はアドレスＡ０−２３、転送サイズ信号Ｓ０、Ｓ１、ア
ドレスストローブ信号＊ＡＳよりデータ転送およびサイ
ズアクノッジ信号＊ＤＳＡＫ０、１、ＲＡＭ３０１〜３
０４のチップセレクト信号＊ＣＳ１−４を生成出力す
る。
Ａ２３、転送サイズ信号Ｓ０、Ｓ１を出力し、リード／
ライト信号Ｒ／＊Ｗを「Ｈ」に設定し、の時点でアド
レスバスＢ２の内容が確定したことを示すアドレススト
ローブ＊ＡＳをアサートする。アドレスデコーダ２００
はアドレスＡ０−２３、転送サイズ信号Ｓ０、Ｓ１、ア
ドレスストローブ信号＊ＡＳよりデータ転送およびサイ
ズアクノッジ信号＊ＤＳＡＫ０、１、ＲＡＭ３０１〜３
０４のチップセレクト信号＊ＣＳ１−４を生成出力す
る。
【０００９】また、リード／ライト信号Ｒ／＊Ｗは
「Ｈ」であるから、その反転であるアウトプットイネー
ブル信号＊ＯＥがアサートされる。チップセレクト信号
＊ＣＳ１−４、アウトプットイネーブル信号＊ＯＥのア
サートにより、ＲＡＭ３０１〜３０４はアドレスバスＢ
２で指定されたデータをデータバスＢ１に出力する。
「Ｈ」であるから、その反転であるアウトプットイネー
ブル信号＊ＯＥがアサートされる。チップセレクト信号
＊ＣＳ１−４、アウトプットイネーブル信号＊ＯＥのア
サートにより、ＲＡＭ３０１〜３０４はアドレスバスＢ
２で指定されたデータをデータバスＢ１に出力する。
【００１０】ＭＰＵ１００はの時点でデータバスＢ１
上のデータを取り込み、アドレスストローブ信号＊Ａ
Ｓ、データストローブ信号＊ＤＳを停止する。の時点
でアドレスバスＢ２、リード／ライト信号Ｒ／＊Ｗの状
態が変化し、リードサイクルが終了する。
上のデータを取り込み、アドレスストローブ信号＊Ａ
Ｓ、データストローブ信号＊ＤＳを停止する。の時点
でアドレスバスＢ２、リード／ライト信号Ｒ／＊Ｗの状
態が変化し、リードサイクルが終了する。
【００１１】図１５は従来例のライトデータのタイムチ
ャート（その１）を示す。図はＭＰＵ１００がＲＡＭ３
０１〜３０４をロングワード（３２ビット幅）でライト
する場合のタイムチャートである。
ャート（その１）を示す。図はＭＰＵ１００がＲＡＭ３
０１〜３０４をロングワード（３２ビット幅）でライト
する場合のタイムチャートである。
【００１２】ＭＰＵ１００はの時点でアドレスＡ０−
Ａ２３、転送サイズ信号Ｓ０、Ｓ１を出力し、リード／
ライト信号Ｒ／＊Ｗを「Ｌ」に設定し、の時点でアド
レスバスＢ２の内容が確定したことを示すアドレススト
ローブ信号＊ＡＳをアサートする。次いで、の時点で
データバスＢ１にライトデータを出力し、の時点でデ
ータバスＢ１の内容が確定したことを示すデータストロ
ーブ信号＊ＤＳをアサートする。
Ａ２３、転送サイズ信号Ｓ０、Ｓ１を出力し、リード／
ライト信号Ｒ／＊Ｗを「Ｌ」に設定し、の時点でアド
レスバスＢ２の内容が確定したことを示すアドレススト
ローブ信号＊ＡＳをアサートする。次いで、の時点で
データバスＢ１にライトデータを出力し、の時点でデ
ータバスＢ１の内容が確定したことを示すデータストロ
ーブ信号＊ＤＳをアサートする。
【００１３】アドレスデコーダ２００はアドレスＡ０−
２３、転送サイズ信号Ｓ０、Ｓ１、アドレスストローブ
信号＊ＡＳよりデータ転送およびサイズアクノッジ＊Ｄ
ＳＡＫ０、１、ＲＡＭ３０１〜３０４のチップセレクト
＊ＣＳ１−４を生成出力する。
２３、転送サイズ信号Ｓ０、Ｓ１、アドレスストローブ
信号＊ＡＳよりデータ転送およびサイズアクノッジ＊Ｄ
ＳＡＫ０、１、ＲＡＭ３０１〜３０４のチップセレクト
＊ＣＳ１−４を生成出力する。
【００１４】また、リード／ライト信号Ｒ／＊Ｗは
「Ｌ」であるから、ライトイネーブル信号＊ＷＥがアサ
ートされる。チップセレクト信号＊ＣＳ、ライトイネー
ブル信号＊ＷＥのアサートにより、ＲＡＭ３０１〜３０
４はアドレスバスＢ２で指定されたメモリ領域にデータ
バスＢ１上のデータを格納する。
「Ｌ」であるから、ライトイネーブル信号＊ＷＥがアサ
ートされる。チップセレクト信号＊ＣＳ、ライトイネー
ブル信号＊ＷＥのアサートにより、ＲＡＭ３０１〜３０
４はアドレスバスＢ２で指定されたメモリ領域にデータ
バスＢ１上のデータを格納する。
【００１５】でＭＰＵ３００はアドレスストローブ信
号＊ＡＳ、データストローブ信号＊ＤＳを停止し、の
時点でデータバスＢ１、アドレスバスＢ２、リード／ラ
イト信号Ｒ／＊Ｗの状態を変化させ、ライトサイクルが
終了する。
号＊ＡＳ、データストローブ信号＊ＤＳを停止し、の
時点でデータバスＢ１、アドレスバスＢ２、リード／ラ
イト信号Ｒ／＊Ｗの状態を変化させ、ライトサイクルが
終了する。
【００１６】図１６は従来例のリード／ライトデータの
フローチャートを示す。各種データ処理においては、指
定のアドレスからデータを読み出し、読み出したデータ
に「１」を加算して、もとのアドレスに格納し、次のア
ドレスに対して同様に、データを読み出し「１」を加算
して格納すると言う処理は頻繁に行われる。
フローチャートを示す。各種データ処理においては、指
定のアドレスからデータを読み出し、読み出したデータ
に「１」を加算して、もとのアドレスに格納し、次のア
ドレスに対して同様に、データを読み出し「１」を加算
して格納すると言う処理は頻繁に行われる。
【００１７】図は図１２で説明したメモリの０番地から
７番地までのデータを３２ビット単位で読み出し「１」
を加算してもとのアドレスに格納する処理を示す。この
ように、従来例の処理では、リード／ライトを同時に処
理できないので、リードデータ、データ処理、処理後の
データライトを繰り返すことにより処理を実行する。
７番地までのデータを３２ビット単位で読み出し「１」
を加算してもとのアドレスに格納する処理を示す。この
ように、従来例の処理では、リード／ライトを同時に処
理できないので、リードデータ、データ処理、処理後の
データライトを繰り返すことにより処理を実行する。
【００１８】図１７は従来例のバスアクセスを行うマイ
クロプロセッサを説明する図である。図は従来例で説明
した処理を行うＭＰＵ１００を示す。図中の１０１Ｂは
レジスタ部１０２から命令を順次取り出し、命令の解析
を行う命令解析部であり、１０１Ａは算術演算、論理演
算を行うＡＬＵ(Arithmetic and Logic Unit) 部であ
り、１０２はプログラム、演算データ等を格納するレジ
スタ部、１０２Ａはレジスタ部１０２から命令を順次取
り出すためのプログラムカウンタであり、１０３はアド
レスバスＢ２にアドレスを出力するためのバスバッフ
ァ、１０４ＡはデータバスＢ１にデータを出力するため
のバストランシーバ、１０５はバス制御信号の入出力を
行うバス制御部である。
クロプロセッサを説明する図である。図は従来例で説明
した処理を行うＭＰＵ１００を示す。図中の１０１Ｂは
レジスタ部１０２から命令を順次取り出し、命令の解析
を行う命令解析部であり、１０１Ａは算術演算、論理演
算を行うＡＬＵ(Arithmetic and Logic Unit) 部であ
り、１０２はプログラム、演算データ等を格納するレジ
スタ部、１０２Ａはレジスタ部１０２から命令を順次取
り出すためのプログラムカウンタであり、１０３はアド
レスバスＢ２にアドレスを出力するためのバスバッフ
ァ、１０４ＡはデータバスＢ１にデータを出力するため
のバストランシーバ、１０５はバス制御信号の入出力を
行うバス制御部である。
【００１９】図において、内部データバスｂ１は、３２
ビットで構成されており、データは３２ビットのパラレ
ルデータとして入出力される。そして、バス制御部１０
５はデータバスＢ１に対しリード／ライトＲ／＊Ｗ信
号、およびアドレスストローブ信号＊ＡＳ、データスト
ローブ信号＊ＤＳ等を入出力することにより、例えば、
図示省略のＲＡＭに対してリード／ライト処理を行う。
ビットで構成されており、データは３２ビットのパラレ
ルデータとして入出力される。そして、バス制御部１０
５はデータバスＢ１に対しリード／ライトＲ／＊Ｗ信
号、およびアドレスストローブ信号＊ＡＳ、データスト
ローブ信号＊ＤＳ等を入出力することにより、例えば、
図示省略のＲＡＭに対してリード／ライト処理を行う。
【００２０】
【発明が解決しようとする課題】上述の従来例において
は、バス幅より小さなビット数のデータのリード／ライ
トを行なう場合、データバスＢ１の一部が使用されない
状態がある。
は、バス幅より小さなビット数のデータのリード／ライ
トを行なう場合、データバスＢ１の一部が使用されない
状態がある。
【００２１】図１８は従来例のライトデータのタイムチ
ャート（その２）を示す。図はＭＰＵ１００がＲＡＭ３
０１〜３０４に対して８ビットのライトを行った場合の
タイムチャートである。基本的なタイムチャートは図１
５で説明した３２ビット幅のデータのライトと同じであ
る。この場合の転送サイズ信号はＳ０＝「Ｈ」、Ｓ１＝
「Ｌ」でバイトアクセスを示す。データ転送およびサイ
ズアクノリッジ信号＊ＤＳＡＫもバイト単位の信号を返
送する。
ャート（その２）を示す。図はＭＰＵ１００がＲＡＭ３
０１〜３０４に対して８ビットのライトを行った場合の
タイムチャートである。基本的なタイムチャートは図１
５で説明した３２ビット幅のデータのライトと同じであ
る。この場合の転送サイズ信号はＳ０＝「Ｈ」、Ｓ１＝
「Ｌ」でバイトアクセスを示す。データ転送およびサイ
ズアクノリッジ信号＊ＤＳＡＫもバイト単位の信号を返
送する。
【００２２】アドレスデコーダ２００は転送サイズ信号
Ｓ０、Ｓ１とアドレスバスＢ２の下位２ビットから、該
当するＲＡＭ３０１〜３０４の中の１つを指定するチッ
プセレクト信号＊ＣＳをアサートする。ついで選択され
たＲＡＭ３０１はアドレスバスＢ２で指定されたメモリ
領域にデータバスＢ１上のデータを格納する。
Ｓ０、Ｓ１とアドレスバスＢ２の下位２ビットから、該
当するＲＡＭ３０１〜３０４の中の１つを指定するチッ
プセレクト信号＊ＣＳをアサートする。ついで選択され
たＲＡＭ３０１はアドレスバスＢ２で指定されたメモリ
領域にデータバスＢ１上のデータを格納する。
【００２３】図に示すように、データバスＢ１幅が３２
ビットであっても、バイトアクセスを行なう場合、実際
使用されるのは、Ｄ０−７の１バイトであり、Ｄ８−３
１の３バイト分は使用されない。
ビットであっても、バイトアクセスを行なう場合、実際
使用されるのは、Ｄ０−７の１バイトであり、Ｄ８−３
１の３バイト分は使用されない。
【００２４】同様に、２バイトのワードアクセスの場合
は２バイト分のデータバスＢ１が使用されず、ロングワ
ードアクセスの場合も、使用するデータ幅が４バイトに
満たない場合は、使用されないバスが生じる。
は２バイト分のデータバスＢ１が使用されず、ロングワ
ードアクセスの場合も、使用するデータ幅が４バイトに
満たない場合は、使用されないバスが生じる。
【００２５】本発明は、バス幅を複数のサブバスに分割
することにより、バスの使用効率を高めることのできる
バスアクセス方式を実現しようとする。
することにより、バスの使用効率を高めることのできる
バスアクセス方式を実現しようとする。
【００２６】
【課題を解決するための手段】図１は本発明の第１の原
理を説明する図である。図中の１１０は、所定のビット
幅のデータバスＢ１を、任意のバス幅を有する複数のサ
ブバスに分割するバス分割部であり、１２０はバス分割
部１１０により、分割されたサブバスに独立して、アク
セス制御を行うサブバス制御部である。
理を説明する図である。図中の１１０は、所定のビット
幅のデータバスＢ１を、任意のバス幅を有する複数のサ
ブバスに分割するバス分割部であり、１２０はバス分割
部１１０により、分割されたサブバスに独立して、アク
セス制御を行うサブバス制御部である。
【００２７】かかる構成により、サブバス制御部１２０
は、バス分割部１１０で分割した複数のサブバスの制御
を独立して行い、アクセス対象のデバイスに、サブバス
単位で同時リード／ライトと行うことが可能となる。
（請求項１）図２は本発明の第２の原理を説明する図で
ある。図は、所定のビット幅のデータバスＢ１を、任意
のバス幅を有する複数のサブバスに分割したバスアクセ
ス制御を行うバスアクセス制御装置１００Ａを示す。
は、バス分割部１１０で分割した複数のサブバスの制御
を独立して行い、アクセス対象のデバイスに、サブバス
単位で同時リード／ライトと行うことが可能となる。
（請求項１）図２は本発明の第２の原理を説明する図で
ある。図は、所定のビット幅のデータバスＢ１を、任意
のバス幅を有する複数のサブバスに分割したバスアクセ
ス制御を行うバスアクセス制御装置１００Ａを示す。
【００２８】バスアクセス制御装置１００Ａは演算装置
１０１と、レジスタ部１０２とバスバッファ１０３とバ
ス送受信部１０４およびバス制御部１０５から構成され
ており、演算装置１０１と、レジスタ部１０２と、バス
送受信部１０４を接続する内部データバスｂ１を複数の
サブバスに分割して構成する。
１０１と、レジスタ部１０２とバスバッファ１０３とバ
ス送受信部１０４およびバス制御部１０５から構成され
ており、演算装置１０１と、レジスタ部１０２と、バス
送受信部１０４を接続する内部データバスｂ１を複数の
サブバスに分割して構成する。
【００２９】かかる構成により、バス送受信部１０４
は、データバスＢ１の複数のサブバスに対して、サブバ
ス単位で独立にアクセスを行なうことが可能となる。
（請求項２）
は、データバスＢ１の複数のサブバスに対して、サブバ
ス単位で独立にアクセスを行なうことが可能となる。
（請求項２）
【００３０】
【発明の実施の形態】図３は本発明の実施の形態（１）
を説明する図である。図はＭＰＵ１００からＲＡＭ３０
１〜３０４にデータをリード／ライトする構成を示す。
図中のＢ１は３２ビット幅（Ｄ０−Ｄ３１）のデータバ
スであり、原理図で説明したバス分割部１１０により、
Ｂ１１〜Ｂ１４のサブバス（サブバスＢ１１〜１４は図
示省略）に分割している。サブバスＢ１１〜１４はそれ
ぞれＤ０−７、Ｄ８−１５、Ｄ１６−２３、Ｄ２４−３
１から構成され、リード／ライト信号Ｒ／＊Ｗ１〜４に
対応させる。Ｂ２は２４ビット幅（Ａ０−２３）アドレ
スバスを示し、２００はＭＰＵ１００から出力するアド
レスをデコードして、それぞれデータを入出力するＲＡ
Ｍ３０１〜３０４にチップセレクト信号＊ＣＳ１〜４
（チップセレクト信号＊ＣＳ５〜ｎは他のデバイスの指
定に使用される。）を送出するアドレスデコーダであ
る。
を説明する図である。図はＭＰＵ１００からＲＡＭ３０
１〜３０４にデータをリード／ライトする構成を示す。
図中のＢ１は３２ビット幅（Ｄ０−Ｄ３１）のデータバ
スであり、原理図で説明したバス分割部１１０により、
Ｂ１１〜Ｂ１４のサブバス（サブバスＢ１１〜１４は図
示省略）に分割している。サブバスＢ１１〜１４はそれ
ぞれＤ０−７、Ｄ８−１５、Ｄ１６−２３、Ｄ２４−３
１から構成され、リード／ライト信号Ｒ／＊Ｗ１〜４に
対応させる。Ｂ２は２４ビット幅（Ａ０−２３）アドレ
スバスを示し、２００はＭＰＵ１００から出力するアド
レスをデコードして、それぞれデータを入出力するＲＡ
Ｍ３０１〜３０４にチップセレクト信号＊ＣＳ１〜４
（チップセレクト信号＊ＣＳ５〜ｎは他のデバイスの指
定に使用される。）を送出するアドレスデコーダであ
る。
【００３１】また、原理図で説明したサブバス制御部１
２０（ＭＰＵ１００の図示省略のバス制御部が対応して
いる。）から出力される制御信号はリード／ライト信号
Ｒ／＊Ｗ１〜４、アドレスストローブ信号＊ＡＳ、デー
タストローブ信号＊ＤＳ、転送サイズ信号Ｓ０、Ｓ１、
であり、アドレスデコーダ２００からは、サイズアクノ
リッジ信号＊ＤＳＡＫ０、１がＭＰＵ１００に対して出
力される。
２０（ＭＰＵ１００の図示省略のバス制御部が対応して
いる。）から出力される制御信号はリード／ライト信号
Ｒ／＊Ｗ１〜４、アドレスストローブ信号＊ＡＳ、デー
タストローブ信号＊ＤＳ、転送サイズ信号Ｓ０、Ｓ１、
であり、アドレスデコーダ２００からは、サイズアクノ
リッジ信号＊ＤＳＡＫ０、１がＭＰＵ１００に対して出
力される。
【００３２】図において、アドレスデコーダ２００は、
アドレスバスＢ２の上位、下位、アドレス信号＊ＡＳお
よびデータストローブ信号＊ＤＳ、転送サイズＳ０、Ｓ
１から、データ転送およびサイズアクノリッジ＊ＤＳＡ
Ｋ０、１、ＲＡＭ３０１〜３０４のチップセレクト信号
＊ＣＳ１〜４を生成する。また、ＭＰＵ１００のリード
／ライト信号Ｒ／＊Ｗ１〜４およびその反転をＲＡＭ３
０１〜３０４のライトイネーブル＊ＷＥ、アウトプット
イネーブル＊ＯＥ端子に接続する。
アドレスバスＢ２の上位、下位、アドレス信号＊ＡＳお
よびデータストローブ信号＊ＤＳ、転送サイズＳ０、Ｓ
１から、データ転送およびサイズアクノリッジ＊ＤＳＡ
Ｋ０、１、ＲＡＭ３０１〜３０４のチップセレクト信号
＊ＣＳ１〜４を生成する。また、ＭＰＵ１００のリード
／ライト信号Ｒ／＊Ｗ１〜４およびその反転をＲＡＭ３
０１〜３０４のライトイネーブル＊ＷＥ、アウトプット
イネーブル＊ＯＥ端子に接続する。
【００３３】図４は本発明の実施の形態（１）のリード
／ライトのタイムチャートを示す。図はＤ０−７、Ｄ８
−１５はライト、Ｄ１６−２３、Ｄ２４−３１はリード
を行なう動作を示す。基本的には図１４、１５の従来例
で説明した動作と同じである。ここでは、Ｄ０−７、Ｄ
８−１５に対応するリード／ライト信号Ｒ／＊Ｗ１、２
は「Ｌ」で、ＲＡＭ３０１、３０２のライトイネーブル
信号＊ＷＥがアサートされ、Ｄ１６−２３、Ｄ２４−３
１に対応するリード／ライト信号Ｒ／＊Ｗ３、４は
「Ｈ」で、ＲＡＭ３０３、３０４のアウトプットイネー
ブル信号＊ＯＥがアサートされる。
／ライトのタイムチャートを示す。図はＤ０−７、Ｄ８
−１５はライト、Ｄ１６−２３、Ｄ２４−３１はリード
を行なう動作を示す。基本的には図１４、１５の従来例
で説明した動作と同じである。ここでは、Ｄ０−７、Ｄ
８−１５に対応するリード／ライト信号Ｒ／＊Ｗ１、２
は「Ｌ」で、ＲＡＭ３０１、３０２のライトイネーブル
信号＊ＷＥがアサートされ、Ｄ１６−２３、Ｄ２４−３
１に対応するリード／ライト信号Ｒ／＊Ｗ３、４は
「Ｈ」で、ＲＡＭ３０３、３０４のアウトプットイネー
ブル信号＊ＯＥがアサートされる。
【００３４】かかる処理により、１バスサイクル内でリ
ード動作とライト動作を同時に行うことが可能となる。
図５は本発明の実施の形態（２）を説明する図である。
図はＭＰＵ１００から異なるバンクＲＡＭ３０１〜３０
４とＲＡＭ３０５〜３０８にリード／ライトを行う構成
を示す。
ード動作とライト動作を同時に行うことが可能となる。
図５は本発明の実施の形態（２）を説明する図である。
図はＭＰＵ１００から異なるバンクＲＡＭ３０１〜３０
４とＲＡＭ３０５〜３０８にリード／ライトを行う構成
を示す。
【００３５】図中のデータバスＢ１、アドレスバスＢ２
は図３の実施の形態（１）で説明したと同じ構成をもつ
ものである。また、ＭＰＵ１００から出力される制御信
号はリード／ライト信号Ｒ／＊Ｗ１〜４、アドレススト
ローブ信号＊ＡＳ、データストローブ信号＊ＤＳ、転送
サイズ信号Ｓ０、Ｓ１、であり、バンク選択用のアドレ
スデコーダ２００からは、データ転送およびサイズアク
ノリッジ信号＊ＤＳＡＫ０、１がＭＰＵ１００に対して
出力される。
は図３の実施の形態（１）で説明したと同じ構成をもつ
ものである。また、ＭＰＵ１００から出力される制御信
号はリード／ライト信号Ｒ／＊Ｗ１〜４、アドレススト
ローブ信号＊ＡＳ、データストローブ信号＊ＤＳ、転送
サイズ信号Ｓ０、Ｓ１、であり、バンク選択用のアドレ
スデコーダ２００からは、データ転送およびサイズアク
ノリッジ信号＊ＤＳＡＫ０、１がＭＰＵ１００に対して
出力される。
【００３６】さらに、バンク選択用のアドレスデコーダ
２００は、データ転送およびサイズアクノリッジ信号＊
ＤＳＡＫ０、１を生成するとともに、リード／ライト信
号Ｒ／＊Ｗ１〜４に応じて、チップセレクト信号＊ＣＳ
１〜８を可変させるものである。
２００は、データ転送およびサイズアクノリッジ信号＊
ＤＳＡＫ０、１を生成するとともに、リード／ライト信
号Ｒ／＊Ｗ１〜４に応じて、チップセレクト信号＊ＣＳ
１〜８を可変させるものである。
【００３７】図６は本発明の実施の形態（２）のアドレ
スデコーダを説明する図である。図に示すアドレスデコ
ーダはＭＰＵインタフェース（図中ＩＮＦと示す）２１
０、変更するアドレス範囲を格納しておくアドレスレジ
スタ（図中ＲＥＧと示す）２１１、２１２、入力したア
ドレスとアドレスレジスタ２１１、２１２のアドレスと
を比較するアドレス比較器（図中ＡＤＲ ＣＯＭＰと示
す）、変更するチップセレクト信号を格納するチップセ
レクトレジスタ２３０、アドレスバスＢ２より入力した
アドレスのデコードを行うアドレスデコーダ２４０、Ａ
ＮＤ回路Ａ１、Ａ１１〜１８、セレクタＳＬ１〜８から
構成している。
スデコーダを説明する図である。図に示すアドレスデコ
ーダはＭＰＵインタフェース（図中ＩＮＦと示す）２１
０、変更するアドレス範囲を格納しておくアドレスレジ
スタ（図中ＲＥＧと示す）２１１、２１２、入力したア
ドレスとアドレスレジスタ２１１、２１２のアドレスと
を比較するアドレス比較器（図中ＡＤＲ ＣＯＭＰと示
す）、変更するチップセレクト信号を格納するチップセ
レクトレジスタ２３０、アドレスバスＢ２より入力した
アドレスのデコードを行うアドレスデコーダ２４０、Ａ
ＮＤ回路Ａ１、Ａ１１〜１８、セレクタＳＬ１〜８から
構成している。
【００３８】図において、ＭＰＵ１００はＭＰＵインタ
フェース２１０を介して、チップセレクト信号を変更す
るアドレスの上限、下限をアドレスレジスタ２１１、２
１２に書き込むとともに、変更するチップセレクト信号
をチップセレクトレジスタ２３０に格納する。
フェース２１０を介して、チップセレクト信号を変更す
るアドレスの上限、下限をアドレスレジスタ２１１、２
１２に書き込むとともに、変更するチップセレクト信号
をチップセレクトレジスタ２３０に格納する。
【００３９】アドレス比較器２２１、２２２はアドレス
レジスタ２１１、２１２の値と、アドレスバスＢ２の値
を比較して、アドレスバスＢ２の値がチップセレクト信
号を変更するアドレス範囲の場合、リード／ライトＲ／
＊Ｗ１〜４に応じて、チップセレクト信号をアドレスデ
コーダ２４０の出力か、チップセレクトレジスタ２３０
の出力から選択する。
レジスタ２１１、２１２の値と、アドレスバスＢ２の値
を比較して、アドレスバスＢ２の値がチップセレクト信
号を変更するアドレス範囲の場合、リード／ライトＲ／
＊Ｗ１〜４に応じて、チップセレクト信号をアドレスデ
コーダ２４０の出力か、チップセレクトレジスタ２３０
の出力から選択する。
【００４０】かかる構成により、リードとライトでチッ
プセレクト信号を変化させ、異なるバンクへの同時リー
ド／ライトが可能となる。図７は本発明の実施の形態
（２）のリード／ライトのタイムチャートを示す。
プセレクト信号を変化させ、異なるバンクへの同時リー
ド／ライトが可能となる。図７は本発明の実施の形態
（２）のリード／ライトのタイムチャートを示す。
【００４１】図はＤ０−７、Ｄ８−１５はライト、Ｄ１
６−２３、Ｄ２４−３１はリードを行なう動作を示す。
先ず、ＭＰＵ１００はアドレスデコーダ２００に対し
て、チップセレクト信号を変化させるアドレスの範囲を
アドレスレジスタ２１１、２１２に設定するとともに、
変更するチップセレクト信号を設定する。ここでは、Ｒ
ＡＭ３０１〜３０２に対してライト、ＲＡＭ３０７〜３
０８に対してリードを行う動作で説明する。
６−２３、Ｄ２４−３１はリードを行なう動作を示す。
先ず、ＭＰＵ１００はアドレスデコーダ２００に対し
て、チップセレクト信号を変化させるアドレスの範囲を
アドレスレジスタ２１１、２１２に設定するとともに、
変更するチップセレクト信号を設定する。ここでは、Ｒ
ＡＭ３０１〜３０２に対してライト、ＲＡＭ３０７〜３
０８に対してリードを行う動作で説明する。
【００４２】ＭＰＵ１００がチップセレクト信号を変更
するアドレス範囲に対してアクセスするとリード／ライ
ト信号Ｒ／＊Ｗ１、２は「Ｌ」となり、ＲＡＭ３０１、
３０２、３０５、３０６のライトイネーブル信号＊ＷＥ
をアサートする。また、リード／ライト信号Ｒ／＊Ｗ
３、４は「Ｈ」となり、ＲＡＭ３０３、３０４、３０
７、３０８のアウトプットイネーブル信号＊ＯＥをアサ
ートする。
するアドレス範囲に対してアクセスするとリード／ライ
ト信号Ｒ／＊Ｗ１、２は「Ｌ」となり、ＲＡＭ３０１、
３０２、３０５、３０６のライトイネーブル信号＊ＷＥ
をアサートする。また、リード／ライト信号Ｒ／＊Ｗ
３、４は「Ｈ」となり、ＲＡＭ３０３、３０４、３０
７、３０８のアウトプットイネーブル信号＊ＯＥをアサ
ートする。
【００４３】アドレスデコーダ２００はアドレスバスＢ
２の値とアドレスレジスタ２１１、２１２の値を比較し
て、アドレスバスＢ２の値がチップセレクト信号を可変
する範囲内にある場合は、チップセレクトレジスタ２３
０の内容をチップセレクト信号として出力する。
２の値とアドレスレジスタ２１１、２１２の値を比較し
て、アドレスバスＢ２の値がチップセレクト信号を可変
する範囲内にある場合は、チップセレクトレジスタ２３
０の内容をチップセレクト信号として出力する。
【００４４】かかる動作により、チップセレクト＊ＣＳ
１、２、７、８が「Ｌ」となり、リードデータとしてＲ
ＡＭ３０７、３０８の内容が読み込まれ、ライトデータ
はＲＡＭ３０１、３０２へデータが書き込まれ、異なる
バンクへの同時リード／ライトが可能となる。
１、２、７、８が「Ｌ」となり、リードデータとしてＲ
ＡＭ３０７、３０８の内容が読み込まれ、ライトデータ
はＲＡＭ３０１、３０２へデータが書き込まれ、異なる
バンクへの同時リード／ライトが可能となる。
【００４５】図８は本発明の実施の形態（３）を説明す
る図である。図はＲＡＭ３０１〜３０４とＭＰＵ１０
０、アドレスデコーダ２００の間にアドレスコンバータ
（図中ＡＣＯＮＶと示す）２５１〜２５４を設け、リー
ド／ライト信号に応じてＲＡＭ３０１〜３０４に入力す
るアドレスを変更できるように構成したものである。
る図である。図はＲＡＭ３０１〜３０４とＭＰＵ１０
０、アドレスデコーダ２００の間にアドレスコンバータ
（図中ＡＣＯＮＶと示す）２５１〜２５４を設け、リー
ド／ライト信号に応じてＲＡＭ３０１〜３０４に入力す
るアドレスを変更できるように構成したものである。
【００４６】図９は本発明の実施の形態（３）のアドレ
スコンバータを説明する図である。図に示すアドレスコ
ンバータ２５ｉ（ｉ＝１〜４）は、ＭＰＵインタフェー
ス２５５、アドレス変換用ページレジスタ２５６、加算
器２５７、およびセレクタ２５８から構成されている。
スコンバータを説明する図である。図に示すアドレスコ
ンバータ２５ｉ（ｉ＝１〜４）は、ＭＰＵインタフェー
ス２５５、アドレス変換用ページレジスタ２５６、加算
器２５７、およびセレクタ２５８から構成されている。
【００４７】ＭＰＵ１００はＭＰＵインタフェース２５
５を介して、アドレス変換用ページレジスタ２５６にア
ドレス変換用データを格納する。加算器２５７は、アド
レスバスＢ２の値にアドレス変換用ページレジスタ２５
６の値を加算した値を出力する。セレクタ２５８は加算
器２５７の出力の変換したアドレスとアドレスバスＢ２
の値を入力として、リード／ライト信号Ｒ／＊Ｗの値に
より選択してアドレスとして出力する。図においては、
リード／ライト信号Ｒ／＊Ｗが「Ｌ」の場合に変換した
アドレスを出力し、「Ｈ」の場合はアドレスバスＢ２の
値をそのまま出力する。
５を介して、アドレス変換用ページレジスタ２５６にア
ドレス変換用データを格納する。加算器２５７は、アド
レスバスＢ２の値にアドレス変換用ページレジスタ２５
６の値を加算した値を出力する。セレクタ２５８は加算
器２５７の出力の変換したアドレスとアドレスバスＢ２
の値を入力として、リード／ライト信号Ｒ／＊Ｗの値に
より選択してアドレスとして出力する。図においては、
リード／ライト信号Ｒ／＊Ｗが「Ｌ」の場合に変換した
アドレスを出力し、「Ｈ」の場合はアドレスバスＢ２の
値をそのまま出力する。
【００４８】ここで、図７と同様に、Ｄ０−７、Ｄ８−
１５はライト、Ｄ１６−２３、Ｄ２４−３１はリードを
行うものとすると、ＭＰＵ１００はアドレスコンバータ
２５１〜２５４に対して、変換したいアドレスデータを
アドレス変換用ページレジスタ２５６に格納する。ＭＰ
Ｕ１００がアクセスを開始すると、リード／ライト信号
Ｒ／＊Ｗ１、２は「Ｌ」となり、アドレスコンバータ２
５１〜２５４は変換したアドレスをＲＡＭ３０１、３０
２に対して出力する。また、リード／ライト信号Ｒ／＊
Ｗ３、４は「Ｈ」となり、アドレスコンバータ２５１〜
２５４はアドレスバスＢ２の値をそのままＲＡＭ３０
１、３０２に対して出力する。
１５はライト、Ｄ１６−２３、Ｄ２４−３１はリードを
行うものとすると、ＭＰＵ１００はアドレスコンバータ
２５１〜２５４に対して、変換したいアドレスデータを
アドレス変換用ページレジスタ２５６に格納する。ＭＰ
Ｕ１００がアクセスを開始すると、リード／ライト信号
Ｒ／＊Ｗ１、２は「Ｌ」となり、アドレスコンバータ２
５１〜２５４は変換したアドレスをＲＡＭ３０１、３０
２に対して出力する。また、リード／ライト信号Ｒ／＊
Ｗ３、４は「Ｈ」となり、アドレスコンバータ２５１〜
２５４はアドレスバスＢ２の値をそのままＲＡＭ３０
１、３０２に対して出力する。
【００４９】かかる構成により、リードデータはアドレ
スバスＢ２で指定したアドレスの内容が読み込まれ、ラ
イトデータは、アドレスバスＢ２で指定したアドレスに
アドレス変換用ページレジスタ２５６の値を加算したア
ドレスに対して書き込まれる。このようにして、異なる
アドレスに同時リード／ライトが可能となる。
スバスＢ２で指定したアドレスの内容が読み込まれ、ラ
イトデータは、アドレスバスＢ２で指定したアドレスに
アドレス変換用ページレジスタ２５６の値を加算したア
ドレスに対して書き込まれる。このようにして、異なる
アドレスに同時リード／ライトが可能となる。
【００５０】図１０は本発明による同時リード／ライト
データのフローチャートを示す。図は図１６で説明した
と同じ処理を行うものであり、図１２で説明したメモリ
の０番地から７番地までのデータを３２ビット単位で読
み出し「１」を加算してもとのアドレスに格納する処理
を示す。
データのフローチャートを示す。図は図１６で説明した
と同じ処理を行うものであり、図１２で説明したメモリ
の０番地から７番地までのデータを３２ビット単位で読
み出し「１」を加算してもとのアドレスに格納する処理
を示す。
【００５１】ステップ（以下Ｓと示す）１；メモリの
０、１番地の３２ビットをワードリードする。 Ｓ２；リードデータに「１」を加算する。
０、１番地の３２ビットをワードリードする。 Ｓ２；リードデータに「１」を加算する。
【００５２】Ｓ３；加算結果を０、１番地にワードライ
トすると同時に２、３番地をワードリードする。 Ｓ４；リードデータに「１」を加算する。
トすると同時に２、３番地をワードリードする。 Ｓ４；リードデータに「１」を加算する。
【００５３】Ｓ５；加算結果をもとのアドレスにライト
し、次のアドレスからデータリードすることを繰り返
す。かかる処理により、図１６の従来例では０、１番地
から６、７番地の処理までに１２ステップを要していた
ものが、本発明の同時リード／ライト処理により、同じ
処理を９ステップで行うことが可能となる。この例で
は、ステップの削減率は７５％であるが、さらに大きな
アドレスに対して同様な処理を行う場合はステップの削
減率は６６％にあるる。
し、次のアドレスからデータリードすることを繰り返
す。かかる処理により、図１６の従来例では０、１番地
から６、７番地の処理までに１２ステップを要していた
ものが、本発明の同時リード／ライト処理により、同じ
処理を９ステップで行うことが可能となる。この例で
は、ステップの削減率は７５％であるが、さらに大きな
アドレスに対して同様な処理を行う場合はステップの削
減率は６６％にあるる。
【００５４】図１１は本発明のバスアクセスを行うマイ
クロプロセッサの実施の形態を説明する図である。図は
実施の形態（１）〜（３）の処理を行うＭＰＵ１００を
示す。図中の１０１Ｂはレジスタ部１０２から命令を順
次取り出し、命令の解析を行う命令解析部であり、１０
１Ａは算術演算、論理演算を行うＡＬＵ部であり、１０
２はプログラム、演算データ等を格納するレジスタ部、
１０２Ａはレジスタ部１０２から命令を順次取り出すた
めのプログラムカウンタであり、１０３はアドレスバス
Ｂ２にアドレスを出力するためのバスバッファ、１０４
ＡはデータバスＢ１にデータを出力するためのバストラ
ンシーバ、１０５はバス制御信号の入出力を行うバス制
御部である。
クロプロセッサの実施の形態を説明する図である。図は
実施の形態（１）〜（３）の処理を行うＭＰＵ１００を
示す。図中の１０１Ｂはレジスタ部１０２から命令を順
次取り出し、命令の解析を行う命令解析部であり、１０
１Ａは算術演算、論理演算を行うＡＬＵ部であり、１０
２はプログラム、演算データ等を格納するレジスタ部、
１０２Ａはレジスタ部１０２から命令を順次取り出すた
めのプログラムカウンタであり、１０３はアドレスバス
Ｂ２にアドレスを出力するためのバスバッファ、１０４
ＡはデータバスＢ１にデータを出力するためのバストラ
ンシーバ、１０５はバス制御信号の入出力を行うバス制
御部である。
【００５５】図において、マイクロプロセッサ１００内
の内部データバスｂ１は、８ビット×４本の内部サブバ
スｂ１１〜１４に分割されており、データは８ビット単
位で入出力される。そして、バス制御部１０５は８ビッ
ト×４本に分割されたサブバスＢ１１〜１４に対して４
本のリード／ライト信号、およびアドレスストローブ信
号、データストローブ信号等を入出力することにより制
御を行う。
の内部データバスｂ１は、８ビット×４本の内部サブバ
スｂ１１〜１４に分割されており、データは８ビット単
位で入出力される。そして、バス制御部１０５は８ビッ
ト×４本に分割されたサブバスＢ１１〜１４に対して４
本のリード／ライト信号、およびアドレスストローブ信
号、データストローブ信号等を入出力することにより制
御を行う。
【００５６】かかる構成により、４本に分割されたデー
タバスＢ１のサブバスＢ１１〜１４を独立に制御するこ
とが可能となる。本発明の実施の形態ではマイクロプロ
セッサとＲＡＭの間のデータのリード／ライト処理で説
明したがＲＡＭに対するリード／ライト処理に限定され
るものではなく、双方向のバス伝送を行う装置に適用可
能である。
タバスＢ１のサブバスＢ１１〜１４を独立に制御するこ
とが可能となる。本発明の実施の形態ではマイクロプロ
セッサとＲＡＭの間のデータのリード／ライト処理で説
明したがＲＡＭに対するリード／ライト処理に限定され
るものではなく、双方向のバス伝送を行う装置に適用可
能である。
【００５７】
【発明の効果】本発明によれば、データバスを複数のサ
ブバスに分割し、分割したサブバスに対する複数のリー
ド／ライト信号により、独立して複数のサブバスを制御
することが可能となり、さらに、同時リード／ライトを
可能とすることにより、バスの使用効率を高めることが
できる。
ブバスに分割し、分割したサブバスに対する複数のリー
ド／ライト信号により、独立して複数のサブバスを制御
することが可能となり、さらに、同時リード／ライトを
可能とすることにより、バスの使用効率を高めることが
できる。
【図１】 本発明の第１の原理を説明する図
【図２】 本発明の第２の原理を説明する図
【図３】 本発明の実施の形態（１）を説明する図
【図４】 本発明の実施の形態（１）のリード／ライト
のタイムチャート
のタイムチャート
【図５】 本発明の実施の形態（２）を説明する図
【図６】 本発明の実施の形態（２）のアドレスデコー
ダを説明する図
ダを説明する図
【図７】 本発明の実施の形態（２）のリード／ライト
のタイムチャート
のタイムチャート
【図８】 本発明の実施の形態（３）を説明する図
【図９】 本発明の実施の形態（３）のアドレスコンバ
ータを説明する図
ータを説明する図
【図１０】 本発明による同時リード／ライトデータの
フローチャート
フローチャート
【図１１】 本発明のバスアクセスを行うマイクロプロ
セッサの実施の形態を説明する図
セッサの実施の形態を説明する図
【図１２】 メモリのアドレス構成を説明する図
【図１３】 従来例を説明する図
【図１４】 従来例のリードデータのタイムチャート
【図１５】 従来例のライトデータのタイムチャート
（その１）
（その１）
【図１６】 従来例のリード／ライトデータのフローチ
ャート
ャート
【図１７】 従来例のバスアクセスを行うマイクロプロ
セッサを説明する図
セッサを説明する図
【図１８】 従来例のライトデータのタイムチャート
（その２）
（その２）
１００ マイクロプロセッサ １００Ａ バスアクセス制御装置 １０１ 演算装置 １０１Ａ ＡＬＵ部 １０１Ｂ 命令解析部 １０２ レジスタ部 １０２Ａ プログラムカウンタ １０３ バスバッファ １０４ バス送受信部 １０４Ａ バストランシーバ １０５ バス制御部 １１０ バス分割部 １２０ サブバス制御部 ２００、２４０ アドレスデコーダ ２１０、２５５ ＭＰＵインタフェース ２１１、２１２ アドレスレジスタ ２２１、２２２ アドレス比較器 ２３０ チップセレクトレジスタ ２５１〜２５４ アドレスコンバータ ２５６ アドレス変換用ページレジスタ ２５７ 加算器 ２５８、ＳＬ１〜８ セレクタ ３０１〜３０ｎ ランダムアクセスメモリ Ａ１、Ａ１１〜Ａ１８ ＡＮＤ回路 Ｂ１ データバス Ｂ１１〜Ｂ１４ サブバス Ｂ２ アドレスバス ｂ１ 内部データバス ｂ１１〜１４ 内部サブバス ｂ２ 内部バス
Claims (4)
- 【請求項１】 所定のビット幅のデータバスを、任意の
バス幅を有する複数のサブバスに分割するバス分割部
と、 前記バス分割部により、分割されたサブバスに独立し
て、アクセス制御を行うサブバス制御部を設け、 前記サブバス制御部は、前記バス分割部で分割した前記
複数のサブバスの制御を独立して行い、アクセス対象の
デバイスに、サブバス単位で同時リード／ライトと行う
ことを特徴とするバスアクセス方式。 - 【請求項２】 請求項１記載のバスアクセス方式におい
て、 データを格納する複数のバンクから構成されたメモリ
と、 アクセスするアドレスにより、選択する前記複数のバン
クを指定するバンク選択用のアドレスデコーダを設け、 前記アドレスデコーダは、アクセスアドレスから前記複
数のバンクを指定する選択信号を生成し、異なるバンク
に同時アクセスすることを特徴とするバスアクセス方
式。 - 【請求項３】 請求項１記載のバスアクセス方式におい
て、 前記複数のメモリにアクセスするとき、リード／ライト
により異なるアドレスを生成するアドレスコンバータを
設け、 前記アドレスコンバータは前記複数のメモリにアクセス
するとき、リード／ライトアクセスに対応して、異なる
アドレスを発生し、同時アクセスすることを特徴とする
バスアクセス方式。 - 【請求項４】 所定のビット幅のデータバスを、任意の
バス幅を有する複数のバスに分割したバスアクセス制御
を行うバスアクセス制御装置であって、 演算装置と、レジスタ部と、バス送受信部を接続する内
部バスを複数のサブバスに分割したことを特徴とするバ
スアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063062A JPH11259417A (ja) | 1998-03-13 | 1998-03-13 | バスアクセス方式およびバスアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063062A JPH11259417A (ja) | 1998-03-13 | 1998-03-13 | バスアクセス方式およびバスアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259417A true JPH11259417A (ja) | 1999-09-24 |
Family
ID=13218489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10063062A Withdrawn JPH11259417A (ja) | 1998-03-13 | 1998-03-13 | バスアクセス方式およびバスアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11259417A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1154353A1 (en) * | 2000-05-09 | 2001-11-14 | Cradle Technologies | Configurable i/o circuitry defining virtual ports |
| JP2001331441A (ja) * | 2000-05-22 | 2001-11-30 | Cradle Technologies | １以上の仮想ポートを規定する構成回路および集積回路 |
| KR100468761B1 (ko) * | 2002-08-23 | 2005-01-29 | 삼성전자주식회사 | 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템 |
| WO2004051484A3 (en) * | 2002-12-05 | 2005-12-01 | Nokia Corp | Device and method for operating memory components |
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| JP2008532188A (ja) * | 2005-03-02 | 2008-08-14 | クゥアルコム・インコーポレイテッド | スケーラブルバス構造 |
| CN107608913A (zh) * | 2017-09-25 | 2018-01-19 | 郑州云海信息技术有限公司 | 一种cpu寻址方法、装置及其使用的cpu寻址设备 |
-
1998
- 1998-03-13 JP JP10063062A patent/JPH11259417A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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