JP3343556B2 - 記憶システム - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、アクセススピ−ドの異
なる記憶モジュ−ルから成る記憶システムに関し、特に
参照アドレスに対応するメモリモジュールによってアク
セススピ−ドが異なる場合の記憶システムおよびメモリ
モジュールとしてＳＲＡＭ、ＤＲＡＭが混在している場
合の記憶システムに関する。
なる記憶モジュ−ルから成る記憶システムに関し、特に
参照アドレスに対応するメモリモジュールによってアク
セススピ−ドが異なる場合の記憶システムおよびメモリ
モジュールとしてＳＲＡＭ、ＤＲＡＭが混在している場
合の記憶システムに関する。
【０００２】
【従来の技術】近年、ワ−クステ−ション、パ−ソナル
コンピュ−タの分野では、メモリ素子の高集積化に伴
い、主記憶の基本メモリを第１図の如くＣＰＵボ−ド上
に実装する傾向にあり、これにより主記憶制御装置、基
本メモリ間の信号ラインの遅延時間が改善され、主記憶
アクセスの高速化が期待される。しかし、増設メモリ
は、従来通り増設コネクタまたはバックボ−ドに接続さ
れるため、同様の高速化はできず、上記高速化を実現す
るために、記憶モジュ−ルによりアクセスタイミングを
変化させる技術が必要となってきた。また、ファイルア
クセスを高速化する技術として、主記憶をＳＲＡＭ、Ｄ
ＲＡＭで構成し、ハ−ドディスクの一部の写しを主記憶
上のＳＲＡＭに置く方法において、システムを安価にす
るために、特別な信号を用いることなくＤＲＡＭインタ
フェ−スでＳＲＡＭを高速にアクセスする技術が必要と
なってきた。
コンピュ−タの分野では、メモリ素子の高集積化に伴
い、主記憶の基本メモリを第１図の如くＣＰＵボ−ド上
に実装する傾向にあり、これにより主記憶制御装置、基
本メモリ間の信号ラインの遅延時間が改善され、主記憶
アクセスの高速化が期待される。しかし、増設メモリ
は、従来通り増設コネクタまたはバックボ−ドに接続さ
れるため、同様の高速化はできず、上記高速化を実現す
るために、記憶モジュ−ルによりアクセスタイミングを
変化させる技術が必要となってきた。また、ファイルア
クセスを高速化する技術として、主記憶をＳＲＡＭ、Ｄ
ＲＡＭで構成し、ハ−ドディスクの一部の写しを主記憶
上のＳＲＡＭに置く方法において、システムを安価にす
るために、特別な信号を用いることなくＤＲＡＭインタ
フェ−スでＳＲＡＭを高速にアクセスする技術が必要と
なってきた。
【０００３】記憶モジュ−ルによって、主記憶アクセス
タイミングを変化させる第１の従来技術としては、シス
テムパワ−オン時にプログラマブルにアクセスタイミン
グを初期設定する方式や、特開平２−２８７８４５号公
報に開示されているように、主記憶側からアクセススピ
−ド情報を主記憶制御装置に伝えることにより、アクセ
スタイミングを変更する方式がある。また、記憶モジュ
−ルとしてＤＲＡＭ、ＳＲＡＭが混在していて、ＳＲＡ
ＭをＤＲＡＭインタ−フェ−スでアクセスする第２の従
来技術としては、ＤＲＡＭと同じ、ロ−アドレス、カラ
ムアドレスをラッチした後ＳＲＡＭをアクセスする方式
がある。
タイミングを変化させる第１の従来技術としては、シス
テムパワ−オン時にプログラマブルにアクセスタイミン
グを初期設定する方式や、特開平２−２８７８４５号公
報に開示されているように、主記憶側からアクセススピ
−ド情報を主記憶制御装置に伝えることにより、アクセ
スタイミングを変更する方式がある。また、記憶モジュ
−ルとしてＤＲＡＭ、ＳＲＡＭが混在していて、ＳＲＡ
ＭをＤＲＡＭインタ−フェ−スでアクセスする第２の従
来技術としては、ＤＲＡＭと同じ、ロ−アドレス、カラ
ムアドレスをラッチした後ＳＲＡＭをアクセスする方式
がある。
【０００４】
【発明が解決しようとする課題】上記第一の従来技術で
は、主記憶のアクセスタイミングをダイナミックに変更
するために、主記憶側に特別なハ−ドウェアやインタ−
フェイス信号を付加する必要があり、システムが高価に
なるという問題点を有するものであった。また、上記第
二の従来技術では、ＤＲＡＭインタフェ−スでＳＲＡＭ
をアクセスする場合に、ＤＲＡＭと同様のタイミングで
アクセスするため、ＳＲＡＭの高速性を十分生かせない
という問題点を有するものであった。本発明は、種類を
異にするメモリモジュールからなる記憶装置をアクセス
するとき、各記憶モジュールに最適なアクセスができる
ようにすることを目的としている。更に、本発明は、上
記第一の従来技術における問題点を解消し、特別なイン
タフェ−ス信号を用いることなく主記憶モジュ−ルのア
クセススピ−ドにマッチしたアクセスタイミングをダイ
ナミックに設定させることを目的としている。更に、本
発明は、上記第二の従来技術における問題点を解消し、
ＤＲＡＭインタフェ−スでＳＲＡＭを高速にアクセスさ
せることを目的としている。
は、主記憶のアクセスタイミングをダイナミックに変更
するために、主記憶側に特別なハ−ドウェアやインタ−
フェイス信号を付加する必要があり、システムが高価に
なるという問題点を有するものであった。また、上記第
二の従来技術では、ＤＲＡＭインタフェ−スでＳＲＡＭ
をアクセスする場合に、ＤＲＡＭと同様のタイミングで
アクセスするため、ＳＲＡＭの高速性を十分生かせない
という問題点を有するものであった。本発明は、種類を
異にするメモリモジュールからなる記憶装置をアクセス
するとき、各記憶モジュールに最適なアクセスができる
ようにすることを目的としている。更に、本発明は、上
記第一の従来技術における問題点を解消し、特別なイン
タフェ−ス信号を用いることなく主記憶モジュ−ルのア
クセススピ−ドにマッチしたアクセスタイミングをダイ
ナミックに設定させることを目的としている。更に、本
発明は、上記第二の従来技術における問題点を解消し、
ＤＲＡＭインタフェ−スでＳＲＡＭを高速にアクセスさ
せることを目的としている。
【０００５】
【課題を解決するための手段】中央処理装置と、アクセ
スタイミングが異なる複数の記憶モジュールからなる主
記憶と、主記憶制御装置とを有する記憶システムであ
り、前記主記憶制御装置は前記複数の記憶モジュールの
各々の種類を判定する記憶モジュール種類判定手段と、
前記複数の記憶モジュールの各々の種類に応じたアクセ
スタイミング情報がプログラムにより設定されるコント
ロールレジスタと、アクセスタイミング制御手段とを備
え、前記記憶モジュール種類判定手段はメモリ参照アド
レスをデコードして前記メモリ参照アドレスが指定する
記憶モジュールの種類を判定し、前記アクセスタイミン
グ制御手段は前記記憶モジュール種類判定手段の判定結
果に応じて、前記コントロールレジスタに設定されたア
クセスタイミング情報に基づいて前記メモリ参照アドレ
スが指定する記憶モジュールに最適なアクセスタイミン
グ信号を発生するようにしている。また、前記記憶モジ
ュール種類判定手段は、記憶モジュールのアクセススピ
ードを判定することにより記憶モジュール種類判定を行
うようにしている。また、前記アクセスタイミング制御
手段は、前記コントロールレジスタに設定されたアクセ
スタイミング情報が変更されたとき、該変更に応じてア
クセスタイミング信号を変更するようにしている。ま
た、前記記憶モジュールとしてＤＲＡＭ部とＳＲＡＭ部
を含み、前記主記憶制御装置と該ＤＲＡＭ部及びＳＲＡ
Ｍ部に接続されたデータラインをデ−タバスとカラムア
ドレスバスのマルチプレックスバス構成とし、前記主記
憶制御装置に該デ−タラインへデータ又はカラムアドレ
スのいずれかを選択出力するための選択手段を設け、前
記ＳＲＡＭ部に前記デ−タラインから出力された前記カ
ラムアドレスをラッチする手段を設け、前記記憶モジュ
ール種類判定手段により前記メモリ参照アドレスが指定
する記憶モジュールがＳＲＡＭと判定されたとき、前記
アクセスタイミング制御手段は前記選択手段を制御して
前記主記憶制御装置から前記メモリ参照アドレスのロ−
アドレスを出すタイミングと同一タイミングでカラムア
ドレスを前記データバスに出力し、該データバス上のカ
ラムアドレスを前記タイアクセスミング制御手段からの
ロ−アドレスストロ−ブ信号のアサ−トタイミングで前
記ラッチ手段にラッチし、ラッチ後、前記デ−タライン
のカラムアドレス出力をディセ−ブルし、前記ＳＲＡＭ
部に対して前記ロ−アドレスと前記ラッチしたカラムア
ドレスによって起動をかけアクセスを実行し、前記記憶
モジュール種類判定手段により前記メモリ参照アドレス
が指定する記憶モジュールがＤＲＡＭと判定されたとき
は、前記メモリ参照アドレスのロ−アドレスおよびカラ
ムアドレスと前記アクセスタイミング制御手段からのロ
−アドレスストロ−ブ信号およびカラムアドレスストロ
ーブ信号によりＤＲＡＭ部に対して通常のアクセスを実
行するようにしている。
スタイミングが異なる複数の記憶モジュールからなる主
記憶と、主記憶制御装置とを有する記憶システムであ
り、前記主記憶制御装置は前記複数の記憶モジュールの
各々の種類を判定する記憶モジュール種類判定手段と、
前記複数の記憶モジュールの各々の種類に応じたアクセ
スタイミング情報がプログラムにより設定されるコント
ロールレジスタと、アクセスタイミング制御手段とを備
え、前記記憶モジュール種類判定手段はメモリ参照アド
レスをデコードして前記メモリ参照アドレスが指定する
記憶モジュールの種類を判定し、前記アクセスタイミン
グ制御手段は前記記憶モジュール種類判定手段の判定結
果に応じて、前記コントロールレジスタに設定されたア
クセスタイミング情報に基づいて前記メモリ参照アドレ
スが指定する記憶モジュールに最適なアクセスタイミン
グ信号を発生するようにしている。また、前記記憶モジ
ュール種類判定手段は、記憶モジュールのアクセススピ
ードを判定することにより記憶モジュール種類判定を行
うようにしている。また、前記アクセスタイミング制御
手段は、前記コントロールレジスタに設定されたアクセ
スタイミング情報が変更されたとき、該変更に応じてア
クセスタイミング信号を変更するようにしている。ま
た、前記記憶モジュールとしてＤＲＡＭ部とＳＲＡＭ部
を含み、前記主記憶制御装置と該ＤＲＡＭ部及びＳＲＡ
Ｍ部に接続されたデータラインをデ−タバスとカラムア
ドレスバスのマルチプレックスバス構成とし、前記主記
憶制御装置に該デ−タラインへデータ又はカラムアドレ
スのいずれかを選択出力するための選択手段を設け、前
記ＳＲＡＭ部に前記デ−タラインから出力された前記カ
ラムアドレスをラッチする手段を設け、前記記憶モジュ
ール種類判定手段により前記メモリ参照アドレスが指定
する記憶モジュールがＳＲＡＭと判定されたとき、前記
アクセスタイミング制御手段は前記選択手段を制御して
前記主記憶制御装置から前記メモリ参照アドレスのロ−
アドレスを出すタイミングと同一タイミングでカラムア
ドレスを前記データバスに出力し、該データバス上のカ
ラムアドレスを前記タイアクセスミング制御手段からの
ロ−アドレスストロ−ブ信号のアサ−トタイミングで前
記ラッチ手段にラッチし、ラッチ後、前記デ−タライン
のカラムアドレス出力をディセ−ブルし、前記ＳＲＡＭ
部に対して前記ロ−アドレスと前記ラッチしたカラムア
ドレスによって起動をかけアクセスを実行し、前記記憶
モジュール種類判定手段により前記メモリ参照アドレス
が指定する記憶モジュールがＤＲＡＭと判定されたとき
は、前記メモリ参照アドレスのロ−アドレスおよびカラ
ムアドレスと前記アクセスタイミング制御手段からのロ
−アドレスストロ−ブ信号およびカラムアドレスストロ
ーブ信号によりＤＲＡＭ部に対して通常のアクセスを実
行するようにしている。
【０００６】
【作用】本発明によれば、アクセススピ−ドが遅い記憶
モジュ−ルと速い記憶モジュ−ルが混在している記憶シ
ステムにおいて、該記憶モジュ−ルがアドレスによって
割り振られている場合には、そのアドレスをデコ−ド
し、最適なアクセスタイミングに設定するようにしてい
るため、記憶システムの性能を向上させることが可能と
なる。更に、コントロール情報をプログラマブルに設定
できるコントロールレジスタを設けているため、記憶装
置を構成する記憶モジュールに対する種々の変更に応じ
てアクセスタイミングを変更することが可能となる。ま
た、本発明によれば、ＤＲＡＭインタフェ−スでＳＲＡ
Ｍをアクセスする記憶システムにおいて、ＳＲＡＭのデ
−タラインをカラムアドレスとデ−タのマルチプレック
スバスとし、ロ−アドレスの出力と同時に前記バスにカ
ラムアドレスを出力するようにしているため、高速にＳ
ＲＡＭをアクセスすることが可能となる。
モジュ−ルと速い記憶モジュ−ルが混在している記憶シ
ステムにおいて、該記憶モジュ−ルがアドレスによって
割り振られている場合には、そのアドレスをデコ−ド
し、最適なアクセスタイミングに設定するようにしてい
るため、記憶システムの性能を向上させることが可能と
なる。更に、コントロール情報をプログラマブルに設定
できるコントロールレジスタを設けているため、記憶装
置を構成する記憶モジュールに対する種々の変更に応じ
てアクセスタイミングを変更することが可能となる。ま
た、本発明によれば、ＤＲＡＭインタフェ−スでＳＲＡ
Ｍをアクセスする記憶システムにおいて、ＳＲＡＭのデ
−タラインをカラムアドレスとデ−タのマルチプレック
スバスとし、ロ−アドレスの出力と同時に前記バスにカ
ラムアドレスを出力するようにしているため、高速にＳ
ＲＡＭをアクセスすることが可能となる。
【０００７】
【実施例】以下、本発明の実施例を図により説明する。
図１は本発明の第一の実施例を示した図で、図２は図１
を詳細に説明した図である。図１において、１はＣＰＵ
ボ−ド、２は中央処理装置（ＣＰＵ）、３は主記憶制御
装置（ＭＣＵ）、４はドライバ／レシ−バ、５は主記憶
装置の基本メモリ、６、７は主記憶装置の増設メモリ、
８はＣＰＵ２からアドレスライン１０３を介して出力さ
れるアドレス情報をデコ−ドしてアクセススピードを判
定するデコ−ダ、１０はデコ−ダ８によってメモリアク
セスのタイミングを可変にするタイミング制御回路、９
はデコ−ダ８のデコ−ドパタ−ンおよびタイミング制御
回路１０のタイミングを可変にするコントロ−ルレジス
タ、ライン１０１は内部メモリバス、ライン１０２は外
部メモリバスである。
図１は本発明の第一の実施例を示した図で、図２は図１
を詳細に説明した図である。図１において、１はＣＰＵ
ボ−ド、２は中央処理装置（ＣＰＵ）、３は主記憶制御
装置（ＭＣＵ）、４はドライバ／レシ−バ、５は主記憶
装置の基本メモリ、６、７は主記憶装置の増設メモリ、
８はＣＰＵ２からアドレスライン１０３を介して出力さ
れるアドレス情報をデコ−ドしてアクセススピードを判
定するデコ−ダ、１０はデコ−ダ８によってメモリアク
セスのタイミングを可変にするタイミング制御回路、９
はデコ−ダ８のデコ−ドパタ−ンおよびタイミング制御
回路１０のタイミングを可変にするコントロ−ルレジス
タ、ライン１０１は内部メモリバス、ライン１０２は外
部メモリバスである。
【０００８】基本メモリ５にはＯＳ核など参照頻度の高
いデ−タが格納されていて、ＣＰＵボ−ド１上に実装さ
れ、内部メモリバス１０１によってＭＣＵ３と直接接続
されている。又、増設メモリ６、７は外部メモリバス１
０２によってドライバ／レシ−バ４経由で内部メモリバ
スに接続されている。基本メモリ５、増設メモリ６、７
の各記憶領域はメモリ空間上にマッピングされている。
なお、主記憶制御装置（ＭＣＵ）３の構成については、
本願発明に関連する主要部分のみが記載され、他の部分
は記載が省略されている。
いデ−タが格納されていて、ＣＰＵボ−ド１上に実装さ
れ、内部メモリバス１０１によってＭＣＵ３と直接接続
されている。又、増設メモリ６、７は外部メモリバス１
０２によってドライバ／レシ−バ４経由で内部メモリバ
スに接続されている。基本メモリ５、増設メモリ６、７
の各記憶領域はメモリ空間上にマッピングされている。
なお、主記憶制御装置（ＭＣＵ）３の構成については、
本願発明に関連する主要部分のみが記載され、他の部分
は記載が省略されている。
【０００９】ＣＰＵからＭＣＵ３にメモリアクセス要求
が発生すると、アクセススピードを判定するデコ−ダ８
によって、上記基本メモリ、増設メモリ等のメモリモジ
ュ−ルの内の参照メモリモジュ−ルのアクセススピード
を判定し、タイミング制御回路１０によって該決定され
たメモリモジュ−ルに最適なタイミングでメモリアクセ
スを実行する。
が発生すると、アクセススピードを判定するデコ−ダ８
によって、上記基本メモリ、増設メモリ等のメモリモジ
ュ−ルの内の参照メモリモジュ−ルのアクセススピード
を判定し、タイミング制御回路１０によって該決定され
たメモリモジュ−ルに最適なタイミングでメモリアクセ
スを実行する。
【００１０】これら一連の動作を図２および図３を用い
て詳細に説明する。図２は、図１におけるＭＣＵ３の本
願発明に関連する主要部分の構成をさらに詳細に示した
ものである。図２において、２はＣＰＵ、９はコントロ
−ル情報が格納されるコントロ−ルレジスタ、８はデコ
−ダ、１０はタイミング制御回路で、コントロ−ルレジ
スタ９、デコ−ダ８、タイミング制御回路１０はＭＣＵ
３の内部に存在する。デコ−ダ８は、デコ−ド回路２１
〜２５および４入力ＮＡＮＤ回路２６から成り、タイミ
ング制御回路１０はステ−ジ回路２７、４入力マルチプ
レクサ２８、ＮＯＴゲ−ト２９、フリップフロップ（Ｆ
Ｆ）３０、出力ドライバ３１から成る。 図２の４入力
ＮＡＮＤ回路２６はその記載が簡略化されているが、そ
の詳細な記載を第７図に示す。
て詳細に説明する。図２は、図１におけるＭＣＵ３の本
願発明に関連する主要部分の構成をさらに詳細に示した
ものである。図２において、２はＣＰＵ、９はコントロ
−ル情報が格納されるコントロ−ルレジスタ、８はデコ
−ダ、１０はタイミング制御回路で、コントロ−ルレジ
スタ９、デコ−ダ８、タイミング制御回路１０はＭＣＵ
３の内部に存在する。デコ−ダ８は、デコ−ド回路２１
〜２５および４入力ＮＡＮＤ回路２６から成り、タイミ
ング制御回路１０はステ−ジ回路２７、４入力マルチプ
レクサ２８、ＮＯＴゲ−ト２９、フリップフロップ（Ｆ
Ｆ）３０、出力ドライバ３１から成る。 図２の４入力
ＮＡＮＤ回路２６はその記載が簡略化されているが、そ
の詳細な記載を第７図に示す。
【００１１】コントロ−ル情報が格納されるコントロ−
ルレジスタは４ビットから成り、下位２ビットはライン
１０４によってデコ−ド回路２１に接続されていて、そ
のビットパターンに応じてデコード回路２２〜２５のい
ずれか１つをイネーブルする。上位２ビットはライン１
０６によってステ−ジ回路２７に接続されていている。
ステ−ジ回路２７は多相パルスを発生し、前記上位２ビ
ットのビットパターンに応じて多相パルスパターンを変
化させる。前記４ビットはＣＰＵ２のマイクロプログラ
ムにより自由にそのビットパターンを設定することがで
きる。タイミング制御回路１０はメモリバスのアクセス
タイミング信号を生成する。図２のタイミング制御回路
１０には、アクセスタイミング信号のうちのローアドレ
スストローブ信号（ＲＡＳ）の否定である ¬ＲＡＳ１
１３（「¬」は否定を表し、¬ＲＡＳはＲＡＳの否定を
示す）を生成する部分のみが示されている。
ルレジスタは４ビットから成り、下位２ビットはライン
１０４によってデコ−ド回路２１に接続されていて、そ
のビットパターンに応じてデコード回路２２〜２５のい
ずれか１つをイネーブルする。上位２ビットはライン１
０６によってステ−ジ回路２７に接続されていている。
ステ−ジ回路２７は多相パルスを発生し、前記上位２ビ
ットのビットパターンに応じて多相パルスパターンを変
化させる。前記４ビットはＣＰＵ２のマイクロプログラ
ムにより自由にそのビットパターンを設定することがで
きる。タイミング制御回路１０はメモリバスのアクセス
タイミング信号を生成する。図２のタイミング制御回路
１０には、アクセスタイミング信号のうちのローアドレ
スストローブ信号（ＲＡＳ）の否定である ¬ＲＡＳ１
１３（「¬」は否定を表し、¬ＲＡＳはＲＡＳの否定を
示す）を生成する部分のみが示されている。
【００１２】ＣＰＵ２からＭＣＵ３にメモリアクセス起
動がかかると、アドレスライン１０３で送出されたアド
レスの上位２ビットをデコ−ド回路２２〜２５でデコ−
トする。ここで、コントロ−ルレジスタ９はあらかじめ
オ−ル０に設定され、デコ−ド回路２１の出力のうち、
ＤＯ（１１２）のみが‘Ｌ’となり、デコ−ド回路２５
のみがイネ−ブルされて、デコード回路２２、２３、２
４はディセーブルされているものとする。よって、デコ
−ド回路２５の出力４ビットのうちの１ビットのみが
‘Ｌ’となり、４入力マルチプレクサ２８への入力であ
り、アクセススピード判定結果である４入力ＮＡＮＤゲ
−ト２６の出力４ビット（１１８〜１２１）のうち１ビ
ットのみが‘Ｈ’となり、この‘Ｈ’のビットによりス
テージ回路２７から４入力マルチプレクサ２８に入力さ
れる多相パルスのうち前記‘Ｈ’のビットに対応するパ
ルスのみが選択され、４入力マルチプレクサ２８の出力
となる。ここでＳ４〜Ｓ７（１０８〜１１１）及びＳ０
（１０７）はステ−ジ回路２７で多相パルスとして生成
されるステ−ジ出力で、図３で示すタイミングで出力さ
れていて、４入力ＮＡＮＤゲ−ト２６の出力で選択され
る。
動がかかると、アドレスライン１０３で送出されたアド
レスの上位２ビットをデコ−ド回路２２〜２５でデコ−
トする。ここで、コントロ−ルレジスタ９はあらかじめ
オ−ル０に設定され、デコ−ド回路２１の出力のうち、
ＤＯ（１１２）のみが‘Ｌ’となり、デコ−ド回路２５
のみがイネ−ブルされて、デコード回路２２、２３、２
４はディセーブルされているものとする。よって、デコ
−ド回路２５の出力４ビットのうちの１ビットのみが
‘Ｌ’となり、４入力マルチプレクサ２８への入力であ
り、アクセススピード判定結果である４入力ＮＡＮＤゲ
−ト２６の出力４ビット（１１８〜１２１）のうち１ビ
ットのみが‘Ｈ’となり、この‘Ｈ’のビットによりス
テージ回路２７から４入力マルチプレクサ２８に入力さ
れる多相パルスのうち前記‘Ｈ’のビットに対応するパ
ルスのみが選択され、４入力マルチプレクサ２８の出力
となる。ここでＳ４〜Ｓ７（１０８〜１１１）及びＳ０
（１０７）はステ−ジ回路２７で多相パルスとして生成
されるステ−ジ出力で、図３で示すタイミングで出力さ
れていて、４入力ＮＡＮＤゲ−ト２６の出力で選択され
る。
【００１３】今、アドレスライン１０３で送出されたア
ドレスの上位２ビットの値が（００）の場合、基本メモ
リ５を選択すると仮定すると、図３（ａ）で示すよう
に、ＳＯのタイミングでＮＯＴゲ−ト２９経由でＦＦ３
０をセットし、¬ＲＡＳ１１３がアサ−トされる。４入
力マルチブレクサ２８では、アドレスライン１０３で送
出されたアドレスの上位２ビットの値が（００）である
ので、アクセススピード判定結果である４入力ＮＡＮＤ
ゲ−ト２６の出力において、ライン１１８上の出力が
‘Ｈ’となり、ステ−ジ回路２７の出力Ｓ４（１０８）
が選択されることから、Ｓ４のタイミングでＦＦ３０を
リセットし、¬ＲＡＳ１１３をネゲ−トする。
ドレスの上位２ビットの値が（００）の場合、基本メモ
リ５を選択すると仮定すると、図３（ａ）で示すよう
に、ＳＯのタイミングでＮＯＴゲ−ト２９経由でＦＦ３
０をセットし、¬ＲＡＳ１１３がアサ−トされる。４入
力マルチブレクサ２８では、アドレスライン１０３で送
出されたアドレスの上位２ビットの値が（００）である
ので、アクセススピード判定結果である４入力ＮＡＮＤ
ゲ−ト２６の出力において、ライン１１８上の出力が
‘Ｈ’となり、ステ−ジ回路２７の出力Ｓ４（１０８）
が選択されることから、Ｓ４のタイミングでＦＦ３０を
リセットし、¬ＲＡＳ１１３をネゲ−トする。
【００１４】一方、アドレスライン１０３で送出された
アドレスの上位２ビットの値が（１１）の場合、増設メ
モリ７を選択すると仮定すると、図３（ｂ）で示すよう
に、ＳＯのタイミングでＦＦ３０をセットし、¬ＲＡＳ
１１３がアサ−トされ、４入力マルチプレクサ２８で
は、アドレスライン１０３で送出されたアドレスの上位
２ビットの値が（１１）であるので、アクセススピード
判定結果である４入力ＮＡＮＤゲ−ト２６の出力におい
て、ライン１２１上の出力が‘Ｈ’となり、ステ−ジ回
路２７の出力Ｓ７（１１１）が選択されることから、Ｓ
７のタイミングでＦＦ３０をネゲ−トする。Ｓ７はＳ４
と比べてステ−ジ３段分出力タイミングが遅いことか
ら、基本メモリ５は増設メモリ７と比べて、ステ−ジ３
段分早くアクセスすることが可能となる。
アドレスの上位２ビットの値が（１１）の場合、増設メ
モリ７を選択すると仮定すると、図３（ｂ）で示すよう
に、ＳＯのタイミングでＦＦ３０をセットし、¬ＲＡＳ
１１３がアサ−トされ、４入力マルチプレクサ２８で
は、アドレスライン１０３で送出されたアドレスの上位
２ビットの値が（１１）であるので、アクセススピード
判定結果である４入力ＮＡＮＤゲ−ト２６の出力におい
て、ライン１２１上の出力が‘Ｈ’となり、ステ−ジ回
路２７の出力Ｓ７（１１１）が選択されることから、Ｓ
７のタイミングでＦＦ３０をネゲ−トする。Ｓ７はＳ４
と比べてステ−ジ３段分出力タイミングが遅いことか
ら、基本メモリ５は増設メモリ７と比べて、ステ−ジ３
段分早くアクセスすることが可能となる。
【００１５】本実施例はアクセスタイミング信号のうち
の¬ＲＡＳ１１３のみの制御を示しているが、他のアク
セスタイミング信号も同様な回路を用いて生成すること
ができることは言うまでもない。また、コントロ−ルレ
ジスタ９の下位２ビットをマイクロプログラムによって
変更することにより、デコ−ド回路２１の出力を変化さ
せ、デコ−ド回路２２〜２５の選択を可変にすることが
可能となる。デコ−ド回路２２〜２５はそれぞれデコ−
ドパタ−ンが異なって設定されていて、記憶モジュ−ル
のアドレスマッピングが変わった場合でもプログラマブ
ルに必要なデコ−ドパタ−ンを選定することが可能とな
る。一方、コントロ−ルレジスタ９の上位２ビットによ
ってステ−ジ回路２７のタイミングを可変にすることに
より、記憶モジュールが変更された場合などに、アドレ
スに依存せずに、アクセスタイミングを可変にすること
が可能となる。
の¬ＲＡＳ１１３のみの制御を示しているが、他のアク
セスタイミング信号も同様な回路を用いて生成すること
ができることは言うまでもない。また、コントロ−ルレ
ジスタ９の下位２ビットをマイクロプログラムによって
変更することにより、デコ−ド回路２１の出力を変化さ
せ、デコ−ド回路２２〜２５の選択を可変にすることが
可能となる。デコ−ド回路２２〜２５はそれぞれデコ−
ドパタ−ンが異なって設定されていて、記憶モジュ−ル
のアドレスマッピングが変わった場合でもプログラマブ
ルに必要なデコ−ドパタ−ンを選定することが可能とな
る。一方、コントロ−ルレジスタ９の上位２ビットによ
ってステ−ジ回路２７のタイミングを可変にすることに
より、記憶モジュールが変更された場合などに、アドレ
スに依存せずに、アクセスタイミングを可変にすること
が可能となる。
【００１６】次に本発明の第２の実施例を図４、図５、
図６により説明する。図４は、主記憶がアドレスにより
ＳＲＡＭ部、ＤＲＡＭ部に分かれていてＳＲＡＭをＤＲ
ＡＭインターフェースでアクセスする場合の従来の制御
方式を示した図で、図４において、２はＣＰＵ、３はＭ
ＣＵ、１１は主記憶のＳＲＡＭ部、１２はＤＲＡＭ部、
１６、１７はラッチ回路、１４はＳＲＡＭ、１５はＤＲ
ＡＭで、図６（ａ）は従来方式のＳＲＡＭ部１１のリ−
ドタイミングを示した図である。
図６により説明する。図４は、主記憶がアドレスにより
ＳＲＡＭ部、ＤＲＡＭ部に分かれていてＳＲＡＭをＤＲ
ＡＭインターフェースでアクセスする場合の従来の制御
方式を示した図で、図４において、２はＣＰＵ、３はＭ
ＣＵ、１１は主記憶のＳＲＡＭ部、１２はＤＲＡＭ部、
１６、１７はラッチ回路、１４はＳＲＡＭ、１５はＤＲ
ＡＭで、図６（ａ）は従来方式のＳＲＡＭ部１１のリ−
ドタイミングを示した図である。
【００１７】従来方式では、ＭＣＵ３の出力するアドレ
ス（ＡＤ）２０１から出力されるロ−アドレス、カラム
アドレスをローアドレスストローブ ¬ＲＡＳ２０２、
カラムアドレスストローブ ¬ＣＡＳ２０３のアサ−ト
タイミングで、それぞれラッチ回路１６、１７によって
ラッチした後、上位アドレス（ＳＡＨ）２０６、下位ア
ドレス（ＳＡＬ）２０５によってＳＲＡＭ１４をアクセ
スし、デ−タ（ＤＴ）２０４を出力する方式のため、Ｓ
ＲＡＭ１４を高速にアクセスできないという問題点があ
った。また、ＣＰＵ２からのアドレス１０３によって、
アクセスタイムを変化させることを行なっていないの
で、主記憶の各モジュ−ルで、最もアクセスタイムの遅
いモジュ−ルに合わせてアクセスタイミングを設定する
という問題点があった。
ス（ＡＤ）２０１から出力されるロ−アドレス、カラム
アドレスをローアドレスストローブ ¬ＲＡＳ２０２、
カラムアドレスストローブ ¬ＣＡＳ２０３のアサ−ト
タイミングで、それぞれラッチ回路１６、１７によって
ラッチした後、上位アドレス（ＳＡＨ）２０６、下位ア
ドレス（ＳＡＬ）２０５によってＳＲＡＭ１４をアクセ
スし、デ−タ（ＤＴ）２０４を出力する方式のため、Ｓ
ＲＡＭ１４を高速にアクセスできないという問題点があ
った。また、ＣＰＵ２からのアドレス１０３によって、
アクセスタイムを変化させることを行なっていないの
で、主記憶の各モジュ−ルで、最もアクセスタイムの遅
いモジュ−ルに合わせてアクセスタイミングを設定する
という問題点があった。
【００１８】図５は、主記憶がアドレスによりＳＲＡＭ
部、ＤＲＡＭ部に分かれていてＳＲＡＭをＤＲＡＭイン
ターフェースでアクセスする場合の本発明の一実施例を
示した図で、図において、２はＣＰＵ、３はＭＣＵ、１
１は主記憶のＳＲＡＭ部、１２はＤＲＡＭ部、８はデコ
−ダ、９はコントロ−ルレジスタ、１０はタイミング制
御回路、１８はラッチ回路、１４はＳＲＡＭ、１５はＤ
ＲＡＭ、１９は双方向ドライバ、２０はセレクタであ
る。
部、ＤＲＡＭ部に分かれていてＳＲＡＭをＤＲＡＭイン
ターフェースでアクセスする場合の本発明の一実施例を
示した図で、図において、２はＣＰＵ、３はＭＣＵ、１
１は主記憶のＳＲＡＭ部、１２はＤＲＡＭ部、８はデコ
−ダ、９はコントロ−ルレジスタ、１０はタイミング制
御回路、１８はラッチ回路、１４はＳＲＡＭ、１５はＤ
ＲＡＭ、１９は双方向ドライバ、２０はセレクタであ
る。
【００１９】図６（ｂ）は本発明のメモリリ−ドのタイ
ミングを示した図である。ＣＰＵ２からのメモリリ−ド
要求があり、アドレスライン１０３でＭＣＵ３に送出さ
れたアドレスをＭＣＵ３のデコ−ダ８でデコ−ドし、そ
の結果、もしＳＲＡＭ１４へのアクセスである場合は、
タイミング制御回路１０をＳＲＡＭアクセスモ−ドに設
定し、タイミング制御回路１０はセレクト信号（２０
７）をセレクタ２０に出力してセレクタの一方の入力で
あるアドレスライン１０３側を選択させる。該セレクタ
の他方の入力はメモリへのライトデータである。
ミングを示した図である。ＣＰＵ２からのメモリリ−ド
要求があり、アドレスライン１０３でＭＣＵ３に送出さ
れたアドレスをＭＣＵ３のデコ−ダ８でデコ−ドし、そ
の結果、もしＳＲＡＭ１４へのアクセスである場合は、
タイミング制御回路１０をＳＲＡＭアクセスモ−ドに設
定し、タイミング制御回路１０はセレクト信号（２０
７）をセレクタ２０に出力してセレクタの一方の入力で
あるアドレスライン１０３側を選択させる。該セレクタ
の他方の入力はメモリへのライトデータである。
【００２０】そして、アドレス線ＡＤ２０１にロ−アド
レスが送出されるタイミングと同じタイミングでアドレ
スライン１０３からセレクタを介しドライバ１９経由で
データ線ＤＴ２０４にカラムアドレスも送出し、¬ＲＡ
Ｓ２０２のアサ−トタイミングでＤＴ２０４のカラムア
ドレスをラッチ１８によりラッチする。カラムアドレス
がラッチされた後はＤＴ２０４に接続された双方向ドラ
イバ１９は入力状態とし、ＳＲＡＭ１４のアウトイネ−
ブル信号（¬ＯＥ）をアサ−トする。ＳＲＡＭ１４はＡ
Ｄ２０１上のロ−アドレスとカラムアドレスであるラッ
チ回路１８の出力ＳＡ２０９で同時にアクセスされる。
レスが送出されるタイミングと同じタイミングでアドレ
スライン１０３からセレクタを介しドライバ１９経由で
データ線ＤＴ２０４にカラムアドレスも送出し、¬ＲＡ
Ｓ２０２のアサ−トタイミングでＤＴ２０４のカラムア
ドレスをラッチ１８によりラッチする。カラムアドレス
がラッチされた後はＤＴ２０４に接続された双方向ドラ
イバ１９は入力状態とし、ＳＲＡＭ１４のアウトイネ−
ブル信号（¬ＯＥ）をアサ−トする。ＳＲＡＭ１４はＡ
Ｄ２０１上のロ−アドレスとカラムアドレスであるラッ
チ回路１８の出力ＳＡ２０９で同時にアクセスされる。
【００２１】また、ＳＲＡＭ１４の読み出しデ−タが確
定し、ＭＣＵ３に取り込むまでＡＤ２０１にはロ−アド
レスを保持しておく。読み出しデ−タはデータライン、
ドライバ１９を経由してＭＣＵ３のリードデータレジス
タ（図示せず）に取り込まれ、取り込まれ後、¬ＲＡＳ
２０２、¬ＯＥ２１０をネゲ−トしてアクセスを終了す
る。¬ＣＡＳ２０３はＳＲＡＭ部１１では使用しない。
ＳＲＡＭ１４をＡＤ２０１とラッチ回路１８の出力ＳＡ
２０９で同時にアクセスするため、図６（ａ）と比較し
てアクセスが高速化できる。
定し、ＭＣＵ３に取り込むまでＡＤ２０１にはロ−アド
レスを保持しておく。読み出しデ−タはデータライン、
ドライバ１９を経由してＭＣＵ３のリードデータレジス
タ（図示せず）に取り込まれ、取り込まれ後、¬ＲＡＳ
２０２、¬ＯＥ２１０をネゲ−トしてアクセスを終了す
る。¬ＣＡＳ２０３はＳＲＡＭ部１１では使用しない。
ＳＲＡＭ１４をＡＤ２０１とラッチ回路１８の出力ＳＡ
２０９で同時にアクセスするため、図６（ａ）と比較し
てアクセスが高速化できる。
【００２２】一方、前述のデコ−ダ８のデコ−ド結果が
ＤＲＡＭ部１２を指している場合は、従来通りのＤＲＡ
Ｍアクセスを実行する。本実施例ではメモリリ−ドアク
セスの動作を説明したが、ライトアクセスでも同様の方
法でアクセスを高速化できることは言うまでもない。
ＤＲＡＭ部１２を指している場合は、従来通りのＤＲＡ
Ｍアクセスを実行する。本実施例ではメモリリ−ドアク
セスの動作を説明したが、ライトアクセスでも同様の方
法でアクセスを高速化できることは言うまでもない。
【００２３】
【効果】以上、詳細に説明した如く、本発明によれば、
主記憶装置を構成する記憶モジュ−ルのアクセススピ−
ドが参照アドレスによって異なる記憶システムにおい
て、前記参照アドレスが該当する記憶モジュ−ルのアク
セススピ−ドを判定することにより、記憶モジュ−ルに
合ったアクセスタイミングでアクセスすることができ、
主記憶アクセスを高速化できるという効果がある。更
に、コントロール情報をプログラマブルに設定できるコ
ントロールレジスタを設けているため、記憶装置を構成
する記憶モジュールに対する種々の変更に応じてアクセ
スタイミングを変更することができるという効果があ
る。また、記憶モジュ−ルがＤＲＡＭ部、ＳＲＡＭ部か
ら成る場合には、ＳＲＡＭのデ−タラインをカラムアド
レスとデ−タのマルチプレックスバス構成とし、ＳＲＡ
Ｍにロ−アドレスと同時にカラムアドレスを与えること
により、特別な信号を付加することなく、ＳＲＡＭを高
速にアクセスできるという効果がある。
主記憶装置を構成する記憶モジュ−ルのアクセススピ−
ドが参照アドレスによって異なる記憶システムにおい
て、前記参照アドレスが該当する記憶モジュ−ルのアク
セススピ−ドを判定することにより、記憶モジュ−ルに
合ったアクセスタイミングでアクセスすることができ、
主記憶アクセスを高速化できるという効果がある。更
に、コントロール情報をプログラマブルに設定できるコ
ントロールレジスタを設けているため、記憶装置を構成
する記憶モジュールに対する種々の変更に応じてアクセ
スタイミングを変更することができるという効果があ
る。また、記憶モジュ−ルがＤＲＡＭ部、ＳＲＡＭ部か
ら成る場合には、ＳＲＡＭのデ−タラインをカラムアド
レスとデ−タのマルチプレックスバス構成とし、ＳＲＡ
Ｍにロ−アドレスと同時にカラムアドレスを与えること
により、特別な信号を付加することなく、ＳＲＡＭを高
速にアクセスできるという効果がある。
【図１】本発明の第１実施例を示した図である。
【図２】図１の一部分を詳細に示した図である。
【図３】本発明の第１実施例の動作タイミングを示した
図である。
図である。
【図４】本発明の第２実施例に係る従来技術を説明する
図である。
図である。
【図５】本発明の第２実施例を示した図である。
【図６】本発明の第２実施例に係る従来技術の動作タイ
ミング及び本発明の第２実施例の動作タイミングを示し
た図である。
ミング及び本発明の第２実施例の動作タイミングを示し
た図である。
【図７】図２に示されたデコーダ部分の一部分を詳細に
示した図である。
示した図である。
１ ＣＰＵボ−ド ２ 中央処理装置 ３ 主記憶制御装置 ４ ドライバ／レシ−バ ５ 基本メモリ ６、７ 増設メモリ ８ デコ−ダ ９ コントロ−ルレジスタ １０ タイミング制御回路 １１ ＳＲＡＭ部 １２ ＤＲＡＭ部 １８ ラッチ回路 １４ ＳＲＡＭ １５ ＤＲＡＭ
フロントページの続き (56)参考文献 特開 昭63−205751（ＪＰ，Ａ) 特開 昭63−12049（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06
Claims (4)
- 【請求項１】 中央処理装置と、アクセスタイミングが
異なる複数の記憶モジュールからなる主記憶と、主記憶
制御装置とを有し、 前記主記憶制御装置は前記複数の記憶モジュールの各々
の種類を判定する記憶モジュール種類判定手段と、 前記複数の記憶モジュールの各々の種類に応じたアクセ
スタイミング情報がプログラムにより設定されるコント
ロールレジスタと、アクセスタイミング制御手段とを備
え、 前記記憶モジュール種類判定手段はメモリ参照アドレス
をデコードして前記メモリ参照アドレスが指定する記憶
モジュールの種類を判定し、 前記アクセスタイミング制御手段は前記記憶モジュール
種類判定手段の判定結果に応じて、前記コントロールレ
ジスタに設定されたアクセスタイミング情報に基づいて
前記メモリ参照アドレスが指定する記憶モジュールに最
適なアクセスタイミング信号を発生することを特徴とす
る記憶システム。 - 【請求項２】 請求項１記載の記憶システムにおいて、 前記記憶モジュール種類判定手段は、記憶モジュールの
アクセススピードを判定することにより記憶モジュール
種類判定を行うことを特徴とする記憶システム。 - 【請求項３】 請求項１記載の記憶システムにおいて、 前記アクセスタイミング制御手段は、前記コントロール
レジスタに設定されたアクセスタイミング情報が変更さ
れたとき、該変更に応じてアクセスタイミング信号を変
更することを特徴とする記憶システム。 - 【請求項４】 請求項１記載の記憶システムにおいて、 前記記憶モジュールとしてＤＲＡＭ部とＳＲＡＭ部を含
み、前記主記憶制御装置と該ＤＲＡＭ部及びＳＲＡＭ部
に接続されたデータラインをデ−タバスとカラムアドレ
スバスのマルチプレックスバス構成とし、前記主記憶制
御装置に該デ−タラインへデータ又はカラムアドレスの
いずれかを選択出力するための選択手段を設け、前記Ｓ
ＲＡＭ部に前記デ−タラインから出力された前記カラム
アドレスをラッチする手段を設け、 前記記憶モジュール種類判定手段により前記メモリ参照
アドレスが指定する記憶モジュールがＳＲＡＭと判定さ
れたとき、前記アクセスタイミング制御手段は前記選択
手段を制御して前記主記憶制御装置から前記メモリ参照
アドレスのロ−アドレスを出すタイミングと同一タイミ
ングでカラムアドレスを前記データバスに出力し、該デ
ータバス上のカラムアドレスを前記タイアクセスミング
制御手段からのロ−アドレスストロ−ブ信号のアサ−ト
タイミングで前記ラッチ手段にラッチし、ラッチ後、前
記デ−タラインのカラムアドレス出力をディセ−ブル
し、前記ＳＲＡＭ部に対して前記ロ−アドレスと前記ラ
ッチしたカラムアドレスによって起動をかけアクセスを
実行し、 前記記憶モジュール種類判定手段により前記メモリ参照
アドレスが指定する記憶モジュールがＤＲＡＭと判定さ
れたときは、前記メモリ参照アドレスのロ−アドレスお
よびカラムアドレスと前記アクセスタイミング制御手段
からのロ−アドレスストロ−ブ信号およびカラムアドレ
スストローブ信号によりＤＲＡＭ部に対して通常のアク
セスを実行することを特徴とする記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29208491A JP3343556B2 (ja) | 1991-10-12 | 1991-10-12 | 記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29208491A JP3343556B2 (ja) | 1991-10-12 | 1991-10-12 | 記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05108469A JPH05108469A (ja) | 1993-04-30 |
| JP3343556B2 true JP3343556B2 (ja) | 2002-11-11 |
Family
ID=17777343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29208491A Expired - Fee Related JP3343556B2 (ja) | 1991-10-12 | 1991-10-12 | 記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3343556B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000339229A (ja) | 1999-05-31 | 2000-12-08 | Mitsubishi Electric Corp | メモリテスト回路 |
-
1991
- 1991-10-12 JP JP29208491A patent/JP3343556B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05108469A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070830 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080830 Year of fee payment: 6 |
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| LAPS | Cancellation because of no payment of annual fees |