JPH0395650A - キャシュ動作不能アドレスランダムアクセスメモリ - Google Patents

キャシュ動作不能アドレスランダムアクセスメモリ

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JPH0395650A
JPH0395650A JP2128972A JP12897290A JPH0395650A JP H0395650 A JPH0395650 A JP H0395650A JP 2128972 A JP2128972 A JP 2128972A JP 12897290 A JP12897290 A JP 12897290A JP H0395650 A JPH0395650 A JP H0395650A
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memory
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JP2128972A
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Gary W Thome
ゲアリー　ダブリュー　トーム
James H Nuckols
ジェイムズ　エイチ　ヌコルス
Paul R Culley
ポール　アール　カリー
Gary L Brasher
ゲアリー　エル　ブラッシャー
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャシュメモリシステムを使用するコンピュー
タシステム、殊に、一定範囲のメインメモリアドレスが
キャシュ動作不可能になったコンピュータシステムに関
する。
〔従来の技術〕
今日、コンピュータシステムのユーザはより強力で高速
のコンピュータを必要としている。このことは大型コン
ピュータシステムについてあてはまると同様に、パーソ
ナルコンピュータについてもまた然りである。このため
、従来より高速のコンピュータとメモリが継続的に開発
され活用されている。マイクロコンピュータの開発は経
済的に余裕のある同様に高速のメモリデバイスの開発を
しのいでいる。その結果、ユーザはシステムの性能につ
いてコスト上の制約を受けることが多い。
この問題は少量の高速、高価なメモリと大量の低速、安
価なメモリを使用するキャシュメモリシステムを使用す
ることによって部分的に解決された．低速メモリ内のデ
ータ部分はキャシュコントローラが何時その利用可能な
情報が高速メモリ内にあるかを判断しながら高速メモリ
内にコピーされることによって迅速なサイクルを実行す
ることができた。そのため、コスト上は申し分ないま＼
で性能水準は向上した。
然しなから、パーソナルコンピュータは多くの異なる形
で構成可能なフレキシブルな装置である。
例えば、インターナショナル・ビジネス・マシーンズ社
（ＩＢＭ）により開発されたパソコンと互換性あるパソ
コンは特定の設計に応じてメモリを位置に論理的に配置
する場合がある。従来より、映像表示システムの如き装
置はメモリを共有しメモリはリードオンリー（ＲＯＭ）
であるか、デバイス制御レジスタの如くロケーシッンが
読取り／書込み不可能であるため、メモリの一定部分は
キャシュ動作不可能であった。そのため、メモリマッフ
内の一定のロケーシβンはキャシュシステムを処理する
何れのコントローラに対してもキャシュ動作不能と表示
する必要がある。
キャシュシステム内の動作速度のために、所与のメモリ
エリアがキャシュ動作不能であることを示す信号はすこ
ぶる迅速に作り出される必要があった。そのため、プロ
グラマブルアレイロジック（ＰＡＬ）を活用して解読を
実行するようにしていた。然しなから、上記の如く、パ
ーソナルコンピュータは非常にフレキシブルなシステム
であって、個々の回路板を追加することによってユーザ
は容易にその構戒を編或しなおすことができる。
これら回路板はコンピュータシステムのメモリ空間の一
部のキャシュ動作可能性を変更することができる。しか
し、ＰＡＬの構成はユーザによって改造することはでき
ないため、システム内に使用されるＰＡＬは何れも最小
公分母をもつようにするか一定の特殊製作について設計
され、その際、回路板の追加については制約が課せられ
ていた。
異なるＰＡＬを挿入することもできるが、このことは未
熟練のユーザには行うことができず、複雑さと工夫の余
地が増し、大口のユーザや大容量の業務にしか使用でき
ないものであった。このことは小口のユーザや特殊業務
に関する問題を解決することはできない。
本発明によるコンピュータシステムはランダムアクセス
メモリ（ＲＡＭ）を使用してキャシュ動作不能アドレス
についての解読機能を実行するものである。ＲＡＭは、
アドレスバスに接続されたそのアドレス入力と、キャシ
ュコントローラのキャシュ動作不能アドレス入力に接続
されたデータ出力を備える。所与のアドレスがマイクロ
プロセッサにより要求される場合、ＲＡＭはそのメモリ
ブロックのキャシュ動作可能性を表わす値を出力する。
一個のＲＡＭは使用中であると、各メモリブロックは個
々に適当な状態にプログラミングされることによってＰ
ＡＬの制約は取除かれ、小口ユーザや特殊業務は正確に
編戒されたキャシュ動作可能マップを備えることが可能
になる。
ＲＡＭは最初バワーオン自己テスト（Ｐ　Ｏ　Ｓ　Ｔ）
状態中にロードされ、他の時点で読取り、修正可能とな
る。ＲＡＭに対する書込み入出力（Ｉ／Ｏ）書込み操作
を本発明の回路と関連するＩ／Ｏポートに対して実行す
ることにより所望データ値、ライトフラグ、プログラミ
ング値をセントして実行される。Ｉ／ＯボートはＩ／Ｏ
書込み操作が完了したかどうか確認するために読取られ
る。所望メモリブロックに対するメモリ書込み操作がそ
の手順を完了する．メモリ書込み操作はローカルバスア
クセスモードで行われることによってシステムのメイン
メモリは影響を受けることはない。このプロセスはメモ
リブロック全体について反復されることによってＲＡＭ
内に適当な値が確実に存在するようにされている。
ＲＡＭの読取りはＩ／Ｏ書込みを実行することによって
リードフラグとプログラム値をセソトして実行される。
Ｉ／Ｏ読出し操作は所望のブロックに対するローカルバ
スメモリ書込み操作が実行されたかどうかを検証するた
めに実行される。
ＲＡＭデータ値がメモリ書込み操作中にフリップフロッ
プ内にラフチされた後、Ｉ／Ｏボート読取り操作を実行
することによってデータ値が読取られる． かくして、本発明は、所与のメモリブロックのキャシュ
動作可能性のメモリキャシュを使用することによってコ
ンピュータシステムの柔軟性を向上させることができる
。
実施例の次の詳細な説明と図面を考察することによって
本発明をより十分に理解することができよう。
〔実施例〕
さて第１図について述べると、Ｐ文字は全体としてマイ
クロプロセッサを、Ｍ文字はキャシュメモリを、Ｃ文字
は本発明を具体化したコンピュータシステムのキャシュ
コントローラを示す。以下の理由から、マイクロプロセ
ッサＰはインテル社８０３８６−３３で、キャシュコン
トローラＣはインテル社８２３８５−３３とする。マイ
クロプロセッサＰ１キャシュメモリＭ１およびキャシュ
コントローラＣは、従来通り、ローカルデータ、アドレ
スならびに制御バスＬと接続される。これらローカルバ
スＬは、一連のバッファとトランシーバ１０によりメイ
ンメモリ１１を含むコンビュ一タシステムの残余部分と
インターフェースで接続している。
キャシュコントローラＣは本発明において特別に関連の
ある２個の入力を備える。第１の入力はＬＢＡ”入力も
しくはローカルバスアクセス入力である。この入力が適
当な時期にローである場合、キャシュコントローラＣは
マイクロプロセッサＰにより要求されている動作がロー
カルバスＬ上の−デバイスに向けられており、バフファ
とトランシーバ１０により接続されるコンピュータシス
テム部分には向けられていないことを確認する。ローカ
ルバスのアクセス中、キャシュコントローラＣは種々の
デバイスの動作を制御せず、実質上遊び状態となる。
この場合の他の入力はＮＣＡ”もしくはキャシュ動作不
能アドレス入力である。適当な時間のロー信号がこの入
力に受取られると、キャシュコントローラＣは、この特
定メモリアドレスがキャシュ動作不能で、従ってその処
理をキャシュメモリＭに対して影響を及ぼさずにローカ
ルバスＬの外部のメモリデバイスに移行させることを理
解する．ＬＢＡ”信号はキャシュ動作不能アドレス（Ｎ
ＣＡ）プログラマブルアレイロジック（ＰＡＬ）デバイ
ス１２により発生させられる。ＮＣＡ　　ＰＡＬ１２は
ＬＷ−Ｒ信号、ＬＭ−１０信号、およびＰＧＭ信号を利
用してＬ　Ｂ　Ａ”信号を判断する。
ＬＷ−Ｒ信号はローカル制御バス上に存在する書込みも
しくは読取り表示信号であって、ＬＭ−１０イ言号はフ
゜ロセソサＰによりつくりだされローカノレバスＬ上に
存在するメモリ空間もしくはＩ／Ｏ空間表示信号である
。ＰＧＭはＮＣＡランダムアクセスメモリ　（ＲＡＭ）
のブログラξングが必要であることを示すために存在す
る信号である。ＮＣＡＰＡＬ１２に関連する等式は次の
通りである。
ＬＢＡ＝ＬＭ−　１／○・ＬＷ−Ｒ　−　ＰＧＭそれ故
、メモリ書込み処理が存在しＰＧＭビットもしくは信号
がハイにセットされる場合には常にＬＢＡ’″信号はロ
ーになり、キャシュコントローラに対してローカルバス
処理が実行中であることを示す。この条件は、メモリ書
込み処理がコンピュータシステムのメモリには影響を及
ぼさないで、その代わり、直接、ＮＣＡ　　ＲＡＭ１４
に向けられるように設けられるものである。
ＮＣＡ　　ＲＡＭ１４は、所与のメモリブロックがキャ
シュ動作可能か不可能かを表示するデータ値をストアす
るために使用される。この目的のために、ＮＣＡ　　Ｒ
ＡＭ１４は、そのアドレス入力がローカルアドレスバス
内の種々のアドレスライン、例えば、ライン＜１３−２
３、３１〉に接続される。ＮＣＡ　　ＲＡＭ１４のデー
タボートはオブシッンのレジスタ１８を経て、キャシュ
コントローラＣのＮＣＡ入力に接続される。レジスタ１
８は、製作中にジャンバリング用に効果的に利用可能な
ゼロ値レジスタであることが望ましい。
ＮＣＡ　　ＲＡＭ１４は常にイネーブル状態であるため
に、ローカルバスＬ上に一個のアドレスが存在する時に
は常に、ＮＣＡ　　ＲＡＭ１４は、ＮＣＡＲＡＭ１４に
対する書込み処理中は除き、信号をキャシュコントロー
ラＣのＮＣＡ”入力に提供することになる。
また、ＮＣＡ　　ＲＡＭ１４のデータポート１６はトラ
イスラートバソファ２０の出力とＤ形フリップフロフプ
２２のＤ入力に接続される。バフファ２０とフリップフ
ロップ２２は、ＮＣＡ　ＲＡＭ１４のデータポート１６
をプロセッサＰとインターフェースで接続させ、ＮＣＡ
　　ＲＡＭをプログラミングしたりＮＣＡ　　ＲＡＭ１
４内にストアされた値を読取ることを可能にするために
使用される。
ＮＣＡ　　ＲＡＭ１４は、１５ナノセカンドＲＡＭの如
き、すこぶる高速のスタティックＲＡＭであることが望
ましい。この高速が必要なのは、マイクロプロセッサＰ
とキャシュコントローラＣの処理速度が高速であり又、
ローカルバスＬ上にアドレス値が出現するのとキャシュ
コントローラＣに対して有効であるのにＮＣＡ’信号が
必要とする間のタイミング要請のためである。このこと
は８０３８６−３３マイクロプロセッサＰと８２３８５
−３３キャシュコントローラＣを利用する場合に示され
るスピードのＮＣＡ　　ＲＡＭ１４を使用することによ
って可能となる。例えば、上記装置の２０ＭＨＺバージ
ョンを使用した場合、この本発明はこの時に容易に利用
可能であるＲＡＭによっては可能とはならないであろう
。８２３８５−２０の場合、ＮＣＡ“信号はＣＬＫ２信
号のＰＨＩＩの開始に先立ち１０ナノセカンド有効でな
ければならない。然しなから、８０３８６−２０では２
０ＭＨｚクロフク速度でこの同じＣＬＫ２のエソジに先
立ってアドレス情報が２０ナノセカンドまで存在するこ
とを保証することは不可能である。
それ故、このため保証されるアドレスからＮＣＡ“信号
が妥当しなければならない時刻までほんの１０ナノセカ
ンドを有効時間として残すだけである。
このことは利用可能な十分なサイズのＲＡＭメモリにつ
いては行うことはできないから、ＰＡＬバージョンを先
に使用しなければならなかった。上記８０３８６−３３
と８２３８５−３３装置の場合、８０３８６−３３につ
いて有効となるアドレスにＨ　＜　Ｃ　Ｌ　Ｋ　２信号
サイクルのＣＬＫ２信号サイクルのＰＨＩ２部分に先立
ち、ＮＣＡ”信号が１３ナノセカンド有効となるように
タイξングが変化したばかりである。８０３８６−３３
の最悪のアドレス値提示はこのエッジに先立つ３０ナノ
セカンドであるから、既知のアドレスデータが有効であ
るのと有効なＮＣＡ”信号を必要とする間には最悪のケ
ースの１７ナノセカンドのタイξングが残されることに
なる。かくして、本実施例に使用されるような１５ナノ
セカンドＮＣＡ　ＲＡＭ１４は必要な処理を実行するこ
とができる。
ＮＣＡ　　ＲＡＭ１４はランダムアクセスメモリである
から、初めにパワーアップされた時、ＮＣＡＲＡＭ１４
中にはランダムで恐らく不適当な値がストアされる。そ
れ故、所望値をＮＣＡ　　ＲＡＭ１４中に書込む必要が
ある。このことは幾つかのレジスタと一定のゲートを使
用することによって実行される。実施例のコンピュータ
システム中でＣ６７と表示した入出力（　Ｉ　／Ｏ）ポ
ートはＮＣＡＲＡＭ１４をブログラξングする、即ち読
取りもしくは書込みに関して一定のビットを有するよう
に割当てられる。ＮＣＡ　　ＲＡＭ１４をプログラミン
グする際、Ｉ／ＯボートＣ６７中の３ビットが使用され
る。上記３ビットはＰＧＭビフト、ＮＣＡＷ−Ｒビット
、およびＮＣＡＤ“ビットと命名される。ＮＣＡＤ”ビ
フトは実際には２個の異なるビットで、入力もしくは書
込み用にはＮＡＤ　Ｉ”、出力もしくは読取り用にはＮ
ＣＡＤＯ”である。ＰＧＭビットはＤ形フリフブフロッ
プ２４（第２図）内にストアされる。システムデータバ
ス２５のビット７は、クロソク入力がＷＲＣ６７信号の
反転形となるようにＤ入力に対して接続される。ＷＲＣ
６７信号は、ＷＲＣ６７信号のエッジが下降するに先立
ってデータが有効となるようなタイミングで有効な書込
み処理がＩ／Ｏポート６７に対して実行される時にハイ
になる信号である。かくして、このことはＰＧＭフリッ
プフロフプ２４に提供されるクロフク信号の立上りエッ
ジがデータがシステムデータバス２５上に存在しＰＧＭ
フリップフロップ２４内にラッチされるような位相と順
序をもつことを意味する。ＰＧＭフリソブフロップ２４
の非反転出力はＰＧＭ信号を提供する。
ＮＣＡＷ−ＲとＮＣＡＤ　Ｉ”ビット、即ち、キャシュ
動作不能アドレス書込みキャシュ動作不能アドレスデー
タ入カビットは、ラッチ２６によってストアされる。シ
ステムデータバス２５のビフト６と５はそれぞれ、ＷＲ
Ｃ６７信号がラッチのイネーブル入力に接続されるよう
にラッチ２６に接続される。ＷＲＣ６７のタイξングは
、ＷＲＣ信号がローとなった時にデータが存在しラッチ
内ヘラッチされることになるタイミングである。
ＮＣＡＷ−ＲとＮＣＡＤ　Ｉ”ビットに対応するラッチ
２６の出力によってＮＣＡＷ−ＲとＮＣＡＤＩ”信号が
つくりだされる。信号の利用は以下の通りである。即ち
、ＰＧＭ信号はＮＣＡ　　ＲＡＭのプログラミングモー
ドが期待されていることを示すために使用される。ＮＣ
ＡＷ−Ｒ信号はＮＣＡＲＡＭ１４がそれに書込まれもし
くはそれから読出されたデータ値を有するかどうかを示
すために使用される。ＮＣＡＤｒ”｛ｔ号はＮＣＡ　　
ＲＡＭ１４に対する入力路として使用され、バッファ２
０の入力に接続される。
ＰＧＭ，ＮＣＡＷ−Ｒ信号と、フリソプフロップ２２の
出力であるＮＣＡＤＯ“信号と称する信号とはバッファ
２日に対する入力として接続される。バソファ２８はこ
れら３つの信号のビット位置＜　７　−　５　＞のシス
テムデータバス２５上への提示を制御するために使用さ
れる。バソファ２８の出力制御はＲＤＣ６７と称する信
号に基づいている。同信号は、■／○ボートＣ６７に対
する読取り要求がプロセッサＰにより提示される時に有
効となるようなタイミングを有する。そのため、ＰＧＭ
フリップフロフプ２４、ラッチ２６、バッファ２８のこ
の組合せによってＰＧＭ，ＮＣＡＷ−Ｒ，ＮＣＡＤ　Ｉ
”およびＮＣＡＤＯ”信号をプロセッサＰによって読取
ったり書込んだりすることが可能になる。
ＮＣＡＤ　Ｉ”信号はその出力がＮＣＡ　　ＲＡＭｌ４
のデータポート１６に接続されるバッファ２０の入力に
提供される。ＮＣＡＤ　Ｉ”信号値は３入力ＮＡＮＤゲ
ート３０の出力（第１図）がハイになったときＮＣＡ　
　ＲＡＭ１４内にラッチされる。ＮＡＮＤゲート３０の
出力はＮＣＡ　ＲＡＭ１４のライトイネーブル入力に接
続される。ＮＡＮＯゲート３０に対する３つの入力はＰ
ＧＭとＮＣＡＷ　−Ｒ信号とＰＧＭＡＣＴを称される信
号である。
ＰＧＭＡＣＴ信号はプログラミングモードがアクティブ
で、メモリ処理が実行中で、そのメモリ処理が書込み処
理であってデータをＮＣＡ　　ＲＡＭ１４内ヘラソチし
たりデータをフリソプフロフプ２２へ提供する適当な時
間であることを示す信号である。かくして、ＰＧＭとＮ
ＣＡＷ−Ｒ信号がハイでプログラミングモード書込み処
理を行いたいことを示している場合、次のメモリ書込み
処理によってＮＡＮＤゲート３０から書込みパルスがつ
くりだされる。ＮＡＮＤゲート３０の出力はＮＣＡＤＩ
”バフファのバッフプ制御入力にモ接続されるため、Ｎ
ＡＮＤゲート３０の出力がハイの時バンファ２０に存在
するデータ値、即ちＮＣＡＤ　Ｉ値はデータポート１６
に伝送され、メモリ書込み処理のアドレスによって決定
されるロケーションでＮＣＡ　　ＲＡＭ１４内にストア
される。ＰＧＭＡＣＴ信号はデータが十分な期間ＮＣＡ
ＲＡＭ１４に提供されるような幅を有する。
ＰＧＭＡＣＴ信号のタイミングとロケーションのために
、ＮＣＡＤ　Ｉ”信号に存在するデータはプロセッサＰ
により要求されたメモリ書込み処理によって与えられる
アドレス内にストアされる。それ故、アドレスブロック
を適当に巡回しレジスタとラッチ２６内のプログラムと
データ値の位取りを反復することによって、ＮＣＡ　　
ＲＡＭ１４に対して所望データ値を適当にロードするこ
とができる。
Ｐ　ＧＭＣ　Ｌ　Ｒ”と称する信号はＰＧＭフリップフ
ロップ２４のクリア入力に接続される。ＰＧＭＣＬＲ“
信号は、ＰＧＭＡＣＴ信号が最早真ではなくなった後に
短期間ローになるような信号である。かくして、それぞ
れのプログラミングモードメモリ書込み処理後に、ＰＧ
Ｍフリップフロフプ２４がクリアされるため、更にメモ
リ書込み処理が発生した場合にメモリアドレスのＮＣＡ
　　ＲＡＭ１４の内容は望ましくない値に誤って変更さ
れることはない。
ＮＣＡ　　ＲＡＭ１６からデータを読取るにはフリソプ
フロソブ２２を使用する。ＮＡＮＤゲート３２を使用し
てＮＣＡ　　ＲＡＭ１４のデータボート１６の出力に存
在するデータをフリソブフロップ２２内ヘクロッキング
する。ＮＡＮＤゲート３２の出力はフリップフロソプ２
２のクロック入力に接続され、ＮＡＮＤゲート３２は３
つの入力を有する。その３つの入力はＰＧＭ｛Ｓ号、Ｐ
ＧＭＭＣＴ信号、およびＮＣＡＷ−Ｒ信号の反転の３つ
である。かくして、ＮＣＡＷ−Ｒビットがローにセット
されるプログラムモードメモリ書込み処理中、ＮＣＡ　
　ＲＡＭ１４により提供されたデータはその出力がＮＣ
ＡＤＯ”信号であるフリップフロップ２２によりラッチ
される。その後、プロセッサＰは（／ＯポートＣ６７を
読取り、メモリ書込み処理でアドレス指定されたＲＡＭ
メモリブロック内にストアされた特定のキャシェ動作不
能値を得ることができる。ＰＧＭＣＬＲ”信号によって
ＰＧＭフリップフロップ２４が自動的にクリアされるこ
とによって不都合なキャシュ動作不能値が偶然読取られ
るようなことは防がれる。
第１図に示す実施例の場合、ＰＡＬＮＣＡ”信号と呼ば
れるＮＣＡ　　ＰＡＬ１２からの出力が存在することに
注意されたい。この信号はレジスタ４０を経てキャシュ
コントロー−７ＣのＮＣＡ”入力に接続される。かくす
ることによって、従来の設計におけるようなＰＡＬか本
発明に使用されるＮＣＡ　　ＲＡＭ１４の何れかを使用
できる回路板を開発し、システム設計者やシステムユー
ザに対して追加的な柔軟性をもたせることができる。
ＮＣＡ”信号をキャシュコントローラＣに提供するよう
な不都合なモードを有するレジスタ１８もしくは４０が
除去されるため、接続部が実際に存在せず、そのためＮ
ＣＡ　　ＰＡＬ１２とＮＣＡＲＡＭ１４によりつくりだ
されるような２つの信号間の干渉は存在しなくなる。
ＮＣＡ　　ＲＡＭｌ４からの読取りもしくはそこへの書
込みに使用されるメモリ書込み処理はＮＣＡＰＡＬ１４
により決定されるローカルバスモードで実行されること
に注意されたい。かくして、書込み処理はシステム内の
ローカルバス以外に存在する他のメモリに対して影響を
及ぼすことはない。
第３図は、第１図と第２図中に示すような回路について
使用され値をＮＣＡ　　ＲＡＭ１４に書込むための書込
み順序１００を示す。ステップ１０２において、種々の
値が初期化される。これらの値はプログラミングされる
メモリブロックの数、メモリブロックの大きさ、および
ブログラξソグされるメモリブロックの開始アドレスを
計数するカウンタを含む。制御はステップ１０４に進み
、そこでプロセッサＰはＩ／ＯボートＣ６７に書込み、
ＰＧＭとＮＣＡＷ−Ｒ信号をハイに、ＮＣＡＤ　Ｉ”信
号をその特定メモリブロックについて期待されるように
セットする。ステップ１０８において、プロセッサＰは
Ｉ／ＯポートＣ６７を読取る。この読取り処理が必要で
あるのはキャシュコントローラＣが書込み処理をボスト
し、従ってＩ／Ｏボート書込み処理がＮＣ’Ａ　　ＲＡ
Ｍ１４値をセントするローカルバスメモリ書込み処理前
には完了できないからである。このＩ／Ｏ読取り処理に
よってＩ／Ｏ書込み処理は完了させられ、その結果、そ
の値はＩ／ＯボートＣ６７内に適当にストアされる。制
御はステップ１１０に進み、そこで開始アドレス値によ
り表わされるメモリブロックに対するメモリ書込み処理
が実行される。かくしてこのメモリ書込み処理によって
ＮＣＡＤ　Ｉ”ビットに書込まれていた値はＮＣＡ　　
ＲＡＭ１４に接続されたアドレスラインによって識別さ
れるＮＣＡＲＡＭ１４のロケーシゴン内へ自動的にロー
ドされる。制御はステップ１１２に進み、そこで必要な
最後のメモリブロックがＮＣＡ　　ＲＡＭ１４内へプロ
グラミングされたかどうかについて判断が行われる。も
し否であれば、制御はステップ１１４に移り、そこで開
始アドレスがブロックサイズにより増分されメモリプロ
ックカウンタは増分される。その後、制御はステート１
０４に進み、ＮＣＡＲＡＭ１４のプログラミング手順を
継続する。
もしステップ１１２において最後のメモリプロックがプ
ログラξング済みであると判断された場合には、制御は
書込み手順１００の最後であるステップ１１６に進み、
その際、制御は全体としてコンピュータシステム内で使
用されるパワーオン自己テスト（ＰＯＳＴ）ルーチンの
他の部分に移される。かくして、プロセッサＰは各メモ
リブロックについて適当な所定メモリキャシュ動作不能
アドレスデータ値全体によってＮＣＡ　　ＲＡＭ１４を
迅速かつ容易にプログラミングすることができる。
一連のブロックのキャシュ動作不能値を読取るために使
用される読取り手順例２００はステップ２０２（第４図
）で開始する。ステップ２０２においてブロックカウン
タ、ブロックサイズ、開始メモリアドレスの如き一連の
値が必要に応じて初期化される。制御はステップ２０４
に移り、そこでＩ／ＯボートＣ６７が書込まれＰＧＭ値
はハイにＷ−Ｒ値はローにセントされ実行さるべきプロ
グラミングモード処理と読取り処理が表示される。
制御はステップ２０８に進み、そこでブロセフサＰは、
以上の理由から、Ｉ／ＯボートＣ６　７を読取る。制御
はステップ２０８からステップ２１０へ進み、そこで開
始アドレスによって示されるようなメモリブロソクに対
してメモリ書取り処理が実行される。このメモリ書込み
処理によってＮＣＡＲＡＭ１４内に存在するデータ値は
フリソプフロップ２２内にラフチされる。その後、ブロ
セソサＰはステップ２１２においてＩ／ＯボートＣ６７
を読取る。データワードの５ビットで復帰する値はＮＣ
ＡＩ）Ｏ”信号であって、プロセッサＰがステップ２１
０のメモリ書込み処理中に存在したメモリブロックのロ
ケーションのＮＣＡ　　ＲＡＭ工４内に存在するキャシ
ュ動作不能データ値を判断することを可能ならしめる。
制御はステップ２１４に進み、そこでこれが読取られる
べき最後のブロックであるかどうかの判断が行われる。
もし否であれば、制御はステップ２１６に進み、そこで
開始アドレスはブロックサイズだけ増分されブロックカ
ウンタは必要に応じて増分される。制御はステップ２０
４に進み、同処理が再び実行される。もしこれが最後の
ブロフクであれば、制御はステップ２１４から手順２０
０の終りであるステソプ２１６に、またコンピュータシ
ステムにより実行さるべき次の処理へと進む。
第３図と第４図に類似の手順は、コンピュータシステム
パワーアップフェーズ中のＰＯＳＴ部分処理で使用する
か、必要に応じてメモリのキャシュ動作不能部分を変更
できる別個のアプリケーションプログラムやユーティリ
ティプログラムにおいて使用することができる。
メモリ読取り処理は命令とプロセッサＰに対する可能的
データを得るために使用され、従ってアドレスバス上に
適当なアドレスが提供される以前に多数の読取り処理が
発生するから、メモリ読取り処理はＮＣＡ　　ＲＡＭ１
４読取り処理については使用されないことに注意された
い。然しなから、適当な制御によればメモリ書込み処理
は発生しないであろう。また、ＮＣＡ．　　ＲＡＭ１４
は従来のランダムアクセスメモリであることが望ましい
けれども、十分高速のアクセスタイムを有する電気的に
消去可能なプログラマブルリードオンリーメモリ　（Ｅ
ＥＰＲＯＭ）もしくはそれと同様なメモリとすることも
できる点に注意されたい。もしＥＥＰＲＯＭを使用する
場合には、初期プログラミング後にシステムをパワーア
ップする際に書込み処理は不要であってマップの変更が
望ましい場合にのみ変更すればよい。
かくして、例えば所与のメモリアドレスブロックがキャ
シュ動作不能である場合に本方法は所与のメモリブロッ
クの特性を判断するためにすこぶるフレキシブルなシス
テムを開発することを可能ならしめ、その結果、個々の
ユーザは必要とあらばその個別的コンピュータシステム
の特性マップを調節できることが判る。
以上の説明は例解的なものであって、例解した回路、構
造、処理方法の詳部についてはもとより大きさ、形状、
材料、部品、回路素子、配線、接点について本発明の精
神から逸脱せずに種々の変更を施こし得ることはいうま
でもない。
【図面の簡単な説明】
第１図と第２図は本発明を組込んだコンピュータシステ
ムの一部の概略図、 第３図と第４図は本発明によりメモリ間でデータをスト
ア・読取ったりするための手順を示すフローチャート図
。 Ｐ・・・マイクロプロセッサ、Ｍ・・・キャシュメモリ
、Ｃ・・・キャシュコントローラ、Ｌ・・・制御ハス、
１０・・・トランシーバ、１１・・・メインメモリ、１
６・・・データボート。 Ｆ璽Ｇ．２

Claims (1)

  1. 【特許請求の範囲】 １、ストアされた情報を要求するための複数のアドレス
    ラインを有するプロセッサと、 情報をストアし上記アドレスラインに接続されたキャシ
    ュメモリと、 上記アドレスラインに接続され上記要求されたストア情
    報が上記キャシュメモリ内にストアされているかどうか
    を判断するキャシュメモリコントローラであって、キャ
    シュ動作不能アドレス入力を有するものと、 １メモリブロックのキャシュ動作可能状態を表わすデー
    タ値をストアするランダムアクセスメモリであって、そ
    のアドレス入力が上記アドレスラインに接続され上記デ
    ータ値にアドレッシングし、そのデータ出力が上記キャ
    シュ動作不能アドレス入力に接続されるものと、 から成るコンピュータシステム。 ２、更に、上記ランダムアクセスメモリ内に上記キャシ
    ュ動作可能状態データ値をストアする手段を備える請求
    項１のコンピュータシステム。 ３、上記ストア手段がプログラミングモード要求を表わ
    す値をストアする手段を含む請求項２のコンピュータシ
    ステム。 ４、上記ストア手段が更に書込み要求を表わす値をスト
    アする手段を含む請求項３のコンピュータシステム。 ５、上記ストア手段が更に上記ランダムアクセスメモリ
    内にストアさるべきデータをストアする手段を含む請求
    項４のコンピュータシステム。 ６、上記ランダムアクセスメモリがライトイネーブル入
    力とデータ入力を備え、上記ストア手段が更にメモリ書
    込み処理に呼応する手段を含み、上記プログラミングモ
    ード要求値と書込み要求値が上記ストアデータ値を上記
    ランダムアクセスメモリデータ入力に対して書込み許可
    し、一定の値を上記ランダムアクセスメモリライトイネ
    ーブル入力に提供し上記ランダムアクセスメモリをして
    上記ストアデータ値をストア可能とする請求項５のコン
    ピュータシステム。 ７、上記ストア手段が更にメモリ書込み処理後に上記プ
    ログラミングモード要求値をクリアする手段を備える請
    求項６のコンピュータシステム。 ８、上記ストア手段が更に上記メモリ書込み処理をロー
    カルバス処理として指定する手段を含む請求項７のコン
    ピュータシステム。 ９、上記ストア手段が書込み要求を表わす一定の値をス
    トアする手段を含む請求項２のコンピュータシステム。 １０、上記ストア手段が上記ランダムアクセスメモリ内
    にストアさるべきデータ値をストアする手段を含む請求
    項２のコンピュータシステム。 １１、更に、上記キャシュ動作可能状態データ値を上記
    ランダムアクセスメモリから読取る手段を備える請求項
    １のコンピュータシステム。 １２、上記読取り手段がプログラミングモード要求を表
    わす一定値をストアする手段を含む請求項１１のコンピ
    ュータシステム。 １３、上記読取り手段が更に読取り要求を表わす一定値
    をストアする手段を含む請求項１２のコンピュータシス
    テム。 １４、上記読取り手段が更に上記ランダムアクセスメモ
    リデータ出力に接続され、上記ランダムアクセスメモリ
    内に格納され上記プロセッサにより読取られる一定のデ
    ータ値をストアする手段を含む請求項１３のコンピュー
    タシステム。 １５、上記データ値ストア手段がデータラッチ入力を備
    え、上記読取り手段が更にメモリ書込み処理に呼応する
    手段を含み、上記プログラミングモード要求値と読取り
    要求値が上記データ値ストア手段に対して信号を提供し
    上記データ値ストア手段をして上記ランダムアクセスメ
    モリにより提供されるデータ値をストア可能とする請求
    項１４のコンピュータシステム。 １６、上記読取り手段が更にメモリ書込み処理後に上記
    プログラミングモード要求値をクリアする手段を含む請
    求項１５のコンピュータシステム。 １７、上記読取り手段が更に上記メモリ書込み処理をロ
    ーカルバス処理として指定する手段を含む請求項１６の
    コンピュータシステム。 １８、上記読取り手段が読取り要求を表わす一定値をス
    トアする手段を含む請求項１１のコンピュータシステム
    。 １９、上記読取り手段が上記プロセッサによって読取ら
    れる上記ランダムアクセスメモリのデータ値をストアす
    る手段を含む請求項１１のコンピュータシステム。 ２０、更に、上記ランダムアクセスメモリ内に上記キャ
    シュ動作可能状態データ値をストアする手段を備える請
    求項１１のコンピュータシステム。 ２１、キャシュ動作不能なアドレス入力を有するキャシ
    ュメモリコントローラと、出力が上記キャシュメモリコ
    ントローラのキャシュ動作不能アドレス入力に接続され
    たランダムアクセスメモリを備えるコンピュータシステ
    ム内にキャシュ動作可能状態データ値をストアする方法
    において、 プログラミングモード値をストアし、 書込み要求値をストアし、 ランダムアクセスメモリ内にストアさるべきデータ値を
    ストアし、 データ値が関係するメモリアドレスブロックに対してメ
    モリ書込み処理を実行する、段階よりなる前記方法。 ２２、更に、上記メモリ書込み処理に先立って上記プロ
    グラミングモードを、書込み要求とデータ値を読取る段
    階より成る請求項２１の方法。 ２３、キャシュ動作不能アドレス入力を有するキャシュ
    メモリコントローラと、入力が上記キャシュメモリコン
    トローラのキャシュ動作不能アドレス入力に接続される
    ランダムアクセスメモリとを備えるコンピュータシステ
    ム内にキャシュ動作可能状態データ値を読取る方法にお
    いて、プログラミングモード値をストアし、 読取り要求値をストアし、 データ値が関係するメモリアドレスブロックに対してメ
    モリ書込み処理を実行し、 上記メモリ書込み処理中にランダムアクセスメモリによ
    り提供されるデータ値を読取る、段階より成る前記方法
    。 ２４、更に、上記メモリ書込み処理に先立って上記プロ
    グラミングモードと読取り要求値を読取る段階を備える
    請求項２３の方法。 ２５、情報を要求もしくはストアする複数のアドレスラ
    インと情報を転送する複数のデータラインとを備えるバ
    スと、 アドレス入力が上記アドレスラインに接続されデータポ
    ートが上記データラインに接続されるメモリと、 上記アドレスラインに接続されメモリ特性値にアドレッ
    シングするアドレス入力を備えるメモリ特性値をストア
    するランダムアクセスメモリと、 上記ランダムアクセスメモリのデータ入力に接続され上
    記特性値を解釈して同解釈に基づき適当な処理を実行す
    る手段と、を備えるコンピュータシステム。 ２６、更に、上記ランダムアクセスメモリ内に上記デー
    タ値をストアする手段を備える請求項２５のコンピュー
    タシステム。 ２７、上記ストア手段がプログラミングモード要求を表
    わす一定値をストアする手段を含む請求項２６のコンピ
    ュータシステム。 ２８、上記ストア手段が更に書込み要求を表わす一定値
    をストアする手段を含む請求項２７のコンピュータシス
    テム。 ２９、上記ストア手段が更に上記ランダムアクセスメモ
    リ内にストアさるべきデータ値をストアする手段を含む
    請求項２８のコンピュータシステム。 ３０、上記ランダムアクセスメモリがライトイネーブル
    入力とデータ入力を備え、上記ストア手段が更にメモリ
    書込み処理に呼応する手段を備え、上記プログラミング
    モード要求値と書込み要求値が上記ストアデータ値を上
    記ランダムアクセスメモリデータ入力に書込み可能とし
    、 上記ランダムアクセスメモリライトイネーブル入力に対
    して一定値を提供し上記ランダムアクセスメモリをして
    上記ストアデータ値をストア可能とする請求項２９のコ
    ンピュータシステム。 ３１、上記ストア手段が更に、メモリ書込み処理後に上
    記プログラミングモード要求値をクリアする手段を含む
    請求項３０のコンピュータシステム。 ３２、上記ストア手段が更に、上記メモリ書込み処理を
    ローカルバス処理として指定する手段を含む請求項１の
    コンピュータシステム。 ３３、更に、上記特性データ値を上記ランダムアクセス
    メモリから読取る手段を備える請求項２５のコンピュー
    タシステム。 ３４、上記読取り手段がプログラミングモード要求を表
    わす一定値をストアする手段を含む請求項３３のコンピ
    ュータシステム。 ３５、上記読取り手段が更に読取り要求を表わす一定値
    をストアする手段を含む請求項３４のコンピュータシス
    テム。 ３６、上記読取り手段が更に上記ランダムアクセスメモ
    リデータ出力に接続され、上記バス上で読取られる上記
    ランダムアクセスメモリ内に格納される一定データをス
    トアする手段を含む請求項３５のコンピュータシステム
    。 ３７、上記データ値ストア手段がデータラッチ入力を含
    み、上記読取り手段が更にメモリ書込み処理に呼応する
    手段を含み、上記プログラミングモード要求値と読取り
    要求値が上記データ値ストア手段に対して一定信号を提
    供し上記データ値ストア手段をして上記ランダムアクセ
    スメモリにより提供されるデータ値をストア可能とする
    請求項３６のコンピュータシステム。 ３８、上記読取り手段が更にメモリ書込み処理後に上記
    プログラミングモード要求値をクリアする手段を含む請
    求項３７のコンピュータシステム。 ３９、上記読取り手段が更に上記メモリ書込み処理をロ
    ーカルバス処理として指定する手段を含む請求項３８の
    コンピュータシステム。 ４０、更に、上記ランダムアクセスメモリ内に上記退避
    可能状態データ値をストアする手段を備える請求項２５
    のコンピュータシステム。
JP2128972A 1989-05-19 1990-05-18 キャシュ動作不能アドレスランダムアクセスメモリ Pending JPH0395650A (ja)

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KR900018820A (ko) 1990-12-22
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