JP2000339229A - メモリテスト回路 - Google Patents
メモリテスト回路Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 異種類のメモリのテスト時コマンド、タイミ
ングが異なるので各々のテストパターンを作成し別個に
テストする必要があった。 【解決手段】 アクセス制御回路１１〜３１を備え、外
部から供給されるアドレスや、制御コマンドの値に基づ
いて、半導体処理装置１０，２０，３０に搭載されてい
る第１、第２のメモリ１０１，１０２を１つのメモリと
して認識し、連続してテストを実行するメモリテスト回
路。
ングが異なるので各々のテストパターンを作成し別個に
テストする必要があった。 【解決手段】 アクセス制御回路１１〜３１を備え、外
部から供給されるアドレスや、制御コマンドの値に基づ
いて、半導体処理装置１０，２０，３０に搭載されてい
る第１、第２のメモリ１０１，１０２を１つのメモリと
して認識し、連続してテストを実行するメモリテスト回
路。
Description
【０００１】
【発明の属する技術分野】この発明は、動作タイミング
やアクセス方法が異なる等の異種類の複数のメモリを搭
載した半導体処理装置等のシステムにおけるメモリテス
トを容易にかつ効率よく実行するメモリテスト回路に関
し、特に、半導体処理装置に搭載され、アクセスコマン
ドや動作タイミング等が異なる複数のメモリのテストを
効率良く実施してテスト容易化を実現するメモリテスト
回路に関するものである。
やアクセス方法が異なる等の異種類の複数のメモリを搭
載した半導体処理装置等のシステムにおけるメモリテス
トを容易にかつ効率よく実行するメモリテスト回路に関
し、特に、半導体処理装置に搭載され、アクセスコマン
ドや動作タイミング等が異なる複数のメモリのテストを
効率良く実施してテスト容易化を実現するメモリテスト
回路に関するものである。
【０００２】
【従来の技術】図８は、アクセスコマンドや動作タイミ
ングの異なる２種類のメモリを搭載した従来の半導体処
理装置のシステム構成を示すブロック図であり、図にお
いて、１０１はメモリサイズが１ＭＢの第１のメモリ、
１０２はメモリサイズが１ＭＢの第２のメモリである。
これらの第１のメモリ１０１および第２のメモリ１０２
は、互いに、アクセスコマンドや動作タイミングが異な
る等、種類の異なるメモリである。１００は、第１のメ
モリ１０１および第２のメモリ１０２を搭載した従来の
半導体処理装置としてのシステムである。
ングの異なる２種類のメモリを搭載した従来の半導体処
理装置のシステム構成を示すブロック図であり、図にお
いて、１０１はメモリサイズが１ＭＢの第１のメモリ、
１０２はメモリサイズが１ＭＢの第２のメモリである。
これらの第１のメモリ１０１および第２のメモリ１０２
は、互いに、アクセスコマンドや動作タイミングが異な
る等、種類の異なるメモリである。１００は、第１のメ
モリ１０１および第２のメモリ１０２を搭載した従来の
半導体処理装置としてのシステムである。
【０００３】第１のメモリ１０１，第２のメモリ１０２
は、アドレス信号であるアドレス３，４、制御信号であ
るアクセスコマンド３，４、およびメモリに対するデー
タリード・ライトアクセスを制御するための制御信号Ｒ
／Ｗ３，４をそれぞれ入力し、これらのアドレス、制御
信号に従ってデータ３，４の入出力を行う。
は、アドレス信号であるアドレス３，４、制御信号であ
るアクセスコマンド３，４、およびメモリに対するデー
タリード・ライトアクセスを制御するための制御信号Ｒ
／Ｗ３，４をそれぞれ入力し、これらのアドレス、制御
信号に従ってデータ３，４の入出力を行う。
【０００４】図４は、第１のメモリ１０１に対するデー
タリードのタイミングを示すタイミングチャートであ
り、図において、ＰＨＩＡは第１のメモリ１０１の動作
に用いるクロック信号、Ａ２ＨＣＡＡＤＤＲはロウアド
レスやカラムアドレス等のアドレス信号、Ａ１ＨＣＤＤ
Ｅは第１のメモリ１０１からリードしたデータをデータ
バス（図示せず）へ出力するためのタイミングを示す制
御信号、Ａ１ＬＣＲＡＳおよびＡ１ＬＣＣＡＳのそれぞ
れは、第１のメモリ１０１のＲＡＳ信号およびＣＡＳ信
号である。
タリードのタイミングを示すタイミングチャートであ
り、図において、ＰＨＩＡは第１のメモリ１０１の動作
に用いるクロック信号、Ａ２ＨＣＡＡＤＤＲはロウアド
レスやカラムアドレス等のアドレス信号、Ａ１ＨＣＤＤ
Ｅは第１のメモリ１０１からリードしたデータをデータ
バス（図示せず）へ出力するためのタイミングを示す制
御信号、Ａ１ＬＣＲＡＳおよびＡ１ＬＣＣＡＳのそれぞ
れは、第１のメモリ１０１のＲＡＳ信号およびＣＡＳ信
号である。
【０００５】Ａ１ＬＣＷＥは、その信号値がロウレベル
（以下、Ｌレベル）ならば、メモリに対するデータのラ
イト動作を指示し、その信号値がハイレベル（以下、Ｈ
レベル）ならば、メモリに対するデータのリードを指示
する制御信号である。
（以下、Ｌレベル）ならば、メモリに対するデータのラ
イト動作を指示し、その信号値がハイレベル（以下、Ｈ
レベル）ならば、メモリに対するデータのリードを指示
する制御信号である。
【０００６】図４に示す場合では、制御信号Ａ１ＬＣＷ
ＥがＨレベルなので、データリードを示している。Ｎ１
ＩＮＤＡＴＡは、ＤＲＡＭである第１のメモリ１０１か
ら読み出されたデータバス上のデータである。
ＥがＨレベルなので、データリードを示している。Ｎ１
ＩＮＤＡＴＡは、ＤＲＡＭである第１のメモリ１０１か
ら読み出されたデータバス上のデータである。
【０００７】第２のメモリ１０２は、２５ＭＨｚのクロ
ック信号ＣＬＫで動作する。従って、第２のメモリ１０
２は、第１のメモリ１０１と異なる動作タイミングで動
作するメモリである。
ック信号ＣＬＫで動作する。従って、第２のメモリ１０
２は、第１のメモリ１０１と異なる動作タイミングで動
作するメモリである。
【０００８】図５は、第２のメモリ１０２に対するデー
タリードのタイミングを示すタイミングチャートであ
り、図において、ＣＬＫはクロック信号、Ａ＜＞はロウ
アドレス、カラムアドレスなどのアドレス信号、ＯＥは
第２のメモリ１０２から読み出したデータの出力タイミ
ングを指示する制御信号、／ＷＥは第２のメモリ１０２
に対するデータ書き込みタイミングを示す制御信号で、
図中のバーＷＥを示している（以下、同様に記載す
る。）、Ｄ＜＞は、ＤＲＡＭである第１のメモリ１０１
から読み出されたデータである。
タリードのタイミングを示すタイミングチャートであ
り、図において、ＣＬＫはクロック信号、Ａ＜＞はロウ
アドレス、カラムアドレスなどのアドレス信号、ＯＥは
第２のメモリ１０２から読み出したデータの出力タイミ
ングを指示する制御信号、／ＷＥは第２のメモリ１０２
に対するデータ書き込みタイミングを示す制御信号で、
図中のバーＷＥを示している（以下、同様に記載す
る。）、Ｄ＜＞は、ＤＲＡＭである第１のメモリ１０１
から読み出されたデータである。
【０００９】次に動作について説明する。図８に示すよ
うに、２種類の異なるメモリを搭載した従来の半導体処
理装置におけるメモリテストでは、第１のメモリ１０１
と第２のメモリ１０２とが、それぞれ異なるアクセスコ
マンドを用いて、別々の動作タイミングで実行されてい
た。
うに、２種類の異なるメモリを搭載した従来の半導体処
理装置におけるメモリテストでは、第１のメモリ１０１
と第２のメモリ１０２とが、それぞれ異なるアクセスコ
マンドを用いて、別々の動作タイミングで実行されてい
た。
【００１０】先ず、第１のメモリ１０１から、以下のよ
うにしてメモリテストが実行される。リードについて説
明する。図４に示すタイミングＴ４２で、第１のメモリ
１０１に対してロウアドレスＡ２ＨＣＡＡＤＤＲやＲＡ
Ｓ信号Ａ１ＬＣＲＡＳ等の制御信号が入力され、第１の
メモリ１０１をアクティブ状態に設定する。
うにしてメモリテストが実行される。リードについて説
明する。図４に示すタイミングＴ４２で、第１のメモリ
１０１に対してロウアドレスＡ２ＨＣＡＡＤＤＲやＲＡ
Ｓ信号Ａ１ＬＣＲＡＳ等の制御信号が入力され、第１の
メモリ１０１をアクティブ状態に設定する。
【００１１】次に、タイミングＴ４３で、第１のメモリ
１０１に対してカラムアドレスＡ２ＨＣＡＡＤＤＲ、Ｃ
ＡＳ信号Ａ１ＬＣＣＡＳが入力されると、ロウアドレス
およびカラムアドレスで示されたメモリ領域内に格納さ
れているデータがリード状態となる。そして、Ｈレベル
の制御信号Ａ１ＨＣＤＤＥが入力されると、データバス
上にデータＮ１ＩＮＤＡＴＡが読み出され出力される。
１０１に対してカラムアドレスＡ２ＨＣＡＡＤＤＲ、Ｃ
ＡＳ信号Ａ１ＬＣＣＡＳが入力されると、ロウアドレス
およびカラムアドレスで示されたメモリ領域内に格納さ
れているデータがリード状態となる。そして、Ｈレベル
の制御信号Ａ１ＨＣＤＤＥが入力されると、データバス
上にデータＮ１ＩＮＤＡＴＡが読み出され出力される。
【００１２】第１のメモリ１０１のメモリテストが終了
すると、次に、第２のメモリ１０２のテストが実行され
る。図５に示すタイミングＴ５２で、第２のメモリ１０
２に対してロウアドレスＡ＜＞、／ＲＡＳ信号（図中の
バーＲＡＳを示す）が入力されると、第２のメモリ１０
２がアクティブ状態となる。
すると、次に、第２のメモリ１０２のテストが実行され
る。図５に示すタイミングＴ５２で、第２のメモリ１０
２に対してロウアドレスＡ＜＞、／ＲＡＳ信号（図中の
バーＲＡＳを示す）が入力されると、第２のメモリ１０
２がアクティブ状態となる。
【００１３】次に、図５に示すタイミングＴ５３で、カ
ラムアドレスＡ＜＞および／ＣＡＳ信号（図中のバーＣ
ＡＳを示す）を入力する。その後、制御信号ＯＥが入力
されたタイミングで、これらのロウアドレスおよびカラ
ムアドレスで示される第２のメモリ１０２内のメモリ領
域に格納されているデータＤ＜＞が、データバス上に読
み出される。
ラムアドレスＡ＜＞および／ＣＡＳ信号（図中のバーＣ
ＡＳを示す）を入力する。その後、制御信号ＯＥが入力
されたタイミングで、これらのロウアドレスおよびカラ
ムアドレスで示される第２のメモリ１０２内のメモリ領
域に格納されているデータＤ＜＞が、データバス上に読
み出される。
【００１４】
【発明が解決しようとする課題】動作タイミングや、ア
クセス方法が異なる異種類の複数のメモリを搭載した従
来の半導体処理装置は以上のように構成されているの
で、メモリテストを実行する場合、メモリテストをメモ
リ毎に別個に行う必要がある。従って、テストパターン
をメモリの種類毎に作成する必要があり、このためテス
トパターンが複雑になり、さらにテストに必要とされる
時間やテストコストが増大するといった課題があった。
クセス方法が異なる異種類の複数のメモリを搭載した従
来の半導体処理装置は以上のように構成されているの
で、メモリテストを実行する場合、メモリテストをメモ
リ毎に別個に行う必要がある。従って、テストパターン
をメモリの種類毎に作成する必要があり、このためテス
トパターンが複雑になり、さらにテストに必要とされる
時間やテストコストが増大するといった課題があった。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、動作タイミングやアクセス方法が
異なる等の異種類の複数のメモリが搭載された半導体処
理装置であっても、効率良く容易にメモリテストを実行
するメモリテスト回路を得ることを目的とする。
めになされたもので、動作タイミングやアクセス方法が
異なる等の異種類の複数のメモリが搭載された半導体処
理装置であっても、効率良く容易にメモリテストを実行
するメモリテスト回路を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明に係るメモリテ
スト回路は、半導体処理装置に搭載され、動作タイミン
グやアクセス方法が異なる等の異種類の複数の記憶手段
に対して設けられた制御手段を備えるものである。この
制御手段は、外部から供給される制御信号およびデータ
に基づいて、複数の記憶手段を連続した１つの記憶手段
として認識する。さらに、複数の記憶手段の１つを先ず
選択し、選択した記憶手段へ制御信号およびデータを出
力し、また、選択した記憶手段から、制御信号に基づい
てデータを読出し外部へ出力し、制御信号に基づいて、
複数の記憶手段内の次の記憶手段を選択する。そして、
上記一連の動作を、順次、複数の記憶手段のすべてに対
して実行し、複数の記憶手段に対して連続してテストを
実行することを特徴とするものである。
スト回路は、半導体処理装置に搭載され、動作タイミン
グやアクセス方法が異なる等の異種類の複数の記憶手段
に対して設けられた制御手段を備えるものである。この
制御手段は、外部から供給される制御信号およびデータ
に基づいて、複数の記憶手段を連続した１つの記憶手段
として認識する。さらに、複数の記憶手段の１つを先ず
選択し、選択した記憶手段へ制御信号およびデータを出
力し、また、選択した記憶手段から、制御信号に基づい
てデータを読出し外部へ出力し、制御信号に基づいて、
複数の記憶手段内の次の記憶手段を選択する。そして、
上記一連の動作を、順次、複数の記憶手段のすべてに対
して実行し、複数の記憶手段に対して連続してテストを
実行することを特徴とするものである。
【００１７】この発明に係るメモリテスト回路では、制
御手段が、半導体処理装置に搭載されている異種類の複
数の記憶手段のそれぞれに対応して設けられている。こ
れらの制御手段は、制御信号として、複数の記憶手段の
記憶領域を指定するアドレスや複数の記憶手段に対する
アクセスを指定するアクセスコマンドを入力し、デコー
ドし、入力したアドレス内の所定ビットの値に基づいて
複数の記憶手段の１つを選択し、選択した記憶手段へ前
記アドレス、アクセスコマンド、およびデータを出力す
る。また、選択した記憶手段から、アドレスおよびアク
セスコマンドに基づいてデータを読出し外部へ出力し、
アドレス内の所定ビットの値に基づいて、複数の記憶手
段内の次の記憶手段を選択する。そして、上記の一連の
動作を、順次、複数の記憶手段のすべてに対して実行
し、複数の記憶手段に対して連続してテストを実行する
ことを特徴とするものである。
御手段が、半導体処理装置に搭載されている異種類の複
数の記憶手段のそれぞれに対応して設けられている。こ
れらの制御手段は、制御信号として、複数の記憶手段の
記憶領域を指定するアドレスや複数の記憶手段に対する
アクセスを指定するアクセスコマンドを入力し、デコー
ドし、入力したアドレス内の所定ビットの値に基づいて
複数の記憶手段の１つを選択し、選択した記憶手段へ前
記アドレス、アクセスコマンド、およびデータを出力す
る。また、選択した記憶手段から、アドレスおよびアク
セスコマンドに基づいてデータを読出し外部へ出力し、
アドレス内の所定ビットの値に基づいて、複数の記憶手
段内の次の記憶手段を選択する。そして、上記の一連の
動作を、順次、複数の記憶手段のすべてに対して実行
し、複数の記憶手段に対して連続してテストを実行する
ことを特徴とするものである。
【００１８】この発明に係るメモリテスト回路では、制
御手段が、半導体処理装置に搭載されている異種類の複
数の記憶手段のそれぞれに対応して設けられている。こ
れらの制御手段は、制御信号として、複数の記憶手段の
記憶領域を指定するアドレスや複数の記憶手段に対する
アクセスを指定するアクセスコマンドおよび複数の記憶
手段のいずれかを選択する制御コマンドを入力し、デコ
ードし、入力した制御コマンドの値に基づいて複数の記
憶手段の１つを選択し、選択した記憶手段へアドレス、
アクセスコマンド、およびデータを出力する。また、選
択した記憶手段から、アドレスおよびアクセスコマンド
に基づいてデータを読出し外部へ出力し、制御コマンド
の値に基づいて、複数の記憶手段内の次の記憶手段を選
択し、上記した一連の動作を、順次、複数の記憶手段の
すべてに対して実行し、複数の記憶手段に対して連続し
てテストを実行することを特徴とするものである。
御手段が、半導体処理装置に搭載されている異種類の複
数の記憶手段のそれぞれに対応して設けられている。こ
れらの制御手段は、制御信号として、複数の記憶手段の
記憶領域を指定するアドレスや複数の記憶手段に対する
アクセスを指定するアクセスコマンドおよび複数の記憶
手段のいずれかを選択する制御コマンドを入力し、デコ
ードし、入力した制御コマンドの値に基づいて複数の記
憶手段の１つを選択し、選択した記憶手段へアドレス、
アクセスコマンド、およびデータを出力する。また、選
択した記憶手段から、アドレスおよびアクセスコマンド
に基づいてデータを読出し外部へ出力し、制御コマンド
の値に基づいて、複数の記憶手段内の次の記憶手段を選
択し、上記した一連の動作を、順次、複数の記憶手段の
すべてに対して実行し、複数の記憶手段に対して連続し
てテストを実行することを特徴とするものである。
【００１９】この発明に係るメモリテスト回路は、半導
体処理装置に搭載されている異種類の複数の記憶手段の
それぞれに対応して設けられた制御手段および複数の記
憶手段から読出したデータを比較する比較手段を備えて
いるものである。これらの制御手段は、複数の記憶手段
の記憶領域を指定するアドレスや複数の記憶手段に対す
るアクセスを指定するアクセスコマンドを入力し、デコ
ードし、複数の記憶手段へアドレス、アクセスコマン
ド、およびデータを出力し、また、アドレスおよびアク
セスコマンドに基づいて複数の記憶手段から同時にデー
タを読出し、読み出した前記データを比較手段へ出力す
る。この比較手段は、複数の記憶手段から読み出された
データを比較してテストを実行することを特徴とするも
のである。
体処理装置に搭載されている異種類の複数の記憶手段の
それぞれに対応して設けられた制御手段および複数の記
憶手段から読出したデータを比較する比較手段を備えて
いるものである。これらの制御手段は、複数の記憶手段
の記憶領域を指定するアドレスや複数の記憶手段に対す
るアクセスを指定するアクセスコマンドを入力し、デコ
ードし、複数の記憶手段へアドレス、アクセスコマン
ド、およびデータを出力し、また、アドレスおよびアク
セスコマンドに基づいて複数の記憶手段から同時にデー
タを読出し、読み出した前記データを比較手段へ出力す
る。この比較手段は、複数の記憶手段から読み出された
データを比較してテストを実行することを特徴とするも
のである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
メモリテスト回路を備えた半導体処理装置のシステムを
示すブロック図であり、図において、１１はアクセスコ
マンド１を入力し、メモリサイズが１ＭＢの第１のメモ
リ１０１（記憶手段）に対するアクセスのための制御信
号を生成する第１アクセス制御回路（制御手段）、１２
はアクセスコマンド１を入力し、メモリサイズが１ＭＢ
の第２のメモリ１０２（記憶手段）に対するアクセスの
ための制御信号を生成する第２アクセス制御回路（制御
手段）である。ＣＬＫＩＮは、半導体処理装置１０の動
作に使用される外部クロック信号である。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
メモリテスト回路を備えた半導体処理装置のシステムを
示すブロック図であり、図において、１１はアクセスコ
マンド１を入力し、メモリサイズが１ＭＢの第１のメモ
リ１０１（記憶手段）に対するアクセスのための制御信
号を生成する第１アクセス制御回路（制御手段）、１２
はアクセスコマンド１を入力し、メモリサイズが１ＭＢ
の第２のメモリ１０２（記憶手段）に対するアクセスの
ための制御信号を生成する第２アクセス制御回路（制御
手段）である。ＣＬＫＩＮは、半導体処理装置１０の動
作に使用される外部クロック信号である。
【００２１】これらの第１アクセス制御回路１１および
第２アクセス制御回路１２は、アクセスコマンド１、ア
ドレス１、Ｒ／Ｗ信号１を入力しデコードして、データ
１を第１のメモリ１０１および第２のメモリ１０２内に
入力し、また、第１のメモリ１０１および第２のメモリ
１０２内からデータ１を読み出すものである。
第２アクセス制御回路１２は、アクセスコマンド１、ア
ドレス１、Ｒ／Ｗ信号１を入力しデコードして、データ
１を第１のメモリ１０１および第２のメモリ１０２内に
入力し、また、第１のメモリ１０１および第２のメモリ
１０２内からデータ１を読み出すものである。
【００２２】実施の形態１のメモリテスト回路を備えた
半導体処理装置１０へ入力されるアドレス１は、従来の
半導体処理装置で使用されるアドレスに加え、第１のメ
モリ１０１および第２のメモリ１０２のいずれかを選択
するため、アドレスにさらに１ビットが付与されてい
る。以下で説明する実施の形態１では、メモリの数は、
第１のメモリ１０１および第２のメモリ１０２の２つで
あるが、半導体処理装置に搭載されるメモリ数に応じ
て、この付加されるビット数を増加してメモリを選択す
る。
半導体処理装置１０へ入力されるアドレス１は、従来の
半導体処理装置で使用されるアドレスに加え、第１のメ
モリ１０１および第２のメモリ１０２のいずれかを選択
するため、アドレスにさらに１ビットが付与されてい
る。以下で説明する実施の形態１では、メモリの数は、
第１のメモリ１０１および第２のメモリ１０２の２つで
あるが、半導体処理装置に搭載されるメモリ数に応じ
て、この付加されるビット数を増加してメモリを選択す
る。
【００２３】第１のメモリ１０１のメモリサイズは１Ｍ
Ｂであり、１００ＭＨｚのクロック信号ＰＨＩＡで動作
するものとする。また、第２のメモリ１０２のメモリサ
イズは１ＭＢであり、２５ＭＨｚのクロック信号ＣＬＫ
で動作するものとする。
Ｂであり、１００ＭＨｚのクロック信号ＰＨＩＡで動作
するものとする。また、第２のメモリ１０２のメモリサ
イズは１ＭＢであり、２５ＭＨｚのクロック信号ＣＬＫ
で動作するものとする。
【００２４】図１に示す実施の形態１のメモリテスト回
路を備えた半導体処理装置１０は、２５ＭＨｚのクロッ
ク信号に基づいて動作を行うものとする。このシステム
１０は、主として、第１アクセス制御回路１１、第２ア
クセス制御回路１２、および２種類の異なるメモリであ
る第１のメモリ１０１および第２のメモリ１０２から構
成されている。しかしながら、この発明は搭載されるメ
モリ数に制限はない。
路を備えた半導体処理装置１０は、２５ＭＨｚのクロッ
ク信号に基づいて動作を行うものとする。このシステム
１０は、主として、第１アクセス制御回路１１、第２ア
クセス制御回路１２、および２種類の異なるメモリであ
る第１のメモリ１０１および第２のメモリ１０２から構
成されている。しかしながら、この発明は搭載されるメ
モリ数に制限はない。
【００２５】次に動作について説明する。図２は、図１
に示した半導体処理装置１０内に搭載されている第１の
メモリ１０１および第２のメモリ１０２に対するメモリ
テストに使用される１１種類のテストコマンドを示す説
明図である。これらのテストコマンドはアクセスコマン
ド１として、半導体処理装置１０の外部から、第１アク
セス制御回路１１および第２アクセス制御回路１２へ供
給され、そこでデコードされる。
に示した半導体処理装置１０内に搭載されている第１の
メモリ１０１および第２のメモリ１０２に対するメモリ
テストに使用される１１種類のテストコマンドを示す説
明図である。これらのテストコマンドはアクセスコマン
ド１として、半導体処理装置１０の外部から、第１アク
セス制御回路１１および第２アクセス制御回路１２へ供
給され、そこでデコードされる。
【００２６】図３は、第１のメモリ１０１に対して連続
して実行されるデータリード動作のタイミングを示すタ
イミングチャートである。このタイミングチャートは、
半導体処理装置１０の外部からみたものである。
して実行されるデータリード動作のタイミングを示すタ
イミングチャートである。このタイミングチャートは、
半導体処理装置１０の外部からみたものである。
【００２７】図４は、第１のメモリ１０１におけるデー
タリード動作のタイミングを示すタイミングチャートで
あり、図において、Ａ２ＨＣＡＡＤＤＲはアドレス信
号、Ａ１ＨＣＤＤＥはリードしたデータをデータバス上
（図示せず）に出力するタイミングをとるための制御信
号、Ａ１ＬＣＣＡＳは第１のメモリ１０１のデータリー
ドのためのＣＡＳ信号、そして、Ａ１ＬＣＷＥはそのレ
ベルがＬレベルならばデータライト動作、Ｈレベルなら
ばデータリード動作を示す制御信号である。
タリード動作のタイミングを示すタイミングチャートで
あり、図において、Ａ２ＨＣＡＡＤＤＲはアドレス信
号、Ａ１ＨＣＤＤＥはリードしたデータをデータバス上
（図示せず）に出力するタイミングをとるための制御信
号、Ａ１ＬＣＣＡＳは第１のメモリ１０１のデータリー
ドのためのＣＡＳ信号、そして、Ａ１ＬＣＷＥはそのレ
ベルがＬレベルならばデータライト動作、Ｈレベルなら
ばデータリード動作を示す制御信号である。
【００２８】図４に示すタイミングチャートでは、Ａ１
ＬＣＷＥはＨレベルであるので、データリード動作であ
ることを示している。また、Ｎ１ＩＮＤＡＴＡは、第１
のメモリ１０１から読み出されたデータを示している。
ＬＣＷＥはＨレベルであるので、データリード動作であ
ることを示している。また、Ｎ１ＩＮＤＡＴＡは、第１
のメモリ１０１から読み出されたデータを示している。
【００２９】図５は、第２のメモリ１０２におけるデー
タリード動作のタイミングを示すタイミングチャートで
あり、図において、ＣＬＫはクロック信号、Ａ＜＞はロ
ウアドレスおよびカラムアドレス等のアドレス信号、Ｏ
Ｅは第２のメモリ１０２から読み出したデータの出力タ
イミングを示す制御信号、／ＷＥは第２のメモリ１０２
に対するデータ書き込みタイミングを示す制御信号、Ｄ
＜＞はＤＲＡＭである第１のメモリ１０１から読み出さ
れたデータを示している。
タリード動作のタイミングを示すタイミングチャートで
あり、図において、ＣＬＫはクロック信号、Ａ＜＞はロ
ウアドレスおよびカラムアドレス等のアドレス信号、Ｏ
Ｅは第２のメモリ１０２から読み出したデータの出力タ
イミングを示す制御信号、／ＷＥは第２のメモリ１０２
に対するデータ書き込みタイミングを示す制御信号、Ｄ
＜＞はＤＲＡＭである第１のメモリ１０１から読み出さ
れたデータを示している。
【００３０】図１に示す半導体処理装置１０内に搭載し
ている第１のメモリ１０１および第２のメモリ１０２に
対するメモリテストは、以下のように実行される。図３
において、タイミングＴ３２で示される外部クロックＣ
ＬＫＩＮの立ち上がりエッジで、外部から供給されたア
クセスコマンド１内のテストコマンドＴＥＳＴＣＭＤ＜
０：３＞であるＲＡＳ、およびアドレス１内のロウアド
レスＡ＜１０：２７＞であるＲｏｗを第１アクセス制御
回路１１が入力する。
ている第１のメモリ１０１および第２のメモリ１０２に
対するメモリテストは、以下のように実行される。図３
において、タイミングＴ３２で示される外部クロックＣ
ＬＫＩＮの立ち上がりエッジで、外部から供給されたア
クセスコマンド１内のテストコマンドＴＥＳＴＣＭＤ＜
０：３＞であるＲＡＳ、およびアドレス１内のロウアド
レスＡ＜１０：２７＞であるＲｏｗを第１アクセス制御
回路１１が入力する。
【００３１】次に、第１アクセス制御回路１１が、テス
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。この場合、入力したアドレス１の最終ビッ
ト値に基づいて（例えば、最終ビットの値が１）、第１
のメモリ１０１が指定されるので、デコードしたテスト
コマンドを第１のメモリ１０１へ供給する。そして、図
４のタイミングチャートにおけるタイミングＴ４２で、
第１のメモリ１０１がこのデコードしたテストコマンド
を内部に取り込むと、第１のメモリ１０１はアクティブ
状態となる。
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。この場合、入力したアドレス１の最終ビッ
ト値に基づいて（例えば、最終ビットの値が１）、第１
のメモリ１０１が指定されるので、デコードしたテスト
コマンドを第１のメモリ１０１へ供給する。そして、図
４のタイミングチャートにおけるタイミングＴ４２で、
第１のメモリ１０１がこのデコードしたテストコマンド
を内部に取り込むと、第１のメモリ１０１はアクティブ
状態となる。
【００３２】次に、図３のタイミングＴ３３で、第１ア
クセス制御回路１１が、アクセスコマンド１内のテスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１およ
びカラムアドレスＣｏｌを入力し、デコードして第１の
メモリ１０１へ供給する。これにより、第１のメモリ１
０１では、ロウアドレス、カラムアドレスが入力された
ことになり、データリード状態に入る。
クセス制御回路１１が、アクセスコマンド１内のテスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１およ
びカラムアドレスＣｏｌを入力し、デコードして第１の
メモリ１０１へ供給する。これにより、第１のメモリ１
０１では、ロウアドレス、カラムアドレスが入力された
ことになり、データリード状態に入る。
【００３３】次に、図４に示すタイミングＴ４３に示す
ように、制御信号Ａ１ＨＣＤＤＥがＨレベルになると、
ロウアドレス、カラムアドレスで示される第１のメモリ
１０１内の記憶領域に格納されているデータＮ１ＩＮＤ
ＡＴＡが、データバス（図示せず）上に読み出される。
そして、図３のタイミングＴ３４で示されるように、テ
ストコマンドＴＥＳＴＣＭＤ＜０：３＞であるＫＥＥＰ
コマンドが第１アクセス制御回路１１へ入力されデコー
ドされることで、第１のメモリ１０１は、図４に示すタ
イミングＴ４３の状態を維持するため、データＮ１ＩＮ
ＤＡＴＡがデータバス上に出力され続ける。そして、デ
ータバス上のデータＮ１ＩＮＤＡＴＡは、図３に示すタ
イミングＴ３５においてＲｅａｄ ｄａｔａ１として
（図１では、データ１として）半導体処理装置１０の外
部へ出力される。
ように、制御信号Ａ１ＨＣＤＤＥがＨレベルになると、
ロウアドレス、カラムアドレスで示される第１のメモリ
１０１内の記憶領域に格納されているデータＮ１ＩＮＤ
ＡＴＡが、データバス（図示せず）上に読み出される。
そして、図３のタイミングＴ３４で示されるように、テ
ストコマンドＴＥＳＴＣＭＤ＜０：３＞であるＫＥＥＰ
コマンドが第１アクセス制御回路１１へ入力されデコー
ドされることで、第１のメモリ１０１は、図４に示すタ
イミングＴ４３の状態を維持するため、データＮ１ＩＮ
ＤＡＴＡがデータバス上に出力され続ける。そして、デ
ータバス上のデータＮ１ＩＮＤＡＴＡは、図３に示すタ
イミングＴ３５においてＲｅａｄ ｄａｔａ１として
（図１では、データ１として）半導体処理装置１０の外
部へ出力される。
【００３４】図３のタイミングチャートにおけるタイミ
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ２へ変化して
いるが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。そして、
半導体処理装置１０の外部へ読み出されたデータ１は、
例えば、外部のテスタ等で期待値と比較され、第１のメ
モリ１０１の動作の正否が判断される。
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ２へ変化して
いるが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。そして、
半導体処理装置１０の外部へ読み出されたデータ１は、
例えば、外部のテスタ等で期待値と比較され、第１のメ
モリ１０１の動作の正否が判断される。
【００３５】第１のメモリ１０１に対する１ＭＢのデー
タリードが完了すると、半導体処理装置１０へ外部から
供給されるアドレス１の最終ビットの値が変わり、第２
のメモリ１０２を指定するビット値になる。
タリードが完了すると、半導体処理装置１０へ外部から
供給されるアドレス１の最終ビットの値が変わり、第２
のメモリ１０２を指定するビット値になる。
【００３６】第２アクセス制御回路１２がこのアドレス
１を入力し、かつ、デコードする。その結果、入力した
アドレス１の最終ビット値に基づいて（例えば、最終ビ
ットの値が０）、第２のメモリ１０２に対するデータリ
ード動作が、自動的に開始される。
１を入力し、かつ、デコードする。その結果、入力した
アドレス１の最終ビット値に基づいて（例えば、最終ビ
ットの値が０）、第２のメモリ１０２に対するデータリ
ード動作が、自動的に開始される。
【００３７】この第２アクセス制御回路１２による第２
のメモリ１０２に対するデータリード動作を以下に説明
する。
のメモリ１０２に対するデータリード動作を以下に説明
する。
【００３８】図３に示すように、半導体処理装置１０へ
入力される外部クロックＣＬＫＩＮの立ち上がりエッジ
で（タイミングＴ３２）、第２アクセス制御回路１２
は、アクセスコマンド１内のテストコマンドＴＥＳＴＣ
ＭＤ＜０：３＞であるＲＡＳとアドレス１内のロウアド
レスＡ＜１０：２７＞であるＲｏｗを、その内部へ取り
込む。
入力される外部クロックＣＬＫＩＮの立ち上がりエッジ
で（タイミングＴ３２）、第２アクセス制御回路１２
は、アクセスコマンド１内のテストコマンドＴＥＳＴＣ
ＭＤ＜０：３＞であるＲＡＳとアドレス１内のロウアド
レスＡ＜１０：２７＞であるＲｏｗを、その内部へ取り
込む。
【００３９】次に、第２アクセス制御回路１２が、テス
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。この場合、入力したアドレス１の最終ビッ
ト値に基づいて（例えば、最終ビットの値が０）、第２
アクセス制御回路１２は、第２のメモリ１０２を指定
し、デコードしたテストコマンドを第２のメモリ１０２
へ供給する。
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。この場合、入力したアドレス１の最終ビッ
ト値に基づいて（例えば、最終ビットの値が０）、第２
アクセス制御回路１２は、第２のメモリ１０２を指定
し、デコードしたテストコマンドを第２のメモリ１０２
へ供給する。
【００４０】そして、図５のタイミングチャートにおけ
るタイミングＴ５２で、第２のメモリ１０２がこのデコ
ードしたテストコマンドを内部に取り込むと、第２のメ
モリ１０２はアクティブ状態となる。
るタイミングＴ５２で、第２のメモリ１０２がこのデコ
ードしたテストコマンドを内部に取り込むと、第２のメ
モリ１０２はアクティブ状態となる。
【００４１】次に、図３に示すタイミングＴ３３で、第
２アクセス制御回路１２が、アクセスコマンド１内のテ
ストコマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１
およびカラムアドレスＣｏｌを入力し、デコードして第
２のメモリ１０２へ供給する。これにより、第２のメモ
リ１０２では、ロウアドレスＲｏｗ、カラムアドレスＣ
ｏｌが入力されたことになり、データリード状態に入
る。
２アクセス制御回路１２が、アクセスコマンド１内のテ
ストコマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１
およびカラムアドレスＣｏｌを入力し、デコードして第
２のメモリ１０２へ供給する。これにより、第２のメモ
リ１０２では、ロウアドレスＲｏｗ、カラムアドレスＣ
ｏｌが入力されたことになり、データリード状態に入
る。
【００４２】次に、制御信号ＯＥがＨレベルになると
（タイミングＴ５３）、ロウアドレスＲｏｗ、カラムア
ドレスＣｏｌで示される第２のメモリ１０２内の記憶領
域に格納されているデータＤ＜＞が、データバス（図示
せず）上に読み出される。そして、図３のタイミングＴ
３４で示されるように、テストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＫＥＥＰコマンドが第２アクセス制御
回路１２へ入力されデコードされることで、第２のメモ
リ１０２は、図５に示すタイミングＴ５３の状態を維持
するため、データＤ＜＞が、データバス上に出力され続
ける。
（タイミングＴ５３）、ロウアドレスＲｏｗ、カラムア
ドレスＣｏｌで示される第２のメモリ１０２内の記憶領
域に格納されているデータＤ＜＞が、データバス（図示
せず）上に読み出される。そして、図３のタイミングＴ
３４で示されるように、テストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＫＥＥＰコマンドが第２アクセス制御
回路１２へ入力されデコードされることで、第２のメモ
リ１０２は、図５に示すタイミングＴ５３の状態を維持
するため、データＤ＜＞が、データバス上に出力され続
ける。
【００４３】そして、データバス上のデータＮ１ＩＮＤ
ＡＴＡは、図３に示すタイミングＴ３５においてＲｅａ
ｄ ｄａｔａ１として（図１ではデータ１として）半導
体処理装置１０の外部へ出力される。半導体処理装置１
０の外部へ読み出されたデータ１は、外部のテスタ等で
期待値と比較され、第２のメモリ１０２の動作の正否が
判断される。
ＡＴＡは、図３に示すタイミングＴ３５においてＲｅａ
ｄ ｄａｔａ１として（図１ではデータ１として）半導
体処理装置１０の外部へ出力される。半導体処理装置１
０の外部へ読み出されたデータ１は、外部のテスタ等で
期待値と比較され、第２のメモリ１０２の動作の正否が
判断される。
【００４４】図３のタイミングチャートにおけるタイミ
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ１２へ変化し
ているが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ１２へ変化し
ているが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。
【００４５】以上のように、この実施の形態１によれ
ば、アクセスコマンドや動作タイミングが異なる等の、
種類の異なる複数のメモリが搭載された半導体処理装置
において、それぞれのメモリの動作を制御するアクセス
制御回路を設け、例えば、外部テスタ等の外部装置で生
成され供給されるアドレスの所定ビットを用いて各メモ
リを選択し、アクセスコマンドをデコードして書くメモ
リのアクセスに対応したコマンドを生成し、メモリに対
して出力することで、あたかも１つの連続したメモリと
して、これらの複数のメモリを認識して連続してテスト
するように構成したものである。従って、従来の半導体
処理装置のように、テストパターンをメモリ毎に作成す
る必要がなく、かつ、メモリ毎に別々にテストする必要
もなく、テストパターンを共通化でき、これにより容易
にテストパターンを構成し、効率良くメモリのテストを
実行できる効果が得られる。
ば、アクセスコマンドや動作タイミングが異なる等の、
種類の異なる複数のメモリが搭載された半導体処理装置
において、それぞれのメモリの動作を制御するアクセス
制御回路を設け、例えば、外部テスタ等の外部装置で生
成され供給されるアドレスの所定ビットを用いて各メモ
リを選択し、アクセスコマンドをデコードして書くメモ
リのアクセスに対応したコマンドを生成し、メモリに対
して出力することで、あたかも１つの連続したメモリと
して、これらの複数のメモリを認識して連続してテスト
するように構成したものである。従って、従来の半導体
処理装置のように、テストパターンをメモリ毎に作成す
る必要がなく、かつ、メモリ毎に別々にテストする必要
もなく、テストパターンを共通化でき、これにより容易
にテストパターンを構成し、効率良くメモリのテストを
実行できる効果が得られる。
【００４６】実施の形態２．図６は、この発明の実施の
形態２によるメモリテスト回路を備えた半導体処理装置
を示すブロック図であり、図において、２１はアクセス
コマンド２を入力し、メモリサイズが１ＭＢの第１のメ
モリ１０１に対するアクセスのための制御信号を生成す
る第３アクセス制御回路（制御手段）、２２はアクセス
コマンド２を入力し、メモリサイズが１ＭＢの第２のメ
モリ１０２に対するアクセスのための制御信号を生成す
る第４アクセス制御回路（制御手段）である。ＣＬＫＩ
Ｎは、半導体処理装置２０の動作に使用される外部クロ
ック信号である。
形態２によるメモリテスト回路を備えた半導体処理装置
を示すブロック図であり、図において、２１はアクセス
コマンド２を入力し、メモリサイズが１ＭＢの第１のメ
モリ１０１に対するアクセスのための制御信号を生成す
る第３アクセス制御回路（制御手段）、２２はアクセス
コマンド２を入力し、メモリサイズが１ＭＢの第２のメ
モリ１０２に対するアクセスのための制御信号を生成す
る第４アクセス制御回路（制御手段）である。ＣＬＫＩ
Ｎは、半導体処理装置２０の動作に使用される外部クロ
ック信号である。
【００４７】これらの第３アクセス制御回路２１および
第４アクセス制御回路２２は、アクセスコマンド２、ア
ドレス２、Ｒ／Ｗ信号２を入力しデコードして、データ
２を第１のメモリ１０１および第２のメモリ１０２内に
入力し、また、第１のメモリ１０１および第２のメモリ
１０２内からデータ２を読み出すものである。
第４アクセス制御回路２２は、アクセスコマンド２、ア
ドレス２、Ｒ／Ｗ信号２を入力しデコードして、データ
２を第１のメモリ１０１および第２のメモリ１０２内に
入力し、また、第１のメモリ１０１および第２のメモリ
１０２内からデータ２を読み出すものである。
【００４８】そして２０は、第３アクセス制御回路２１
および第４アクセス制御回路２２，第１のメモリ１０
１、第２のメモリ１０２を搭載した半導体処理装置であ
る。
および第４アクセス制御回路２２，第１のメモリ１０
１、第２のメモリ１０２を搭載した半導体処理装置であ
る。
【００４９】実施の形態２のメモリテスト回路を備えた
半導体処理装置２０では、外部からアクセスコマンド２
およびアドレス２を入力して、第１のメモリ１０１およ
び第２のメモリ１０２のメモリテストを実行するが、実
施の形態１で使用したアドレス１のようにメモリを指定
するビットが付加されていない。そのかわり、第３アク
セス制御回路２１および第４アクセス制御回路２２は、
第１のメモリ１０１と第２のメモリ１０２のいずれかを
選択するための制御信号ＭＯＤＥを入力する。
半導体処理装置２０では、外部からアクセスコマンド２
およびアドレス２を入力して、第１のメモリ１０１およ
び第２のメモリ１０２のメモリテストを実行するが、実
施の形態１で使用したアドレス１のようにメモリを指定
するビットが付加されていない。そのかわり、第３アク
セス制御回路２１および第４アクセス制御回路２２は、
第１のメモリ１０１と第２のメモリ１０２のいずれかを
選択するための制御信号ＭＯＤＥを入力する。
【００５０】実施の形態１の場合と同様に、第１のメモ
リ１０１のメモリサイズは１ＭＢであり、１００ＭＨｚ
のクロック信号ＰＨＩＡで動作するものとする。また、
第２のメモリ１０２のメモリサイズは１ＭＢであり、２
５ＭＨｚのクロック信号ＣＬＫで動作するものとする。
また、半導体処理装置２０は、２５ＭＨｚのクロック信
号ＣＬＫＩＮに基づいて動作を行うものとする。
リ１０１のメモリサイズは１ＭＢであり、１００ＭＨｚ
のクロック信号ＰＨＩＡで動作するものとする。また、
第２のメモリ１０２のメモリサイズは１ＭＢであり、２
５ＭＨｚのクロック信号ＣＬＫで動作するものとする。
また、半導体処理装置２０は、２５ＭＨｚのクロック信
号ＣＬＫＩＮに基づいて動作を行うものとする。
【００５１】次に動作について説明する。実施の形態２
のメモリテスト回路の動作を説明するため、図６のブロ
ック図に加え、実施の形態１の説明に使用した図２のテ
ストコマンドの説明図および図３〜５のタイミングチャ
ートを用いる。
のメモリテスト回路の動作を説明するため、図６のブロ
ック図に加え、実施の形態１の説明に使用した図２のテ
ストコマンドの説明図および図３〜５のタイミングチャ
ートを用いる。
【００５２】まず、第１のメモリ１０１をテストするた
め、外部からＨレベルの制御信号ＭＯＤＥを第３アクセ
ス制御回路２１へ供給する。第３アクセス制御回路２１
は、この制御信号ＭＯＤＥを入力すると、図３のタイミ
ングＴ３２に示す外部クロックＣＬＫＩＮの立ち上がり
エッジで、アクセスコマンド２内のテストコマンドＴＥ
ＳＴＣＭＤ＜０：３＞であるＲＡＳ、およびアドレス２
内のロウアドレスＡ＜１０：２７＞であるＲｏｗを入力
する。
め、外部からＨレベルの制御信号ＭＯＤＥを第３アクセ
ス制御回路２１へ供給する。第３アクセス制御回路２１
は、この制御信号ＭＯＤＥを入力すると、図３のタイミ
ングＴ３２に示す外部クロックＣＬＫＩＮの立ち上がり
エッジで、アクセスコマンド２内のテストコマンドＴＥ
ＳＴＣＭＤ＜０：３＞であるＲＡＳ、およびアドレス２
内のロウアドレスＡ＜１０：２７＞であるＲｏｗを入力
する。
【００５３】次に、第３アクセス制御回路２１が、テス
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。次に、第３アクセス制御回路２１は、デコ
ードしたテストコマンドを第１のメモリ１０１へ供給す
る。そして、図４のタイミングチャートにおけるタイミ
ングＴ４２で、第１のメモリ１０１がこのデコードした
テストコマンドを内部に取り込むと、第１のメモリ１０
１はアクティブ状態となる。
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。次に、第３アクセス制御回路２１は、デコ
ードしたテストコマンドを第１のメモリ１０１へ供給す
る。そして、図４のタイミングチャートにおけるタイミ
ングＴ４２で、第１のメモリ１０１がこのデコードした
テストコマンドを内部に取り込むと、第１のメモリ１０
１はアクティブ状態となる。
【００５４】次に、図３のタイミングＴ３３で、第３ア
クセス制御回路２１が、アクセスコマンド２内のテスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１およ
びカラムアドレスＣｏｌを入力し、デコードして第１の
メモリ１０１へ供給する。これにより、第１のメモリ１
０１では、ロウアドレス、カラムアドレスが入力された
ことになり、データリード状態に入る。
クセス制御回路２１が、アクセスコマンド２内のテスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１およ
びカラムアドレスＣｏｌを入力し、デコードして第１の
メモリ１０１へ供給する。これにより、第１のメモリ１
０１では、ロウアドレス、カラムアドレスが入力された
ことになり、データリード状態に入る。
【００５５】次に、図４のタイミングＴ４３に示すよう
に、制御信号Ａ１ＨＣＤＤＥがＨレベルになると、ロウ
アドレス、カラムアドレスで示される第１のメモリ１０
１内の記憶領域に格納されているデータＮ１ＩＮＤＡＴ
Ａが、データバス（図示せず）上に読み出される。そし
て、図３のタイミングＴ３４で示されるように、テスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＫＥＥＰコマ
ンドが第３アクセス制御回路２１へ入力されデコードさ
れることで、第１のメモリ１０１は、図４に示すタイミ
ングＴ４３の状態を維持するため、データＮ１ＩＮＤＡ
ＴＡがデータバス上に出力され続ける。そして、データ
バス上のデータＮ１ＩＮＤＡＴＡは、図３に示すタイミ
ングＴ３５においてＲｅａｄ ｄａｔａ１として（図６
では、データ２として）半導体処理装置２０の外部へ出
力される。
に、制御信号Ａ１ＨＣＤＤＥがＨレベルになると、ロウ
アドレス、カラムアドレスで示される第１のメモリ１０
１内の記憶領域に格納されているデータＮ１ＩＮＤＡＴ
Ａが、データバス（図示せず）上に読み出される。そし
て、図３のタイミングＴ３４で示されるように、テスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＫＥＥＰコマ
ンドが第３アクセス制御回路２１へ入力されデコードさ
れることで、第１のメモリ１０１は、図４に示すタイミ
ングＴ４３の状態を維持するため、データＮ１ＩＮＤＡ
ＴＡがデータバス上に出力され続ける。そして、データ
バス上のデータＮ１ＩＮＤＡＴＡは、図３に示すタイミ
ングＴ３５においてＲｅａｄ ｄａｔａ１として（図６
では、データ２として）半導体処理装置２０の外部へ出
力される。
【００５６】図３のタイミングチャートにおけるタイミ
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ２へ変化して
いるが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。そして、
半導体処理装置２０の外部へ読み出されたデータ２は、
例えば、外部のテスタ等で期待値と比較され、第１のメ
モリ１０１の動作の正否が判断される。
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ２へ変化して
いるが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。そして、
半導体処理装置２０の外部へ読み出されたデータ２は、
例えば、外部のテスタ等で期待値と比較され、第１のメ
モリ１０１の動作の正否が判断される。
【００５７】第１のメモリ１０１に対する１ＭＢのデー
タリードが完了すると、外部から、Ｌレベルの制御信号
ＭＯＤＥが半導体処理装置２０へ供給される。
タリードが完了すると、外部から、Ｌレベルの制御信号
ＭＯＤＥが半導体処理装置２０へ供給される。
【００５８】第４アクセス制御回路２２が、Ｌレベルの
制御信号ＭＯＤＥを入力すると、第２のメモリ１０２に
対するデータリード動作が、自動的に開始される。
制御信号ＭＯＤＥを入力すると、第２のメモリ１０２に
対するデータリード動作が、自動的に開始される。
【００５９】この第４アクセス制御回路２２による第２
のメモリ１０２に対するデータリード動作を以下に説明
する。
のメモリ１０２に対するデータリード動作を以下に説明
する。
【００６０】図３のタイミングＴ３２に示すように、半
導体処理装置２０へ入力される外部クロックＣＬＫＩＮ
の立ち上がりエッジで、第４アクセス制御回路２２は、
アクセスコマンド２内のテストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＲＡＳとアドレス２内のロウアドレス
Ａ＜１０：２７＞であるＲｏｗを、その内部へ取り込
む。
導体処理装置２０へ入力される外部クロックＣＬＫＩＮ
の立ち上がりエッジで、第４アクセス制御回路２２は、
アクセスコマンド２内のテストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＲＡＳとアドレス２内のロウアドレス
Ａ＜１０：２７＞であるＲｏｗを、その内部へ取り込
む。
【００６１】次に、第４アクセス制御回路２２が、テス
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。そして、第４アクセス制御回路２２は、Ｌ
レベルの制御信号ＭＯＤＥに従って、第２のメモリ１０
２を指定し、デコードしたテストコマンドを第２のメモ
リ１０２へ供給する。
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。そして、第４アクセス制御回路２２は、Ｌ
レベルの制御信号ＭＯＤＥに従って、第２のメモリ１０
２を指定し、デコードしたテストコマンドを第２のメモ
リ１０２へ供給する。
【００６２】そして、図５のタイミングチャートにおけ
るタイミングＴ５２で、第２のメモリ１０２がこのデコ
ードしたテストコマンドを内部に取り込むと、第２のメ
モリ１０２はアクティブ状態となる。
るタイミングＴ５２で、第２のメモリ１０２がこのデコ
ードしたテストコマンドを内部に取り込むと、第２のメ
モリ１０２はアクティブ状態となる。
【００６３】次に、図３に示すタイミングＴ３３で、第
４アクセス制御回路２２が、アクセスコマンド２内のテ
ストコマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１
およびカラムアドレスＣｏｌを入力し、デコードして第
２のメモリ１０２へ供給する。これにより、第２のメモ
リ１０２では、ロウアドレスＲｏｗ、カラムアドレスＣ
ｏｌが入力されたことになり、データリード状態に入
る。
４アクセス制御回路２２が、アクセスコマンド２内のテ
ストコマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１
およびカラムアドレスＣｏｌを入力し、デコードして第
２のメモリ１０２へ供給する。これにより、第２のメモ
リ１０２では、ロウアドレスＲｏｗ、カラムアドレスＣ
ｏｌが入力されたことになり、データリード状態に入
る。
【００６４】次に、制御信号ＯＥがＨレベルになると
（タイミングＴ５３）、ロウアドレスＲｏｗ、カラムア
ドレスＣｏｌで示される第２のメモリ１０２内の記憶領
域に格納されているデータＤ＜＞が、データバス（図示
せず）上に読み出される。そして、図３のタイミングＴ
３４で示されるように、テストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＫＥＥＰコマンドが第４アクセス制御
回路２２へ入力されデコードされることで、第２のメモ
リ１０２は、図５に示すタイミングＴ５３の状態を維持
するため、データＤ＜＞が、データバス上に出力され続
ける。そして、データバス上のデータＮ１ＩＮＤＡＴＡ
は、図３に示すタイミングＴ３５においてＲｅａｄ ｄ
ａｔａ１として（図６では、データ２として）、半導体
処理装置２０の外部へ出力される。半導体処理装置２０
の外部へ読み出されたデータ２は、外部のテスタ等で期
待値と比較され、第２のメモリ１０２の動作の正否が判
断される。
（タイミングＴ５３）、ロウアドレスＲｏｗ、カラムア
ドレスＣｏｌで示される第２のメモリ１０２内の記憶領
域に格納されているデータＤ＜＞が、データバス（図示
せず）上に読み出される。そして、図３のタイミングＴ
３４で示されるように、テストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＫＥＥＰコマンドが第４アクセス制御
回路２２へ入力されデコードされることで、第２のメモ
リ１０２は、図５に示すタイミングＴ５３の状態を維持
するため、データＤ＜＞が、データバス上に出力され続
ける。そして、データバス上のデータＮ１ＩＮＤＡＴＡ
は、図３に示すタイミングＴ３５においてＲｅａｄ ｄ
ａｔａ１として（図６では、データ２として）、半導体
処理装置２０の外部へ出力される。半導体処理装置２０
の外部へ読み出されたデータ２は、外部のテスタ等で期
待値と比較され、第２のメモリ１０２の動作の正否が判
断される。
【００６５】図３のタイミングチャートにおけるタイミ
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ１２へ変化し
ているが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ１２へ変化し
ているが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。
【００６６】以上のように、この実施の形態２によれ
ば、アクセスコマンドや動作タイミングが異なる等の種
類の異なる複数のメモリが搭載された半導体処理装置に
おいて、それぞれのメモリの動作を制御するアクセス制
御回路を設け、外部テスタ等の外部装置で生成され供給
される制御信号ＭＯＤＥのレベルに基づいて各メモリを
適宜選択することで、あたかも１つの連続したメモリと
して、これらの複数のメモリを認識して連続してテスト
するように構成したものである。従って、従来の半導体
処理装置のように、テストパターンをメモリ毎に作成す
る必要が無く、かつ、メモリ毎に別々にテストする必要
もなく、テストパターンを共通化でき、これにより容易
にテストパターンを構成し、効率良くメモリのテストを
実行できる効果が得られる。
ば、アクセスコマンドや動作タイミングが異なる等の種
類の異なる複数のメモリが搭載された半導体処理装置に
おいて、それぞれのメモリの動作を制御するアクセス制
御回路を設け、外部テスタ等の外部装置で生成され供給
される制御信号ＭＯＤＥのレベルに基づいて各メモリを
適宜選択することで、あたかも１つの連続したメモリと
して、これらの複数のメモリを認識して連続してテスト
するように構成したものである。従って、従来の半導体
処理装置のように、テストパターンをメモリ毎に作成す
る必要が無く、かつ、メモリ毎に別々にテストする必要
もなく、テストパターンを共通化でき、これにより容易
にテストパターンを構成し、効率良くメモリのテストを
実行できる効果が得られる。
【００６７】実施の形態３．図７は、この発明の実施の
形態３によるメモリテスト回路を備えた半導体処理装置
を示すブロック図であり、図において、３１はアクセス
コマンド５を入力しデコードして、メモリサイズが１Ｍ
Ｂの第１のメモリ１０１に対するアクセスのための制御
信号を生成する第５アクセス制御回路（制御手段）、３
２はアクセスコマンド５を入力しデコードして、メモリ
サイズが１ＭＢの第２のメモリ１０２に対するアクセス
のための制御信号を生成する第６アクセス制御回路（制
御手段）である。ＣＬＫＩＮは、半導体処理装置の動作
に使用される外部クロック信号である。
形態３によるメモリテスト回路を備えた半導体処理装置
を示すブロック図であり、図において、３１はアクセス
コマンド５を入力しデコードして、メモリサイズが１Ｍ
Ｂの第１のメモリ１０１に対するアクセスのための制御
信号を生成する第５アクセス制御回路（制御手段）、３
２はアクセスコマンド５を入力しデコードして、メモリ
サイズが１ＭＢの第２のメモリ１０２に対するアクセス
のための制御信号を生成する第６アクセス制御回路（制
御手段）である。ＣＬＫＩＮは、半導体処理装置の動作
に使用される外部クロック信号である。
【００６８】３３は第１のメモリ１０１と第２のメモリ
１０２から読み出したデータを比較する比較回路（比較
手段）であり、これらのデータが一致したらＨレベルの
データ５を外部へ出力する。もし、両者が一致しなかっ
た場合は、Ｌレベルのデータ５を外部へ出力する。これ
らの第５アクセス制御回路３１および第６アクセス制御
回路３２は、アクセスコマンド５、アドレス５、Ｒ／Ｗ
信号５を入力して、データ５を第１のメモリ１０１およ
び第２のメモリ１０２内に入力し、また、第１のメモリ
１０１および第２のメモリ１０２内から読み出したデー
タを比較回路３３へ出力するものである。
１０２から読み出したデータを比較する比較回路（比較
手段）であり、これらのデータが一致したらＨレベルの
データ５を外部へ出力する。もし、両者が一致しなかっ
た場合は、Ｌレベルのデータ５を外部へ出力する。これ
らの第５アクセス制御回路３１および第６アクセス制御
回路３２は、アクセスコマンド５、アドレス５、Ｒ／Ｗ
信号５を入力して、データ５を第１のメモリ１０１およ
び第２のメモリ１０２内に入力し、また、第１のメモリ
１０１および第２のメモリ１０２内から読み出したデー
タを比較回路３３へ出力するものである。
【００６９】そして３０は、第５アクセス制御回路３１
および第６アクセス制御回路３２、第１のメモリ１０
１、第２のメモリ１０２、比較回路３３を搭載した半導
体処理装置である。
および第６アクセス制御回路３２、第１のメモリ１０
１、第２のメモリ１０２、比較回路３３を搭載した半導
体処理装置である。
【００７０】この実施の形態３のメモリテスト回路を備
えた半導体処理装置３０では、外部からアクセスコマン
ド５およびアドレス５を入力し、第５アクセス制御回路
３１および第６アクセス制御回路３２でデコードして、
第１のメモリ１０１および第２のメモリ１０２のアクセ
スのための制御信号を生成し、第１のメモリ１０１およ
び第２のメモリ１０２へ出力してメモリテストを同時に
実行する。
えた半導体処理装置３０では、外部からアクセスコマン
ド５およびアドレス５を入力し、第５アクセス制御回路
３１および第６アクセス制御回路３２でデコードして、
第１のメモリ１０１および第２のメモリ１０２のアクセ
スのための制御信号を生成し、第１のメモリ１０１およ
び第２のメモリ１０２へ出力してメモリテストを同時に
実行する。
【００７１】実施の形態１および実施の形態２の場合と
同様に、第１のメモリ１０１のメモリサイズは１ＭＢで
あり、１００ＭＨｚのクロック信号ＰＨＩＡで動作する
ものとする。また、第２のメモリ１０２のメモリサイズ
は１ＭＢであり、２５ＭＨｚのクロック信号ＣＬＫで動
作するものとする。また、半導体処理装置３０は、２５
ＭＨｚのクロック信号ＣＬＫＩＮに基づいて動作を行う
ものとする。
同様に、第１のメモリ１０１のメモリサイズは１ＭＢで
あり、１００ＭＨｚのクロック信号ＰＨＩＡで動作する
ものとする。また、第２のメモリ１０２のメモリサイズ
は１ＭＢであり、２５ＭＨｚのクロック信号ＣＬＫで動
作するものとする。また、半導体処理装置３０は、２５
ＭＨｚのクロック信号ＣＬＫＩＮに基づいて動作を行う
ものとする。
【００７２】次に動作について説明する。この実施の形
態３のメモリテスト回路の動作を説明するため、図７の
ブロック図に加え、実施の形態１および２の説明に使用
した図２のテストコマンドの説明図および図３〜５のタ
イミングチャートを用いる。
態３のメモリテスト回路の動作を説明するため、図７の
ブロック図に加え、実施の形態１および２の説明に使用
した図２のテストコマンドの説明図および図３〜５のタ
イミングチャートを用いる。
【００７３】まず、第１のメモリ１０１をテストするた
め、第５アクセス制御回路３１は、図３のタイミングＴ
３２に示す外部クロックＣＬＫＩＮの立ち上がりエッジ
で、アクセスコマンド５内のテストコマンドＴＥＳＴＣ
ＭＤ＜０：３＞であるＲＡＳ、およびアドレス５内のロ
ウアドレスＡ＜１０：２７＞であるＲｏｗを入力する。
め、第５アクセス制御回路３１は、図３のタイミングＴ
３２に示す外部クロックＣＬＫＩＮの立ち上がりエッジ
で、アクセスコマンド５内のテストコマンドＴＥＳＴＣ
ＭＤ＜０：３＞であるＲＡＳ、およびアドレス５内のロ
ウアドレスＡ＜１０：２７＞であるＲｏｗを入力する。
【００７４】次に、第５アクセス制御回路３１が、テス
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。次に、第５アクセス制御回路３１は、デコ
ードしたテストコマンドを第１のメモリ１０１へ供給す
る。そして、図４のタイミングチャートにおけるタイミ
ングＴ４２で、第１のメモリ１０１がこのデコードした
テストコマンドを内部に取り込むと、第１のメモリ１０
１はアクティブ状態となる。
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。次に、第５アクセス制御回路３１は、デコ
ードしたテストコマンドを第１のメモリ１０１へ供給す
る。そして、図４のタイミングチャートにおけるタイミ
ングＴ４２で、第１のメモリ１０１がこのデコードした
テストコマンドを内部に取り込むと、第１のメモリ１０
１はアクティブ状態となる。
【００７５】次に、図３のタイミングＴ３３で、第５ア
クセス制御回路３１が、アクセスコマンド５内のテスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１およ
びカラムアドレスＣｏｌを入力し、デコードして第１の
メモリ１０１へ供給する。これにより、第１のメモリ１
０１では、ロウアドレス、カラムアドレスが入力された
ことになり、データリード状態に入る。
クセス制御回路３１が、アクセスコマンド５内のテスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１およ
びカラムアドレスＣｏｌを入力し、デコードして第１の
メモリ１０１へ供給する。これにより、第１のメモリ１
０１では、ロウアドレス、カラムアドレスが入力された
ことになり、データリード状態に入る。
【００７６】次に、図４のタイミングＴ４３に示すよう
に、制御信号Ａ１ＨＣＤＤＥがＨレベルになると、ロウ
アドレス、カラムアドレスで示される第１のメモリ１０
１内の記憶領域に格納されているデータＮ１ＩＮＤＡＴ
Ａが、データバス（図示せず）上に読み出される。そし
て、図３のタイミングＴ３４で示されるように、テスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＫＥＥＰコマ
ンドが第３アクセス制御回路２１へ入力されデコードさ
れることで、第１のメモリ１０１は、図４に示すタイミ
ングＴ４３の状態を維持するため、データＮ１ＩＮＤＡ
ＴＡがデータバス上に出力され続ける。そして、データ
バス上のデータＮ１ＩＮＤＡＴＡは、図３に示すタイミ
ングＴ３５において、第５アクセス制御回路３１から比
較回路３３へ出力される。
に、制御信号Ａ１ＨＣＤＤＥがＨレベルになると、ロウ
アドレス、カラムアドレスで示される第１のメモリ１０
１内の記憶領域に格納されているデータＮ１ＩＮＤＡＴ
Ａが、データバス（図示せず）上に読み出される。そし
て、図３のタイミングＴ３４で示されるように、テスト
コマンドＴＥＳＴＣＭＤ＜０：３＞であるＫＥＥＰコマ
ンドが第３アクセス制御回路２１へ入力されデコードさ
れることで、第１のメモリ１０１は、図４に示すタイミ
ングＴ４３の状態を維持するため、データＮ１ＩＮＤＡ
ＴＡがデータバス上に出力され続ける。そして、データ
バス上のデータＮ１ＩＮＤＡＴＡは、図３に示すタイミ
ングＴ３５において、第５アクセス制御回路３１から比
較回路３３へ出力される。
【００７７】図３のタイミングチャートにおけるタイミ
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ２へ変化して
いるが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ２へ変化して
いるが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。
【００７８】第１のメモリ１０１に対するデータリード
動作と並行して、第６アクセス制御回路３２は、第２の
メモリ１０２に対するデータリード動作を開始する。
動作と並行して、第６アクセス制御回路３２は、第２の
メモリ１０２に対するデータリード動作を開始する。
【００７９】この第６アクセス制御回路３２による第２
のメモリ１０２に対するデータリード動作を以下に説明
する。
のメモリ１０２に対するデータリード動作を以下に説明
する。
【００８０】図３のタイミングＴ３２に示すように、半
導体処理装置３０へ入力される外部クロックＣＬＫＩＮ
の立ち上がりエッジで、第６アクセス制御回路３２は、
アクセスコマンド５内のテストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＲＡＳとアドレス５内のロウアドレス
Ａ＜１０：２７＞であるＲｏｗを、その内部へ取り込
む。
導体処理装置３０へ入力される外部クロックＣＬＫＩＮ
の立ち上がりエッジで、第６アクセス制御回路３２は、
アクセスコマンド５内のテストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＲＡＳとアドレス５内のロウアドレス
Ａ＜１０：２７＞であるＲｏｗを、その内部へ取り込
む。
【００８１】次に、第６アクセス制御回路３２が、テス
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。そして、デコードしたテストコマンドを第
２のメモリ１０２へ供給する。
トコマンドＴＥＳＴＣＭＤ＜０：３＞であるＲＡＳをデ
コードする。そして、デコードしたテストコマンドを第
２のメモリ１０２へ供給する。
【００８２】そして、図５のタイミングチャートにおけ
るタイミングＴ５２で、第２のメモリ１０２がこのデコ
ードしたテストコマンドを内部に取り込むと、第２のメ
モリ１０２はアクティブ状態となる。
るタイミングＴ５２で、第２のメモリ１０２がこのデコ
ードしたテストコマンドを内部に取り込むと、第２のメ
モリ１０２はアクティブ状態となる。
【００８３】次に、図３に示すタイミングＴ３３で、第
６アクセス制御回路３２が、アクセスコマンド５内のテ
ストコマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１
およびカラムアドレスＣｏｌを入力し、デコードして第
２のメモリ１０２へ供給する。これにより、第２のメモ
リ１０２では、ロウアドレスＲｏｗ、カラムアドレスＣ
ｏｌが入力されたことになり、データリード状態に入
る。
６アクセス制御回路３２が、アクセスコマンド５内のテ
ストコマンドＴＥＳＴＣＭＤ＜０：３＞であるＣＡＳ１
およびカラムアドレスＣｏｌを入力し、デコードして第
２のメモリ１０２へ供給する。これにより、第２のメモ
リ１０２では、ロウアドレスＲｏｗ、カラムアドレスＣ
ｏｌが入力されたことになり、データリード状態に入
る。
【００８４】次に、制御信号ＯＥがＨレベルになると
（タイミングＴ５３）、ロウアドレスＲｏｗ、カラムア
ドレスＣｏｌで示される第２のメモリ１０２内の記憶領
域に格納されているデータＤ＜＞が、データバス（図示
せず）上に読み出される。そして、図３のタイミングＴ
３４で示されるように、テストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＫＥＥＰコマンドが第６アクセス制御
回路３２へ入力されデコードされることで、第２のメモ
リ１０２は、図５に示すタイミングＴ５３の状態を維持
するため、データＤ＜＞が、データバス上に出力され続
ける。そして、データバス上のデータＮ１ＩＮＤＡＴＡ
は、第６アクセス制御回路３２から比較回路３３へ出力
される。
（タイミングＴ５３）、ロウアドレスＲｏｗ、カラムア
ドレスＣｏｌで示される第２のメモリ１０２内の記憶領
域に格納されているデータＤ＜＞が、データバス（図示
せず）上に読み出される。そして、図３のタイミングＴ
３４で示されるように、テストコマンドＴＥＳＴＣＭＤ
＜０：３＞であるＫＥＥＰコマンドが第６アクセス制御
回路３２へ入力されデコードされることで、第２のメモ
リ１０２は、図５に示すタイミングＴ５３の状態を維持
するため、データＤ＜＞が、データバス上に出力され続
ける。そして、データバス上のデータＮ１ＩＮＤＡＴＡ
は、第６アクセス制御回路３２から比較回路３３へ出力
される。
【００８５】図３のタイミングチャートにおけるタイミ
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ１２へ変化し
ているが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。
ングＴ３５，Ｔ３６では、アドレスＡ＜１０：２７＞
が、Ｒｏｗ，ＣｏｌからＲｏｗ２，Ｃｏｌ１２へ変化し
ているが、タイミングＴ３２，Ｔ３３の場合と同様にし
て、連続したデータリード動作が実行される。
【００８６】このように、第１のメモリ１０１および第
２のメモリ１０２に対するデータリードは、第５アクセ
ス制御回路３１および第６アクセス制御回路３２の制御
のもとで同時に並行して実行され、読み出されたデータ
が同時に比較回路３３へ供給される。比較回路３３は、
第５アクセス制御回路３１および第６アクセス制御回路
３２から出力されたデータを比較して、両者が一致した
らＨレベルのデータ５を外部へ出力する。もし、両者が
異なればＬレベルのデータ６を外部へ出力する。
２のメモリ１０２に対するデータリードは、第５アクセ
ス制御回路３１および第６アクセス制御回路３２の制御
のもとで同時に並行して実行され、読み出されたデータ
が同時に比較回路３３へ供給される。比較回路３３は、
第５アクセス制御回路３１および第６アクセス制御回路
３２から出力されたデータを比較して、両者が一致した
らＨレベルのデータ５を外部へ出力する。もし、両者が
異なればＬレベルのデータ６を外部へ出力する。
【００８７】以上のように、この実施の形態３によれ
ば、アクセスコマンドや動作タイミングが異なる等の、
種類の異なる複数のメモリが搭載された半導体処理装置
において、それぞれのメモリの動作を制御するアクセス
制御回路を設け、外部テスタ等の外部装置で生成され供
給される同一のテストパターンを用いて各メモリのテス
トを実行することができる。従って、従来の半導体処理
装置のように、テストパターンをメモリ毎に作成する必
要が無く、かつ、メモリ毎に別々にテストする必要もな
く、テストパターンを共通化でき、これにより容易にテ
ストパターンを構成し、効率良くメモリのテストを実行
できる効果が得られる。
ば、アクセスコマンドや動作タイミングが異なる等の、
種類の異なる複数のメモリが搭載された半導体処理装置
において、それぞれのメモリの動作を制御するアクセス
制御回路を設け、外部テスタ等の外部装置で生成され供
給される同一のテストパターンを用いて各メモリのテス
トを実行することができる。従って、従来の半導体処理
装置のように、テストパターンをメモリ毎に作成する必
要が無く、かつ、メモリ毎に別々にテストする必要もな
く、テストパターンを共通化でき、これにより容易にテ
ストパターンを構成し、効率良くメモリのテストを実行
できる効果が得られる。
【００８８】
【発明の効果】以上のように、この発明によれば、アク
セスコマンドや動作タイミングが異なる等の、種類の異
なる複数のメモリが搭載された半導体処理装置におい
て、外部から供給される制御信号に基づいて、例えば、
外部から供給されるアドレスに所定ビットを付加して、
このビットの値を用いて各メモリを選択し、あたかも１
つの連続したメモリとしてこれらの複数のメモリを認識
して連続してテストし、読み出したデータを外部へ出力
するメモリテスト回路としてのアクセス制御回路を備え
るように構成したので、従来の半導体処理装置における
メモリテストのように、テストパターンをメモリ毎に作
成する必要がなく、メモリ毎に別々にテストを実行する
必要もなく、テストパターンを共通化できるので、容易
にテストパターンを構成し、効率良くメモリのテストを
実行できる効果がある。
セスコマンドや動作タイミングが異なる等の、種類の異
なる複数のメモリが搭載された半導体処理装置におい
て、外部から供給される制御信号に基づいて、例えば、
外部から供給されるアドレスに所定ビットを付加して、
このビットの値を用いて各メモリを選択し、あたかも１
つの連続したメモリとしてこれらの複数のメモリを認識
して連続してテストし、読み出したデータを外部へ出力
するメモリテスト回路としてのアクセス制御回路を備え
るように構成したので、従来の半導体処理装置における
メモリテストのように、テストパターンをメモリ毎に作
成する必要がなく、メモリ毎に別々にテストを実行する
必要もなく、テストパターンを共通化できるので、容易
にテストパターンを構成し、効率良くメモリのテストを
実行できる効果がある。
【００８９】この発明によれば、アクセスコマンドや動
作タイミングが異なる等の、種類の異なる複数のメモリ
が搭載された半導体処理装置において、外部から供給さ
れる制御信号、例えば、外部から供給される制御信号Ｍ
ＯＤＥを用いて各メモリを選択し、あたかも１つの連続
したメモリとしてこれらの複数のメモリを認識して連続
してテストし、読み出したデータを外部へ出力するメモ
リテスト回路としてのアクセス制御回路を備えるように
構成したので、従来の半導体処理装置におけるメモリテ
ストのように、テストパターンをメモリ毎に作成する必
要がなく、メモリ毎に別々にテストを実行する必要もな
く、テストパターンを共通化できるので、容易にテスト
パターンを構成し、効率良くメモリのテストを実行でき
る効果がある。
作タイミングが異なる等の、種類の異なる複数のメモリ
が搭載された半導体処理装置において、外部から供給さ
れる制御信号、例えば、外部から供給される制御信号Ｍ
ＯＤＥを用いて各メモリを選択し、あたかも１つの連続
したメモリとしてこれらの複数のメモリを認識して連続
してテストし、読み出したデータを外部へ出力するメモ
リテスト回路としてのアクセス制御回路を備えるように
構成したので、従来の半導体処理装置におけるメモリテ
ストのように、テストパターンをメモリ毎に作成する必
要がなく、メモリ毎に別々にテストを実行する必要もな
く、テストパターンを共通化できるので、容易にテスト
パターンを構成し、効率良くメモリのテストを実行でき
る効果がある。
【００９０】この発明によれば、アクセスコマンドや動
作タイミングが異なる等の、種類の異なる複数のメモリ
が搭載された半導体処理装置において、同一のテストパ
ターンを用いて各メモリを同時に並行してテストするア
クセス制御回路、および各メモリから読み出したデータ
をアクセス制御回路から受け取り、比較し、比較結果を
外部へ出力する比較回路からなるメモリテスト回路を備
えるように構成したので、従来の半導体処理装置におけ
るメモリテストのように、テストパターンをメモリ毎に
作成する必要がなく、メモリ毎に別々にテストを実行す
る必要もなく、テストパターンを共通化できるので、容
易にテストパターンを構成し、効率良くメモリのテスト
を実行できる効果がある。
作タイミングが異なる等の、種類の異なる複数のメモリ
が搭載された半導体処理装置において、同一のテストパ
ターンを用いて各メモリを同時に並行してテストするア
クセス制御回路、および各メモリから読み出したデータ
をアクセス制御回路から受け取り、比較し、比較結果を
外部へ出力する比較回路からなるメモリテスト回路を備
えるように構成したので、従来の半導体処理装置におけ
るメモリテストのように、テストパターンをメモリ毎に
作成する必要がなく、メモリ毎に別々にテストを実行す
る必要もなく、テストパターンを共通化できるので、容
易にテストパターンを構成し、効率良くメモリのテスト
を実行できる効果がある。
【図１】 この発明の実施の形態１によるメモリテスト
回路を備えた半導体処理装置を示すブロック図である。
回路を備えた半導体処理装置を示すブロック図である。
【図２】 図１に示した半導体処理装置内に搭載されて
いるメモリのテストに使用される１１種類のテストコマ
ンドを示す説明図である。
いるメモリのテストに使用される１１種類のテストコマ
ンドを示す説明図である。
【図３】 メモリに対して連続して実行されるデータリ
ード動作のタイミングを示すタイミングチャートであ
る。
ード動作のタイミングを示すタイミングチャートであ
る。
【図４】 メモリに対するデータリード動作のタイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
【図５】 他の種類のメモリに対するデータリード動作
のタイミングを示すタイミングチャートである。
のタイミングを示すタイミングチャートである。
【図６】 この発明の実施の形態２によるメモリテスト
回路を備えた半導体処理装置を示すブロック図である。
回路を備えた半導体処理装置を示すブロック図である。
【図７】 この発明の実施の形態３によるメモリテスト
回路を備えた半導体処理装置を示すブロック図である。
回路を備えた半導体処理装置を示すブロック図である。
【図８】異なる種類の２つのメモリを搭載した従来の半
導体集積回路システムを示すブロック図である。
導体集積回路システムを示すブロック図である。
【符号の説明】 １０，２０，３０ 半導体処理装置、１１ 第１アクセ
ス制御回路（制御手段）、１２ 第２アクセス制御回路
（制御手段）、２１ 第３アクセス制御回路（制御手
段）、２２ 第４アクセス制御回路（制御手段）、３１
第５アクセス制御回路（制御手段）、３２ 第６アク
セス制御回路（制御手段）、３３ 比較回路（比較手
段）、１０１ 第１のメモリ（記憶手段）、１０２ 第
２のメモリ（記憶手段）。
ス制御回路（制御手段）、１２ 第２アクセス制御回路
（制御手段）、２１ 第３アクセス制御回路（制御手
段）、２２ 第４アクセス制御回路（制御手段）、３１
第５アクセス制御回路（制御手段）、３２ 第６アク
セス制御回路（制御手段）、３３ 比較回路（比較手
段）、１０１ 第１のメモリ（記憶手段）、１０２ 第
２のメモリ（記憶手段）。
Claims (4)
- 【請求項１】 半導体処理装置に搭載され、動作タイミ
ングやアクセス方法が異なる等の異種類の複数の記憶手
段に対して設けられた制御手段を備え、前記制御手段
は、外部から供給される制御信号に基づいて、前記複数
の記憶手段を連続した１つの記憶手段として認識し、先
ず前記複数の記憶手段の１つを選択し、選択した前記記
憶手段へ前記制御信号およびデータを出力し、また、選
択した前記記憶手段から、前記制御信号に基づいてデー
タを読出し外部へ出力し、前記制御信号に基づいて、前
記複数の記憶手段内の次の記憶手段を選択し、前記一連
の動作を、順次、前記複数の記憶手段のすべてに対して
実行し、前記複数の記憶手段に対して連続してテストを
実行することを特徴とするメモリテスト回路。 - 【請求項２】 制御手段は、半導体処理装置に搭載され
ている複数の記憶手段のそれぞれに対応して設けられ、
前記制御手段は、制御信号として、前記複数の記憶手段
の記憶領域を指定するアドレスや前記複数の記憶手段に
対するアクセスを指定するアクセスコマンドを入力し、
デコードし、入力した前記アドレス内の所定ビットの値
に基づいて前記複数の記憶手段の１つを選択し、選択し
た前記記憶手段へ前記アドレス、前記アクセスコマン
ド、およびデータを出力し、また、選択した前記記憶手
段から、前記アドレスおよび前記アクセスコマンドに基
づいてデータを読出し外部へ出力し、前記アドレス内の
所定ビットの値に基づいて、前記複数の記憶手段内の次
の記憶手段を選択し、前記した一連の動作を、順次、前
記複数の記憶手段のすべてに対して実行し、前記複数の
記憶手段に対して連続してテストを実行することを特徴
とするメモリテスト回路。 - 【請求項３】 制御手段は、半導体処理装置に搭載され
ている複数の記憶手段のそれぞれに対応して設けられ、
前記制御手段は、制御信号として、前記複数の記憶手段
の記憶領域を指定するアドレスや前記複数の記憶手段に
対するアクセスを指定するアクセスコマンド、および前
記複数の記憶手段のいずれかを選択する制御コマンドを
入力し、デコードし、入力した前記制御コマンドの値に
基づいて前記複数の記憶手段の１つを選択し、選択した
前記記憶手段へ前記アドレス、前記アクセスコマンド、
およびデータを出力し、また、選択した前記記憶手段か
ら、前記アドレスおよび前記アクセスコマンドに基づい
てデータを読出し外部へ出力し、前記制御コマンドの値
に基づいて、前記複数の記憶手段内の次の記憶手段を選
択し、前記した一連の動作を、順次、前記複数の記憶手
段のすべてに対して実行し、前記複数の記憶手段に対し
て連続してテストを実行することを特徴とするメモリテ
スト回路。 - 【請求項４】 半導体処理装置に搭載されている異種類
の複数の記憶手段のそれぞれに対応して設けられた制御
手段および前記複数の記憶手段から読出したデータを比
較する比較手段を備え、前記制御手段は、前記複数の記
憶手段の記憶領域を指定するアドレスや前記複数の記憶
手段に対するアクセスを指定するアクセスコマンドを入
力し、デコードし、前記複数の記憶手段へ前記アドレ
ス、前記アクセスコマンド、およびデータを出力し、ま
た、前記アドレスおよび前記アクセスコマンドに基づい
て前記複数の記憶手段から同時にデータを読出し、読み
出した前記データを前記比較手段へ出力し、前記比較手
段は、前記複数の記憶手段から読み出された前記データ
を比較してテストを実行することを特徴とするメモリテ
スト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11152560A JP2000339229A (ja) | 1999-05-31 | 1999-05-31 | メモリテスト回路 |
| US09/413,196 US6385746B1 (en) | 1999-05-31 | 1999-10-05 | Memory test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11152560A JP2000339229A (ja) | 1999-05-31 | 1999-05-31 | メモリテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000339229A true JP2000339229A (ja) | 2000-12-08 |
| JP2000339229A5 JP2000339229A5 (ja) | 2005-10-27 |
Family
ID=15543156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11152560A Pending JP2000339229A (ja) | 1999-05-31 | 1999-05-31 | メモリテスト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6385746B1 (ja) |
| JP (1) | JP2000339229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7457996B2 (en) | 2003-03-18 | 2008-11-25 | Renesas Technology Corp. | Semiconductor integrated circuit capable of testing with small scale circuit configuration |
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| KR100979248B1 (ko) * | 2009-02-20 | 2010-09-02 | 주식회사 네오셈 | 프로토콜변환보드를 사용한 ssd 소자 테스트시스템 |
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| JP3343556B2 (ja) | 1991-10-12 | 2002-11-11 | 株式会社日立製作所 | 記憶システム |
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1999
- 1999-05-31 JP JP11152560A patent/JP2000339229A/ja active Pending
- 1999-10-05 US US09/413,196 patent/US6385746B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6385746B1 (en) | 2002-05-07 |
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