JP2987809B2 - シンクロナスdramのcas信号発生器 - Google Patents
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Description
M(Synchronous DRAM ;以下‘SDRAM’という)に関
し、特に二つ以上のバンク(Bank)を有するSDRAM
でテスト モード動作の際、RAS発生時とCAS発生
時のバンク選定アドレスの不一致を解決したSDRAM
のCAS信号発生器に関する。
(Auto Refresh)動作は従来のDRAMにおいて、CAS−
before−RAS(CBR)リフレッシュと同じものであ
り、チップ内部のリフレッシュ カウンターからロー ア
ドレスを入力してリフレッシュ サイクルを進める。
は次の通りである。一番目に、自動リフレッシュ命令
(Auto Ref)入力の後、バンク選択(Bank Select)に
該当するRAS信号が動作し、内部に既に設けられてい
るディレイ時間の後、自動的にプリチャージ状態に戻る
セルフ−タイムド(self-timed)RAS信号方式なので、
自動リフレッシュ出口(Exit)命令が不要であるという
ことと、二番目に、バンク選択アドレス(Bank Select
Address‘BS’という)に該当するカウンター ビット
が、リフレッシュ カウンターの最下位ビット(LS
B)としてBSを含むリフレッシュ サイクルの場合、
毎自動リフレッシュ サイクルごとにBSがトグルされ
るということである。
と関連した信号の意味を先に説明する。
em clock pin)を意味しSDRAMでは全ての命令動作
がクロックに同期して進められる。Bankは、アドレス
フィールド(address field)を異にするメモリ領域を
意味し、各自、独立的に動作可能な周辺回路部を有する
ことになり、一つのバンクが命令遂行を行う間、他のバ
ンク等は他の命令の遂行が選択的に可能である。
AS、/We信号の組合せにより決定される命令語であ
る。Auto Refreshは、自動リフレッシュ命令入力で従来
DRAMのCAS―before―RASリフレッシュ
と類似する。xcnt[0:n]は、0−nまでのロー アド
レスに該当するリフレッシュ カウンター出力信号であ
る。
Select Address:BS)に該当するリフレッシュ カウ
ンター出力信号であり、シンクロノス メモリでリフレ
ッシュ カウンターの最下位ビット(LSB)に該当する。
順次増加された信号であり、自動リフレッシュ サイク
ル毎に発生する。
バンク1に該当するRAS動作信号であり、二つのバンク
を有する16M SDRAMの各バンク(0又は1)を制御
し、従来の/RAS入力バッファの出力と同様にロー サイ
クルを開始して選定されたワードラインを動作させビッ
トライン センシング動作を起こす。
Register Set)’命令信号の略語であり、シンクロノス
メモリに必要なモード レジスタの状態をプログラムす
るサイクルを意味する。
ister)のビット7に該当するOP−codeの一つであり、
‘H’にセットされるとテスト モードに設定されリフ
レッシュ カウンター テスト サイクルに進入する。
いはリード(Read)命令入力で、全てのレジストにプログ
ラムされたバースト長さに該当するクロック数ほどバー
ストモードに進められる。
任意のバンク状態を示す。tRCDは、RASアクティブから
バースト命令までの必要時間を意味する。tRPは、RASプ
リチャージ最小時間を意味する。
語であり、シンクロナスメモリ内の全てのバンクを同時
にプリチャージ状態にする信号である。tRRDは、RA
SアクティブからRASアクティブまでの最小時間、即
ち各バンクの間のRASアクティブ時間差を意味する。
BSは、バンク選定アドレスの外部入力で、構成図の‘ア
ドレス[BS]’を意味する。YAは、バーストモードが進
められるカラムアドレスの入力で、一般のテストモード
の際、一定のYAで固定するのが通例である。
ュ カウンター及び自動リフレッシュ命令の動作タイミ
ングと、さらにテスト モード進入及びリフレッシュ カ
ウンターのテスト サイクルの動作タイミングが示され
た図1乃至図4を参照して説明する。
シュ カウンターの構成図を示したもので、自動リフレ
ッシュ サイクル毎に発生するアドレス信号(xcntinc)
を入力として前記自動リフレッシュ サイクルにトグル
される最下位ビットのバンク選択アドレス信号(xcnt
[BS])を出力する第1カウンター回路部(11)と、
前記第1カウンター回路部(11)に直列に連結されロ
ー(ROW) アドレスに該当するアドレス信号を出力
するn個のカウンター回路部で構成される。
命令の動作タイミング図である。チップ選択信号(/C
S)、ラスバ(/RAS)信号、カスバ(/CAS)信号、ラ
イト イネーブル(/We)信号の組合せにより自動リフ
レッシュ命令(b)が入力されれば、(図1のリフレッ
シュ カウンターから)バンク選択アドレス(BS)に該
当するリフレッシュ第1カウンター回路部の出力(xcnt
[BS])(d) が毎自動リフレッシュ サイクルごとにト
グルされ発生する。また、バンク1に該当するRAS動作
信号(RAS_Bkl)(f) が一番目の自動リフレッシュ命令
信号により一定期間の間、ローからハイに遷移する。そ
の後、二番目の自動リフレッシュ命令が入力されれば、
バンク0に該当するRAS動作信号(RAS_Bk)(g) が一定
期間の間、ローからハイに遷移する。
よるSDRAMのRAS及びCAS信号発生器の構成図を示したも
のである。
該当するRAS動作信号発生器であり、RAS動作信号がアク
ティブ状態で入力するようにするRAS_active入力端と、
RAS動作信号がプリチャージ状態で入力するようにするR
AS_precharge入力端と、指定されたバンク選定アドレス
が一致する場合、動作するようにするBS入力端で構成さ
れロー サイクルを調節するRAS_BK〔i〕、RAS_BK〔j〕
を出力する。
又は自動リフレッシュ命令によりRAS動作信号を‘ロ
ー’から‘ハイ’にライジング(rising)する。前記RA
S#precharge入力端は、プリチャージ命令又は、リフレ
ッシュサイクルの中でビットラインセンシング動作の完
了後チップ内で自動発生する‘Self-timed delay’信号
により動作し、RAS動作信号が‘ハイ’から‘ロー’に
フォーリング(falling)する。しかし、テストモード
(test mode)の際には、自動リフレッシュ命令サイク
ルにおいてもプリチャージ命令により動作し、RAS動作
信号を‘ハイ’から‘ロー’にフォーリングさせる。
り動作する正常状態の場合には、バンク選択アドレス
[BS]を外部から入力する‘アドレス[BS]’を選択し
て入力し、自動リフレッシュ命令の際(テスト モード
含む)にはリフレッシュ カウンターからの‘xcnt[B
S]’が入力される。
場合に動作するようになりRAS#precharge状態が入力さ
れてもバンク選定アドレスに該当しなければ発生器の動
作は抑制される。
に該当するCAS動作信号発生器であり、CAS動作信
号がアクティブ状態で入力するようにするCAS#active入
力端と、CAS動作信号がプリチャージ状態で入力する
ようにすCAS#precharge入力端と、指定されたバンク選
定アドレスが一致する場合に、動作するようにするBS
入力端が備えられ、ライト(write)又はリード(rea
d)のカラムサイクルを調節するCAS#BK[i]、CAS#BK
[j]を出力する。
ト(Burst write)命令又はバーストリード(Burst rea
d)命令によりCAS動作信号が‘ロー’から‘ハイ’にラ
イジング(rising)する。前記CAS_precharge入力端
は、図示するように指定されたバースト命令の バース
ト長さ(Burst Length)が充足すれば、自動的にCAS_pr
echargeを命令する‘バースト長さ中断(Burst Length
End)’信号とバースト命令進行中に任意のバースト中
止命令に該当する‘Burst Stop’信号により動作する。
する入力端であり、指定されたBSが一致する場合に動作
するようになりCAS_active、又はCAS_precharge状態が
入力されてもバンク選択アドレスに該当しなければ発生
器の動作は抑制される。図4は、図3に示すRAS及びCAS
信号発生器によるテスト モード進入命令及びリフレッ
シュ カウンターのテスト モード サイクルの動作タイ
ム図である。
r set)’命令と、これに伴うOP−codeのテスト モード
選択ビットを介してテスト モードに進入することにな
れば、正常状態の際の自動リフレッシュ動作とは異なりs
elf−timed RAS機能が遮断され、ハ゛ースト ライト又はリー
ド サイクル進行後外部から‘precharge’命令(例示で
は全てのバンクを同時にプリチャージ状態にする‘PCG_
ALL’命令を示す)を介しBAS信号がプリチャージ状態に
戻る。
ム サイクルに該当するバースト 命令の際に、チップ内
部のマルチ−バンク(multi−bank)中の一つを選定す
るためのBS入力が伴わなければならないが、従来にはCA
S発生器のバンク選択入力端であるBS部に外部から入力
する‘address[BS]’が連結されている。
自動リフレッシュ命令の際、BSは内部のリフレッシュカ
ウンターからxcnt[BS]状態が提供され(例示のように
Bank[i]が指定)、バースト命令はバースト命令の際
に共に入力されたaddress[BS]に該当するBankのCAS信
号(例示のようにBank[j]が指定)が動作するので、
もし一つの自動リフレッシュ命令サイクル内で指定され
たxcnt[BS]状態とバースト命令の際のaddress[BS]
が異なれば、望むバースト ライト(Burst write)又は
リード(read)動作が生じない問題がある。
するSDRAMでテスト モード動作の際、RAS発生時とCAS発
生時のバンク選定アドレスの不一致を解決したSDRAMのC
AS信号発生器を提供することにその目的がある。
め、本発明によるSDRAMのCAS信号発生器では、
CAS動作信号がアクティブ状態に移行するようにする
CASアクティブ入力手段と、CAS動作信号がプリチ
ャージ状態に移行するCASプリチャージ入力手段と、
リフレッシュカウンターをテストするためのテストモー
ド信号が非活性化されると、外部からのバンク選定アド
レスにより前記内部バンクを選定し、前記テストモード
信号が活性化されると前記リフレッシュカウンターより
提供されるローアドレス中でバンク選定アドレスに該当
する信号を、CASバンク選定アドレス信号として前記
内部バンク中の該当バンクを選定するバンク選定アドレ
ス入力手段を備えた。
の一実施例を詳細に説明する。図5(A)及び図5
(B)は、本発明の一実施例によるSDRAMのRAS及びCAS
信号発生器の構成図である。図5(A)に示すRAS信号
発生器は、従来の図3(A)のものとその構成及び動作
が同様のものであり、ここでは省略することにする。
作信号がアクティブ状態で進入するようにするCAS_acti
ve入力端と、CAS動作信号がプリチャージ状態で進入す
るようにするCAS_precharge入力端と、指定されたバン
ク選定アドレスが一致する場合に動作するようにするBS
入力端で備えられ、ライト(write)又はリード(rea
d)のカラム サイクルを調節するCAS_BK[i]、CAS_BK
[j]を出力する。
力端の構成及び動作は、従来の図3(B)と同様のもの
であり、ここでは本発明の実施例で示された前記BS入
力端100の構成及び動作に対してのみ説明することに
する。
ess[BS]とxcnt[bs]を選択的に入力するためのマル
チプレクサ装置であり、第1伝達スイッチ(S3)はテス
トモードの際にイネーブルされるtest_mode信号が非動
作状態(例示でロー状態)の時、選択的に外部入力addr
ess[BS]を出力するようにし、第2伝達スイッチ(S
5)はテスト モードの際にイネーブルされるtest_mode
信号が動作状態(例示でハイ状態)の時にのみ、選択的
にリフレッシュ カウンターのロー アドレスのうちBSに
該当するxcnt[BS]のレジスタ出力を伝える。
5)の出力端を共通点にして各バンクに対応するCAS発生
器のBS入力端で接続される。
タイミング図を引用し本発明の原理を利用したCAS発生
器の動作方法と、従来技術が有していたRAS発生器とCAS
発生器間のバンク指定不一致問題の解決方法を説明す
る。
の主要特徴中の一つであるバーストモードの際の連続動
作するクロックの数を制限するバースト長さ;1、2、
4、8、…、バースト モードの際のカウンター方式、
バースト リードの命令入力後、初データがDQピンに乗
せられるまでのクロック遅延数を現すCAS長さ;1、
2、3、4、…及びリフレッシュ カウンターの正常動
作可否をテストするためのテスト モード指定等のOP−c
ode(operation code)がプログラムされるようになっ
ている。このようなモード レジスタのプラグラム内容
を変更するためにはタイミング図のT0サイクルに位置し
たモード レジスタ セット(Mode Register Set(MR
S))命令の実施が必要である。この際、プログラム内
容に該当するOP−codeはアドレス入力ピン等のaddress
[0:n]を利用して入力される。
スト モード指定がT0サイクルに行われればテスト モー
ド状態信号のTEST_MODEがローからハイに遷移してイネ
ーブルされる。TEST_MODE信号により前記したCAS発生器
のBS入力端(100)からaddress[BS]を選択的に出
力する第1伝達スイッチ(S3)はオフ状態になり、xcnt
[BS]を選択的に出力する第2伝達スイッチ(S5)がタ
ーンオン状態となり、二つ以上のCAS発生器のBS入力端
でxcnt[BS]のレジスタ通過出力を伝える。
Refが入力されるとチップ内部ではパルス信号、リフレ
ッシュがアクティブされこの時のxcnt[BS]が指定する
BankのBAS信号(例示のRAS_Bk[i])をアクティブさせ
る。アクティブ状態の時のリフレッシュ信号によりCAS
発生器のBS入力端100のレジスタがこの時のxcnt[B
S]状態をレジスタでライトすることになる。
エーブルすると、xcntinc信号端を介してリフレッシュ
カウンターのカウントがなされ次ぎの自動リフレッシュ
命令に備える。CAS発生器のBS入力端100のxcnt[B
S]入力端にレジスタを位置した理由は、リフレッシュ
カウンターのカウント状態が直ちにCAS発生器のBS入力
端100に伝えられる場合、BAS信号発生のため指定さ
れたxcnt[BS]のバンク選定がCAS発生器指定の際にも
維持されるようにするための装置である。
命令、WT又はRDの際に従来とは別にバンク選定のための
外部入力、address[BS]はドントキャア(don't care)
状態に与えられ、CAS発生器のBS入力端(1)では先行
されたRAS信号発生に対応するxcnt[BS]の状態がレジ
スタを介して維持され伝えられるため、CAS動作の際
に、外部入力に依存した従来の方式が有する‘バンク指
定不一致問題’可能性が除去される。
記載のSDRAMのCAS信号発生器は、二つ以上のバ
ンクを有するSDRAMでテストモード動作の際、RA
S信号発生時とCAS信号発生時のバンク選定アドレス
の不一致を解決することによりリフレッシュカウンター
のテストモード動作を簡単かつ確実に行うことができる
という効果がある。また、請求項3記載のCAS信号発
生器によれば、例えば、図5(B)中、第1伝達スイッ
チ(S3)及び第2伝達スイッチ(S5)により、テス
トモード動作が非動作時と動作時に、外部からのバンク
アドレス信号とリフレッシュカウンターからのバンクア
ドレス信号をそれぞれ切り換えて入力するように、バン
ク選定アドレス信号を自動的に選択してCAS信号発生
器に入力できるという効果がある。
ーの構成図。
動リフレッシュ命令の動作タイミング図。
の構成図。
モード進入命令、及びリフレッシュ カウンターのテス
ト モード サイクルの動作タイミング図。
発生器の構成図。
モード進入命令、及びリフレッシュ カウンターのテス
ト モード サイクルの動作タイミング図。
Claims (3)
- 【請求項1】二つ以上の内部バンクを有するシンクロナ
スDRAMにおいて、 CAS動作信号がアクティブ状態に移行するようにする
CASアクティブ入力手段と、 CAS動作信号がプリチャージ状態に移行するようにす
るCASプリチャージ入力手段と、 リフレッシュカウンターをテストするためのテストモー
ド信号が非活性化されると、外部からのバンク選定アド
レスにより前記内部バンクを選定し、前記テストモード
信号が活性化されると前記リフレッシュカウンターより
提供されるロー(ROW)アドレス中で、バンク選定ア
ドレスに該当する信号を、CASバンク選定アドレス信
号として前記内部バンク中の該当バンクを選定するバン
ク選定アドレス入力手段を備え、 テストモード動作の際、RAS指定バンクとCAS指定
バンクを一致させることを特徴とするシンクロナスDR
AMのCAS信号発生器。 - 【請求項2】前記リフレッシュカウンターより前記バン
ク選定アドレス入力手段で提供される信号は、RAS信
号発生の際に指定されるバンク選定アドレスに該当する
リフレッシュカウンターの出力信号を維持することを特
徴とする請求項1記載のシンクロナスDRAMのCAS
信号発生器。 - 【請求項3】前記バンク選定アドレス入力手段は、 前記テストモード信号が非活性化するに従い外部のバン
ク選定アドレスを前記内部バンクに伝える第1伝達素子
と、 前記テストモード信号が活性化するに従い、前記リフレ
ッシュカウンターから提供されるロー(ROW)アドレ
ス中で、前記バンク選定アドレスに該当する信号を前記
内部バンク中の該当バンクに伝える第2伝達素子と、 を備えることを特徴とする請求項1記載のシンクロナス
DRAMのCAS信号発生器。
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