JPH11328007A - 連続ペ―ジ・モ―ドを有するメモリ・コントロ―ラおよびその方法 - Google Patents
連続ペ―ジ・モ―ドを有するメモリ・コントロ―ラおよびその方法Info
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- JPH11328007A JPH11328007A JP11013762A JP1376299A JPH11328007A JP H11328007 A JPH11328007 A JP H11328007A JP 11013762 A JP11013762 A JP 11013762A JP 1376299 A JP1376299 A JP 1376299A JP H11328007 A JPH11328007 A JP H11328007A
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Abstract
(57)【要約】
【課題】 プリチャージの不利がなく連続ページ・モー
ドに対応するメモリ・コントローラ（４２）を提供す
る。 【解決手段】 メモリ・コントローラ（４２）は、パイ
プライン内部バスに結合され、制御信号を外部バスに供
給することにより、ダイナミック・ランダム・アクセス
・メモリ（４３）のようなメモリを制御する。メモリ・
コントローラは、次のアドレスのページ部分を現アドレ
スのページ部分と比較する。これらのアドレスが一致し
た場合、メモリ・コントローラは次のサイクルのために
ページを開いたまま保持する。しかしながら、アドレス
が一致しない場合、または第１アクセスの間のこの同じ
時点において次のアドレスが有効でない場合、メモリ・
コントローラは、第１サイクルの間にページを閉じる。
メモリ・コントローラは、ページを閉じるときに不利を
招くことなく、連続ページ・モードを実行する。
ドに対応するメモリ・コントローラ（４２）を提供す
る。 【解決手段】 メモリ・コントローラ（４２）は、パイ
プライン内部バスに結合され、制御信号を外部バスに供
給することにより、ダイナミック・ランダム・アクセス
・メモリ（４３）のようなメモリを制御する。メモリ・
コントローラは、次のアドレスのページ部分を現アドレ
スのページ部分と比較する。これらのアドレスが一致し
た場合、メモリ・コントローラは次のサイクルのために
ページを開いたまま保持する。しかしながら、アドレス
が一致しない場合、または第１アクセスの間のこの同じ
時点において次のアドレスが有効でない場合、メモリ・
コントローラは、第１サイクルの間にページを閉じる。
メモリ・コントローラは、ページを閉じるときに不利を
招くことなく、連続ページ・モードを実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、メモリ
・システムに関し、更に特定すれば、メモリ・コントロ
ーラに関するものである。
・システムに関し、更に特定すれば、メモリ・コントロ
ーラに関するものである。
【０００２】
【従来の技術】従来より、メモリ素子は、全製造業者に
よって用いられている、比較的標準的な１組の制御信号
によってアクセスされている。例えば、ダイナミック・
アクセス・メモリ（ＤＲＡＭ）は、従来より、行アドレ
ス・ストローブ（ＲＡＳ）信号，列アドレス・ストロー
ブ（ＣＡＳ）信号，およびライト・イネーブル（ＷＥ）
信号によってアクセスされている。これらの信号は、メ
モリ上の内部回路のタイミングを制御するために用いら
れ、メモリは通常他のシステム・クロック信号のいずれ
に対しても非同期で動作していた。最近になって、同期
ＤＲＡＭも普及しつつある。
よって用いられている、比較的標準的な１組の制御信号
によってアクセスされている。例えば、ダイナミック・
アクセス・メモリ（ＤＲＡＭ）は、従来より、行アドレ
ス・ストローブ（ＲＡＳ）信号，列アドレス・ストロー
ブ（ＣＡＳ）信号，およびライト・イネーブル（ＷＥ）
信号によってアクセスされている。これらの信号は、メ
モリ上の内部回路のタイミングを制御するために用いら
れ、メモリは通常他のシステム・クロック信号のいずれ
に対しても非同期で動作していた。最近になって、同期
ＤＲＡＭも普及しつつある。
【０００３】一般に、メモリ・コントローラは、ＤＲＡ
Ｍアクセスを開始する際に、行アドレスをＤＲＡＭに供
給し、ＲＡＳを活性化する。ＤＲＡＭが行アドレスをラ
ッチした後、メモリ・コントローラは列アドレスをＤＲ
ＡＭに供給し、ＣＡＳを活性化する。一旦ＤＲＡＭが列
アドレスをラッチしたなら、必要に応じて、データをデ
ータ・バスに供給するか、あるいはデータ・バス上にあ
るデータをラッチする。サイクルを終了するには、メモ
リ・コントローラはＲＡＳおよびＣＡＳ双方を不活性化
する。ＲＡＳの不活性化に応答して、ＤＲＡＭは全ての
行をプリチャージし、他の行に対する後続のアクセスに
備える。
Ｍアクセスを開始する際に、行アドレスをＤＲＡＭに供
給し、ＲＡＳを活性化する。ＤＲＡＭが行アドレスをラ
ッチした後、メモリ・コントローラは列アドレスをＤＲ
ＡＭに供給し、ＣＡＳを活性化する。一旦ＤＲＡＭが列
アドレスをラッチしたなら、必要に応じて、データをデ
ータ・バスに供給するか、あるいはデータ・バス上にあ
るデータをラッチする。サイクルを終了するには、メモ
リ・コントローラはＲＡＳおよびＣＡＳ双方を不活性化
する。ＲＡＳの不活性化に応答して、ＤＲＡＭは全ての
行をプリチャージし、他の行に対する後続のアクセスに
備える。
【０００４】従来技術において既知の基本的なＤＲＡＭ
のタイミングには、２種類の重要な形式(variation)が
ある。第１の形式は、バースト・ページ・モードとして
知られている。バースト・ページ・モード・アクセスの
間、メモリ・コントローラは、１群の関連するＤＲＡＭ
へのアクセスの最初のアドレスを供給することによっ
て、アクセスを開始する。例えば、アドレスは、最初の
アドレスの後、連続するアドレスとすることが可能であ
り、あるいは予め定義されたように順序付けることも可
能である。例えば、アドレスは、米国特許番号第４，７
９９，１９９号に開示されているように、最初のアドレ
ス周囲にクラスタ化されたモジュロｍ(clustered modul
o m)としてもよい。ＤＲＡＭは、選択した行に対応する
ワード・ラインを活性化することによって、バースト・
アクセスを開始する。選択した行に沿って多数のデータ
列が位置するので、バーストにおける後続のアクセス
は、行の選択を解除することなく進められる。したがっ
て、メモリ・コントローラは、バースト・サイクルの間
ＲＡＳをアクティブのまま保持し、異なる列を選択する
場合にのみＣＡＳを不活性化する。ＤＲＡＭは、バース
ト・ページ・モード・アクセスの方が、対応する数の非
バースト・アクセスよりも高速に実行することができ
る。何故なら、同一行アドレスのデコードの不要な繰り
返しを行わないからである。しかしながら、バースト・
ページ・モードは、同一行に対する２回以上のアクセス
が、所定の順序でない場合には、これを許可しない。
のタイミングには、２種類の重要な形式(variation)が
ある。第１の形式は、バースト・ページ・モードとして
知られている。バースト・ページ・モード・アクセスの
間、メモリ・コントローラは、１群の関連するＤＲＡＭ
へのアクセスの最初のアドレスを供給することによっ
て、アクセスを開始する。例えば、アドレスは、最初の
アドレスの後、連続するアドレスとすることが可能であ
り、あるいは予め定義されたように順序付けることも可
能である。例えば、アドレスは、米国特許番号第４，７
９９，１９９号に開示されているように、最初のアドレ
ス周囲にクラスタ化されたモジュロｍ(clustered modul
o m)としてもよい。ＤＲＡＭは、選択した行に対応する
ワード・ラインを活性化することによって、バースト・
アクセスを開始する。選択した行に沿って多数のデータ
列が位置するので、バーストにおける後続のアクセス
は、行の選択を解除することなく進められる。したがっ
て、メモリ・コントローラは、バースト・サイクルの間
ＲＡＳをアクティブのまま保持し、異なる列を選択する
場合にのみＣＡＳを不活性化する。ＤＲＡＭは、バース
ト・ページ・モード・アクセスの方が、対応する数の非
バースト・アクセスよりも高速に実行することができ
る。何故なら、同一行アドレスのデコードの不要な繰り
返しを行わないからである。しかしながら、バースト・
ページ・モードは、同一行に対する２回以上のアクセス
が、所定の順序でない場合には、これを許可しない。
【０００５】もう１つの形式は、フル・ページ・モード
として知られているものである。フル・ページ・モード
・システムでは、後続のアドレスを以前のアドレスと比
較し、後続のアクセスが、ページとしても知られてい
る、同じ行に対するものであるか否かについて判定を行
う。後続のアドレスが同じページに対するものである場
合、メモリ・コントローラは、同じ行アドレスをＤＲＡ
Ｍに供給しＲＡＳを活性化することによる冗長な行選択
を行う必要はない。したがって、メモリ・コントローラ
はＲＡＳをアクティブのまま保持し、同じ行に対する後
続のアクセスのための行アドレス選択サイクルを全て回
避する。しかしながら、比較を行うためには、フル・ペ
ージ・モードを実施するメモリ・コントローラは、第２
のアドレスが得られアドレス比較が完了するまで、ＲＡ
Ｓを不活性化することによりＤＲＡＭのプリチャージを
開始することができない。フル・ページ・アクセスのた
めに追加のプリチャージ時間が必要となるので、任意の
順序で同じ行のアドレスにアクセスするという利点が相
殺されることになる。フル・ページ・モードには他に
も、これが拡張データ出力（ＥＤＯ：extended data ou
t）メモリでは動作しないという欠点がある。ＥＤＯメ
モリは、ＣＡＳを不活性化した後、延長した期間にわた
って、データ出力ピン上のデータを有効に保持する。フ
ル・ページ・モード・メモリは、ＲＡＳを不活性化すべ
きか否かについて判定するためには、後続のアドレスが
有効でなければならないので、次のサイクルが開始して
しまい、データ・バス上でコンテンションが発生する虞
れもあり得る。
として知られているものである。フル・ページ・モード
・システムでは、後続のアドレスを以前のアドレスと比
較し、後続のアクセスが、ページとしても知られてい
る、同じ行に対するものであるか否かについて判定を行
う。後続のアドレスが同じページに対するものである場
合、メモリ・コントローラは、同じ行アドレスをＤＲＡ
Ｍに供給しＲＡＳを活性化することによる冗長な行選択
を行う必要はない。したがって、メモリ・コントローラ
はＲＡＳをアクティブのまま保持し、同じ行に対する後
続のアクセスのための行アドレス選択サイクルを全て回
避する。しかしながら、比較を行うためには、フル・ペ
ージ・モードを実施するメモリ・コントローラは、第２
のアドレスが得られアドレス比較が完了するまで、ＲＡ
Ｓを不活性化することによりＤＲＡＭのプリチャージを
開始することができない。フル・ページ・アクセスのた
めに追加のプリチャージ時間が必要となるので、任意の
順序で同じ行のアドレスにアクセスするという利点が相
殺されることになる。フル・ページ・モードには他に
も、これが拡張データ出力（ＥＤＯ：extended data ou
t）メモリでは動作しないという欠点がある。ＥＤＯメ
モリは、ＣＡＳを不活性化した後、延長した期間にわた
って、データ出力ピン上のデータを有効に保持する。フ
ル・ページ・モード・メモリは、ＲＡＳを不活性化すべ
きか否かについて判定するためには、後続のアドレスが
有効でなければならないので、次のサイクルが開始して
しまい、データ・バス上でコンテンションが発生する虞
れもあり得る。
【０００６】
【発明が解決しようとする課題】したがって、フル・ペ
ージ・アクセスを可能とするが、プリチャージの不利を
なくし、最小の回路面積で済むダイナミック・メモリ用
コントローラが必要とされている。本発明は、かかるメ
モリ・コントローラおよびそれに関連する方法を提供す
るものであり、その特徴および利点について、図面およ
び以下の詳細な説明を参照しながら更に説明する。
ージ・アクセスを可能とするが、プリチャージの不利を
なくし、最小の回路面積で済むダイナミック・メモリ用
コントローラが必要とされている。本発明は、かかるメ
モリ・コントローラおよびそれに関連する方法を提供す
るものであり、その特徴および利点について、図面およ
び以下の詳細な説明を参照しながら更に説明する。
【０００７】本発明の特徴および利点は、添付図面と関
連付けた以下の詳細な説明から一層明確に理解されよ
う。尚、図面において、同様の参照番号は、同様のおよ
び対応する部分を示すものとする。
連付けた以下の詳細な説明から一層明確に理解されよ
う。尚、図面において、同様の参照番号は、同様のおよ
び対応する部分を示すものとする。
【０００８】
【発明の実施の形態】本発明によれば、メモリ・コント
ローラは、連続ページ・モードとして知られるメモリ・
アクセス・モードを有する。メモリ・コントローラは、
パイプライン・バス(pipelined bus)に結合するように
構成されており、この場合、第２の後続のアクセスに対
するアドレスが、第１のアクセスのためのデータ転送の
前に、バス上に現れる。メモリ・コントローラは、第１
アドレスをセーブし、それを第２アドレスと比較する。
第２アドレスのページ・アドレス部分が第１アドレスの
ページ・アドレス部分と一致した場合、メモリ・コント
ローラは、ページを開いたまま保持し、第１および第２
サイクル間のプリチャージを開始しない。第２アドレス
のページ・アドレス部分が第１アドレスのページ・アド
レス部分と一致しない場合、または第２アドレスがまだ
供給されていない場合、メモリ・コントローラは、第１
サイクルの間にプリチャージを開始することによってペ
ージを閉じ、従来のフル・ページ・モードに伴うプリチ
ャージの不利を回避する。
ローラは、連続ページ・モードとして知られるメモリ・
アクセス・モードを有する。メモリ・コントローラは、
パイプライン・バス(pipelined bus)に結合するように
構成されており、この場合、第２の後続のアクセスに対
するアドレスが、第１のアクセスのためのデータ転送の
前に、バス上に現れる。メモリ・コントローラは、第１
アドレスをセーブし、それを第２アドレスと比較する。
第２アドレスのページ・アドレス部分が第１アドレスの
ページ・アドレス部分と一致した場合、メモリ・コント
ローラは、ページを開いたまま保持し、第１および第２
サイクル間のプリチャージを開始しない。第２アドレス
のページ・アドレス部分が第１アドレスのページ・アド
レス部分と一致しない場合、または第２アドレスがまだ
供給されていない場合、メモリ・コントローラは、第１
サイクルの間にプリチャージを開始することによってペ
ージを閉じ、従来のフル・ページ・モードに伴うプリチ
ャージの不利を回避する。
【０００９】これらおよびその他の特徴は、図１を参照
することによって理解されよう。図１は、本発明による
メモリ・コントローラ４２を有するデータ処理システム
４０を、ブロック図で示す。データ処理システム４０
は、概略的に、プロセッサ４１，メモリ・コントローラ
４２，およびダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）４３を含む。ここではＤＲＡＭに関連し
て開示するが、本発明は同期（シンクロナス）ＤＲＡＭ
（ＳＤＲＡＭ）にも等しく適用可能であることは認めら
れよう。プロセッサ４１は、対応する内部バスを通じて
「ＣＯＮＴＲＯＬ」と名付けた制御信号を導通させる双
方向制御端子，対応する内部バスを通じて「ＡＤＤＲＥ
ＳＳ」と名付けた信号を導通させるアドレス出力端子，
および「ＤＡＴＡ」と名付けた信号を導通させる双方向
データ端子を有する。
することによって理解されよう。図１は、本発明による
メモリ・コントローラ４２を有するデータ処理システム
４０を、ブロック図で示す。データ処理システム４０
は、概略的に、プロセッサ４１，メモリ・コントローラ
４２，およびダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）４３を含む。ここではＤＲＡＭに関連し
て開示するが、本発明は同期（シンクロナス）ＤＲＡＭ
（ＳＤＲＡＭ）にも等しく適用可能であることは認めら
れよう。プロセッサ４１は、対応する内部バスを通じて
「ＣＯＮＴＲＯＬ」と名付けた制御信号を導通させる双
方向制御端子，対応する内部バスを通じて「ＡＤＤＲＥ
ＳＳ」と名付けた信号を導通させるアドレス出力端子，
および「ＤＡＴＡ」と名付けた信号を導通させる双方向
データ端子を有する。
【００１０】メモリ・コントローラ４２は、ページ・ヒ
ット・ロジック４４，アドレス比較器即ちアドレス比較
回路４５，アドレス・マルチプレクサ４６，制御レジス
タ４７，および制御部分即ち状態機械５６を含む。ペー
ジ・ヒット・ロジック４４は、ＡＤＤＲＥＳＳバスに結
合された第１入力端子，ＣＯＮＴＲＯＬバスに結合され
た第２入力端子，および「ＰＡＧＥ ＨＩＴ」と名付け
た信号を供給する出力端子を含む。アドレス比較回路４
５は、ＡＤＤＲＥＳＳの一部を受信する入力端子，およ
び「ＤＲＡＭ ＨＩＴ」と名付けた信号を供給する出力
端子を有する。図示の実施例では、プロセッサ４１は、
３２ビット・アドレスＡ31−Ａ0を出力し、アドレス比
較回路４５は、「Ａ31−ＡN+1」と名付けた、これらの
アドレス信号の部分を受信する。アドレス比較回路４５
は、アドレス信号Ａ31−ＡN+1を受信する入力端子，お
よび「ＤＲＡＭ ＨＩＴ」と名付けた信号を供給する出
力端子を有する。アドレス・マルチプレクサ４６は、ア
ドレス信号ＡN−Ａ0を受信する入力端子，制御入力端
子，およびＭ個のアドレス信号を供給する出力端子を有
する。ＤＲＡＭ４３は、下位アドレス・ビットにではな
く、代わりに、Ｍ個の上位アドレス・ビット上にマップ
される。制御レジスタ４７は、双方向制御端子，および
ＤＡＴＡバスに接続された双方向端子を有する。状態機
械５６は、プロセッサ４１の制御端子に接続されＣＯＮ
ＴＲＯＬ信号を導通させる双方向制御端子，制御レジス
タ４７の制御端子に接続された双方向制御端子，ＤＲＡ
Ｍ ＨＩＴ信号を受信する入力端子，ならびにＲＡＳ，
ＣＡＳ，およびＷＥ制御信号をアクティブな論理ロー形
態で供給する出力端子を有する。ＤＲＡＭ４３は、アク
ティブな論理ロー形態のＲＡＳ，ＣＡＳ，およびＷＥ信
号を受信する制御入力端子，およびプロセッサ４１のデ
ータ端子に接続された双方向データ端子を有する。
ット・ロジック４４，アドレス比較器即ちアドレス比較
回路４５，アドレス・マルチプレクサ４６，制御レジス
タ４７，および制御部分即ち状態機械５６を含む。ペー
ジ・ヒット・ロジック４４は、ＡＤＤＲＥＳＳバスに結
合された第１入力端子，ＣＯＮＴＲＯＬバスに結合され
た第２入力端子，および「ＰＡＧＥ ＨＩＴ」と名付け
た信号を供給する出力端子を含む。アドレス比較回路４
５は、ＡＤＤＲＥＳＳの一部を受信する入力端子，およ
び「ＤＲＡＭ ＨＩＴ」と名付けた信号を供給する出力
端子を有する。図示の実施例では、プロセッサ４１は、
３２ビット・アドレスＡ31−Ａ0を出力し、アドレス比
較回路４５は、「Ａ31−ＡN+1」と名付けた、これらの
アドレス信号の部分を受信する。アドレス比較回路４５
は、アドレス信号Ａ31−ＡN+1を受信する入力端子，お
よび「ＤＲＡＭ ＨＩＴ」と名付けた信号を供給する出
力端子を有する。アドレス・マルチプレクサ４６は、ア
ドレス信号ＡN−Ａ0を受信する入力端子，制御入力端
子，およびＭ個のアドレス信号を供給する出力端子を有
する。ＤＲＡＭ４３は、下位アドレス・ビットにではな
く、代わりに、Ｍ個の上位アドレス・ビット上にマップ
される。制御レジスタ４７は、双方向制御端子，および
ＤＡＴＡバスに接続された双方向端子を有する。状態機
械５６は、プロセッサ４１の制御端子に接続されＣＯＮ
ＴＲＯＬ信号を導通させる双方向制御端子，制御レジス
タ４７の制御端子に接続された双方向制御端子，ＤＲＡ
Ｍ ＨＩＴ信号を受信する入力端子，ならびにＲＡＳ，
ＣＡＳ，およびＷＥ制御信号をアクティブな論理ロー形
態で供給する出力端子を有する。ＤＲＡＭ４３は、アク
ティブな論理ロー形態のＲＡＳ，ＣＡＳ，およびＷＥ信
号を受信する制御入力端子，およびプロセッサ４１のデ
ータ端子に接続された双方向データ端子を有する。
【００１１】一般的な動作では、ＤＲＡＭ４３は、「Ａ
N・・・Ａ9」と名付けたＭ個の上位アドレス・ビットに
マップされる。尚、Ｍアドレス・ビットは連続である必
要はないことを注記しておく。ＤＲＡＭ４３は、アドレ
ス・バスにまず行アドレスを供給しなければならないの
で、メモリ・コントローラ４２は、多重化機能を実行す
ることなく、このアドレスを直接バスに供給可能となっ
ている。一方多重化機能を実行する場合、アドレス比較
回路４５がＤＲＡＭ ＨＩＴ信号を出力するまでは、こ
れを開始することができないため、現メモリ・サイクル
が長引くことになる。
N・・・Ａ9」と名付けたＭ個の上位アドレス・ビットに
マップされる。尚、Ｍアドレス・ビットは連続である必
要はないことを注記しておく。ＤＲＡＭ４３は、アドレ
ス・バスにまず行アドレスを供給しなければならないの
で、メモリ・コントローラ４２は、多重化機能を実行す
ることなく、このアドレスを直接バスに供給可能となっ
ている。一方多重化機能を実行する場合、アドレス比較
回路４５がＤＲＡＭ ＨＩＴ信号を出力するまでは、こ
れを開始することができないため、現メモリ・サイクル
が長引くことになる。
【００１２】本発明によれば、メモリ・コントローラ４
２は、連続ページ・モードとして知られる新しいモード
において、プリチャージの不利を伴うことなく、フル・
ページ・アクセスを実行可能である。プロセッサ４１
は、パイプライン・プロセッサであり、以前のアクセス
のデータを転送する前に、次のアクセスのアドレスを供
給することによって、連続するメモリ・アドレスをパイ
プライン化することができる。ページ・ヒット・ロジッ
ク４４は、ＤＲＡＭ４３内の１ページをアドレスする、
ＡＤＤＲＥＳＳの部分を受信する入力を有する。この部
分は、ＤＲＡＭ４３内の１ページに配されるバイト数を
考慮することにより、全てのアドレス・ビット未満とな
る。また、ページ・ヒット・ロジック４４は、プロセッ
サ４１が供給するＣＯＮＴＲＯＬ信号のいくつかを受信
する入力も有する。これらの制御信号には、転送が開始
したことを示す少なくとも１つの制御信号，および第１
アドレスに続く次のアドレスが有効であることを示す他
の制御信号が含まれる。ページ・ヒット・ロジック４４
は、同じページに対する１対のパイプライン・アドレス
の次のアドレスに応答して、ＰＡＧＥ ＨＩＴ信号を活
性化する。
２は、連続ページ・モードとして知られる新しいモード
において、プリチャージの不利を伴うことなく、フル・
ページ・アクセスを実行可能である。プロセッサ４１
は、パイプライン・プロセッサであり、以前のアクセス
のデータを転送する前に、次のアクセスのアドレスを供
給することによって、連続するメモリ・アドレスをパイ
プライン化することができる。ページ・ヒット・ロジッ
ク４４は、ＤＲＡＭ４３内の１ページをアドレスする、
ＡＤＤＲＥＳＳの部分を受信する入力を有する。この部
分は、ＤＲＡＭ４３内の１ページに配されるバイト数を
考慮することにより、全てのアドレス・ビット未満とな
る。また、ページ・ヒット・ロジック４４は、プロセッ
サ４１が供給するＣＯＮＴＲＯＬ信号のいくつかを受信
する入力も有する。これらの制御信号には、転送が開始
したことを示す少なくとも１つの制御信号，および第１
アドレスに続く次のアドレスが有効であることを示す他
の制御信号が含まれる。ページ・ヒット・ロジック４４
は、同じページに対する１対のパイプライン・アドレス
の次のアドレスに応答して、ＰＡＧＥ ＨＩＴ信号を活
性化する。
【００１３】状態機械５６は、ＰＡＧＥ ＨＩＴ信号お
よびその他のＣＯＮＴＲＯＬ信号を用いて、次のパイプ
ライン・アクセスが同じページに対するものであるか否
かについて判定し、他の行アドレス・サイクルを予測し
て、ＤＲＡＭ４３をプリチャージすべきか否かについて
早めの判断を行う。状態機械５６は、第１メモリ・アク
セスの間、次のサイクルのパイプライン・アドレスが有
効となる時点において、ＰＡＧＥ ＨＩＴ信号をサンプ
ルする。この時点においてＰＡＧＥ ＨＩＴがアクティ
ブであり、次のアドレスが有効である場合、状態機械５
６はＲＡＳをアクティブのまま保持する。この時点にお
いてＰＡＧＥＨＩＴがインアクティブであるか、あるい
は次のアドレスが有効でない場合、状態機械５６は（伝
搬遅延の後）直ちにＲＡＳを不活性化する。このように
パイプライン・アドレスに応答して直ちに不活性化する
ことにより、プリチャージを早めに開始し、フル・ペー
ジ・モードのプリチャージの不利を回避することが可能
となる。
よびその他のＣＯＮＴＲＯＬ信号を用いて、次のパイプ
ライン・アクセスが同じページに対するものであるか否
かについて判定し、他の行アドレス・サイクルを予測し
て、ＤＲＡＭ４３をプリチャージすべきか否かについて
早めの判断を行う。状態機械５６は、第１メモリ・アク
セスの間、次のサイクルのパイプライン・アドレスが有
効となる時点において、ＰＡＧＥ ＨＩＴ信号をサンプ
ルする。この時点においてＰＡＧＥ ＨＩＴがアクティ
ブであり、次のアドレスが有効である場合、状態機械５
６はＲＡＳをアクティブのまま保持する。この時点にお
いてＰＡＧＥＨＩＴがインアクティブであるか、あるい
は次のアドレスが有効でない場合、状態機械５６は（伝
搬遅延の後）直ちにＲＡＳを不活性化する。このように
パイプライン・アドレスに応答して直ちに不活性化する
ことにより、プリチャージを早めに開始し、フル・ペー
ジ・モードのプリチャージの不利を回避することが可能
となる。
【００１４】加えて、メモリ・コントローラ４２は、最
小の回路によって、連続ページ・モードを実施する。こ
の利点は、図２を参照すると一層明白となろう。図２
は、図１のページ・ヒット・ロジック４４をブロック図
で示す。ページ・ヒット・ロジック４４は、ページ保持
レジスタ６０およびページ・ヒット比較ブロック６２を
含む。ページ保持レジスタ６０は、ＡＤＤＲＥＳＳバス
に接続された第１入力を含み、ＤＲＡＭ４３のページを
エンコードする、ＡＤＤＲＥＳＳの部分を受信する。ペ
ージ保持レジスタは、ＣＯＮＴＲＯＬバスに接続され、
適切な時点においてＡＤＤＲＥＳＳのページ部分をラッ
チするために必要なＣＯＮＴＲＯＬ信号の部分を受信す
る第２入力を含む。好ましくは、これらのＣＯＮＴＲＯ
Ｌ信号は、転送の開始を示す信号を含む。また、ページ
保持レジスタ６０は、ＡＤＤＲＥＳＳのラッチされた部
分を供給する出力も有する。
小の回路によって、連続ページ・モードを実施する。こ
の利点は、図２を参照すると一層明白となろう。図２
は、図１のページ・ヒット・ロジック４４をブロック図
で示す。ページ・ヒット・ロジック４４は、ページ保持
レジスタ６０およびページ・ヒット比較ブロック６２を
含む。ページ保持レジスタ６０は、ＡＤＤＲＥＳＳバス
に接続された第１入力を含み、ＤＲＡＭ４３のページを
エンコードする、ＡＤＤＲＥＳＳの部分を受信する。ペ
ージ保持レジスタは、ＣＯＮＴＲＯＬバスに接続され、
適切な時点においてＡＤＤＲＥＳＳのページ部分をラッ
チするために必要なＣＯＮＴＲＯＬ信号の部分を受信す
る第２入力を含む。好ましくは、これらのＣＯＮＴＲＯ
Ｌ信号は、転送の開始を示す信号を含む。また、ページ
保持レジスタ６０は、ＡＤＤＲＥＳＳのラッチされた部
分を供給する出力も有する。
【００１５】ページ・ヒット比較ブロック６２は、ペー
ジ保持レジスタ６０の出力に接続された第１入力，ＡＤ
ＤＲＥＳＳバスのページ部分に接続された第２入力，お
よびＰＡＧＥ ＨＩＴ信号を供給する出力を有する。ペ
ージ・ヒット比較ブロック６２は、ページ保持レジスタ
６０内に格納されている値がＡＤＤＲＥＳＳのページ部
分と一致する場合、ＰＡＧＥ ＨＩＴ信号を活性化す
る。尚、ページ・ヒット比較ブロック６２は、それが比
較を行うときを判定する制御入力も含むことにより、比
較が無意味な時間期間では電力消費を回避できることを
注記しておく。
ジ保持レジスタ６０の出力に接続された第１入力，ＡＤ
ＤＲＥＳＳバスのページ部分に接続された第２入力，お
よびＰＡＧＥ ＨＩＴ信号を供給する出力を有する。ペ
ージ・ヒット比較ブロック６２は、ページ保持レジスタ
６０内に格納されている値がＡＤＤＲＥＳＳのページ部
分と一致する場合、ＰＡＧＥ ＨＩＴ信号を活性化す
る。尚、ページ・ヒット比較ブロック６２は、それが比
較を行うときを判定する制御入力も含むことにより、比
較が無意味な時間期間では電力消費を回避できることを
注記しておく。
【００１６】ページ・ヒット・ロジック４４は、ＤＲＡ
Ｍ４３がいくつのバンクに分割されるかには無関係に、
単一のページ保持レジスタおよび比較回路のみがあれば
よいことを注記しておく。したがって、メモリ・コント
ローラ４２は、最小量の追加回路のみで、連続ページ・
モードを実施する。
Ｍ４３がいくつのバンクに分割されるかには無関係に、
単一のページ保持レジスタおよび比較回路のみがあれば
よいことを注記しておく。したがって、メモリ・コント
ローラ４２は、最小量の追加回路のみで、連続ページ・
モードを実施する。
【００１７】図３は、図１のメモリ・コントローラの動
作を理解する際に有用なタイミング図を示す。尚、本発
明は同期ＤＲＡＭおよび非同期ＤＲＡＭ双方に適用可能
であるが、ここでは非同期（アシンクロナス）ＤＲＡＭ
に関して示すことを注記しておく。しかしながら、図３
は、マスタ・クロック信号（ＣＬＯＣＫ）を示し、これ
を用いてメモリ・コントローラ４２を制御可能であり、
しかも基準としても有用である。また、図３は、メモリ
・コントローラ４２が早めにＲＡＳを不活性化すること
ができる、２つの場合を示す。第１の場合は、「ＩＮＴ
ＥＲＮＡＬ ＡＤＤＲＥＳＳ１」と名付けた信号によっ
て示されている。「ＢＵＳ ＣＹＣＬＥ１」と名付けた
第１バス・サイクルの間、ＩＮＴＥＲＮＡＬ ＡＤＤＲ
ＥＳＳ１は、Ｒ１Ｃ１と名付けた値を有し、ここでＲ１
は行アドレス部分を表し、Ｃ１は列アドレス部分を表
す。メモリ・コントローラ４２は、アドレスＲ１を外部
アドレスとして供給し、ＲＡＳを不活性化することによ
って、ＢＵＳ ＣＹＣＬＥ１を実行する。続いて、ＩＮ
ＴＥＲＮＡＬ ＡＤＤＲＥＳＳ１は、第１アクセスとパ
イプライン化された第２アクセスに対する第２アドレス
を導通させる。この値は、アドレスＲ２Ｃ２として示さ
れている。この場合、Ｒ２＝Ｒ１であり、したがって、
ページ・ヒット・ロジック４４はＰＡＧＥ ＨＩＴ信号
を活性化する。信号ＡＳ（アドレス・ストローブ）は、
外部バス・サイクルの開始を示す。ＰＡＧＥ ＨＩＴ信
号の活性化に応答して、状態機械５６は、ＲＡＳをアク
ティブのまま保持するが、アドレスＲ１Ｃ１における第
１データ・エレメントの転送の後、ＣＡＳを不活性化す
る。
作を理解する際に有用なタイミング図を示す。尚、本発
明は同期ＤＲＡＭおよび非同期ＤＲＡＭ双方に適用可能
であるが、ここでは非同期（アシンクロナス）ＤＲＡＭ
に関して示すことを注記しておく。しかしながら、図３
は、マスタ・クロック信号（ＣＬＯＣＫ）を示し、これ
を用いてメモリ・コントローラ４２を制御可能であり、
しかも基準としても有用である。また、図３は、メモリ
・コントローラ４２が早めにＲＡＳを不活性化すること
ができる、２つの場合を示す。第１の場合は、「ＩＮＴ
ＥＲＮＡＬ ＡＤＤＲＥＳＳ１」と名付けた信号によっ
て示されている。「ＢＵＳ ＣＹＣＬＥ１」と名付けた
第１バス・サイクルの間、ＩＮＴＥＲＮＡＬ ＡＤＤＲ
ＥＳＳ１は、Ｒ１Ｃ１と名付けた値を有し、ここでＲ１
は行アドレス部分を表し、Ｃ１は列アドレス部分を表
す。メモリ・コントローラ４２は、アドレスＲ１を外部
アドレスとして供給し、ＲＡＳを不活性化することによ
って、ＢＵＳ ＣＹＣＬＥ１を実行する。続いて、ＩＮ
ＴＥＲＮＡＬ ＡＤＤＲＥＳＳ１は、第１アクセスとパ
イプライン化された第２アクセスに対する第２アドレス
を導通させる。この値は、アドレスＲ２Ｃ２として示さ
れている。この場合、Ｒ２＝Ｒ１であり、したがって、
ページ・ヒット・ロジック４４はＰＡＧＥ ＨＩＴ信号
を活性化する。信号ＡＳ（アドレス・ストローブ）は、
外部バス・サイクルの開始を示す。ＰＡＧＥ ＨＩＴ信
号の活性化に応答して、状態機械５６は、ＲＡＳをアク
ティブのまま保持するが、アドレスＲ１Ｃ１における第
１データ・エレメントの転送の後、ＣＡＳを不活性化す
る。
【００１８】ＩＮＴＥＲＮＡＬ ＡＤＤＲＥＳＳ１の後
続の値は、第２バス・サイクルの間に得られ、これをＲ
３Ｃ３で示す。この場合、Ｒ３≠Ｒ２であり、ページ・
ヒット・ロジック４４は、ＢＵＳ ＣＹＣＬＥ２の間イ
ンアクティブとなる。状態機械がＢＵＳ ＣＹＣＬＥ２
の間にＰＡＧＥ ＨＩＴをサンプルし、それがインアク
ティブであることを発見すると、ＲＡＳおよびＣＡＳ双
方を不活性化することにより、ページ・モード・アクセ
スを終了する。しかしながら、本発明によれば、状態機
械５６は、バス・サイクル２のほぼ中間において、早め
にＲＡＳを不活性化する。このようにＲＡＳを早めに不
活性化することにより、ＤＲＡＭ４３の行は早めにプリ
チャージを開始し、遅延なく次のバス・サイクル（ＢＵ
Ｓ ＣＹＣＬＥ３）に移行することが可能となる。ま
た、これによって、コンテンションなく、拡張データ出
力（ＥＤＯ）動作も可能となる。
続の値は、第２バス・サイクルの間に得られ、これをＲ
３Ｃ３で示す。この場合、Ｒ３≠Ｒ２であり、ページ・
ヒット・ロジック４４は、ＢＵＳ ＣＹＣＬＥ２の間イ
ンアクティブとなる。状態機械がＢＵＳ ＣＹＣＬＥ２
の間にＰＡＧＥ ＨＩＴをサンプルし、それがインアク
ティブであることを発見すると、ＲＡＳおよびＣＡＳ双
方を不活性化することにより、ページ・モード・アクセ
スを終了する。しかしながら、本発明によれば、状態機
械５６は、バス・サイクル２のほぼ中間において、早め
にＲＡＳを不活性化する。このようにＲＡＳを早めに不
活性化することにより、ＤＲＡＭ４３の行は早めにプリ
チャージを開始し、遅延なく次のバス・サイクル（ＢＵ
Ｓ ＣＹＣＬＥ３）に移行することが可能となる。ま
た、これによって、コンテンションなく、拡張データ出
力（ＥＤＯ）動作も可能となる。
【００１９】あるいは、「ＩＮＴＥＲＮＡＬ ＡＤＤＲ
ＥＳＳ２」で示す一連のアドレスを、ＡＤＤＲＥＳＳ
ＢＵＳ上に導通させてもよい。ＩＮＴＥＲＮＡＬ ＡＤ
ＤＲＥＳＳ２とＩＮＴＥＲＮＡＬ ＡＤＤＲＥＳＳ１と
の間の差は、状態機械５６がＰＡＧＥ ＨＩＴをサンプ
ルする時点では、ＢＵＳ ＣＹＣＬＥ３に対するアドレ
スがバス上で有効でないことにある。メモリ・コントロ
ーラ４２は、次のサイクルが同じページに対するもので
はないことを想定しており、ＩＮＴＥＲＮＡＬＡＤＤＲ
ＥＳＳ１の場合と同様に、早めにＲＡＳプリチャージ・
サイクルを開始する。
ＥＳＳ２」で示す一連のアドレスを、ＡＤＤＲＥＳＳ
ＢＵＳ上に導通させてもよい。ＩＮＴＥＲＮＡＬ ＡＤ
ＤＲＥＳＳ２とＩＮＴＥＲＮＡＬ ＡＤＤＲＥＳＳ１と
の間の差は、状態機械５６がＰＡＧＥ ＨＩＴをサンプ
ルする時点では、ＢＵＳ ＣＹＣＬＥ３に対するアドレ
スがバス上で有効でないことにある。メモリ・コントロ
ーラ４２は、次のサイクルが同じページに対するもので
はないことを想定しており、ＩＮＴＥＲＮＡＬＡＤＤＲ
ＥＳＳ１の場合と同様に、早めにＲＡＳプリチャージ・
サイクルを開始する。
【００２０】一形態では、本発明は、外部制御信号が行
アドレス・ストローブ信号を備えることを可能にする。
アドレス・ストローブ信号を備えることを可能にする。
【００２１】他の形態では、外部制御信号は列アドレス
・ストローブ信号である。
・ストローブ信号である。
【００２２】更に別の形態では、本発明の方法は、第１
内部アクセスの完了前に、パイプライン内部バスから第
２内部アクセスの第２アドレスが受信されない場合、第
１外部アクセスの間に、メモリのプリチャージを開始す
る段階を更に含む。
内部アクセスの完了前に、パイプライン内部バスから第
２内部アクセスの第２アドレスが受信されない場合、第
１外部アクセスの間に、メモリのプリチャージを開始す
る段階を更に含む。
【００２３】以上、具体的な実施例を参照しながら本発
明について説明したが、当業者には更なる変更や改良も
想起されよう。例えば、開示したメモリ・コントローラ
は、非同期ＤＲＡＭおよび同期ＤＲＡＭ双方に有用であ
る。更に、容量式格納に基づくメモリ以外の形式のメモ
リも使用可能である。したがって、本発明は、特許請求
の範囲に規定する本発明の範囲から逸脱しない全ての変
更を包含することは理解されよう。
明について説明したが、当業者には更なる変更や改良も
想起されよう。例えば、開示したメモリ・コントローラ
は、非同期ＤＲＡＭおよび同期ＤＲＡＭ双方に有用であ
る。更に、容量式格納に基づくメモリ以外の形式のメモ
リも使用可能である。したがって、本発明は、特許請求
の範囲に規定する本発明の範囲から逸脱しない全ての変
更を包含することは理解されよう。
【図１】本発明によるメモリ・コントローラを有するデ
ータ処理システムを示すブロック図。
ータ処理システムを示すブロック図。
【図２】図１のページ・ヒット・ロジックを示すブロッ
ク図。
ク図。
【図３】図１のメモリ・コントローラの動作を理解する
際に有用なタイミング図。
際に有用なタイミング図。
４０ データ処理システム ４１ プロセッサ ４２ メモリ・コントローラ ４３ ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ） ４４ ページ・ヒット・ロジック ４５ アドレス比較回路 ４６ アドレス・マルチプレクサ ４７ 制御レジスタ ５６ 状態機械 ６０ ページ保持レジスタ ６２ ページ・ヒット比較ブロック
（ＤＲＡＭ） ４４ ページ・ヒット・ロジック ４５ アドレス比較回路 ４６ アドレス・マルチプレクサ ４７ 制御レジスタ ５６ 状態機械 ６０ ページ保持レジスタ ６２ ページ・ヒット比較ブロック
Claims (3)
- 【請求項１】連続ページ・モードを有するメモリ・コン
トローラ（４２）であって：パイプライン・バスのアド
レス部分に結合するように構成されたアドレス入力端
子；前記アドレス入力端子に結合された入力端子，アク
ティブの場合、転送の開始を示す第１制御信号を受信す
る制御入力端子，および出力端子を有するレジスタ（６
０）であって、前記第１制御信号の活性化に応答して、
前記入力端子における値を格納するレジスタ（６０）；
前記レジスタ（６０）の前記出力端子に結合された第１
入力端子，前記パイプライン・バスの前記アドレス部分
に結合された第２入力端子，およびページ・ヒット信号
を供給する出力端子を有する比較器（６２）；および前
記ページ・ヒット信号を受信する第１入力端子，アクテ
ィブの場合、第１アクセスの完了前に、前記パイプライ
ン・バスの前記アドレス部分上において次のアドレスが
有効であることを示す第２制御信号を受信する第２入力
端子，および外部バスの制御部分に結合された出力端子
を有する状態機械（５６）であって、少なくとも１つの
外部制御信号を活性化し、続いて前記第１アクセスの間
の前記第２制御信号の不活性化に応答して、または前記
第２制御信号がアクティブの場合に前記ページ・ヒット
信号の不活性化に応答して、前記外部バス上でプリチャ
ージを開始することによって、前記外部バス上の前記第
１アクセスを制御する状態機械（５６）；から成ること
を特徴とするメモリ・コントローラ（４２）。 - 【請求項２】メモリ（４３）にアクセスする方法であっ
て：パイプライン内部バスからの第１内部アクセスの第
１アドレスを受信する段階；少なくとも１つの外部制御
信号を活性化することによって、外部バス上の前記第１
内部アクセスに対応する第１外部アクセスを制御する段
階；ならびに前記第１外部アクセスの完了前に、前記パ
イプライン内部バスから第２内部アクセスの第２アドレ
スが受信された場合：前記第２アドレスを前記第１アド
レスと比較する段階；および前記第２アドレスが前記第
１アドレスに等しくない場合、前記第１外部アクセスの
間に前記メモリ（４３）のプリチャージを開始する段
階；を実行する段階；から成ることを特徴とする方法。 - 【請求項３】メモリ（４３）にアクセスする方法であっ
て：パイプライン内部バスからの第１内部アクセスの第
１アドレスを受信する段階；少なくとも１つの外部制御
信号を活性化することによって、外部バス上の前記メモ
リ（４３）に対する前記第１内部アクセスに対応する第
１外部アクセスを制御する段階；前記第１内部アクセス
の完了前に、選択的に前記パイプライン内部バスから第
２内部アクセスの第２アドレスを受信する段階；および
前記第１内部アクセスの前記完了前に前記パイプライン
内部バスから前記第２アドレスを受信していない場合、
前記第１外部アクセスの間に前記メモリ（４３）のプリ
チャージを開始する段階；から成ることを特徴とする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/010,976 US6128716A (en) | 1998-01-23 | 1998-01-23 | Memory controller with continuous page mode and method therefor |
| US010976 | 1998-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11328007A true JPH11328007A (ja) | 1999-11-30 |
| JP3795689B2 JP3795689B2 (ja) | 2006-07-12 |
Family
ID=21748322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01376299A Expired - Lifetime JP3795689B2 (ja) | 1998-01-23 | 1999-01-22 | 連続ページ・モードを有するメモリ・コントローラおよびその方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6128716A (ja) |
| EP (1) | EP0932102A1 (ja) |
| JP (1) | JP3795689B2 (ja) |
| KR (1) | KR100623892B1 (ja) |
| CN (1) | CN1122922C (ja) |
| TW (1) | TW411411B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249837A (ja) * | 2006-03-17 | 2007-09-27 | Nec Electronics Corp | メモリ制御装置、メモリ制御方法及び携帯機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002063069A (ja) | 2000-08-21 | 2002-02-28 | Hitachi Ltd | メモリ制御装置、データ処理システム及び半導体装置 |
| US7290117B2 (en) * | 2001-12-20 | 2007-10-30 | Hewlett-Packard Development Company, L.P. | Memory having increased data-transfer speed and related systems and methods |
| KR100510491B1 (ko) * | 2002-10-07 | 2005-08-26 | 삼성전자주식회사 | 부분 활성화 구조를 가지고 페이지 모드 동작이 가능한반도체 메모리 장치 및 그 동작 방법 |
| US7469316B2 (en) * | 2003-02-10 | 2008-12-23 | Intel Corporation | Buffered writes and memory page control |
| US7082514B2 (en) * | 2003-09-18 | 2006-07-25 | International Business Machines Corporation | Method and memory controller for adaptive row management within a memory subsystem |
| JP4085983B2 (ja) * | 2004-01-27 | 2008-05-14 | セイコーエプソン株式会社 | 情報処理装置およびメモリアクセス方法 |
| KR20050112973A (ko) * | 2004-05-28 | 2005-12-01 | 삼성전자주식회사 | 다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법 |
| US7315928B2 (en) * | 2005-02-03 | 2008-01-01 | Mediatek Incorporation | Apparatus and related method for accessing page mode flash memory |
| CN100370436C (zh) * | 2005-09-07 | 2008-02-20 | 深圳市海思半导体有限公司 | 一种提高存储器访问效率的方法及存储器控制器 |
| JP5321189B2 (ja) * | 2009-03-27 | 2013-10-23 | ソニー株式会社 | メモリ制御装置 |
| JP6170363B2 (ja) * | 2013-07-17 | 2017-07-26 | キヤノン株式会社 | 制御装置、コンピュータシステム、制御方法、及びプログラム |
| US10152262B2 (en) * | 2016-05-03 | 2018-12-11 | Micron Technology, Inc. | Memory access techniques in memory devices with multiple partitions |
| KR20180012565A (ko) | 2016-07-27 | 2018-02-06 | 에스케이하이닉스 주식회사 | 휘발성 메모리를 캐쉬로 사용하는 비휘발성 메모리 시스템 |
| KR20220007403A (ko) * | 2020-07-10 | 2022-01-18 | 한국전자기술연구원 | 프로세싱인메모리의 메모리 관리 방법 및 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4799199A (en) * | 1986-09-18 | 1989-01-17 | Motorola, Inc. | Bus master having burst transfer mode |
| US5335336A (en) * | 1988-03-28 | 1994-08-02 | Hitachi, Ltd. | Memory device having refresh mode returning previous page address for resumed page mode |
| US5301299A (en) * | 1990-06-07 | 1994-04-05 | Intel Corporation | Optimized write protocol for memory accesses utilizing row and column strobes |
| US5241503A (en) * | 1991-02-25 | 1993-08-31 | Motorola, Inc. | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers |
| US5581513A (en) * | 1995-04-19 | 1996-12-03 | Cirrus Logic, Inc. | Continuous page random access memory and systems and methods using the same |
-
1998
- 1998-01-23 US US09/010,976 patent/US6128716A/en not_active Expired - Lifetime
- 1998-12-24 CN CN98126047A patent/CN1122922C/zh not_active Expired - Lifetime
-
1999
- 1999-01-05 TW TW088100072A patent/TW411411B/zh not_active IP Right Cessation
- 1999-01-11 EP EP99100433A patent/EP0932102A1/en not_active Withdrawn
- 1999-01-22 JP JP01376299A patent/JP3795689B2/ja not_active Expired - Lifetime
- 1999-01-22 KR KR1019990001943A patent/KR100623892B1/ko not_active IP Right Cessation
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| JP2007249837A (ja) * | 2006-03-17 | 2007-09-27 | Nec Electronics Corp | メモリ制御装置、メモリ制御方法及び携帯機器 |
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| Publication number | Publication date |
|---|---|
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| KR19990068072A (ko) | 1999-08-25 |
| TW411411B (en) | 2000-11-11 |
| CN1122922C (zh) | 2003-10-01 |
| KR100623892B1 (ko) | 2006-09-14 |
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| US6128716A (en) | 2000-10-03 |
| CN1224193A (zh) | 1999-07-28 |
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