KR20050112973A - 다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법 - Google Patents

다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법 Download PDF

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KR20050112973A KR1020040038448A KR20040038448A KR20050112973A KR 20050112973 A KR20050112973 A KR 20050112973A KR 1020040038448 A KR1020040038448 A KR 1020040038448A KR 20040038448 A KR20040038448 A KR 20040038448A KR 20050112973 A KR20050112973 A KR 20050112973A
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Abstract

여기에 개시되는 메모리 제어 방법은 다중 쓰레드 파이프라인 방식으로 마스터로부터 액세스될 뱅크들의 어드레스들을 입력받는 단계와; 읽기/쓰기 명령이 출력되는 시점에서 동일한 뱅크의 어드레스가 입력되었는 지의 여부를 판별하는 단계와; 그리고 상기 판별 결과가 상기 동일한 뱅크의 어드레스가 입력되었음을 나타낼 때, 오픈 페이지 정보와 오토-프리챠지 정보 중 어느 하나를 포함하는 읽기/쓰기 명령을 메모리로 출력하는 단계를 포함한다.

Description

다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러 및 메모리 제어 방법{MEMORY CONTROLLER FOR USE IN MULTI-THREAD PIPELINE BUS SYSTEM AND MEMORY CONTROL METHOD}
본 발명은 데이터 처리 시스템에 관한 것으로, 좀 더 구체적으로는 다이나믹 랜덤 액세스 메모리의 액세스를 제어하는 메모리 컨트롤러에 관한 것이다.
동기형 다이나믹 랜덤 액세스 메모리 (SDRAM)는 다양한 형태의 계산 장치들 (computing devices)에 사용되며, 다양한 형태의 프로세서들에 의해서 액세스된다. SDRAM 컨트롤러는 마스터 (예를 들면, 프로세서)로부터의 명령 및 어드레스에 응답하여 SDRAM의 읽기 및 쓰기 동작들을 제어하기 위한 신호들을 발생한다. SDRAM의 메모리 셀이 액세스되기 이전에, 메모리 셀이 위치한 행 (또는 워드 라인)이 활성화되어야 한다. SDRAM 컨트롤러의 기능들 중 하나는 액세스될 행이 활성화되어 있는 지의 여부를 결정하는 것이다. 만약 활성화되어 있지 않으면, SDRAM 컨트롤러는 행에 대한 읽기/쓰기 액세스 이전에 행을 활성화시킨다. 다른 기능은 새로운 행으로 액세스가 이동될 때 행을 비활성화시키는 것이다.
SDRAM은, 잘 알려진 바와 같이, 읽기/쓰기 동작 이후에 프리챠지 동작을 수행한다. 프리챠지 동작이 수행됨에 따라, 활성화된 행은 비활성화되고 열들 (또는 비트 라인들)은 프리챠지 전압 (예를 들면, VCC/2)으로 설정된다. 이러한 프리챠지 동작은 별도의 클록 사이클들 (예를 들면, 2-3 클록 사이클들)을 필요로 한다. SDRAM의 동일한 뱅크 내의 행이 연속적으로 액세스되는 경우, 프리챠지 동작은 필요하지 않음에도 불구하고 수행되어야 한다. 또는, 도 1에 도시된 바와 같이, 임의의 뱅크 (예를 들면, 뱅크 A)의 행이 액세스되고 다른 뱅크 (예를 들면, 뱅크 B)의 행이 액세스되는 경우, 이전에 선택된 뱅크 (뱅크 A)에 대한 프리챠지 동작을 위한 별도의 클록 사이클들 (도 1에서 A 구간)이 요구된다. 그러한 이유때문에, SDRAM의 액세스 속도는 SDRAM의 프리챠지 동작에 영향을 받는다. 특히, SDRAM의 액세스 빈도가 증가됨에 따라, SDRAM의 액세스 속도는 프리챠지 동작에 더욱 더 영향을 받는다.
따라서, SDRAM의 액세스 속도를 향상시키기 위해서는, SDRAM의 프리챠지 동작을 효율적으로 (또는 최적으로) 제어하는 것이 매우 중요하다.
본 발명의 목적은 액세스 시간을 줄일 수 있는 메모리 컨트롤러를 제공하는 것이다.
본 발명의 다른 목적은 SDRAM의 프리챠지 동작을 효율적으로 제어할 수 있는 메모리 컨트롤러를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 메모리 제어 방법은 a) 다중 쓰레드 파이프라인 방식으로 마스터로부터 액세스될 뱅크들의 어드레스들을 입력받는 단계와; b) 읽기/쓰기 명령이 출력되는 시점에서 동일한 뱅크의 어드레스가 입력되었는 지의 여부를 판별하는 단계와; 그리고 c) 상기 판별 결과가 상기 동일한 뱅크의 어드레스가 입력되었음을 나타낼 때, 오픈 페이지 정보와 오토-프리챠지 정보 중 어느 하나를 포함하는 읽기/쓰기 명령을 메모리로 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 (c) 단계는 현재의 행 어드레스가 상기 동일한 뱅크의 다음의 행 어드레스와 일치하는 지의 여부를 판별하는 단계와; 만약 그렇다면, 상기 오픈 페이지 정보를 포함한 읽기/쓰기 명령을 메모리로 출력하는 단계와; 그리고 만약 그렇지 않다면, 상기 오토-프리챠지 정보를 포함한 읽기/쓰기 명령을 상기 메모리로 출력하는 단계를 포함한다.
이 실시예에 있어서, d) 상기 판별 결과가 동일한 뱅크의 어드레스가 입력되지 않음을 나타내는 경우, 상기 메모리 제어 방법은 다른 뱅크의 액세스 동작 동안 상기 동일한 뱅크에 대한 프리챠지 동작을 수행하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 (d) 단계는 상기 동일한 뱅크의 다음의 행 어드레스가 입력되는 지의 여부를 판별하는 단계와; 상기 동일한 뱅크의 다음의 행 어드레스가 이전에 활성화된 행에 대응하는 행 어드레스와 일치하는 지의 여부를 판별하는 단계와; 그리고 상기 동일한 뱅크의 다음의 행 어드레스가 이전에 활성화된 행에 대응하는 행 어드레스와 일치하지 않을 때, 상기 동일한 뱅크에 대한 프리챠지 명령을 상기 메모리로 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 동일한 뱅크의 다음의 행 어드레스가 이전에 활성화된 행에 대응하는 행 어드레스와 일치할 때, 상기 (b) 단계가 실행된다.
이 실시예에 있어서, 상기 동일한 뱅크에 대한 프리챠지 동작은 다른 뱅크의 액세스 동작 동안 수행된다.
이 실시예에 있어서, 상기 메모리는 DDR SDRAM을 포함한다.
본 발명의 다른 특징에 따르면, 복수 개의 뱅크들을 포함하는 메모리를 제어하는 메모리 컨트롤러는 다중 쓰레드 파이프라인 방식으로 대응하는 뱅크의 어드레스들 및 명령들을 저장하도록 각각 구성된 복수 개의 피포 메모리들과; 그리고 상기 피포 메모리들 각각에 대응하며, 각각이 대응하는 피포 메모리에 저장된 어드레스 및 명령에 응답하여 대응하는 뱅크의 액세스 동작에 필요한 액티브 명령 및 읽기/쓰기 명령을 발생하는 복수 개의 제 1 스테이트 머신들을 포함하며, 상기 제 1 스테이트 머신들 각각은 읽기/쓰기 명령이 출력되는 시점에서 대응하는 뱅크의 어드레스가 대응하는 피포 메모리에 입력되었는 지의 여부를 판별한다.
이 실시예에 있어서, 읽기/쓰기 명령이 출력되는 시점에서 대응하는 뱅크의 어드레스가 대응하는 피포 메모리에 입력된 경우, 상기 제 1 스테이트 머신들 각각은 현재의 행 어드레스가 다음의 행 어드레스와 일치하는 지의 여부를 판별한다.
이 실시예에 있어서, 상기 현재의 행 어드레스가 상기 다음의 행 어드레스와 일치하는 경우, 상기 제 1 스테이트 머신들 각각은 오픈 페이지 정보를 포함하는 읽기/쓰기 명령을 출력한다.
이 실시예에 있어서, 상기 현재의 행 어드레스가 상기 다음의 행 어드레스와 일치하지 않는 경우, 상기 제 1 스테이트 머신들 각각은 오토 프리챠지 정보를 포함하는 읽기/쓰기 명령을 출력한다.
이 실시예에 있어서, 읽기/쓰기 명령이 출력되는 시점에서 대응하는 뱅크의 어드레스가 대응하는 피포 메모리에 입력되지 않은 경우, 상기 제 1 스테이트 머신들 각각은 대응하는 뱅크의 어드레스가 입력되었는 지의 여부를 판별한다.
이 실시예에 있어서, 상기 대응하는 뱅크의 어드레스가 입력되는 경우, 상기 제 1 스테이트 머신들 각각은 다른 뱅크의 액세스 동작 동안 대응하는 뱅크의 프리챠지 동작이 수행되도록 프리챠지 명령을 출력한다.
이 실시예에 있어서, 상기 메모리 컨트롤러는 상기 제 1 스테이트 머신들의 출력들을 입력받는 멀티플렉서와; 상기 제 1 스테이트 머신들 중 어느 하나가 선택되도록 입력되는 어드레스의 뱅크 정보에 응답하여 상기 멀티플렉서를 제어하는 제 2 스테이트 머신과; 그리고 상기 멀티플렉서에 의해서 선택된 제 1 스테이트 머신의 출력에 응답하여 상기 메모리의 액세스 타이밍을 제어하는 타이밍 발생기를 더 포함한다.
이 실시예에 있어서, 상기 메모리는 DDR SDRAM을 포함한다.
이하, 본 발명의 예시적인 실시예들이 참조도면들에 의거하여 상세히 설명될 것이다. 본 발명에 따른 메모리 컨트롤러는 다중 쓰레드 파이프라인 버스 시스템에 적용된다. 그러한 시스템의 경우, 메모리 컨트롤러는 현재 액세스 사이클에 필요한 어드레스 및 명령 뿐만 아니라 다음의 액세스 사이클에 필요한 어드레스 및 명령을 제공받는다. 읽기/쓰기 명령이 메모리로 출력되는 시점에서, 다음의 액세스 사이클에 필요한 어드레스가 현재의 어드레스와 일치하는 지의 여부가 판별된다. 판별 결과에 따라 오토-프리챠지 또는 오픈 페이지 읽기/쓰기 명령이 메모리로 출력될 것이다. 또한, 읽기/쓰기 명령이 메모리로 출력되는 시점에서 다음의 액세스 사이클에 필요한 어드레스가 존재하지 않는 경우, 다음의 어드레스의 입력에 따라 프리챠지 동작이 다른 뱅크의 액세스 동작 동안 수행된다. 이는 이후 상세히 설명될 것이다. 이러한 프리챠지 스케쥴링 방식에 따르면, 메모리의 액세스 시간이 단축될 수 있고, 그 결과 시스템 성능이 향상될 수 있다.
도 2는 본 발명에 따른 메모리 컨트롤러를 개략적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 메모리 컨트롤러 (100)는 다중 쓰레드 파이프라인 버스 시스템에 사용되며, 마스터 (200)로부터의 어드레스 및 명령에 응답하여 메모리 (300)의 액세스 동작 (예를 들면, 읽기 동작, 쓰기 동작, 프리챠지 동작, 등)을 제어한다. 메모리 컨트롤러 (100)는 리시버 (110), 복수 개의 피포 메모리들 (FIFO memories) (120_i) (i=0∼n), 복수 개의 제 1 스테이트 머신들 (130_i), 제 2 스테이트 머신 (140), 멀티플렉서 (150), 그리고 타이밍 발생기 (160)를 포함한다. 피포 메모리들 (120_i)은 제 1 스테이트 머신들 (130_i)에 각각 대응한다. 피포 메모리들 (120_i)의 수는 메모리 (300)의 뱅크 수와 같다. 비록 하나의 메모리가 복수 개의 뱅크들을 포함하지만, 피포 메모리들 (120_i)이 복수 개의 메모리들에 각각 대응하도록 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
리시버 (110)는 마스터 (200) (예를 들면, 프로세서)로부터의 어드레스 및 명령을 입력받는다. 입력된 어드레스는 행, 열, 그리고 뱅크 정보를 포함한다. 입력된 어드레스는 뱅크 정보에 따라 대응하는 피포 메모리에 저장된다. 제 1 스테이트 머신들 (130_i) 각각은 대응하는 피포 메모리에 저장된 어드레스 및 명령에 응답하여 액세스에 필요한 정보 (예를 들면, 액티브 명령, 읽기/쓰기 명령, 프리챠지 명령, 어드레스 등)를 출력한다. 제 2 스테이트 머신 (140)은 리시버 (110)로부터 출력되는 뱅크 정보에 따라 제 1 스테이트 머신들 (130_i)의 스케쥴링을 담당한다. 멀티플렉서 (150)는 제 2 스테이브 머신 (140)의 제어에 따라 제 1 스테이트 머신들 (130_i)을 선택한다. 타이밍 발생기 (160)는 멀티플렉서 (150)에 의해서 선택된 제 1 스테이트 머신으로부터의 정보에 응답하여 메모리 (300)의 액세스 타이밍을 제어한다.
도 3은 본 발명에 따른 메모리 컨트롤러의 제어 동작을 설명하기 위한 흐름도이고, 도 4 및 도 5는 본 발명에 따른 메모리 컨트롤러의 제어 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 메모리 컨트롤러의 제어 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명에 따른 메모리 컨트롤러 (100)가 적용되는 다중 쓰레드 파이프라인 버스 시스템에 따르면, 메모리 액세스시 필요한 어드레스들이 연속적으로 메모리 컨트롤러 (100)로 제공된다. 메모리 컨트롤러 (100)는 마스터 (200)로부터 제공되는 어드레스들을 대응하는 피포 메모리들에 각각 저장한다. 이후 설명될 동작은 제 1 스테이트 머신들 (130_i) 각각에서 행해지는 것으로, 설명의 편의상 제 1 스테이트 머신 (130_0)을 기준으로 설명될 것이다. 즉, 뱅크 A에 대한 액세스 동작이 이하 상세히 설명될 것이다.
제 1 스테이트 머신 (130_0)은 새로운 어드레스가 입력되었는 지의 여부를 판별한다 (S100). 만약 새로운 어드레스 (BANK_A, ROW_A)가 입력되면, 제 1 스테이트 머신 (130_0)은 대응하는 뱅크 즉, 뱅크 A의 행들이 비활성화되어 있는 지의 여부를 판별한다 (S110). 제 1 스테이트 머신들 (130_i)은 대응하는 뱅크들의 이전 동작 상태들을 기억하도록 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 만약 뱅크 A의 행들이 비활성화되어 있으면, 뱅크 A의 행이 활성화된다 (S120). 행을 활성화시키는 동작은, 잘 알려진 바와 같이, 제 1 스테이트 머신 (130_0)이 액티브 명령 (이는 제어 신호들의 조합으로 표현됨)과 함께 행 어드레스를 출력하고, 그렇게 생성된 액티브 명령 및 행 어드레스는 제 2 스테이트 머신 (140)의 제어에 따라 멀티플렉서 (150)를 통해 타이밍 발생기 (160)로 공급된다. 타이밍 발생기 (160)는 입력된 액티브 명령 및 행 어드레스를 정해진 타이밍에 따라 메모리 (300)로 출력한다. 앞서 언급된 과정들을 통해 뱅크 A의 새로운 행이 활성화될 것이다. 잘 알려진 바와 같이, 액티브 명령이 메모리 (300)로 전송된 후 열 어드레스와 함께 읽기/쓰기 명령이 뱅크 A로 출력될 것이다. 열 어드레스 및 읽기/쓰기 명령의 전송 과정 역시 앞서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다. 이후, 절차는 단계 (S140)로 진행한다.
다시 단계 (S110)로 돌아가면, 뱅크 A 내의 임의의 행이 활성화되어 있는 경우, 제 1 스테이트 머신 (130_0)은 현재의 행 어드레스가 이전에 활성화된 행의 어드레스와 일치하는 지의 여부를 판별한다 (S130). 만약 그렇지 않다면, 절차는 단계 (S120)로 진행한다. 만약 그렇다면, 절차는 단계 (S140)로 진행한다. 단계 (S140)에서, 제 1 스테이트 머신 (130_0)은 현재의 행 어드레스와 비교될 다음의 행 어드레스가 대응하는 피포 메모리 (120_0) 내에 존재하는 지의 여부를 판별된다. 만약 그렇다면, 제 1 스테이트 머신 (130_0)은 현재의 행 어드레스가 다음의 행 어드레스와 일치하는 지의 여부를 판별한다 (S150). 다시 말해서, 읽기/쓰기 명령이 대응하는 뱅크로 출력되는 시점 (도 4에서, T1)에서, 제 1 스테이트 머신 (130_0)은 대응하는 피포 메모리 (120_0)에 저장된 행 어드레스가 현재 활성화된 행에 대응하는 행 어드레스와 일치하는 지의 여부를 판별한다. 즉, 읽기/쓰기 명령이 대응하는 뱅크로 출력되는 시점 (T1)에서, 제 1 스테이트 머신 (130_0)은 현재 수행되는 액세스 사이클의 행 어드레스 (즉, 현재의 행 어드레스)가 다음에 수행될 액세스 사이클의 행 어드레스 (즉, 다음의 행 어드레스)와 일치하는 지의 여부를 판별한다.
현재의 행 어드레스가 다음의 행 어드레스와 일치하는 경우, 제 1 스테이트 머신 (130_0)은 현재의 행 어드레스에 대응하는 행이 계속해서 액티브 상태로 유지되도록 오픈 페이지 읽기/쓰기 명령을 출력한다 (S160). 제 1 스테이트 머신 (130_0)에서 출력되는 오프 페이지 읽기/쓰기 명령은 제 2 스테이트 머신 (140)의 제어에 따라 멀티플렉서 (150)를 통해 타이밍 발생기 (160)로 전달될 것이다. 이후, 절차는 단계 (S100)로 진행한다. 현재의 행 어드레스가 다음의 행 어드레스와 일치하지 않을 경우, 제 1 스테이트 머신 (130_0)은 현재의 행 어드레스에 대응하는 행이 비활성화되도록 오토-프리챠지 읽기/쓰기 명령을 출력한다 (S170). 즉, 도 4에 도시된 바와 같이, 다음의 행 어드레스에 대응하는 행을 활성화시키기 위한 액티브 명령 없이 액세스 동작이 수행되며, 그 결과 액세스 시간이 단축될 수 있다. 제 1 스테이트 머신 (130_0)에서 출력되는 오토-프리챠지 읽기/쓰기 명령은 제 2 스테이트 머신 (140)의 제어에 따라 멀티플렉서 (150)를 통해 타이밍 발생기 (160)로 전달될 것이다. 이후, 절차는 단계 (S100)로 진행한다. 오토-프리챠지 읽기/쓰기 명령이 메모리 (300)로 전송되기 때문에, 별도의 프리챠지 명령을 위한 별도의 클록 사이클들 (도 1의 A)은 필요로 하지 않는다. 따라서, 프리챠지 동작을 위한 별도의 클록 사이클들에 대응하는 시간만큼 액세스 시간이 단축될 수 있다.
다시 단계 (S140)로 돌아가면, 현재의 행 어드레스와 비교될 다음의 행 어드레스가 대응하는 피포 메모리 (120_0) 내에 존재하지 않는 경우, 제 1 스테이트 머신 (120_0)은 동일한 뱅크의 다음의 행 어드레스가 입력되었는 지의 여부를 판별한다 (S180). 예를 들면, 도 5를 참조하면, 읽기/쓰기 명령이 출력되는 시점 (예를 들면, 도 5에서, T4, T5)마다, 제 1 스테이트 머신 (130_0)은 현재의 행 어드레스 (ROW_A)와 비교될 다음의 행 어드레스가 대응하는 피포 메모리 (120_0) 내에 존재하는 지의 여부를 검출한다. T4 시점에서 현재의 행 어드레스 (ROW_A)와 비교될 다음의 행 어드레스가 대응하는 피포 메모리 (120_0) 내에 존재하지 않기 때문에, 제 1 스테이트 머신 (130_0)은 현재의 행 어드레스 (ROW_A)와 비교될 다음의 행 어드레스가 대응하는 피포 메모리 (120_0) 내에 입력되었는 지를 계속해서 판별한다.
현재의 행 어드레스 (ROW_A)와 비교될 다음의 행 어드레스 (ROW_B)가 대응하는 피포 메모리 (120_0) 내에 입력되면, 제 1 스테이트 머신 (130_0)은 다음의 행 어드레스가 이전에 활성화된 행에 대응하는 행 어드레스와 일치하는 지의 여부를 판별한다 (S190). 만약 다음의 행 어드레스가 이전에 활성화된 행에 대응하는 행 어드레스와 일치하지 않으면, 제 1 스테이트 머신 (130_0)은 프리챠지 명령을 출력한다. 프리챠지 명령은 제 2 스테이트 머신 (140)의 제어에 따라 멀티플렉서 (150)를 통해 타이밍 발생기 (160)로 전달되며, 타이밍 발생기 (160)는 적절한 시점에서 뱅크 A에 대한 프리챠지 명령을 출력한다 (S200). 프리챠지 명령이 출력되는 시점은 다른 뱅크들의 액세스 사이클들 사이에서 결정되며, 뱅크 A의 프리챠지 동작은 다른 뱅크의 액세스 동작이 수행되는 동안 수행될 것이다. 단계 (S180)에서 입력된 어드레스에 대한 액세스 동작은 이후 읽기/쓰기 명령이 출력되는 시점 (즉, 단계 (S140))에서 결정될 것이다. 앞서의 설명에 따르면, 뱅크 A에 대한 프리챠지 동작을 위한 별도의 클록 사이클들이 요구되지 않기 때문에, 액세스 시간이 단축될 수 있다.
요약하면, 읽기/쓰기 명령이 출력되는 시점에서 현재의 행 어드레스가 동일한 뱅크의 다음의 행 어드레스와 일치하는 지의 여부가 판별되며, 판별 결과에 따라 오픈 페이지 또는 오토-프리챠지 읽기/쓰기 명령이 메모리로 출력된다. 만약 읽기/쓰기 명령이 출력되는 시점에서 현재의 행 어드레스와 비교될 다음의 행 어드레스가 없으면 (또는, 동일한 뱅크의 액세스가 한산하거나 매우 긴 시간 동안 없으면), 다음의 행 어드레스가 입력될 때까지 이전에 선택된 행은 계속해서 활성화 상태로 유지된다. 만약 현재의 행 어드레스와 비교될 다음의 행 어드레스가 입력되면, 다음의 행 어드레스가 이전의 행 어드레스와 일치하는 지의 여부에 따라 프리챠지 동작이 다른 뱅크의 액세스 동작 동안 수행된다.
본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 읽기/쓰기 명령이 출력되는 시점에서 프리챠지 스케쥴링이 제어되며, 이는 SDRAM 액세스 시간이 단축되게 한다. 나아가, 그러한 메모리 컨트롤러 및 SDRAM을 포함하는 시스템의 성능이 향상될 수 있다.
도 1은 일반적인 메모리 컨트롤러의 제어 방식을 보여주는 타이밍도;
도 2는 본 발명에 따른 메모리 컨트롤러를 개략적으로 보여주는 블록도;
도 3은 본 발명에 따른 메모리 컨트롤러의 제어 동작을 설명하기 위한 흐름도; 그리고
도 4 및 도 5는 본 발명에 따른 메모리 컨트롤러의 제어 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 컨트롤러 110 : 리시버
120_i : 피포 메모리 130_i : 제 1 스테이트 머신
140 : 제 2 스테이트 머신 150 : 멀티플렉서
160 : 타이밍 발생기 200 : 마스터
300 : 메모리

Claims (15)

  1. a) 다중 쓰레드 파이프라인 방식으로 마스터로부터 액세스될 뱅크들의 어드레스들을 입력받는 단계와;
    b) 읽기/쓰기 명령이 출력되는 시점에서 동일한 뱅크의 어드레스가 입력되었는 지의 여부를 판별하는 단계와; 그리고
    c) 상기 판별 결과가 상기 동일한 뱅크의 어드레스가 입력되었음을 나타낼 때, 오픈 페이지 정보와 오토-프리챠지 정보 중 어느 하나를 포함하는 읽기/쓰기 명령을 메모리로 출력하는 단계를 포함하는 메모리 제어 방법.
  2. 제 1 항에 있어서,
    상기 (c) 단계는
    현재의 행 어드레스가 상기 동일한 뱅크의 다음의 행 어드레스와 일치하는 지의 여부를 판별하는 단계와;
    만약 그렇다면, 상기 오픈 페이지 정보를 포함한 읽기/쓰기 명령을 메모리로 출력하는 단계와; 그리고
    만약 그렇지 않다면, 상기 오토-프리챠지 정보를 포함한 읽기/쓰기 명령을 상기 메모리로 출력하는 단계를 포함하는 방법.
  3. 제 1 항에 있어서,
    d) 상기 판별 결과가 동일한 뱅크의 어드레스가 입력되지 않음을 나타내는 경우, 다른 뱅크의 액세스 동작 동안 상기 동일한 뱅크에 대한 프리챠지 동작을 수행하는 단계를 더 포함하는 방법.
  4. 제 3 항에 있어서,
    상기 (d) 단계는
    상기 동일한 뱅크의 다음의 행 어드레스가 입력되는 지의 여부를 판별하는 단계와;
    상기 동일한 뱅크의 다음의 행 어드레스가 이전에 활성화된 행에 대응하는 행 어드레스와 일치하는 지의 여부를 판별하는 단계와; 그리고
    상기 동일한 뱅크의 다음의 행 어드레스가 이전에 활성화된 행에 대응하는 행 어드레스와 일치하지 않을 때, 상기 동일한 뱅크에 대한 프리챠지 명령을 상기 메모리로 출력하는 단계를 포함하는 방법.
  5. 제 4 항에 있어서,
    상기 동일한 뱅크의 다음의 행 어드레스가 이전에 활성화된 행에 대응하는 행 어드레스와 일치할 때, 상기 (b) 단계가 실행되는 방법.
  6. 제 4 항에 있어서,
    상기 동일한 뱅크에 대한 프리챠지 동작은 다른 뱅크의 액세스 동작 동안 수행되는 방법.
  7. 제 1 항에 있어서,
    상기 메모리는 DDR SDRAM을 포함하는 방법.
  8. 복수 개의 뱅크들을 포함하는 메모리를 제어하는 메모리 컨트롤러에 있어서:
    다중 쓰레드 파이프라인 방식으로 대응하는 뱅크의 어드레스들 및 명령들을 저장하도록 각각 구성된 복수 개의 피포 메모리들과; 그리고
    상기 피포 메모리들 각각에 대응하며, 각각이 대응하는 피포 메모리에 저장된 어드레스 및 명령에 응답하여 대응하는 뱅크의 액세스 동작에 필요한 액티브 명령 및 읽기/쓰기 명령을 발생하는 복수 개의 제 1 스테이트 머신들을 포함하며,
    상기 제 1 스테이트 머신들 각각은 읽기/쓰기 명령이 출력되는 시점에서 대응하는 뱅크의 어드레스가 대응하는 피포 메모리에 입력되었는 지의 여부를 판별하는 것을 특징으로 하는 메모리 컨트롤러.
  9. 제 8 항에 있어서,
    읽기/쓰기 명령이 출력되는 시점에서 대응하는 뱅크의 어드레스가 대응하는 피포 메모리에 입력된 경우, 상기 제 1 스테이트 머신들 각각은 현재의 행 어드레스가 다음의 행 어드레스와 일치하는 지의 여부를 판별하는 것을 특징으로 하는 메모리 컨트롤러.
  10. 제 9 항에 있어서,
    상기 현재의 행 어드레스가 상기 다음의 행 어드레스와 일치하는 경우, 상기 제 1 스테이트 머신들 각각은 오픈 페이지 정보를 포함하는 읽기/쓰기 명령을 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  11. 제 9 항에 있어서,
    상기 현재의 행 어드레스가 상기 다음의 행 어드레스와 일치하지 않는 경우, 상기 제 1 스테이트 머신들 각각은 오토 프리챠지 정보를 포함하는 읽기/쓰기 명령을 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  12. 제 9 항에 있어서,
    읽기/쓰기 명령이 출력되는 시점에서 대응하는 뱅크의 어드레스가 대응하는 피포 메모리에 입력되지 않은 경우, 상기 제 1 스테이트 머신들 각각은 대응하는 뱅크의 어드레스가 입력되었는 지의 여부를 판별하는 것을 특징으로 하는 메모리 컨트롤러.
  13. 제 12 항에 있어서,
    상기 대응하는 뱅크의 어드레스가 입력되는 경우, 상기 제 1 스테이트 머신들 각각은 다른 뱅크의 액세스 동작 동안 대응하는 뱅크의 프리챠지 동작이 수행되도록 프리챠지 명령을 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  14. 제 8 항에 있어서,
    상기 제 1 스테이트 머신들의 출력들을 입력받는 멀티플렉서와;
    상기 제 1 스테이트 머신들 중 어느 하나가 선택되도록 입력되는 어드레스의 뱅크 정보에 응답하여 상기 멀티플렉서를 제어하는 제 2 스테이트 머신과; 그리고
    상기 멀티플렉서에 의해서 선택된 제 1 스테이트 머신의 출력에 응답하여 상기 메모리의 액세스 타이밍을 제어하는 타이밍 발생기를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  15. 제 14 항에 있어서,
    상기 메모리는 DDR SDRAM을 포함하는 것을 특징으로 하는 메모리 컨트롤러.
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