JP2010033533A - メモリモジュール、および、メモリ用補助モジュール - Google Patents
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Abstract
【解決手段】メモリモジュール100は、SDRAM110と、アドレス生成回路120とを備える。アドレス生成回路120は、メモリコントローラ12から出力されたロウアドレスの最上位ビットを用いて、アクセス対象となるメモリセルを特定するために不足する最上位ビットのバンクアドレスB2を生成し、生成されたバンクアドレスB2をSDRAM110に出力する。
【選択図】図2
Description
前記レジスタは、前記メモリコントローラから出力されたクロック信号の立ち上がりエッジで前記コマンド解析部から入力されたコマンドを確定する、
メモリモジュール。
A.第1実施例:
図1、および、図2は、本発明の第1実施例としてのメモリモジュール100の概略構成を示す説明図である。図1に、メモリモジュール100がメモリコントローラ10に接続されているときの様子を示した。また、図2に、メモリモジュール100がメモリコントローラ12に接続されているときの様子を示した。これらの差異については後述する。
図7は、本発明の第2実施例としてのメモリ用補助モジュール200の概略構成を示す説明図である。
以上、本発明のいくつかの実施の形態について説明したが、本発明はこのような実施の形態になんら限定されるものではなく、その要旨を逸脱しない範囲内において種々なる態様での実施が可能である。例えば、以下のような変形が可能である。
図8は、第1の変形例としてのメモリモジュール100Bの概略構成を示す説明図である。先に説明した第1実施例のメモリモジュール100では、アドレス生成回路120が備えるレジスタ122にチップセレクト信号(CS)が入力され、レジスタ122は、入力されたチップセレクト信号(CS)の立ち下がりエッジでコマンド解析部128から入力されたコマンドを確定するものとした。これに対し、本変形例のメモリモジュール100Bでは、アドレス生成回路120Bが備えるコマンド解析部128Bにチップセレクト信号(CS)が入力され、コマンド解析部128Bは、入力されたチップセレクト信号(CS)の立ち下がりエッジでコマンドの解析を行ってコマンドを確定し、確定したコマンドを、レジスタ122B、および、出力選択部124に出力する。これ以外は、第1実施例のメモリモジュール100と同じである。本変形例のメモリモジュール100Bによっても、第1実施例のメモリモジュール100と同様の効果を得ることができる。
図9は、第2の変形例としてのメモリモジュール100Cの概略構成を示す説明図である。先に説明した第1実施例のメモリモジュール100では、アドレス生成回路120が備えるレジスタ122にチップセレクト信号(CS)が入力され、レジスタ122は、入力されたチップセレクト信号(CS)の立ち下がりエッジでコマンド解析部128から入力されたコマンドを確定するものとした。これに対し、本変形例のメモリモジュール100Cでは、アドレス生成回路120Cが備えるレジスタ122Cにクロック信号(CLK)、および、チップセレクト信号(CS)が入力され、レジスタ122Cは、入力されたクロック信号(CLK)の立ち上がりエッジでコマンド解析部128Cから入力されたコマンドを確定し、確定したコマンドを、出力選択部124に出力する。なお、チップセレクト信号(CS)は、レジスタ122Cの代わりに、コマンド解析部128Cに入力されるようにしてもよい。また、本形例のメモリモジュール100Cにおけるアドレス生成回路120Cは、第1実施例のメモリモジュール100におけるスイッチ126の代わりに、スイッチ126Cを備えている。そして、このスイッチ126Cは、メモリモジュール100Cが、メモリコントローラ10(1ギガビット(64メガワード×16ビット)のDDR2SDRAMに対応)に接続されるか、メモリコントローラ12(512メガビット(64メガワード×8ビット)のDDR2SDRAMに対応)に接続されるかに応じて、接点が切り換えられる。これ以外は、第1実施例のメモリモジュール100と同じである。本変形例のメモリモジュール100Cによっても、第1実施例のメモリモジュール100と同様の効果を得ることができる。なお、本変形例のメモリモジュール100Cによれば、以下に説明する効果を奏することもできる。
例えば、上記実施例では、メモリコントローラから出力されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和が、アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和と等しく、かつ、メモリコントローラから出力されるロウアドレスのビット数が、アクセス対象となるメモリセルの特定に利用されるロウアドレスのビット数よりも1ビット多く、かつ、メモリコントローラから出力されるバンクアドレスのビット数が、アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数よりも1ビット少ないときについて説明したが、本発明は、これに限られない。図示、および、詳細な説明は省略するが、本発明は、メモリコントローラから出力されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和が、アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和と等しく、かつ、メモリコントローラから出力されるロウアドレスのビット数が、アクセス対象となるメモリセルの特定に利用されるロウアドレスのビット数よりも1ビット多く、かつ、メモリコントローラから出力されるカラムアドレスのビット数が、アクセス対象となるメモリセルの特定に利用されるカラムアドレスのビット数よりも1ビット少ないときにも適用することができる。この場合、アドレス生成回路が、メモリコントローラから出力されたロウアドレスの最上位ビットを用いて、アクセス対象となるメモリセルを特定するために不足する最上位ビットのカラムアドレスを生成し、生成されたカラムアドレスの最上位ビットをSDRAMに出力するようにすればよい。こうすることによっても、上記実施例と同様に、メモリコントローラから出力される各アドレスのビット数が、それぞれ、アクセス対象となるメモリセルの特定に利用される各アドレスのビット数と整合していない場合であっても、上記条件下で、メモリコントローラからメモリモジュールのすべてのメモリセルにアクセス可能にするとともに、メモリモジュールを正常に動作させることができる。
上記実施例のメモリモジュール100では、SDRAM110として、DDR2SDRAMを用いるものとしたが、本発明は、これに限られない。DDR2SDRAMの代わりに、例えば、DDRSDRAMや、DDR3SDRAM等の複数のバンクを有する他のSDRAMを用いるものとしてもよい。
100,100A,100B,100C…メモリモジュール
110…SDRAM
120,120B,120C…アドレス生成回路
122,122B,122C…レジスタ
124…出力選択部
126,126C…スイッチ
128,128B,128C…コマンド解析部
200…メモリ用補助モジュール
Claims (10)
- メモリモジュールであって、
マトリクス状に配列された複数のメモリセルを備えるバンクを複数有し、入力された所定のビット数のバンクアドレスと、所定のビット数のロウアドレスと、所定のビット数のカラムアドレスとに基づいて、アクセス対象となるメモリセルが特定されるメモリと、
メモリコントローラから出力されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和が、前記アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和と等しく、かつ、
前記メモリコントローラから出力されるロウアドレスのビット数が、前記アクセス対象となるメモリセルの特定に利用されるロウアドレスのビット数よりも1ビット多く、かつ、
前記メモリコントローラから出力されるバンクアドレスのビット数が、前記アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数よりも1ビット少ないときに、
前記メモリコントローラから出力されたロウアドレスの最上位ビットを用いて、前記アクセス対象となるメモリセルを特定するために不足する最上位ビットのバンクアドレスを生成し、該生成されたバンクアドレスの最上位ビットを前記メモリに出力するアドレス生成回路と、
を備えるメモリモジュール。 - 請求項1記載のメモリモジュールであって、
前記アドレス生成回路は、
前記メモリコントローラから出力されたロウアドレスの最上位ビットを一時的に記憶するレジスタと、
前記メモリコントローラから出力されたロウアドレスの最上位ビット、または、前記レジスタに記憶された前記ロウアドレスの最上位ビットを、前記アクセス対象となるメモリセルを特定するために不足する最上位ビットのバンクアドレスとして、前記メモリに出力する出力選択部と、
前記メモリコントローラから出力されたロウ・アドレス・ストローブ信号と、カラム・アドレス・ストローブ信号と、ライト・イネーブル信号とに基づいて、前記メモリに対するアクセス方法を指定するコマンドを解析し、該解析されたコマンドを、前記レジスタ、および、前記出力選択部に出力するコマンド解析部と、を備え、
前記レジスタは、前記コマンド解析部から入力されたコマンドに基づいて、前記ロウアドレスの最上位ビットの記憶、および、リセットを行い、
前記出力選択部は、前記コマンド解析部から入力されたコマンドに基づいて、前記メモリコントローラから出力されたロウアドレスの最上位ビット、または、前記レジスタに記憶された前記ロウアドレスの最上位ビットを出力する、
メモリモジュール。 - メモリモジュールであって、
マトリクス状に配列された複数のメモリセルを備えるバンクを複数有し、入力された所定のビット数のバンクアドレスと、所定のビット数のロウアドレスと、所定のビット数のカラムアドレスとに基づいて、アクセス対象となるメモリセルが特定されるメモリと、
メモリコントローラから出力されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和が、前記アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和と等しく、かつ、
前記メモリコントローラから出力されるロウアドレスのビット数が、前記アクセス対象となるメモリセルの特定に利用されるロウアドレスのビット数よりも1ビット多く、かつ、
前記メモリコントローラから出力されるカラムアドレスのビット数が、前記アクセス対象となるメモリセルの特定に利用されるカラムアドレスのビット数よりも1ビット少ないときに、
前記メモリコントローラから出力されたロウアドレスの最上位ビットを用いて、前記アクセス対象となるメモリセルを特定するために不足する最上位ビットのカラムアドレスを生成し、該生成されたカラムアドレスの最上位ビットを前記メモリに出力するアドレス生成回路と、
を備えるメモリモジュール。 - 請求項3記載のメモリモジュールであって、
前記アドレス生成回路は、
前記メモリコントローラから出力されたロウアドレスの最上位ビットを一時的に記憶するレジスタと、
前記メモリコントローラから出力されたロウアドレスの最上位ビット、または、前記レジスタに記憶された前記ロウアドレスの最上位ビットを、前記アクセス対象となるメモリセルを特定するために不足する最上位ビットのカラムアドレスとして、前記メモリに出力する出力選択部と、
前記メモリコントローラから出力されたロウ・アドレス・ストローブ信号と、カラム・アドレス・ストローブ信号と、ライト・イネーブル信号とに基づいて、前記メモリに対するアクセス方法を指定するコマンドを解析し、該解析されたコマンドを、前記レジスタ、および、前記出力選択部に出力するコマンド解析部と、を備え、
前記レジスタは、前記コマンド解析部から入力されたコマンドに基づいて、前記ロウアドレスの最上位ビットの記憶、および、リセットを行い、
前記出力選択部は、前記コマンド解析部から入力されたコマンドに基づいて、前記メモリコントローラから出力されたロウアドレスの最上位ビット、または、前記レジスタに記憶された前記ロウアドレスの最上位ビットを出力する、
メモリモジュール。 - 請求項2または4記載のメモリモジュールであって、
前記レジスタは、前記メモリコントローラから出力されたチップセレクト信号の立ち下がりエッジで前記コマンド解析部から入力されたコマンドを確定する、
メモリモジュール。 - 請求項2または4記載のメモリモジュールであって、
前記レジスタは、前記メモリコントローラから出力されたクロック信号の立ち上がりエッジで前記コマンド解析部から入力されたコマンドを確定する、
メモリモジュール。 - 請求項2または4記載のメモリモジュールであって、
前記コマンド解析部は、前記メモリコントローラから出力されたチップセレクト信号の立ち下がりエッジで前記コマンドの解析を行う、
メモリモジュール。 - 請求項1ないし7のいずれかに記載のメモリモジュールであって、さらに、
前記メモリコントローラから出力されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数とが、それぞれ、前記アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数と等しいときに、前記アドレス生成回路からの出力を遮断するためのスイッチを備える、
メモリモジュール。 - メモリコントローラと、マトリクス状に配列された複数のメモリセルを備えるバンクを複数有し、入力された所定のビット数のバンクアドレスと、所定のビット数のロウアドレスと、所定のビット数のカラムアドレスとに基づいて、アクセス対象となるメモリセルが特定されるメモリを備えるメモリモジュールとに接続され、前記メモリコントローラと前記メモリモジュールとの間における信号およびデータのやり取りを中継するメモリ用補助モジュールであって、
前記メモリ用補助モジュールは、
前記メモリコントローラから出力されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和が、前記アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和と等しく、かつ、
前記メモリコントローラから出力されるロウアドレスのビット数が、前記アクセス対象となるメモリセルの特定に利用されるロウアドレスのビット数よりも1ビット多く、かつ、
前記メモリコントローラから出力されるバンクアドレスのビット数が、前記アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数よりも1ビット少ないときに利用されるメモリ用補助モジュールであり、
前記メモリコントローラから出力されたロウアドレスの最上位ビットを用いて、前記アクセス対象となるメモリセルを特定するために不足する最上位ビットのバンクアドレスを生成し、該生成されたバンクアドレスの最上位ビットを前記メモリに出力するアドレス生成回路を備える、
メモリ用補助モジュール。 - メモリコントローラと、マトリクス状に配列された複数のメモリセルを備えるバンクを複数有し、入力された所定のビット数のバンクアドレスと、所定のビット数のロウアドレスと、所定のビット数のカラムアドレスとに基づいて、アクセス対象となるメモリセルが特定されるメモリを備えるメモリモジュールとに接続され、前記メモリコントローラと前記メモリモジュールとの間における信号およびデータのやり取りを中継するメモリ用補助モジュールであって、
前記メモリ用補助モジュールは、
前記メモリコントローラから出力されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和が、前記アクセス対象となるメモリセルの特定に利用されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数との総和と等しく、かつ、
前記メモリコントローラから出力されるロウアドレスのビット数が、前記アクセス対象となるメモリセルの特定に利用されるロウアドレスのビット数よりも1ビット多く、かつ、
前記メモリコントローラから出力されるカラムアドレスのビット数が、前記アクセス対象となるメモリセルの特定に利用されるカラムアドレスのビット数よりも1ビット少ないときに利用されるメモリ用補助モジュールであり、
前記メモリコントローラから出力されたロウアドレスの最上位ビットを用いて、前記アクセス対象となるメモリセルを特定するために不足する最上位ビットのカラムアドレスを生成し、該生成されたカラムアドレスの最上位ビットを前記メモリに出力するアドレス生成回路を備える、
メモリ用補助モジュール。
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