JPH0386994A - アドレス供給システム - Google Patents
アドレス供給システムInfo
- Publication number
- JPH0386994A JPH0386994A JP1224270A JP22427089A JPH0386994A JP H0386994 A JPH0386994 A JP H0386994A JP 1224270 A JP1224270 A JP 1224270A JP 22427089 A JP22427089 A JP 22427089A JP H0386994 A JPH0386994 A JP H0386994A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- memory element
- input
- multiplexed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 21
- 230000004044 response Effects 0.000 claims description 2
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 abstract 1
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶装置のアドレス供給方式に関する。
従来のダイナミックメモリ素子は「日経マイクロデイバ
イス１９８９年３月号ページ４２〜４３」に記載のよう
に、一定期間内に１７２ｆアで７６回の分割リフレッシ
ュを行っていた。１メガビツトのメモリ素子では５１２
回、４メガビツトでは１０２４回のリフレッシュサイク
ルとなる。
イス１９８９年３月号ページ４２〜４３」に記載のよう
に、一定期間内に１７２ｆアで７６回の分割リフレッシ
ュを行っていた。１メガビツトのメモリ素子では５１２
回、４メガビツトでは１０２４回のリフレッシュサイク
ルとなる。
従って、いわゆる次世代の１６メガビツトではリフレッ
シュサイクルが２０４８回になるが、活性化するビット
数が増える分、消費電力が増加してしまうため、リフレ
ッシュサイクルを ％％ＩＪ８■である４０９６回に増
やして、活性化させるビット数を減らす方向にある。
シュサイクルが２０４８回になるが、活性化するビット
数が増える分、消費電力が増加してしまうため、リフレ
ッシュサイクルを ％％ＩＪ８■である４０９６回に増
やして、活性化させるビット数を減らす方向にある。
この場合、メモリ素子へ供給するマルチプレクスアドレ
ス＃１１２ビット（ＡＳ−□）内の行アドレス１２ビツ
ト（ＲＡＩ、−□、）がリフレッシュアドレスとなる。
ス＃１１２ビット（ＡＳ−□）内の行アドレス１２ビツ
ト（ＲＡＩ、−□、）がリフレッシュアドレスとなる。
従って、４メガワード×４ビツト構成の１６メガビツト
メモリ素子は、行アドレス１２ビツト（ＲＡ ｏ−ｘ□
）と列アドレス１０ビツト（ＣＡ−−９）でアドレスさ
れることになり、マルチプレクスアドレス線１０ビット
（Ａ、、）とノンマルチプレクスアドレス線２ビット（
Ａ□。−１１）によりアドレス供給する方式となる。
メモリ素子は、行アドレス１２ビツト（ＲＡ ｏ−ｘ□
）と列アドレス１０ビツト（ＣＡ−−９）でアドレスさ
れることになり、マルチプレクスアドレス線１０ビット
（Ａ、、）とノンマルチプレクスアドレス線２ビット（
Ａ□。−１１）によりアドレス供給する方式となる。
一方、従来の４メガワードＸ１ビツト構成の４メガビツ
トメモリ素子は、周知のようにマルチブレクスアドレス
線１１ビット（Ａ、−□。）によりアドレス供給する方
式である。
トメモリ素子は、周知のようにマルチブレクスアドレス
線１１ビット（Ａ、−□。）によりアドレス供給する方
式である。
すなわち、同一のアドレス幅であっても、アドレスの一
部をマルチプレクスせずに（他はマルチプレクスして）
供給するメモリ素子と、アドレスの全てをマルチプレク
スして供給するメモリ素子が存在することになる。
部をマルチプレクスせずに（他はマルチプレクスして）
供給するメモリ素子と、アドレスの全てをマルチプレク
スして供給するメモリ素子が存在することになる。
従って、上記した両者のメモリ素子を使用する従来の記
憶装置においては、メモリ素子のアドレス幅が同一であ
るにもかかわらず、両者のメモリ素子を識別してメモリ
アドレス線へ供給するストレージアドレスを切替え制御
しなければならないという問題があった。
憶装置においては、メモリ素子のアドレス幅が同一であ
るにもかかわらず、両者のメモリ素子を識別してメモリ
アドレス線へ供給するストレージアドレスを切替え制御
しなければならないという問題があった。
本発明は、前記問題点を解決するためになされたもので
ある。
ある。
本発明の目的は、メモリ素子を識別することなくメモリ
アドレス線ヘアドレスを供給するアドレス供給方式を提
供することにある。
アドレス線ヘアドレスを供給するアドレス供給方式を提
供することにある。
前記目的を達成するために。
アドレス幅が同じでアドレス供給方式が異なる第１．第
２のメモリ素子を使用した記憶装置のアドレス供給方式
において、 前記第１のメモリ素子はＮビットのマルチプレクスアド
レス入力を有し、前記第２のメモリ素子はＮ−Ｍビット
のマルチプレクスアドレス入力と、第１、第２のＭビッ
トのノンマルチプレクスアドレス入力とを有し、前記第
１のメモリ素子のＭビットのマルチプレクスアドレス入
力および、前記第２のメモリ素子の第１のＭビットのノ
ンマルチプレクスアドレス入力に接続するアドレス線と
前記第２のメモリ素子の第２のＭビットのノンマルチプ
レクスアドレス入力に接続するアドレス線に対して、同
一のストレージアドレスを多重供給するようにした。
２のメモリ素子を使用した記憶装置のアドレス供給方式
において、 前記第１のメモリ素子はＮビットのマルチプレクスアド
レス入力を有し、前記第２のメモリ素子はＮ−Ｍビット
のマルチプレクスアドレス入力と、第１、第２のＭビッ
トのノンマルチプレクスアドレス入力とを有し、前記第
１のメモリ素子のＭビットのマルチプレクスアドレス入
力および、前記第２のメモリ素子の第１のＭビットのノ
ンマルチプレクスアドレス入力に接続するアドレス線と
前記第２のメモリ素子の第２のＭビットのノンマルチプ
レクスアドレス入力に接続するアドレス線に対して、同
一のストレージアドレスを多重供給するようにした。
そして、多重供給される前記ストレージアドレスの一方
はセレクタを介して前記第１のメモリ素子及び第２のメ
モリ素子に入力され、他方はセレクタを介することなく
前記第２のメモリ素子に入力される。
はセレクタを介して前記第１のメモリ素子及び第２のメ
モリ素子に入力され、他方はセレクタを介することなく
前記第２のメモリ素子に入力される。
該セレクタは制御信号によって複数の前記ストレージア
ドレスの内から選択的にアドレスすなわち、多重化され
た行アドレスと列アドレスを出力する。
ドレスの内から選択的にアドレスすなわち、多重化され
た行アドレスと列アドレスを出力する。
Ｎ＋Ｍビットのマルチプレクスアドレス入力を有する第
３のメモリ素子が更にカード上に搭載される。そして、
該第３のメモリ素子のＭＸ２ビットのマルチプレクスア
ドレス入力と前記第２のメモリ素子の第１、第２のＭビ
ットのノンマルチプレタスアドレス入力とを共通のアド
レス線に接続している。
３のメモリ素子が更にカード上に搭載される。そして、
該第３のメモリ素子のＭＸ２ビットのマルチプレクスア
ドレス入力と前記第２のメモリ素子の第１、第２のＭビ
ットのノンマルチプレタスアドレス入力とを共通のアド
レス線に接続している。
前記第３のメモリ素子のＭビットのマルチプレクスアド
レス入力と前記第２のメモリ素子の第２のＭビットのノ
ンマルチプレクスアドレス入力とに選択的にアドレスを
供給する第２のセレクタを設け、また、前記第Ｉ、２．
３のメモリ素子を識別する手段を設け、該手段の出力に
よって、前記第２のセレクタの出力を切り替えている。
レス入力と前記第２のメモリ素子の第２のＭビットのノ
ンマルチプレクスアドレス入力とに選択的にアドレスを
供給する第２のセレクタを設け、また、前記第Ｉ、２．
３のメモリ素子を識別する手段を設け、該手段の出力に
よって、前記第２のセレクタの出力を切り替えている。
前記識別手段は、メモリカード上に前記第１．２のメモ
リ素子が搭載されているときは、第１レベルの電位を生
成し、前記第３のメモリ素子が搭載されているときには
、第２レベルの電位を生成する手段、あるいは予めメモ
リ素子識別情報を設定したレジスタで構成されている。
リ素子が搭載されているときは、第１レベルの電位を生
成し、前記第３のメモリ素子が搭載されているときには
、第２レベルの電位を生成する手段、あるいは予めメモ
リ素子識別情報を設定したレジスタで構成されている。
第１のメモリ素子は４ＭＷＸ１ビット構成のメモリであ
るので、メモリアドレス線（ＭＡｌ。〜。）によりスト
レージアドレス（ＳＡ２１〜。）すなわち、行アドレス
（ＲＡ、〜。）、（ＲＡ工。）と列アドレス（ＣＡ、〜
。）、 （ＣＡｔｏ）がマルチプレクスされて供給さ
れる。
るので、メモリアドレス線（ＭＡｌ。〜。）によりスト
レージアドレス（ＳＡ２１〜。）すなわち、行アドレス
（ＲＡ、〜。）、（ＲＡ工。）と列アドレス（ＣＡ、〜
。）、 （ＣＡｔｏ）がマルチプレクスされて供給さ
れる。
第２のメモリ素子は４ＭＷＸ４ビット構成のメモリであ
り、同様にメモリアドレス線（ＭＡ□。〜。）に接続さ
れているが、ストレージアドレス（ＳＡ２０）と（ＳＡ
、□）とをマルチプレクスしたメモリアドレス線（ＭＡ
よ。）に接続されているアドレス入力（Ａ工ｈ）がノン
マルチプレクスアドレス入力であるので、ストレージア
ドレス（ＳＡ、１）は供給されない。
り、同様にメモリアドレス線（ＭＡ□。〜。）に接続さ
れているが、ストレージアドレス（ＳＡ２０）と（ＳＡ
、□）とをマルチプレクスしたメモリアドレス線（ＭＡ
よ。）に接続されているアドレス入力（Ａ工ｈ）がノン
マルチプレクスアドレス入力であるので、ストレージア
ドレス（ＳＡ、１）は供給されない。
しかし、行アドレス（ＲＡ１□）となるストレージアド
レス（ＳＡ２□）は他のメモリアドレス線（ＭＡｌｌ）
により、第２のメモリ素子のノンマルチプレクスアドレ
ス入力（Ａｉ、）に供給されるので、第２のメモリ素子
へもストレージアドレス（ＳＡ、□〜。）が供給される
。
レス（ＳＡ２□）は他のメモリアドレス線（ＭＡｌｌ）
により、第２のメモリ素子のノンマルチプレクスアドレ
ス入力（Ａｉ、）に供給されるので、第２のメモリ素子
へもストレージアドレス（ＳＡ、□〜。）が供給される
。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
（実施例１）
第１図および第２図は、本発明の第一の実施例のアドレ
ス供給方式を示す図である。
ス供給方式を示す図である。
アドレス制御部１は、マルチプレクス方式のアドレス入
力１１ビツト（Ａｉ−０）を持つ４メガワード×１ビツ
ト構成の４メガビツトダイナミツクメモリ素子３−１を
搭載したメモリカード２−１と、マルチプレクス方式の
アドレス入力１０ビツト（Ａｓ−。）とノンマルチプレ
クス方式のアドレス入力２ビツト（Ａ１１〜１゜）を持
つ４メガワード×４ビツト構成の１６メガビツトダイナ
ミツクメモリ素子３−２を搭載したメモリカード２−２
へ、ストレージアドレス（ＳＡ２１〜。）を供給制御す
る。
力１１ビツト（Ａｉ−０）を持つ４メガワード×１ビツ
ト構成の４メガビツトダイナミツクメモリ素子３−１を
搭載したメモリカード２−１と、マルチプレクス方式の
アドレス入力１０ビツト（Ａｓ−。）とノンマルチプレ
クス方式のアドレス入力２ビツト（Ａ１１〜１゜）を持
つ４メガワード×４ビツト構成の１６メガビツトダイナ
ミツクメモリ素子３−２を搭載したメモリカード２−２
へ、ストレージアドレス（ＳＡ２１〜。）を供給制御す
る。
メモリカード２−１はメモリ素子３−１を７２ケ搭載し
、またメモリカード２−２はメモリ素子３−２を１８ケ
搭載し、各々４メガワード×７２ビツトの機能互換性の
あるメモリカードとなっている。
、またメモリカード２−２はメモリ素子３−２を１８ケ
搭載し、各々４メガワード×７２ビツトの機能互換性の
あるメモリカードとなっている。
アドレス制御部１はストレージアドレス（ＳＡ、−０）
と（ＳＡ工、〜１゜）をセレクタＳＥＬ （４−９〜４
−０）によりマルチプレクスし、すなわち、まず行アド
レス（ＲＡ、〜。）となるストレージアドレス（ＳＡ、
〜。）がメモリアドレス線（ＭＡ、〜。）に供給され、
次いで、セレクト・カラム・アドレス信号（ＳＥＬＣＡ
）をアクティブにすることにより、列アドレス（ＣＡ、
〜ａ）となるストレージアドレス（ＳＡ工、〜１．．）
がメモリアドレス線（ＭＡ９−０）に供給される。
と（ＳＡ工、〜１゜）をセレクタＳＥＬ （４−９〜４
−０）によりマルチプレクスし、すなわち、まず行アド
レス（ＲＡ、〜。）となるストレージアドレス（ＳＡ、
〜。）がメモリアドレス線（ＭＡ、〜。）に供給され、
次いで、セレクト・カラム・アドレス信号（ＳＥＬＣＡ
）をアクティブにすることにより、列アドレス（ＣＡ、
〜ａ）となるストレージアドレス（ＳＡ工、〜１．．）
がメモリアドレス線（ＭＡ９−０）に供給される。
また、ストレージアドレス（ＳＡ、。）と（ＳＡ２１）
をセレクタ５ＥＬ（４−１０）によりマルチプレクスし
、行アドレス（ＲＡ工。）と列アドレス（ＣＡよ。）が
メモリアドレス線（ＭＡｌ。）に供給される。さらに、
ストレージアドレス（ＳＡ、□）はバッファゲート５を
介してメモリアドレス線（ＭＡｌｌ）にも多重供給され
ている。
をセレクタ５ＥＬ（４−１０）によりマルチプレクスし
、行アドレス（ＲＡ工。）と列アドレス（ＣＡよ。）が
メモリアドレス線（ＭＡｌ。）に供給される。さらに、
ストレージアドレス（ＳＡ、□）はバッファゲート５を
介してメモリアドレス線（ＭＡｌｌ）にも多重供給され
ている。
メモリアドレス線（ＭＡ□、〜。）に接続されているメ
モリカード２−１はメモリアドレス線（ＭＡ、１゜）を
取込み、メモリ素子３−１のアドレス入力（Ａ工。−０
）に接続し、またメモリカード２−２はメモリアドレス
線（ＭＡ４□〜ａ）を取込み、メモリ素子３−２のアド
レス入力（Ａ１１〜。）に接続している。
モリカード２−１はメモリアドレス線（ＭＡ、１゜）を
取込み、メモリ素子３−１のアドレス入力（Ａ工。−０
）に接続し、またメモリカード２−２はメモリアドレス
線（ＭＡ４□〜ａ）を取込み、メモリ素子３−２のアド
レス入力（Ａ１１〜。）に接続している。
このように構成されているので、メモリカード２−１の
メモリ素子３−１へはメモリアドレス線（ＭＡ工。〜。
メモリ素子３−１へはメモリアドレス線（ＭＡ工。〜。
）によりストレージアドレス（ＳＡ２□〜。）すなわち
１行アドレス（ＲＡ、〜ｌ、）、（ＲＡ、。）と列アド
レス（ＣＡ、〜。）、（ＣＡよ、、）がマルチプレクス
されて供給される。
１行アドレス（ＲＡ、〜ｌ、）、（ＲＡ、。）と列アド
レス（ＣＡ、〜。）、（ＣＡよ、、）がマルチプレクス
されて供給される。
また、同様にメモリカード２−２のメモリ素子３−２へ
もメモリアドレス線（ＭＡよ。−０）を接続しているが
、ストレージアドレス（ＳＡ２゜）と（ＳＡ２□）とを
マルチプレクスしたメモリアドレス線（ＭＡ□。）に接
続されているアドレス入力（Ａ、、）がノンマルチプレ
クス入力であるので、ストレージアドレス（Ｓ Ａ、１
）は供給されない。
もメモリアドレス線（ＭＡよ。−０）を接続しているが
、ストレージアドレス（ＳＡ２゜）と（ＳＡ２□）とを
マルチプレクスしたメモリアドレス線（ＭＡ□。）に接
続されているアドレス入力（Ａ、、）がノンマルチプレ
クス入力であるので、ストレージアドレス（Ｓ Ａ、１
）は供給されない。
しかし、ストレージアドレス（ＳＡ、、）はバッファゲ
ート５を介することにより、メモリ素子３−２のノンマ
ルチプレクスアドレス入力（Ａ□１）に多重供給されて
いるので、メモリ素子３−２へもストレージアドレス（
ＳＡｉｘ〜。）が供給できる。
ート５を介することにより、メモリ素子３−２のノンマ
ルチプレクスアドレス入力（Ａ□１）に多重供給されて
いるので、メモリ素子３−２へもストレージアドレス（
ＳＡｉｘ〜。）が供給できる。
第２図はストレージアドレスとメモリ素子へ供給される
行アドレス、列アドレスの対応関係を示したものである
。
行アドレス、列アドレスの対応関係を示したものである
。
この図から明らかなように、（ＳＡ２１）は（ＣＡ、。
）と（ＲＡｉｌ）へ、すなわち、（ＭＡｌｌ）と（ＭＡ
、。）へ多重供給しているので、アドレス制御部１は、
メモリ素子３−１と３−２のアドレス供給方式が異なる
にもかかわらず、両者を識別してアドレス供給ルートを
切替える必要がない。
、。）へ多重供給しているので、アドレス制御部１は、
メモリ素子３−１と３−２のアドレス供給方式が異なる
にもかかわらず、両者を識別してアドレス供給ルートを
切替える必要がない。
（実施例２）
第３図および第４図は、前述したメモリカード２−１．
２−２の他にマルチプレクス方式のアドレス人力１２ビ
ツト（Ａ□１〜。）を持つ１６メガワード×１ビツト構
成の１６メガビツトダイナミツクメモリ素子３−３を搭
載したメモリカード２−３へもストレージアドレスを供
給できるようにした実施例を示す。
２−２の他にマルチプレクス方式のアドレス人力１２ビ
ツト（Ａ□１〜。）を持つ１６メガワード×１ビツト構
成の１６メガビツトダイナミツクメモリ素子３−３を搭
載したメモリカード２−３へもストレージアドレスを供
給できるようにした実施例を示す。
メモリカード２−３はメモリ素子３−３を７２ケ搭載し
、１６メガワード×７２ビツトのメモリカードであり、
メモリカード２−１．２−２の４倍のアドレス空間を持
つため、アドレス機能の互換性はない。
、１６メガワード×７２ビツトのメモリカードであり、
メモリカード２−１．２−２の４倍のアドレス空間を持
つため、アドレス機能の互換性はない。
第３図の実施例では、ストレージアドレス（ＳＡ２□）
と（Ｓ Ａ、、）をマルチプレクスするセレクタＳＥＬ
（４−１１）を追加し、ストレージアドレス（ＳＡ、
□）と、前記セレクタＳＥＬ （４−１１）の出力を選
択できるセレクタＳＥＬ （４−１２）を追加している
。
と（Ｓ Ａ、、）をマルチプレクスするセレクタＳＥＬ
（４−１１）を追加し、ストレージアドレス（ＳＡ、
□）と、前記セレクタＳＥＬ （４−１１）の出力を選
択できるセレクタＳＥＬ （４−１２）を追加している
。
メモリカード２−１と２−２にアドレス供給する場合は
、セレクト信号（ＳＥＬ１６ＭＷ）７を０にすることに
よりセレクタＳＥＬ （４−１２）はストレージアドレ
ス（ＳＡ、□）を選択出力し、前述した実施例１のアド
レス供給方式となる。
、セレクト信号（ＳＥＬ１６ＭＷ）７を０にすることに
よりセレクタＳＥＬ （４−１２）はストレージアドレ
ス（ＳＡ、□）を選択出力し、前述した実施例１のアド
レス供給方式となる。
メモリカード２−３にアドレス供給する場合は、セレク
ト信号（ＳＥＬ１６ＭＷ）７をｌにすることにより、セ
レクタＳＥＬ （４−１２）はセレクタＳＥＬ （４−
１１）の出力を選択出力する。これによりメモリアドレ
ス線（ＭＡ□。〜。）によってストレージアドレスＣ８
Ａｚｘ〜。）が、また（ＭＡ□１）によって（ＳＡｚｉ
−ｚｚ）がメモリカード２−３へ供給される。
ト信号（ＳＥＬ１６ＭＷ）７をｌにすることにより、セ
レクタＳＥＬ （４−１２）はセレクタＳＥＬ （４−
１１）の出力を選択出力する。これによりメモリアドレ
ス線（ＭＡ□。〜。）によってストレージアドレスＣ８
Ａｚｘ〜。）が、また（ＭＡ□１）によって（ＳＡｚｉ
−ｚｚ）がメモリカード２−３へ供給される。
第４図はストレージアドレスとメモリ素子へ供給される
行アドレス、列アドレスの対応関係を示したものである
。
行アドレス、列アドレスの対応関係を示したものである
。
本発明の第２の実施例によれば、メモリカード２−１と
２−２ヘアドレス供給するためのメモリアドレス線（Ｍ
Ａ１１〜。）を増すことなくメモリカード２−１．２−
２よりアドレス空間が４倍（アドレスビット数が２ビツ
ト増）のメモリカード２−３へもストレージアドレスを
供給できる。
２−２ヘアドレス供給するためのメモリアドレス線（Ｍ
Ａ１１〜。）を増すことなくメモリカード２−１．２−
２よりアドレス空間が４倍（アドレスビット数が２ビツ
ト増）のメモリカード２−３へもストレージアドレスを
供給できる。
（実施例３）
第５図は、メモリカード２−１．２−２または２−３の
内の任意の２枚のカードを搭載する記憶装置において、
メモリカード選択信号（ＣＤＳＥＬ、、）８と第３図の
セレクタＳＥＬ （４−１２）を制御するセレクト信号
（ＳＥＬ１６ＭＷ）７を生成するメモリ素子選択回路９
を示す。
内の任意の２枚のカードを搭載する記憶装置において、
メモリカード選択信号（ＣＤＳＥＬ、、）８と第３図の
セレクタＳＥＬ （４−１２）を制御するセレクト信号
（ＳＥＬ１６ＭＷ）７を生成するメモリ素子選択回路９
を示す。
そして、記憶装置に搭載されるメモリカードが、メモリ
カード２−１または２−２ （４メガ）であるときはメ
モリカード識別情報（ｘＤａ−ｉ）には論理値１０ ｊ
が、メモリカード２−３ （１６メガ）であるときは
メモリカード識別情報ＤＤａ−ｚ）には論理値′１′が
設定される。
カード２−１または２−２ （４メガ）であるときはメ
モリカード識別情報（ｘＤａ−ｉ）には論理値１０ ｊ
が、メモリカード２−３ （１６メガ）であるときは
メモリカード識別情報ＤＤａ−ｚ）には論理値′１′が
設定される。
すなわち、例えば二枚のカードが共に４メガであるとき
にはメモリカード識別情報（ｒＤｏ−０）は共にＯとな
り、一方のカード（Ｏ側）が１６メガであり、他方のカ
ード（１側）が４メガであるときは、ＩＤ。＝ｌ、ＩＤ
１＝Ｏとなる。
にはメモリカード識別情報（ｒＤｏ−０）は共にＯとな
り、一方のカード（Ｏ側）が１６メガであり、他方のカ
ード（１側）が４メガであるときは、ＩＤ。＝ｌ、ＩＤ
１＝Ｏとなる。
このメモリカード識別情報（ＩＤ。−１）と記憶装置を
アクセスするストレージアドレス（ＳＡ２４〜２２）に
より、第６図に示すようなメモリカード選択信号（ＣＤ
ＳＥＬ、１）８とセレクト信号（ＳＥＬ１６ＭＷ）７が
生成される。
アクセスするストレージアドレス（ＳＡ２４〜２２）に
より、第６図に示すようなメモリカード選択信号（ＣＤ
ＳＥＬ、１）８とセレクト信号（ＳＥＬ１６ＭＷ）７が
生成される。
すなわち、メモリカード識別情報（ＩＤ、またはＩＤ□
）が論理値ｔ Ｏｔの場合、当該メモリカードに対応す
るストレージアドレス（ＳＡ２４〜２２）で指定される
１つのアドレスに対してメモリカード選択信号（ＣＤＳ
ＥＬｏまたはＣＤ５ＥＬ□）が論理値′１′となる。ま
た、メモリカード識別情報が論理値″１′の場合、当該
メモリカードに対応するストレージアドレス（ＳＡ、、
−２２）で指定される４つのアドレスに対してメモリカ
ード選択信号が論理１１７ となる。
）が論理値ｔ Ｏｔの場合、当該メモリカードに対応す
るストレージアドレス（ＳＡ２４〜２２）で指定される
１つのアドレスに対してメモリカード選択信号（ＣＤＳ
ＥＬｏまたはＣＤ５ＥＬ□）が論理値′１′となる。ま
た、メモリカード識別情報が論理値″１′の場合、当該
メモリカードに対応するストレージアドレス（ＳＡ、、
−２２）で指定される４つのアドレスに対してメモリカ
ード選択信号が論理１１７ となる。
このメモリカード選択信号（ＣＤＳＥＬ、、ＣＤ Ｓ
Ｅ Ｌｌ）は２枚のメモリカードにそれぞれ供給され（
第８図）、排他的にメモリカードを選択する。
Ｅ Ｌｌ）は２枚のメモリカードにそれぞれ供給され（
第８図）、排他的にメモリカードを選択する。
一方、−セレクト信号（ＳＥＬ１６ＭＷ）７は。
メモリカード識別情報が論理値′１′のメモリカード２
−３をアドレス指定すると論理値′ｌ″となり、また、
メモリカード識別情報が論理値ｄ ＯＪのメモリカード
２−１または２−２をアドレス指定すると論理値１０１
となる。従って、このセレクト信号（ＳＥＬ１６ＭＷ）
７によって第３図のセレクタ５ＥＬ（４−１２）を制御
することにより、メモリカード２−１．２−２および２
−３に所望のストレージアドレスを供給することができ
る。
−３をアドレス指定すると論理値′ｌ″となり、また、
メモリカード識別情報が論理値ｄ ＯＪのメモリカード
２−１または２−２をアドレス指定すると論理値１０１
となる。従って、このセレクト信号（ＳＥＬ１６ＭＷ）
７によって第３図のセレクタ５ＥＬ（４−１２）を制御
することにより、メモリカード２−１．２−２および２
−３に所望のストレージアドレスを供給することができ
る。
第７図および第８図は、本発明によるメモリカード識別
情報（ＩＤＯ−ｘ）の生成方式を示す図である。
情報（ＩＤＯ−ｘ）の生成方式を示す図である。
第７図は、記憶装置に搭載するメモリカードに対応して
予めメモリカード識別情報をスキャン可能なレジスタ１
０−１と１Ｏ−２に設定することにより、第５図のメモ
リ素子選択回路９にメモリカード識別情報（ＩＤＯ−１
）を供給するようにしたものである。
予めメモリカード識別情報をスキャン可能なレジスタ１
０−１と１Ｏ−２に設定することにより、第５図のメモ
リ素子選択回路９にメモリカード識別情報（ＩＤＯ−１
）を供給するようにしたものである。
第８図は２枚のメモリカード２−３と２−１または２−
２から、アドレス制御部工にメモリカード識別情報を供
給する方式を示したものであり。
２から、アドレス制御部工にメモリカード識別情報を供
給する方式を示したものであり。
メモリカード２−３は情報線１３−１を接地し、またメ
モリカード２−１または２−２は情報線１３−２をオー
プンにしている。アドレス制御部１内ではこの２本の情
報線を抵抗１１−１と１１−２を介して＋５ｖ電源に接
続し、インバータ１２−１と１２−２を介して第５図の
メモリ素子選択回路９に（よりｏ−ｘ）信号を供給する
。
モリカード２−１または２−２は情報線１３−２をオー
プンにしている。アドレス制御部１内ではこの２本の情
報線を抵抗１１−１と１１−２を介して＋５ｖ電源に接
続し、インバータ１２−１と１２−２を介して第５図の
メモリ素子選択回路９に（よりｏ−ｘ）信号を供給する
。
第８図の方式によればメモリカード識別情報を予め設定
する必要がなくなり、メモリカードを記憶装置に搭載す
ることにより自動的に設定できる。
する必要がなくなり、メモリカードを記憶装置に搭載す
ることにより自動的に設定できる。
以上、説明したように１本発明によれば、アドレス幅が
同一であってもメモリ素子へのアドレス供給方式が異な
るメモリカードとアドレス幅の異なるメモリカードとを
任意に組合せて記憶装置に実装することが可能となる。
同一であってもメモリ素子へのアドレス供給方式が異な
るメモリカードとアドレス幅の異なるメモリカードとを
任意に組合せて記憶装置に実装することが可能となる。
第１図、第２図は、本発明の第一の実施例のアドレス供
給方式を示す図。 第３図、第４図は、本発明の第二の実施例のアドレス供
給方式を示す図、 第５図は、本発明のメモリ素子選択回路を示す図、 第６図は、第５図の動作を示す真理値表、第７図は、本
発明のメモリカード識別情報を生成する一実施例を示す
図、 第８図は、本発明のメモリカード識別情報を生成する他
の実施例を示す図である。 図中、１・・・アドレス制御部、２・・・メモリカード
。 ３・・・メモリ素子、４・・・セレクタ、５・・・バッ
ファゲート、７・・・セレクト信号、８・・・メモリカ
ード選択信号、９・・・メモリ素子選択回路、 １０・
・・レジスタ。
給方式を示す図。 第３図、第４図は、本発明の第二の実施例のアドレス供
給方式を示す図、 第５図は、本発明のメモリ素子選択回路を示す図、 第６図は、第５図の動作を示す真理値表、第７図は、本
発明のメモリカード識別情報を生成する一実施例を示す
図、 第８図は、本発明のメモリカード識別情報を生成する他
の実施例を示す図である。 図中、１・・・アドレス制御部、２・・・メモリカード
。 ３・・・メモリ素子、４・・・セレクタ、５・・・バッ
ファゲート、７・・・セレクト信号、８・・・メモリカ
ード選択信号、９・・・メモリ素子選択回路、 １０・
・・レジスタ。
Claims (1)
- 【特許請求の範囲】 １、アドレス幅が同じでアドレス供給方式が異なる第１
、第２のメモリ素子を使用した記憶装置のアドレス供給
方式において、 前記第１のメモリ素子はＮビットのマルチプレクスアド
レス入力を有し、前記第２のメモリ素子はＮ−Ｍビット
のマルチプレクスアドレス入力と、第１、第２のＭビッ
トのノンマルチプレクスアドレス入力とを有し、前記第
１のメモリ素子のＭビットのマルチプレクスアドレス入
力と前記第２のメモリ素子の第２のＭビットのノンマル
チプレクスアドレス入力に対して、同一のストレージア
ドレスを多重供給することを特徴とするアドレス供給方
式。 ２、請求項１記載のアドレス供給方式において、多重供
給される前記ストレージアドレスの一方はセレクタを介
して前記第１のメモリ素子に入力され、他方はセレクタ
を介することなく前記第２のメモリ素子に入力されるこ
とを特徴とするアドレス供給方式。 ３、請求項２記載のアドレス供給方式において、前記セ
レクタは制御信号によって複数の前記ストレージアドレ
スの内から選択的にアドレスを出力することを特徴とす
るアドレス供給方式。 ４、請求項３記載のアドレス供給方式において、前記セ
レクタの出力は多重化された行アドレスと列アドレスで
あることを特徴とするアドレス供給方式。 ５、請求項１記載のアドレス供給方式において、Ｎ＋Ｍ
ビットのマルチプレクスアドレス入力を有する第３のメ
モリ素子を設け、該第３のメモリ素子のＭ×２ビットの
マルチプレクスアドレス入力と前記第２のメモリ素子の
第１、第２のＭビットのノンマルチプレクスアドレス入
力とを共通のアドレス線に接続したことを特徴とするア
ドレス供給方式。 ６、請求項５記載のアドレス供給方式において、前記第
３のメモリ素子のＭビットのマルチプレクスアドレス入
力と前記第２のメモリ素子の第２のＭビットのノンマル
チプレクスアドレス入力とに選択的にアドレスを供給す
る第２のセレクタを設けたことを特徴とするアドレス供
給方式。 ７、請求項６記載のアドレス供給方式において、前記第
１、２、３のメモリ素子を識別する手段を設け、該手段
の出力によって、前記第２のセレクタの出力を切り替え
ることを特徴とするアドレス供給方式。 ８、請求項７記載のアドレス供給方式において、前記識
別手段は、メモリカード上に前記第１、２のメモリ素子
が搭載されているときは、第１レベルの電位を生成し、
前記第３のメモリ素子が搭載されているときには、第２
レベルの電位を生成することを特徴とするアドレス供給
方式。 ９、請求項７記載のアドレス供給方式において、前記識
別手段は、予めメモリ素子識別情報を設定したレジスタ
であることを特徴とするアドレス供給方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1224270A JP3024767B2 (ja) | 1989-08-29 | 1989-08-29 | アドレス供給システム |
| US07/571,238 US5420995A (en) | 1989-08-29 | 1990-08-23 | Controller for supplying multiplexed or non-multiplexed address signals to different types of dynamnic random access memories |
| DE4027205A DE4027205C2 (de) | 1989-08-29 | 1990-08-28 | Adreßsteuerung für ein dynamisches RAM und Adreßzuführsystem für eine Speichereinheit |
| US08/384,839 US5754886A (en) | 1989-08-29 | 1995-02-07 | Controller for supplying multiplexed or non-multiplexed address signals to different types of dynamic random access memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1224270A JP3024767B2 (ja) | 1989-08-29 | 1989-08-29 | アドレス供給システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0386994A true JPH0386994A (ja) | 1991-04-11 |
| JP3024767B2 JP3024767B2 (ja) | 2000-03-21 |
Family
ID=16811140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1224270A Expired - Lifetime JP3024767B2 (ja) | 1989-08-29 | 1989-08-29 | アドレス供給システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5420995A (ja) |
| JP (1) | JP3024767B2 (ja) |
| DE (1) | DE4027205C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033533A (ja) * | 2008-07-03 | 2010-02-12 | Buffalo Inc | メモリモジュール、および、メモリ用補助モジュール |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPH04336347A (ja) * | 1991-05-13 | 1992-11-24 | Ricoh Co Ltd | メモリ装置 |
| US5164916A (en) * | 1992-03-31 | 1992-11-17 | Digital Equipment Corporation | High-density double-sided multi-string memory module with resistor for insertion detection |
| US5278801A (en) * | 1992-08-31 | 1994-01-11 | Hewlett-Packard Company | Flexible addressing for drams |
| JPH06150023A (ja) * | 1992-11-06 | 1994-05-31 | Hitachi Ltd | マイクロコンピュータ及びマイクロコンピュータシステム |
| US5552991A (en) * | 1993-12-09 | 1996-09-03 | Pitney Bowes Inc. | Control system for an electronic pastage meter having a programmable application specific intergrated circuit |
| US5640361A (en) * | 1996-05-01 | 1997-06-17 | Hewlett-Packard Company | Memory architecture |
| US6260101B1 (en) | 1997-03-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Microcontroller having dedicated hardware for memory address space expansion supporting both static and dynamic memory devices |
| US6016537A (en) * | 1997-03-07 | 2000-01-18 | Advanced Micro Devices, Inc. | Method and apparatus for address multiplexing to support variable DRAM sizes |
| US6154825A (en) * | 1997-03-07 | 2000-11-28 | Intel Corporation | Method and apparatus for addressing a memory resource comprising memory devices having multiple configurations |
| US6327640B1 (en) | 1997-03-07 | 2001-12-04 | Advanced Micro Devices, Inc. | Overlapping peripheral chip select space with DRAM on a microcontroller with an integrated DRAM controller |
| US6477630B2 (en) | 1999-02-24 | 2002-11-05 | International Business Machines Corporation | Hierarchical row activation method for banking control in multi-bank DRAM |
| TWI369611B (en) * | 2008-08-14 | 2012-08-01 | Asustek Comp Inc | Main board and interface control method for memory slot thereof |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1134780B (it) * | 1980-12-18 | 1986-08-13 | Honeywell Inf Systems | Unita' di controllo microprogrammata con rete di salti multipli |
| US4633392A (en) * | 1982-04-05 | 1986-12-30 | Texas Instruments Incorporated | Self-configuring digital processor system with logical arbiter |
| IT1153611B (it) * | 1982-11-04 | 1987-01-14 | Honeywell Inf Systems | Procedimento di mappatura della memoria in sistema di elaborazione dati |
| US4660141A (en) * | 1983-12-06 | 1987-04-21 | Tri Sigma Corporation | Self configuring computer network with automatic bus exchange of module identification numbers and processor assigned module numbers |
| JPS6134793A (ja) * | 1984-07-27 | 1986-02-19 | Hitachi Ltd | ダイナミツクメモリ装置における診断及びエラ−訂正装置 |
| US4825404A (en) * | 1985-11-27 | 1989-04-25 | Tektronix, Inc. | Interface system which generates configuration control signal and duplex control signal for automatically determining the configuration of removable modules |
| JPS62190999U (ja) * | 1986-05-23 | 1987-12-04 | ||
| CA1330596C (en) * | 1986-11-19 | 1994-07-05 | Yoshiaki Nakanishi | Memory cartridge and data processing apparatus |
| JPS63186345A (ja) * | 1987-01-29 | 1988-08-01 | Toshiba Corp | アドレス多重化制御回路 |
| US4882727A (en) * | 1987-03-11 | 1989-11-21 | Aristacom International, Inc. | Adaptive digital network interface |
| US4980850A (en) * | 1987-05-14 | 1990-12-25 | Digital Equipment Corporation | Automatic sizing memory system with multiplexed configuration signals at memory modules |
| US5003506A (en) * | 1987-06-02 | 1991-03-26 | Anritsu Corporation | Memory capacity detection apparatus and electronic applied measuring device employing the same |
| US4951248A (en) * | 1988-03-04 | 1990-08-21 | Sun Microsystems, Inc. | Self configuring memory system |
| US5042003A (en) * | 1988-07-06 | 1991-08-20 | Zenith Data Systems Corporation | Memory usage system |
| US5097437A (en) * | 1988-07-17 | 1992-03-17 | Larson Ronald J | Controller with clocking device controlling first and second state machine controller which generate different control signals for different set of devices |
| US5027313A (en) * | 1988-08-25 | 1991-06-25 | Compaq Computer Corporation | Apparatus for determining maximum usable memory size |
| US5012408A (en) * | 1990-03-15 | 1991-04-30 | Digital Equipment Corporation | Memory array addressing system for computer systems with multiple memory arrays |
| US5115493B1 (en) * | 1990-06-21 | 1995-11-21 | Dh Technology Inc | Continuous laser printer for printing over page boundaries |
-
1989
- 1989-08-29 JP JP1224270A patent/JP3024767B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-23 US US07/571,238 patent/US5420995A/en not_active Expired - Fee Related
- 1990-08-28 DE DE4027205A patent/DE4027205C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033533A (ja) * | 2008-07-03 | 2010-02-12 | Buffalo Inc | メモリモジュール、および、メモリ用補助モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| US5420995A (en) | 1995-05-30 |
| DE4027205A1 (de) | 1991-03-14 |
| DE4027205C2 (de) | 1995-05-11 |
| JP3024767B2 (ja) | 2000-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0386994A (ja) | アドレス供給システム | |
| US5995016A (en) | Method and apparatus for N choose M device selection | |
| US6963949B2 (en) | Pipelined packet-oriented memory system having a unidirectional command and address bus and a bidirectional data bus | |
| EP0760512B1 (en) | Low pin count - wide memory devices and systems and methods using the same | |
| CA2050950C (en) | Memory controller for direct or interleave memory accessing | |
| US5815456A (en) | Multibank -- multiport memories and systems and methods using the same | |
| US20040019814A1 (en) | Architecture for controlling dissipated power in a system-on-chip and related system | |
| US3803554A (en) | Apparatus for addressing an electronic data storage | |
| JPS62298090A (ja) | 複数個の独立制御チャンネルを持ったダイナミックランダムアクセスメモリコントロ−ラを具備するデ−タ処理システム | |
| US4512014A (en) | Time slot multiplex system for the division multiplexing of digital communication signals | |
| US5668974A (en) | Memory with variable levels of interleaving and associated configurator circuit | |
| CA1213676A (en) | Memory access system adapted to accept a memory expansion module | |
| JPH0254383A (ja) | アレイプロセッサ | |
| US5150290A (en) | Processor array system incorporating n-bit scalar processor and m x m-bit processor array | |
| US4415991A (en) | Multiplexed MOS multiaccess memory system | |
| US5754886A (en) | Controller for supplying multiplexed or non-multiplexed address signals to different types of dynamic random access memories | |
| JPH07114794A (ja) | 半導体記憶装置 | |
| US5101343A (en) | Microprocessor with word memory for selectively processing data | |
| US6298068B1 (en) | Methods and apparatus for ISDN communications with dual mode access to interface apparatus on-board memory | |
| JPH024021B2 (ja) | ||
| JPH0240640Y2 (ja) | ||
| JPH03214250A (ja) | メモリ制御回路 | |
| JPH10105455A (ja) | 記憶装置 | |
| JP2552287B2 (ja) | システムバス方式 | |
| JPH022299A (ja) | 時間スイッチ回路 |