JPS62298090A - 複数個の独立制御チャンネルを持ったダイナミックランダムアクセスメモリコントロ−ラを具備するデ−タ処理システム - Google Patents

複数個の独立制御チャンネルを持ったダイナミックランダムアクセスメモリコントロ−ラを具備するデ−タ処理システム

Info

Publication number
JPS62298090A
JPS62298090A JP62113716A JP11371687A JPS62298090A JP S62298090 A JPS62298090 A JP S62298090A JP 62113716 A JP62113716 A JP 62113716A JP 11371687 A JP11371687 A JP 11371687A JP S62298090 A JPS62298090 A JP S62298090A
Authority
JP
Japan
Prior art keywords
signal
random access
dynamic random
memory controller
access memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62113716A
Other languages
English (en)
Inventor
ズウィー　アミタル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Monolithic Memories Inc
Original Assignee
Monolithic Memories Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Monolithic Memories Inc filed Critical Monolithic Memories Inc
Publication of JPS62298090A publication Critical patent/JPS62298090A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/1056—Updating check bits on partial write, i.e. read/modify/write

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理システムにおいて有用なダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）コントローラの
動作方法及び装置に関するものであって、更に詳細には
、アドレスストローブ信号を処理する為の複数個の独立
する制御チャンネルを使用するＤＲＡＭコントローラに
関するものである。
現在公知のデータ処理システムは、通常、列及び行の形
態で配列された格納要素を持ったダイナミックメモリア
レイを有している。動作中、メモリアレイ乃至はバンク
の選択した格納要素へのアクセスは、コンピュータイン
ターフェースから受け取られる行アドレス及び列アドレ
ス信号によって行われ、それらはＤＲＡＭコントローラ
へ処理の為に印加される。インタフェースによって供給
される行アドレスストローブ（ＲＡＳ）及び列アドレス
ストローブ（ＣＡＳ）信号は、タイミング発生器又はメ
モリアレイへの信号の出力のタイミングを制御するクロ
ックを駆動すべく機能する。
ＤＲＡＭをデータ処理システムにおいて使用する場合、
ＤＲＡＭ及び中央処理装置？１（ＣＰＵ）へのインター
フェースを制御する為のアドレス／制御経路中に特別の
回路が必要とされる。この回路は、リフレッシュアドレ
スを発生し、行１列及びリフレッシュアドレスをマルチ
プレクス動作させ。
且つダイナミックＲＡ　Ｍへの制御信号を１くライブす
る。更に、それは、ダイナミックＲＡＭ内のデータを維
持するのに必要な速度でリフレッシュサイクルを開始し
且つリフレッシュサイクルとアクセスサイクルの間の調
整を行う。更に、該回路によって発生されるアドレス及
び制御信号のシーケンスは、ＤＲＡＭのタイミング条件
及びプロトコルを満足することが必要である。
第１図に示した如き従来のＲＡＭコントローラの成るタ
イプにおいては、各ＣＡＳ出力信号は行アドレスストロ
ーブ（ＲＡＳ）出力信号と対をなしており、従って各ア
クセスサイクルにおいて。
１つのＲＡＳ出力信号と対応するＣＡＳ出力信号が活性
化される。従って、各ＣＡＳ出力は異なってメモリバン
クへ接続さ九、且つ各メモリは単一の不分割ユニットと
して接続される。この様なコントローラは、単一幅のデ
ータワード、即ち１つ又はそれ以上のデータバイトのデ
ータワード、にのみ直接的にアクセスすることが可能で
ああるが、１６ビツト又は３２ビツトのデータワードに
おける８ビツトの個々のバイトに直接的にアクセスする
ことは不可能である。マルチプルバイトデータにおける
個々のバイトのアクセスは、バイト書込動作、即ち１バ
イトのデータをメモリワードの複数バイトの１つの中に
書き込む動作を行う命令を持っている全てのマイクロコ
ンピュータシステムにおいては必要なことである。メモ
リワードの残りのバイト内に不必要なデータが書き込ま
れることを回避する為に、書き込まれるバイトのみがア
クセスされその他のバイトはアクセスされないことが望
ましい。現在入手可能な１６ビツト及び３２ビツトマイ
クロプロセサはバイト書込命令を持っており、従ってマ
イクロプロセサシステムはバイト書込能力及び個別的バ
イトアクセスを必要としている。
その他の入手可能な従来のＤＲＡＭコントローラは、第
２図に示した如く、複数個のメモリバンクへ接続される
単一列アドレスストローブ（ＣＡＳ）出力信号を発生す
る。従って、１つの不分割ワードのみが各メモリバンク
に対して直接的にアクセスすることが可能である。デー
タワードの一部にアクセスすることが必要である場合、
ＣＡＳ出力をコントローラから分割させ且つデータワー
ドの別々のバイトに関して別々のＣＡＳ信号を形成する
為に、外部的論理回路が必要である。更に、外部ドライ
バ回路がＣＡＳラインを駆動する為に必要である。外部
論理及び外部ドライバ回路は、システムのチップカウン
トへ付加され、且つ４０ナノ秒以上のオーダでＣＡＳ信
号の伝播遅延を長期化させ、そのことはシステム性能を
劣化させる傾向となる。
エラー検知及び補正が行われるシステムにおいて、デー
タメモリ及びチェックピットに対して通常別々の制御が
必要とされる。従って、データの独立的制御及びチェッ
クピットの別々の独立的制御を与える為に１つを越える
ＣＡＳ又は１つを越える書込イネーブル（ＷＥ）信号が
必要である。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、高格納容ｉＤＲＡＭ
を直接的にアドレスすることの可能な複数個の独立的Ｃ
ＡＳ出力を持ったダイナミックコントローラを提供する
ことを目的とする。
本発明の別の目的とするところは、比較的短い伝播遅延
及び簡単化した論理を持った高性能データ処理システム
を提供することである。本発明の更に別の目的とすると
ころは、アドレス及び制御を行う為に論理回路及び駆動
回路を同一のチップ上に組み込んだＤＲＡＭコントロー
ラを具備するデータ処理システムを提供することである
。本発明の更に別の目的とするところは、マルチプルバ
イトデータワードの個々のバイトへのアクセスを可能と
させるランダムアクセスメモリコントローラを有するデ
ータ処理システムを提供することである。
本発明に拠れば、データ処理システムにおいて使用され
るＤＲＡＭコントローラの動作方法及び装置が、単一の
半導体チップ上の独立する複数個のＣＡＳ出力信号を夫
々直接的に駆動するマルチプル入力ＣＡＳ信号を組み込
んでいる。マルチプル独立信号チャンネルは、それを介
してＣＡＳ入力及びＣＡＳ出力信号が指向されるもので
あるが、書込イネーブル又はエラー補正データビット及
びチェックピット等の異なった選択した（ご号を駆動す
る為に使用される。ＣＡＳ信号は又個々のバイト、バイ
トの任意の組合せ、及びデータワードの一部にアクセス
して、何等の外部論値無しで同一のワード処理サイクル
の間にメモリバンクのセクションを区別することが可能
である。本コントローラの複数個のＣＡＳ出力は、外部
論理及び信号駆動回路の必要性を取り除いており、シス
テム論理を簡単化させ且つ伝播遅延を著しく減少させて
いる。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
本発明を組み込んだ新規の方法及び装置を第３図に概略
示してあり、それはＤＲＡＭコントローラ１０を有して
おり、該コントローラ１０はメモリバンク１２Ａ、、、
、１２Ｄの夫々へ複数個の行アドレス信号ＲＡＳＯ，，
，，，ＲＡＳ３を供給する。該コントローラは又複数個
の列アドレス信号をメモリバンク１２Ａ−１２Ｄの各１
つへ供給し、この実施例においては２つのＣＡＳ出力信
号ＣＡＳＯ及びＣＡＳＩである。これらの２つのＣＡＳ
出力信号はメモリバンクの異なった８ビツトセクシヨン
又はバイトへ選択的に接続させることが可能である。こ
の様に、各バイトは個別的にアクセスすることが可能で
ある。
従来技術のデータ処理システムを第４図に示してあり、
その場合単一のＣＡＳ出力信号はコントローラ１４によ
って発生される。複数個のＣＡＳ出力信号は、コントロ
ーラ出力回路に接続されている論理回路１６及びドライ
バ回路１８によって発生され、且つこの構成においては
４個のメモリアレイを構成するＤＲＡＭ２ＯＡ−Ｄへア
クセスすべく指示が与えられる。コントローラ１４は、
中央処理装置（ＣＰＵ）２４によって制御されるプログ
ラマブルアドレス論理回路２２からのＲＡＳ入力信号を
受け取る。ＣＰＵはインターフェースを介してアドレス
信号をコントローラへ供給し、該コントローラは複数個
のＲＡＳ出力ＲＡＳＯ−ＲＡＳ３へ供給する。各ＲＡＳ
出力は夫々のＲＡＭ２０へ割り当てられている。ＣＰＵ
は又、どのバイトをＣＡＳＯ及びＣＡＳＩ信号によって
アクセスされるかを決定する為に、上部データストロー
ブ（ＵＤＳ）信号及び下部データストローブ（ＬＤＳ）
信号を論理回路１６へ印加する。明らかなことであるが
、メモリへの２つのＣＡＳｆｆｉカラインを供給する為
に単一のＣＡＳ出力を分割する為に必要とされる論理回
路１６及びドライバ回路１８を使用することは、ＣＡＳ
伝播遅延を増加させ、且つ複数個の半導体チップを必要
とする回路を付加することとなる。
第５図に示した如く、本発明に基づいて構成されるデー
タ処理システムは、ＣＰＵ２４、メモリアレイ２０Ａ−
２４Ｄ、及び該ＣＰＵとメモリアレイとの間に接続され
ているＤＲＡＭコントローラ装置を有している。第４図
の従来の単−ＣＡＳコントローラと共に使用される論理
回路及びドライバ回路は、ＣＡＳ入力信号の等価マルチ
プルに応答してマルチプル独立ＣＡＳ出力信号を発生す
る為にＤＲＡＭコントローラ２６をイネーブルすること
によって取り除かれる。ＣＡＳ入力信号ＣＡＳＯ及びＣ
ＡＳＩはＣＰＵ２４からの上部データストローブ（ＵＤ
Ｓ）及び下部データストローブ（ＬＤＳ）信号をコント
ローラ２６へ印加して発生され、ＣＡＳ出力信号ＣＡＳ
Ｏ及びＣＡＳ　１を有資格化させる。ＵＤＳ及びＬＤＳ
は、１６ビツトシステムにおけるどのバイトをアクセス
すべきかを決定する為の２つの制御信号に対する標準的
な記法である。該ＣＡＳ入力信号は、メモリアレイの列
がアドレス出力でイネーブルされると、ＣＡＳ出力を直
接的に制御する。
第６図のコントローラ装置を組み込んだ本発明のデータ
処理システムの実施例においては、３つの動作モード、
即ちリフレッシュ、自動アクセス、及び外部的に制御さ
れたアクセスが与えられる。
コントローラ２６はリフレッシュタイミングを与え且つ
、リフレッシュモードの期間中、リフレッシュアドレス
を発生する。コントローラは、又。
リフレッシュモードとアクセスモードとの間の調整を行
い、且つ行、列、及びリフレッシュアドレスをマルチプ
レクサ化させ、制御信号を発生する。
これらの機能を実行する為に、コントローラ２６は自動
アクセスタイミング発生器２を有しており、マルチプレ
クサ３０へ又ＣＡＳ信号ドライバ３２へ特定したタイミ
ング信号を供給する。タイミング発生器２８は、コンピ
ュータインターフェースから、システムの動作モードを
決定する信号を受け取る。タイミング発生器２８への入
力信号は自動（ＡＵＴＯ）アクセス、リフレッシュ（Ｒ
ＦＳＨ）信号、及び行／列セレクト入力（Ｒ／Ｃ）信号
である。該コントローラの動作において、ＣＰＵインタ
ーフェースは、行アドレス入力ラッチ４４へ供給される
行アドレス入力ＲＯ−Ｒ９及び列アドレス入力ラッチ４
５へ印加される列アドレス入力Ｃｏ−Ｃ９を供給する。
ラッチ４４及び４６は、アドレスラッチストローブ（Ａ
ＤＳ）によってストローブされて、アドレス入力信号を
パラレルでバスを介してマルチプレクサ３０ヘパスさせ
る。
リフレッシュモードが選択されると、リフレッシュカウ
ンタ３４はＣＰＵインターフェースからリフレッシュ信
号ＲＦＳＨを受け取る。リフレッシュカウンタは９ビツ
トカウンタであり、それはパワアップにおいてゼロへリ
セットされ且つ与えられたカウントにおいてゼロヘロー
ルオーバする。
ＲＦＳＨ信号は又タイミング発生器２８、ＣＡＳドライ
バ回路３２、ＲＡＳドライバ回路３８、及びマルチプレ
クサ３ｏへ印加される。ＲＦＳＨ信号が低であると、本
システム（方式）はリフレッシュモードにあり、且つリ
フレッシュカウンタ３４アドレスがイネーブルされて、
全てのリフレッシュカウンタの内容のマルチプレクサ３
ｏによるマルチプレクサ動作の後に、ＱＯ−Ｑ９アドレ
ス出力を供給する。リフレッシュモートにおいて、全て
の４つのＲＡＳ出力ＲＡＳＯ−ＲＡＳ３はイネーブルさ
れてＲＡＳ入力（ＲＡ　Ｓ　Ｉ　Ｎ）信号に追従し、従
ってリフレッシュカウンタによって示される行アドレス
はＲＡＳ入力が低の場合に全てのメモリバンクにおいて
リフレッシュされる。リフレッシュカウンタはＲＡＳ入
力信号の低から高への遷移においてリフレッシュアドレ
スをインクリメントさせる。ＣＡＳ入力及びリフレッシ
ュカウンタ入力信号は、このモードにおいてディスエー
ブルされ、且つＣＡＳ出力は高ヘプルされる。
ＡＵＴＯ入力が低であり且つＲＦＳＨ入力が高である場
合に、自動アクセスモードが選択される。
このモードにおいて、行／列セレクト入力（Ｒ／Ｃ）が
ディスエーブルされ、且つＲＡＳＩＮ入力信号がＲＡＳ
ドライバ３８へ供給されてダイナミックＲＡＭをアクセ
スする為の制御信号のシーケンスを表示する。ＣＡＳＯ
及びＣＡＳＩ入力はＣＡＳドライバ３２へ印加されて、
夫々のＣＡＳＯ及びＣＡＳＩ出力をイネーブルさせる。
ＣＡＳ入力が低であると、夫々のＣＡＳ出力はイネーブ
ルされて低へ駆動され、且つメモリバンクの選択したバ
イトへアクセスすべく動作する。ＣＡＳ出力は、夫々の
ＣＡＳ入力信号が高となる場合に高となり、且つアドレ
スは、両方のＣＡＳ入力信号ＣＡＳ　ＩＮｏ及びＣＡＳ
ＩＮＩが高となる時にのみ行アドレスへスイッチバック
する。この様に、メモリに対して単一アクセスを実施す
る場合には外部的に駆動されるＣＡＳ入力信号がＣＡＳ
出力信号を制御することが必要ではない、ＡＵＴＯアク
セスモードは、オンチップ遅延を与え、それはＲＡＳ出
力信号、ＣＡＳ出力信号、及びアクセスマルチプレクス
動作の間のタイミング送れを自動的に制御する。
外部的に制御されるアクセスモードにおいて、全ての制
御信号出力は対応する制御入力信号によって直接的に制
御される。ＡＵＴＯ及びＲＦ　Ｓ　Ｈ入力信号が高であ
ると、Ｒ／Ｃ入力信号が直接的にマルチプレクサ３ｏを
制御する。バンクセレクト入力ＢＯ及びＢ１によって選
択されるＲＡＳ出力はＲＡＳ入力に追従し、且つＣＡＳ
Ｏ及びＣＡＳ１出力の両方は夫々のＣＡＳ　ＩＮｏ及び
ＣＡＳＩＮＩ入力に追従する。ＢＯ及びＢ１バンクセレ
クト入力はバンクラッチ３６へ印加され、該ランチはア
ドレスラッチストローブ入力信号（ＡＤＳ）によってス
トローブされる。バンクラッチ３６からの出力はドライ
バ３８へ指向され、該ドライバ３８はドライバ４０ａ−
４０ｄを介してＲＡＳ出力アドレス信号を供給して、２
つの個別的にアクセスされるバイトの１つのバンク又は
一対のメモリバンクを選択する。ＣＡＳドライバ３２か
らの２つのＣＡＳＯ及びＣＡＳＩ出力は、ドライバ／１
２　ａ　−４２ｃを介して指向されて、該アクセスされ
るべき対の１つのメモリバンク又はＲＡＳ出力によって
選択される２つのバイトの１つのバイトの選択をイネー
ブルさせる。コンピュータインターフェースからの書込
イネーブル入力（ＷＥ　Ｉ　Ｎ）から派生される書込イ
ネーブル（ＷＥ）出力信号は選択したメモリバンクをイ
ネーブルさせて、読取、書込、又は読取−修正−書込サ
イクルを実施する。ＷＥ倍信号、これらのメモリアクセ
スサイクルのどの１つをメモリが実施するかを決定する
。
ＷＥ比出力高であり且つＣＡＳ出力が低であると、読取
サイクルが発生する。ＣＡＳが低となる前にＷＥ比出力
低となると、書込サイクルが開始され且つＣＡＳが低と
なるとデータが選択したメモリバンク内へ書き込まれる
。読取−修正−書込サイクルにおいて、ＣＡＳ出力が低
となることに続いて成る時間の後にＷＥが低となると、
最初に読取機能が発生し、メモリからの出力データが有
効となり１次いでＷＥ倍信号低となると、データがメモ
リ内の同一のアドレス内へ書き込まれる。外部的に制御
されるアクセスモードは、本システムが、ＲＡＳ出力、
ＣＡＳ出力、及び行／列マルチプレクス動作の直接的な
制御を持つことを可能とする。
第７図は、本発明の新規なダイナミックコントローラを
使用するエラー補正を組み込んだデータ処理システムを
示しており、この場合には、２２ビツトワードの４つの
メモリバンクがアドレスされ、各ワードは１６個のデー
タビットＤＯ−ＤＩ５と６個のチェックビットＣＢＯ−
ＣＢＳを有している。行アドレス出力信号ＲＡＳＯ−Ｒ
ＡＳ３及び独立的列アドレス信号ＣＡＳＯ及びＣＡＳ　
１はコントローラ装置によって発生され且つメモリバン
クの選択した部分へ印加される。行アドレス入力ラッチ
４４及び列アドレス入力ラッチ４６から選択されるマル
チプレクス動作されたアドレス出力ＱＯ−Ｑ８は、書込
イネーブルＷＥ信号と共に、マルチプレクサ３０からメ
モリアレイされる。
本発明のダイナミックＲＡＭコントローラは、Ｄ　ＲＡ
　Ｍの８個のバンクをドライブすることが可能である。
ＲＡＳ制御信号は一対のバンクを選択する為に使用され
、且つ２つのＣＡＳ出力は該対の１つのバンクの選択を
イネーブルする。アドレスライン及びＷＥ倍信号全ての
８つのメモリバンクへ接続されている。例えば、１６ビ
ツト幅のメモリアレイにおいて、ＲＡＳ信号はバンクを
選択し、一方ＣＡＳ信号はバイトを選択する。
本コントローラの種々の動作のタイミングは、クロック
又はタイミング発生器２８によって画定され、該発生器
２８はコンピュータインターフェースから行／列セレク
ト入力（Ｒ／Ｃ）　、自動アクセス信号（ＡＵＴＯ）　
、及びＣＡＳドライバ３２からの２つの内部ＣＡＳ信号
を受け取る。該タイミング発生器は、マルチプレクサ３
０への内部的に発生された行／列セレクトタイミング信
号。
及びＣＡＳドライバ３２への内部的に発生されたＣＡＳ
入カタカタイミング信号給する。
本発明のダイナミックＲＡＭコントローラを組み込んだ
データ処理システムは、従来のシステムにおいては必要
とされていた複雑な論理及びドライバ回路を必要とする
こと無しに単一の半導体チップを使用する簡単化された
バイトのアドレス論理を可能としている。本発明の新規
なシステムは、例えば２０ナノ秒程度の最小の伝播遅延
で１６Ｋ、６４に、２５６にバイトのＤＲＡＭをサポー
トすることが可能であり、且つＤＲＡＭに格納されてい
る２　Ｘ　１０’ワードに直接的にアクセスすることが
可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図及び第２図は従来の典型的なり　ＲＡ　Ｍコント
ローラ装置の信号出力の流れを表した各概略ブロック図
、第３図は本発明のＤＲＡＭコントローラ装置の信号出
力の流れを表した概略ブロック図、第４図は単−ＣＡＳ
コントローラを使用する従来のデータ処理システムを示
したブロック図、第５図は第４図の新規なコントローラ
を組み込んだデータ処理システムを示したブロック図、
第６図は本発明に基づいて構成されたＤＲＡＭコントロ
ーラの好適実施例を示した機能的ブロック図、第７図は
本発明に基づいてエラー補正用に使用する場合の如く各
ワードが１６個のデータ及び６個の補正ビットから構成
されている２２ビツトワードの４つのメモリバンクのア
ドレス動作を示した例示的説明図、である。 （符号の説明） １０　：　ＤＲＡＭコントローラ １２：メモリバンク １４：コントローラ １６：論理回路 １８：ドライバ回路 ２０　：　ＤＲＡＭ ２４　：　ＣＰＵ ２６：ＤＲＡＭコントローラ 特許出願人　　　　モノリシック　メモリーズ。 インコーポレイテッド

Claims (1)

  1. 【特許請求の範囲】 １、メモリバンクへアドレス信号及び制御信号を供給す
    るダイナミックランダムアクセスメモリコントローラに
    おいて、行アドレス信号と列アドレス信号と行アドレス
    ストローブ信号と列アドレスストローブ信号とを包含す
    るアドレス信号及び制御信号を供給する手段、前記行ア
    ドレスストローブ入力信号を受け取り且つ複数個の行ア
    ドレスストローブ出力信号を発生する行アドレスストロ
    ーブドライバ手段、複数個の列アドレスストローブ入力
    信号を受け取り且つ別々のチャンネルにおいて独立的に
    処理される同複数個の列アドレスストローブ出力信号を
    発生する列アドレスストローブドライバ手段、前記行ア
    ドレス信号と列アドレス信号のマルチプレクス化した出
    力を供給する為に行アドレス信号と列アドレス信号を選
    択するマルチプレクサ、を有することを特徴とするダイ
    ナミックランダアクセスメモリコントローラ。 ２、特許請求の範囲第１項において、前記行アドレスス
    トローブ出力信号の１つをイネーブルさせる為に前記ア
    ドレスラッチストローブ信号によってストアされる一対
    のバンクセレクト入力を供給する為に前記行アドレスド
    ライバ手段の入力回路へ接続されるバンクラッチを有す
    ることを特徴とするダイナミックランダムアクセスメモ
    リコントローラ。 ３、特許請求の範囲第１項において、前記マルチプレク
    サと、前記列アドレスストローブドライバ手段と、前記
    行アドレスストローブドライバ手段とのタイミングを制
    御するタイミング発生器を有することを特徴とするダイ
    ナミックランダムアクセスメモリコントローラ。 ４、特許請求の範囲第１項において、リフレッシュアド
    レス信号をインクリメントさせる為に前記マルチプレク
    サの入力へ接続したリフレッシュカウンタを有すること
    を特徴とするダイナミックランダムアクセスメモリコン
    トローラ。 ５、特許請求の範囲第１項において、前記コントローラ
    をリフレッシュモードか、自動アクセスモードか、又は
    外部的に制御されるアクセスモードで動作させる手段を
    有することを特徴とするダイナミックランダムアクセス
    メモリコントローラ。 ６、特許請求の範囲第１項において、前記ドライバ手段
    、ラッチ手段、及びマルチプレクサが全て単一の半導体
    チップ上に形成されていることを特徴とするダイナミッ
    クランダムアクセスメモリコントローラ。 ７、特許請求の範囲第１項において、前記行アドレス出
    力信号と、列アドレス出力信号と、行アドレスストロー
    ブ出力信号と列アドレスストローブ出力信号に対する出
    力イネーブル信号手段を有することを特徴とするダイナ
    ミックランダムアクセスメモリコントローラ。 ８、特許請求の範囲第１項において、前記メモリバンク
    の選択した部分においてデータを書き込むことをイネー
    ブルさせる為の書込イネーブル信号手段を有することを
    特徴とするダイナミックランダムアクセスメモリコント
    ローラ。 ９、特許請求の範囲第１項において、アドレスラッチス
    トローブ信号に応答して前記行アドレス信号及び列アド
    レス信号をパスさせるラッチ手段を有することを特徴と
    するダイナミックランダムアクセスメモリコントローラ
    。 １０、各々のメモリが行と列のアレイ状に配設されてい
    る格納要素を持っている複数個のランダクアクセスメモ
    リ、アドレス信号及び制御信号を供給する為のコンピュ
    ータインターフェース、前記インターフェース及び前記
    メモリへ接続されているダイナミックランダクアクセス
    メモリコントローラであって列アドレスストローブ入力
    信号に応答して前記メモリへ夫々印加する為の同複数個
    の独立した列アドレスストローブ出力信号を発生する為
    に前記インタフェースに接続されている列アドレススト
    ローブドライバと前記複数個の列アドレスストローブ出
    力信号を独立的に前記メモリの選択した部分へ接続させ
    る手段とを具備するダイナミックランダムアクセスメモ
    リコントローラ、を有することを特徴とするデータ処理
    システム。
JP62113716A 1986-05-12 1987-05-12 複数個の独立制御チャンネルを持ったダイナミックランダムアクセスメモリコントロ−ラを具備するデ−タ処理システム Pending JPS62298090A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US862081 1986-05-12
US06/862,081 US4797850A (en) 1986-05-12 1986-05-12 Dynamic random access memory controller with multiple independent control channels

Publications (1)

Publication Number Publication Date
JPS62298090A true JPS62298090A (ja) 1987-12-25

Family

ID=25337597

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62113716A Pending JPS62298090A (ja) 1986-05-12 1987-05-12 複数個の独立制御チャンネルを持ったダイナミックランダムアクセスメモリコントロ−ラを具備するデ−タ処理システム

Country Status (3)

Country Link
US (1) US4797850A (ja)
EP (1) EP0245882A3 (ja)
JP (1) JPS62298090A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0449593A (ja) * 1990-06-18 1992-02-18 Hitachi Ltd ダイナミックｒａｍ制御回路

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6336180B1 (en) 1997-04-30 2002-01-01 Canon Kabushiki Kaisha Method, apparatus and system for managing virtual memory with virtual-physical mapping
JPH01124195A (ja) * 1987-11-09 1989-05-17 Sharp Corp セルフリフレッシュ方式
GB2215498A (en) * 1988-02-01 1989-09-20 Tsb International Inc Expandable reconfigurable memory circuit
US5335336A (en) * 1988-03-28 1994-08-02 Hitachi, Ltd. Memory device having refresh mode returning previous page address for resumed page mode
US5724540A (en) * 1988-03-28 1998-03-03 Hitachi, Ltd. Memory system having a column address counter and a page address counter
US5301278A (en) * 1988-04-29 1994-04-05 International Business Machines Corporation Flexible dynamic memory controller
JPH0212541A (ja) * 1988-04-29 1990-01-17 Internatl Business Mach Corp <Ibm> コンピユーテイング・システム及びその動作方法
US5134699A (en) * 1988-06-24 1992-07-28 Advanced Micro Devices, Inc. Programmable burst data transfer apparatus and technique
JP3022912B2 (ja) * 1988-08-25 2000-03-21 インダストリアル・テクノロジー・リサーチ・インスティチュート 記録再生方法及びその装置
US5159676A (en) * 1988-12-05 1992-10-27 Micron Technology, Inc. Semi-smart DRAM controller IC to provide a pseudo-cache mode of operation using standard page mode draws
JP3081614B2 (ja) * 1989-03-08 2000-08-28 富士通株式会社 部分書込み制御装置
CA2011518C (en) * 1989-04-25 1993-04-20 Ronald N. Fortino Distributed cache dram chip and control method
US4967397A (en) * 1989-05-15 1990-10-30 Unisys Corporation Dynamic RAM controller
US5440749A (en) * 1989-08-03 1995-08-08 Nanotronics Corporation High performance, low cost microprocessor architecture
US5089993B1 (en) * 1989-09-29 1998-12-01 Texas Instruments Inc Memory module arranged for data and parity bits
US5005157A (en) * 1989-11-13 1991-04-02 Chips & Technologies, Inc. Apparatus for selectively providing RAS signals or RAS timing and coded RAS address signals
KR0181471B1 (ko) * 1990-07-27 1999-05-15 윌리암 피.브레이든 컴퓨터 데이타 경로배정 시스템
US5257233A (en) * 1990-10-31 1993-10-26 Micron Technology, Inc. Low power memory module using restricted RAM activation
US5636367A (en) * 1991-02-27 1997-06-03 Vlsi Technology, Inc. N+0.5 wait state programmable DRAM controller
JPH05225046A (ja) * 1991-11-12 1993-09-03 Internatl Business Mach Corp <Ibm> 構成可能メモリサブシステム
US5621738A (en) * 1991-12-10 1997-04-15 Eastman Kodak Company Method for programming flash EEPROM devices
US5241222A (en) * 1991-12-20 1993-08-31 Eastman Kodak Company Dram interface adapter circuit
DE69316955T2 (de) 1992-09-18 1998-07-30 Hitachi Ltd Rechenanlage mit synchronem, dynamischem Speicher
DE69323715T2 (de) * 1993-01-21 1999-10-21 Advanced Micro Devices, Inc. Elektronisches Speichersystem und -verfahren
US5375084A (en) * 1993-11-08 1994-12-20 International Business Machines Corporation Selectable interface between memory controller and memory simms
US5530836A (en) * 1994-08-12 1996-06-25 International Business Machines Corporation Method and apparatus for multiple memory bank selection
US5577004A (en) * 1995-12-01 1996-11-19 Emc Corporation Memory system and method
AUPO648397A0 (en) 1997-04-30 1997-05-22 Canon Information Systems Research Australia Pty Ltd Improvements in multiprocessor architecture operation
US6311258B1 (en) 1997-04-03 2001-10-30 Canon Kabushiki Kaisha Data buffer apparatus and method for storing graphical data using data encoders and decoders
US6289138B1 (en) 1997-04-30 2001-09-11 Canon Kabushiki Kaisha General image processor
US6259456B1 (en) 1997-04-30 2001-07-10 Canon Kabushiki Kaisha Data normalization techniques
AUPO647997A0 (en) * 1997-04-30 1997-05-22 Canon Information Systems Research Australia Pty Ltd Memory controller architecture
US6707463B1 (en) 1997-04-30 2004-03-16 Canon Kabushiki Kaisha Data normalization technique
US6272257B1 (en) 1997-04-30 2001-08-07 Canon Kabushiki Kaisha Decoder of variable length codes
US6055609A (en) * 1997-06-19 2000-04-25 Chips & Technologies, Inc. Apparatus and method for improving bus usage in a system having a shared memory
US6067255A (en) * 1997-07-03 2000-05-23 Samsung Electronics Co., Ltd. Merged memory and logic (MML) integrated circuits including independent memory bank signals and methods
US6058451A (en) * 1997-12-22 2000-05-02 Emc Corporation Method and apparatus for refreshing a non-clocked memory
US6560680B2 (en) 1998-01-21 2003-05-06 Micron Technology, Inc. System controller with Integrated low latency memory using non-cacheable memory physically distinct from main memory
US6397299B1 (en) 1998-01-21 2002-05-28 Micron Technology, Inc. Reduced latency memory configuration method using non-cacheable memory physically distinct from main memory
US6504550B1 (en) 1998-05-21 2003-01-07 Mitsubishi Electric & Electronics Usa, Inc. System for graphics processing employing semiconductor device
US6661421B1 (en) 1998-05-21 2003-12-09 Mitsubishi Electric & Electronics Usa, Inc. Methods for operation of semiconductor memory
US6559851B1 (en) 1998-05-21 2003-05-06 Mitsubishi Electric & Electronics Usa, Inc. Methods for semiconductor systems for graphics processing
US6535218B1 (en) 1998-05-21 2003-03-18 Mitsubishi Electric & Electronics Usa, Inc. Frame buffer memory for graphic processing
US6330645B1 (en) 1998-12-21 2001-12-11 Cisco Technology, Inc. Multi-stream coherent memory controller apparatus and method
US7257129B2 (en) * 2000-11-22 2007-08-14 Silicon Image Memory architecture with multiple serial communications ports
US6826067B2 (en) * 2002-09-02 2004-11-30 Nanya Technology Corporation Double capacity stacked memory and fabrication method thereof
US8607328B1 (en) 2005-03-04 2013-12-10 David Hodges Methods and systems for automated system support
US8253751B2 (en) * 2005-06-30 2012-08-28 Intel Corporation Memory controller interface for micro-tiled memory access
US8878860B2 (en) * 2006-12-28 2014-11-04 Intel Corporation Accessing memory using multi-tiling
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8908450B1 (en) 2014-07-21 2014-12-09 I'M Intelligent Memory Limited Double capacity computer memory device
US10090057B2 (en) 2017-02-23 2018-10-02 Sandisk Technologies Llc Dynamic strobe timing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4542454A (en) * 1983-03-30 1985-09-17 Advanced Micro Devices, Inc. Apparatus for controlling access to a memory
US4649511A (en) * 1983-07-25 1987-03-10 General Electric Company Dynamic memory controller for single-chip microprocessor
US4663735A (en) * 1983-12-30 1987-05-05 Texas Instruments Incorporated Random/serial access mode selection circuit for a video memory system
US4639890A (en) * 1983-12-30 1987-01-27 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing selectable cascaded serial shift registers
US4665495A (en) * 1984-07-23 1987-05-12 Texas Instruments Incorporated Single chip dram controller and CRT controller
US4654804A (en) * 1984-07-23 1987-03-31 Texas Instruments Incorporated Video system with XY addressing capabilities

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0449593A (ja) * 1990-06-18 1992-02-18 Hitachi Ltd ダイナミックｒａｍ制御回路

Also Published As

Publication number Publication date
EP0245882A3 (en) 1990-07-18
US4797850A (en) 1989-01-10
EP0245882A2 (en) 1987-11-19

Similar Documents

Publication Publication Date Title
JPS62298090A (ja) 複数個の独立制御チャンネルを持ったダイナミックランダムアクセスメモリコントロ−ラを具備するデ−タ処理システム
US5615358A (en) Time skewing arrangement for operating memory in synchronism with a data processor
EP0549139B1 (en) Programmable memory timing
US5907512A (en) Mask write enablement for memory devices which permits selective masked enablement of plural segments
US5519664A (en) Dynamic random access memory persistent page implemented as processor register sets
JP2851503B2 (ja) 集積回路記憶装置
KR940008882B1 (ko) 집적 회로의 랜덤 액세스 메모리
EP0553547B1 (en) Strobe signals in semiconductor memory devices
AU640813B2 (en) A data processing system including a memory controller for direct or interleave memory accessing
US5421000A (en) Memory subsystem having a static row memory and a dynamic RAM
US5226139A (en) Semiconductor memory device with a built-in cache memory and operating method thereof
EP0174845B1 (en) Semiconductor memory device
KR970705810A (ko) 개선된 메모리 구조, 장치, 시스템 및 이를 사용하는 방법(an improved memory architecture and devices, systems and methods utilizing the same)
EP0436077A2 (en) Multiplexed serial register architecture for VRAM
US4967397A (en) Dynamic RAM controller
US4779232A (en) Partial write control apparatus
KR100563893B1 (ko) 공통의메모리영역을공유하는다중포트들을갖는램
JPH1152028A (ja) データ入出力数の削減回路及び削減方法並びに半導体装置
US5265053A (en) Main memory DRAM interface
US6408356B1 (en) Apparatus and method for modifying signals from a CPU to a memory card
US5235691A (en) Main memory initializing system
US5291456A (en) Data storage control device
US20030126382A1 (en) Memory, processor system and method for performing write operations on a memory region
KR100237986B1 (ko) Ras 신호를 어드레스선으로 사용하는 메모리 카드에 의해 수신된 신호를 수정하는 방법
JPH0520173A (ja) キヤツシユメモリ回路